CN203205074U - 一种非挥发性多次可编程存储器 - Google Patents

Abstract

本实用新型公开一种非挥发性多次可编程存储器，该存储器包括：第一存储单元、第二存储单元、差分锁存放大器、第一读操作控制开关和第二读操作控制开关，其中：第一存储单元与第二存储单元构成差分连接，第一存储单元的输出端、第二存储单元的输出端分别与差分锁存放大器的一个输入端相连接，第一读操作控制开关的一端、第二读操作控制开关的一端分别与差分锁存放大器的一个输出端相连接，第一读操作控制开关的另一端、第二读操作控制开关的另一端分别接地；第一存储单元、第二存储单元分别包含一个存储晶体管，存储晶体管为单层多晶硅的浮栅晶体管，通过对浮栅注入电子或从浮栅拉出电子执行对第一存储单元、第二存储单元的编程操作或擦除操作。

Description

一种非挥发性多次可编程存储器

技术领域

本实用新型涉及存储器领域，具体而言，涉及一种非挥发性多次可编程存储器。

背景技术

非挥发性存储器是指在电源关掉后，所存储的资料也能保留很长时间而不消失的存储器。因此，非挥发性存储器被广泛地用于各个领域。

非挥发性存储器按照读写方式的不同，大致可以分为只读存储器和可擦写存储器。我们常用的闪存（FLASH），即是可擦写存储器中的一种。通过改变存储器的核心半导体晶体管的电流驱动能力来实现信息存储。例如，单元存储信息为“1”代表核心半导体晶体管的电流驱动能力比较小甚至没有电流驱动能力。半导体晶体管的电流驱动能力与阈值电压有关，可擦写存储器是通过改变晶体管的阈值电压来实现编程和擦除操作的。然后，通过比较编程单元和参考单元的电流驱动能力就可以读取到存储在非挥发性存储单元中的信息。

改变半导体晶体管的阈值电压是通过向浮栅中注入电子或者从浮栅中拉出电子来实现的。图1为相关技术中基于双层多晶硅的浮栅多次可编程存储器单元结构示意图，如图1所示，该存储单元只包含一个半导体晶体管。这个半导体晶体管包括四个端口，N型漏极103、栅极，N型源极102和P型衬底101。在图1中，104为P型衬底引出端，105为N型沟道，106/107为金属到硅的接触孔，110/111/112为场氧隔离区，VS为源极电压，VG为栅极电压，VD为漏极电压，VB为衬底电压。与普通的晶体管不同，这个晶体管有两个栅极，上面的栅极109是控制栅，下面的栅极108是浮栅。擦写操作是通过在源极，漏极和控制栅极接不同的电压，使得电子注入到浮栅或者被从浮栅中拉出来实现的。这种非挥发性存储器可以得到非常高的单元密度，适用于大容量非挥发性存储器，应用范围非常广。但是这种双栅的半导体工艺比较特殊，工艺复杂度高，导致成本较高，不适用于低存储器容量和低成本的消费电子应用。

为了与普通半导体工艺兼容，就需要以增大单元面积为代价，用多个单栅晶体管代替一个双栅晶体管。公开号为US7688627B2的专利文献公开了一种由两个晶体管组成的多次可擦写（MTP）存储器单元。该存储器单元利用PMOS晶体管作为信息存储单元，PMOS晶体管的栅极浮空，源极和漏极分别接位线BL’和通过位线开关管接位线BL。利用N阱中的NMOS晶体管的栅极和衬底构成耦合电容，该NMOS晶体管的栅极与PMOS晶体管的浮栅相连接，保证浮栅有合适的电压。该存储器的擦除和写入均是利用高压Fowler-Nordheim（福勒-诺德海姆）隧穿来实现。

公开号为US6920067B2的专利文献公开了一种由两个PMOS晶体管或者两个NMOS晶体管组成的单次可编程（OTP）存储器单元。以两个PMOS晶体管形式为例，利用栅极浮空的PMOS晶体管作为信息存储单元，另一个PMOS晶体管作为单元选通开关。该存储器的编程是利用沟道热电子注入的原理。

公开号为US7688627B2的专利文献中的存储器单元结构简单，不需要额外的掩模版，适用于低成本的消费电子应用。但是该结构的问题在于Fowler-Nordheim隧穿需要很高的电压。对于浮栅氧化层厚度大约10～15nm的晶体管，操作电压大概需要12～22V。这么高的编程电压对于现在的低电压应用具有一定的局限性。

公开号为US6920067B2的专利文献中的存储器单元结构更为简单，因为两个晶体管同型可以节省单元中间的隔离场氧层面积，有利于提高阵列密度。而且利用沟道热电子注入的原理进行编程，电源电压可以低很多，5V～8V电源电压就可以实现较快的编程速度。此结构的不足是无法进行擦除操作，仅可以作为单次可编程存储器使用。

实用新型内容

本实用新型提供一种非挥发性多次可编程存储器，用以克服现有技术中存在的一个或多个问题。

为达到上述目的，本实用新型提供了一种非挥发性多次可编程存储器，该存储器包括：第一存储单元、第二存储单元、差分锁存放大器、第一读操作控制开关和第二读操作控制开关，其中：所述第一存储单元与所述第二存储单元构成差分连接，所述第一存储单元的输出端、所述第二存储单元的输出端分别与所述差分锁存放大器的一个输入端相连接，所述第一读操作控制开关的一端、所述第二读操作控制开关的一端分别与所述差分锁存放大器的一个输出端相连接，所述第一读操作控制开关的另一端、所述第二读操作控制开关的另一端分别接地；所述第一存储单元、所述第二存储单元分别包含一个存储晶体管，所述存储晶体管为单层多晶硅的浮栅晶体管，通过对浮栅注入电子或从浮栅拉出电子执行对所述第一存储单元、所述第二存储单元的编程操作或擦除操作。

可选的，所述第一存储单元包括第一控制开关、第一存储晶体管和第一耦合电容，所述第一控制开关为PMOS晶体管，所述第一存储晶体管为浮栅PMOS晶体管，所述第一耦合电容为NMOS电容，所述第一耦合电容的源极和漏极分别与擦除电压端相连接，所述第一耦合电容的栅极与所述第一存储晶体管的栅极相连接，所述第一存储晶体管的源极与所述第一控制开关的漏极相连接，所述第一控制开关的源极与电源电压端相连接，所述第一控制开关的栅极与编程选择开关的第一端相连接；所述第二存储单元包括第二控制开关、第二存储晶体管和第二耦合电容，所述第二控制开关为PMOS晶体管，所述第二存储晶体管为浮栅PMOS晶体管，所述第二耦合电容为NMOS电容，所述第二耦合电容的源极和漏极分别与擦除电压端相连接，所述第二耦合电容的栅极与所述第二存储晶体管的栅极相连接，所述第二存储晶体管的源极与所述第二控制开关的漏极相连接，所述第二控制开关的源极与电源电压端相连接，所述第二控制开关的栅极与所述编程选择开关的第二端相连接；

所述差分锁存放大器包括构成差分连接的第一NMOS晶体管和第二NMOS晶体管，所述第一NMOS晶体管的漏极与所述第一存储晶体管的漏极相连接，所述第二NMOS晶体管的漏极与所述第二存储晶体管的漏极相连接，所述第一NMOS晶体管的源极、所述第二NMOS晶体管的源极分别接地；所述第一读操作控制开关和所述第二读操作控制开关分别为NMOS晶体管，所述第一读操作控制开关的源极、所述第二读操作控制开关的源极分别接地，所述第一读操作控制开关的栅极、所述第二读操作控制开关的栅极分别与读操作控制端相连接，所述第一读操作控制开关的漏极与所述第一存储晶体管的漏极和所述第一NMOS晶体管的漏极相连接，所述第二读操作控制开关的漏极与所述第二存储晶体管的漏极和所述第二NMOS晶体管的漏极相连接，所述第二NMOS晶体管的漏极与所述非挥发性多次可编程存储器的输出端相连接。

可选的，当执行擦除操作时，所述擦除电压端接高压6～15V，所述电源电压端以及所述编程选择开关的第一端和第二端分别接地。

可选的，当执行编程操作时，所述电源电压端接高压3.5～6V，所述擦除电压端接地，所述编程选择开关的第一端或第二端接地。

可选的，当执行读操作时，所述电源电压端接低压0.9～3.3V，所述擦除电压端、所述读操作控制端以及所述编程选择开关的第一端和第二端分别接地。

可选的，所述第一控制开关、所示存储晶体管和所述第一耦合电容分别驻留在同一P型衬底的不同N阱中。

可选的，所述第二控制开关、所述第二存储晶体管和所述第二耦合电容分别驻留在同一P型衬底的不同N阱中。

在上述实施例中，多次可编程存储器采用差分的编程和读取操作，对工艺波动不敏感，不需要额外的高精度比较器，保证了信息存储的可靠性，克服了现有技术中编程单元和参考单元比较所带来的比较器精度要求较高，工艺波动和工艺分布敏感等缺点。同时，采用单层多晶硅的浮栅晶体管作为存储晶体管，可以方便地将存储器嵌入到基于单层多晶硅标准CMOS制造工艺的数字和模拟电路中，制造成本较低，兼容性较好，从而使多次可编程存储器可以低成本地灵活运用到各种对存储容量要求不高的消费电子领域。

在执行编程操作时，利用沟道热电子注入的原理来实现，操作电压比较低，不需要额外的电荷泵电路，直接通过芯片IO接口给入即可，这样既可保证内部电路不承受电源电压压力，保证芯片可靠性，又可以得到很高的电子注入效率，提高了编程速度。

在执行擦除操作时，由于单层多晶硅浮栅晶体管的栅氧层较薄，引发Fowler-Nordheim隧穿的电压较低，电子向高压处隧穿，于是存储晶体管浮栅中的电子被拉出，存储晶体管的阈值电压降低电流导通能力减小，从而可以方便地将差分的信息存储单元中的信息擦除。

附图说明

为了更清楚地说明本实用新型实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本实用新型的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为相关技术中基于双层多晶硅的浮栅多次可编程存储器单元结构示意图；

图2为本实用新型一个实施例的非挥发性多次可编程存储器结构示意图；

图3为本实用新型一个实施例的存储单元的剖面图；

图4为图3实施例中存储单元执行擦除操作时的连接方式及电子运动方向示意图；

图5为图3实施例中存储单元执行编程操作时的连接方式及电子运动方向示意图；

图6为图2实施例中非挥发性多次可编程存储器执行读操作时的示意图。

具体实施方式

下面将结合本实用新型实施例中的附图，对本实用新型实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本实用新型一部分实施例，而不是全部的实施例。基于本实用新型中的实施例，本领域普通技术人员在没有付出创造性劳动前提下所获得的所有其他实施例，都属于本实用新型保护的范围。

图2为本实用新型一个实施例的非挥发性多次可编程存储器结构示意图；如图所示，该存储器包括：第一存储单元311、第二存储单元313、差分锁存放大器312、第一读操作控制开关307和第二读操作控制开关308，其中：

第一存储单元311与第二存储单元313构成差分连接，第一存储单元311的输出端、第二存储单元313的输出端分别与差分锁存放大器312的一个输入端相连接，第一读操作控制开关307的一端、第二读操作控制开关308的一端分别与差分锁存放大器312的一个输出端相连接，第一读操作控制开关307的另一端、第二读操作控制开关308的另一端分别接地AVSS；

第一存储单元311、第二存储单元313分别包含一个存储晶体管，这里的存储晶体管为单层多晶硅的PMOS浮栅晶体管，通过对浮栅注入电子或从浮栅拉出电子执行对第一存储单元311、第二存储单元313的编程操作或擦除操作。

在图2的实施例中，非挥发性多次可编程存储器的具体结构详述如下：

第一存储单元311包括第一控制开关301、第一存储晶体管303和第一耦合电容305，第一控制开关301为PMOS晶体管，第一存储晶体管303为浮栅PMOS晶体管，第一耦合电容305为NMOS电容，第一耦合电容305的源极和漏极分别与擦除电压端VRS相连接，第一耦合电容305的栅极与第一存储晶体管303的栅极相连接，第一存储晶体管303的源极与第一控制开关301的漏极相连接，第一控制开关301的源极与电源电压端AVDD相连接，第一控制开关301的栅极与编程选择开关的第一端W0_B相连接；

第二存储单元包括第二控制开关302、第二存储晶体管304和第二耦合电容306，第二控制开关302为PMOS晶体管，第二存储晶体管304为浮栅PMOS晶体管，第二耦合电容306为NMOS电容，第二耦合电容306的源极和漏极分别与擦除电压端VRS相连接，第二耦合电容306的栅极与第二存储晶体管304的栅极相连接，第二存储晶体管304的源极与第二控制开关302的漏极相连接，第二控制开关302的源极与电源电压端AVDD相连接，第二控制开关302的栅极与编程选择开关的第二端W1_B相连接；

差分锁存放大器312包括构成差分连接的第一NMOS晶体管309和第二NMOS晶体管310，第一NMOS晶体管309的漏极与第一存储晶体管的漏极相连接，第二NMOS晶体管310的漏极与第二存储晶体管304的漏极相连接，第一NMOS晶体管309的栅极与第二NMOS晶体管310的漏极相连接，第二NMOS晶体管310的栅极与第一NMOS晶体管309的漏极相连接，第一NMOS晶体管309的源极、第二NMOS晶体管310的源极分别接地AVSS；

第一读操作控制开关307和第二读操作控制开关308分别为NMOS晶体管，第一读操作控制开关307的源极、第二读操作控制开关308的源极分别接地AVSS，第一读操作控制开关307的栅极、第二读操作控制开关308的栅极分别与读操作控制端R_B相连接，第一读操作控制开关307的漏极与第一存储晶体管的漏极和第一NMOS晶体管309的漏极相连接，第二读操作控制开关308的漏极与第二存储晶体管304的漏极和第二NMOS晶体管310的漏极相连接，第二NMOS晶体管310的漏极与非挥发性多次可编程存储器的输出端相连接。

在上述实施例中，存储器包括差分的核心存储单元（两个PMOS浮栅存储晶体管）和差分锁存放大器（两个NMOS晶体管），采用差分的编程和读取操作。编程时，两个PMOS浮栅存储晶体管一个被写入“1”，另一个被写入“0”。写入“1”的浮栅晶体管阈值电压升高，电流导通能力变强。写入“0”的浮栅晶体管阈值电压降低，电流导通能力变弱。读取时，流经两个浮栅晶体管的电流不同，被差分锁存放大器放大输出，即可转换为合格的逻辑电平输出。

图3为本实用新型一个实施例的存储单元的剖面图，即附图2中第一存储单元311或第二存储单元313的剖面图。如图所示，该存储单元包括耦合电容401，存储晶体管402和控制开关403，分别对应于图2中的305（或306），303（或304）和301（或302）。图3中所有晶体管都是基于单层多晶硅的普通CMOS工艺，一般用5V或者3.3V I/O晶体管，栅氧化层厚度在以上，保证数据的可靠性。耦合电容401，存储晶体管402和控制开关403分别驻留在P型衬底425的不同N阱中。耦合电容401是NMOS电容，利用在N阱422上形成N型的源极404和漏极405，源极404和漏极405中间由沟道410连接，源极404和漏极405通过接触孔416和417用金属连接后接擦除电压端VRS。耦合电容401的栅极413与存储晶体管402的栅极414通过多晶硅相连。存储晶体管402是浮栅PMOS晶体管，位于N阱423上的P型源极407与P型漏极406通过由N型沟道411隔离。存储晶体管402的栅极414浮空，编程时通过改变浮栅414上存储的电荷数量就可以改变其阈值电压，进而改变沟道411的电荷密度和存储晶体管402的电流导通能力。存储晶体管402的源极407经接触孔419，420与控制开关403的漏极408相连，其漏极406连接输出端V0。控制开关403也是PMOS晶体管，位于N阱424中。控制开关403的栅极415接编程选择开关vctrl，源极409和漏极408分别接电源电压端AVDD和存储晶体管402的源极407。当要对这一单元进行编程时，vctrl为0，AVDD接高电压5V，控制开关403闭合，电流从AVDD经控制开关403的源极409，沟道412，漏极408流到存储晶体管402的源极407，沟道411和漏极406。图中426、427、428、429分别为场氧隔离区。

在上述实施例中，用单层多晶硅的浮栅晶体管代替现有技术中双层多晶硅的浮栅晶体管，降低了工艺复杂性，适用于普通CMOS制造工艺，充分利用普通CMOS工艺中I/O MOS晶体管栅氧层厚且致密，缺陷较少的特点，电子存储在这种I/O MOS晶体管的浮栅上，即使经过很长时间也不易丢失，可以满足数据保存的要求。

图4为图3实施例中存储单元执行擦除操作时的连接方式及电子运动方向示意图；如图所示，在执行擦除操作时，耦合电容401的源极和漏极接高压8V～10V，AVDD、W0_B/W1_B接地，存储晶体管402的漏极406通过读操作控制开关接地。由于耦合电容NMOS晶体管401面积小，浮栅PMOS存储晶体管402面积大，电容比大约是1/10，根据电容耦合计算电压，浮栅413上的电压为0.8V～1V。这样耦合电容401的栅氧层上两极电压差大约为7.2V～9V。由于栅氧层较薄，高压引发Fowler-Nordheim隧穿，电子向高压处隧穿，于是浮栅413中的电子被拉出，PMOS存储晶体管402的阈值电压降低（PMOS的阈值电压是负值，阈值电压越高，电流导通能力越强），电流导通能力减小。在执行擦除操作时差分的信息存储单元（即图2实施例的第一存储单元和第二存储单元）都被擦除。

图5为图3实施例中存储单元执行编程操作时的连接方式及电子运动方向示意图；如图所示，在执行编程操作时，AVDD接高压5V，VRS端接地，存储晶体管402的漏极406通过读操作控制开关接地。写入1时，W0_B为高电平，W1_B为低电平。控制开关403导通，有电流流经存储晶体管402。由于导通时浮栅PMOS存储晶体402的栅源电容耦合，浮栅414的电压会被耦合到4V左右。这样PMOS晶体管402的栅极414的电压为4V，源极407的电压为5V，漏极506的电压为0V。电子在沟道中从漏极406流向源极407并不断加速，到达源极407附近时电子已经具有很高的能量成为热电子，同时热电子碰撞产生二次电子，热电子和二次电子能量很高，就会穿过栅氧层进入浮栅414，这就是沟道热电子注入。电子从沟道注入浮栅414后，使得信息存储管402的阈值电压升高，电流导通能力变强。与此同时，差分连接的另一个信息存储单元由于编程选择开关断开，没有电流从沟道中流过，不会发生沟道热电子注入，存储晶体管的阈值电压保持不变。这样便完成了差分的编程操作。

图6为图2实施例中非挥发性多次可编程存储器执行读操作时的示意图。如图所示，当执行读操作时，电源电压端AVDD接低压1.8V，擦除电压端VRS、读操作控制端R_B以及编程选择开关的第一端W0_B和第二端W1_B分别接地AVSS，第一读操作控制开关307和第二读操作控制开关308断开，第一存储单元和第二存储单元的输出连接到差分锁存放大器。由于编程写入“1”的存储晶体管的阈值电压比较高，电流导通能力较强，输入至差分锁存放大器的电流被放大，形成符合高低逻辑电平的信号输出，从而读取到该非挥发性多次可编程存储器中存储的信息。

综上所述，本实用新型的上述实施例实现了以下有益效果：

多次可编程存储器采用差分的编程和读取操作，对工艺波动不敏感，不需要额外的高精度比较器，保证了信息存储的可靠性，克服了现有技术中编程单元和参考单元比较所带来的比较器精度要求较高，工艺波动和工艺分布敏感等缺点。同时，采用单层多晶硅的浮栅晶体管作为存储晶体管，可以方便地将存储器嵌入到基于单层多晶硅标准CMOS制造工艺的数字和模拟电路中，制造成本较低，兼容性较好，从而使多次可编程存储器可以低成本地灵活运用到各种对存储容量要求不高的消费电子领域。

在执行编程操作时，利用沟道热电子注入的原理来实现，操作电压比较低，不需要额外的电荷泵电路，直接通过芯片IO接口给入即可，这样既可保证内部电路不承受电源电压压力，保证芯片可靠性，又可以得到很高的电子注入效率，提高了编程速度。

在执行擦除操作时，由于单层多晶硅浮栅晶体管的栅氧层较薄，引发Fowler-Nordheim隧穿的电压较低，电子向高压处隧穿，于是存储晶体管浮栅中的电子被拉出，存储晶体管的阈值电压降低电流导通能力减小，从而可以方便地将差分的信息存储单元中的信息擦除。

本领域普通技术人员可以理解：附图只是一个实施例的示意图，附图中的模块或流程并不一定是实施本实用新型所必须的。

本领域普通技术人员可以理解：实施例中的装置中的模块可以按照实施例描述分布于实施例的装置中，也可以进行相应变化位于不同于本实施例的一个或多个装置中。上述实施例的模块可以合并为一个模块，也可以进一步拆分成多个子模块。

最后应说明的是：以上实施例仅用以说明本实用新型的技术方案，而非对其限制；尽管参照前述实施例对本实用新型进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本实用新型实施例技术方案的精神和范围。

Claims (7)

1.一种非挥发性多次可编程存储器，其特征在于，包括：第一存储单元、第二存储单元、差分锁存放大器、第一读操作控制开关和第二读操作控制开关，其中：

所述第一存储单元与所述第二存储单元构成差分连接，所述第一存储单元的输出端、所述第二存储单元的输出端分别与所述差分锁存放大器的一个输入端相连接，所述第一读操作控制开关的一端、所述第二读操作控制开关的一端分别与所述差分锁存放大器的一个输出端相连接，所述第一读操作控制开关的另一端、所述第二读操作控制开关的另一端分别接地；

所述第一存储单元、所述第二存储单元分别包含一个存储晶体管，所述存储晶体管为单层多晶硅的浮栅晶体管，通过对浮栅注入电子或从浮栅拉出电子执行对所述第一存储单元、所述第二存储单元的编程操作或擦除操作。

2.根据权利要求1所述的存储器，其特征在于：

所述第一存储单元包括第一控制开关、第一存储晶体管和第一耦合电容，所述第一控制开关为PMOS晶体管，所述第一存储晶体管为浮栅PMOS晶体管，所述第一耦合电容为NMOS电容，所述第一耦合电容的源极和漏极分别与擦除电压端相连接，所述第一耦合电容的栅极与所述第一存储晶体管的栅极相连接，所述第一存储晶体管的源极与所述第一控制开关的漏极相连接，所述第一控制开关的源极与电源电压端相连接，所述第一控制开关的栅极与编程选择开关的第一端相连接；

所述第二存储单元包括第二控制开关、第二存储晶体管和第二耦合电容，所述第二控制开关为PMOS晶体管，所述第二存储晶体管为浮栅PMOS晶体管，所述第二耦合电容为NMOS电容，所述第二耦合电容的源极和漏极分别与擦除电压端相连接，所述第二耦合电容的栅极与所述第二存储晶体管的栅极相连接，所述第二存储晶体管的源极与所述第二控制开关的漏极相连接，所述第二控制开关的源极与电源电压端相连接，所述第二控制开关的栅极与所述编程选择开关的第二端相连接；

所述差分锁存放大器包括构成差分连接的第一NMOS晶体管和第二NMOS晶体管，所述第一NMOS晶体管的漏极与所述第一存储晶体管的漏极相连接，所述第二NMOS晶体管的漏极与所述第二存储晶体管的漏极相连接，所述第一NMOS晶体管的栅极与所述第二NMOS晶体管的漏极相连接，所述第二NMOS晶体管的栅极与所述第一NMOS晶体管的漏极相连接，所述第一NMOS晶体管的源极、所述第二NMOS晶体管的源极分别接地；

所述第一读操作控制开关和所述第二读操作控制开关分别为NMOS晶体管，所述第一读操作控制开关的源极、所述第二读操作控制开关的源极分别接地，所述第一读操作控制开关的栅极、所述第二读操作控制开关的栅极分别与读操作控制端相连接，所述第一读操作控制开关的漏极与所述第一存储晶体管的漏极和所述第一NMOS晶体管的漏极相连接，所述第二读操作控制开关的漏极与所述第二存储晶体管的漏极和所述第二NMOS晶体管的漏极相连接，所述第二NMOS晶体管的漏极与所述非挥发性多次可编程存储器的输出端相连接。

3.根据权利要求2所述的存储器，其特征在于，当执行擦除操作时，所述擦除电压端接高压6～15V，所述电源电压端以及所述编程选择开关的第一端和第二端分别接地。

4.根据权利要求2所述的存储器，其特征在于，当执行编程操作时，所述电源电压端接高压3.5～6V，所述擦除电压端接地，所述编程选择开关的第一端或第二端接地。

5.根据权利要求2所述的存储器，其特征在于，当执行读操作时，所述电源电压端接低压0.9～3.3V，所述擦除电压端、所述读操作控制端以及所述编程选择开关的第一端和第二端分别接地。

6.根据权利要求2所述的存储器，其特征在于，所述第一控制开关、所示存储晶体管和所述第一耦合电容分别驻留在同一P型衬底的不同N阱中。

7.根据权利要求2所述的存储器，其特征在于，所述第二控制开关、所述第二存储晶体管和所述第二耦合电容分别驻留在同一P型衬底的不同N阱中。

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