CN101419972B - 高效擦写的分栅闪存 - Google Patents
高效擦写的分栅闪存 Download PDFInfo
- Publication number
- CN101419972B CN101419972B CN200810202698.XA CN200810202698A CN101419972B CN 101419972 B CN101419972 B CN 101419972B CN 200810202698 A CN200810202698 A CN 200810202698A CN 101419972 B CN101419972 B CN 101419972B
- Authority
- CN
- China
- Prior art keywords
- flash memory
- source electrode
- control gates
- drain regions
- electrode line
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 238000007667 floating Methods 0.000 claims abstract description 39
- 239000004065 semiconductor Substances 0.000 claims abstract description 7
- 239000000758 substrate Substances 0.000 claims abstract description 4
- 238000009413 insulation Methods 0.000 claims description 14
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 14
- 229910052710 silicon Inorganic materials 0.000 claims description 11
- 239000010703 silicon Substances 0.000 claims description 11
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 10
- 229920005591 polysilicon Polymers 0.000 claims description 10
- 239000002784 hot electron Substances 0.000 claims description 7
- 239000013078 crystal Substances 0.000 claims description 4
- 239000000203 mixture Substances 0.000 claims description 3
- 150000004767 nitrides Chemical class 0.000 claims description 3
- 230000008878 coupling Effects 0.000 description 7
- 238000010168 coupling process Methods 0.000 description 7
- 238000005859 coupling reaction Methods 0.000 description 7
- 238000005516 engineering process Methods 0.000 description 4
- 238000002347 injection Methods 0.000 description 4
- 239000007924 injection Substances 0.000 description 4
- 238000000034 method Methods 0.000 description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 230000004069 differentiation Effects 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 239000005543 nano-size silicon particle Substances 0.000 description 2
- 230000008569 process Effects 0.000 description 2
- 230000009286 beneficial effect Effects 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 230000006386 memory function Effects 0.000 description 1
- 230000008447 perception Effects 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 235000012239 silicon dioxide Nutrition 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- -1 silicon nitrides Chemical class 0.000 description 1
- 230000005641 tunneling Effects 0.000 description 1
Images
Landscapes
- Non-Volatile Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
本发明提出一种高效擦写的分栅闪存，其包括：半导体衬底，具有源极区域以及两个漏极区域位于源极区域的两侧并且由沟道区隔开；源极线，位于源极区域的上方并相互连接；两个浮栅，作为存储单元位于源极线的两侧，其中两个浮栅为L型对称分布，其侧边分别与源极线、源极区域的一部分以及沟道区的一部分相邻并由绝缘介电层隔开；两个控制栅，分别与两个L型浮栅相邻并由绝缘介电层相互隔开；两个字线，分别与两个控制栅、两个L型浮栅的侧边、沟道区的一部分以及两个漏极区域的一部分相邻并由绝缘介电层相互隔开。本发明提出的高效擦写的分栅闪存，其编程电压可进一步减小，从而提高器件密度。
Description
技术领域
本发明涉及半导体设计制造领域，且特别涉及一种高效擦写的分栅闪存。
背景技术
闪存以其便捷，存储密度高，可靠性好等优点成为非挥发性存储器中研究的热点。从二十世纪八十年代第一个闪存产品问世以来，随着技术的发展和各类电子产品对存储的需求，闪存被广泛用于手机，笔记本，掌上电脑和U盘等移动和通讯设备中，闪存为一种非易变性存储器，其运作原理是通过改变晶体管或存储单元的临界电压来控制门极通道的开关以达到存储数据的目的，使存储在存储器中的数据不会因电源中断而消失，而闪存为电可擦除且可编程的只读存储器的一种特殊结构。如今闪存已经占据了非挥发性半导体存储器的大部分市场份额，成为发展最快的非挥发性半导体存储器，然而现有的闪存在迈向更高存储密度的时候，由于受到编程电压的限制，通过缩小器件尺寸来提高存储密度将会面临很大的挑战，因而研制高存储密度的闪存是闪存技术发展的重要推动力。传统的闪存在迈向更高存储密度的时候，由于受到结构的限制，实现器件的编程电压进一步减小将会面临着很大的挑战。
发明内容
本发明提出一种高效擦写的分栅闪存，其编程电压可进一步减小，从而提高器件密度。
为了达到上述目的，本发明提出一种高效擦写的分栅闪存，其包括：
半导体衬底，具有源极区域以及两个漏极区域，所述两个漏极区域位于所述源极区域的两侧并且由沟道区隔开；
源极线，位于所述源极区域的上方并相互连接；
两个浮栅，作为存储单元位于所述源极线的两侧，其中所述两个浮栅为L型对称分布，所述两个L型浮栅的侧边分别与所述源极线、所述源极区域的一部分以及所述沟道区的一部分相邻并由绝缘介电层隔开；
两个控制栅，分别与所述两个L型浮栅相邻并由绝缘介电层相互隔开；
两个字线，分别与所述两个控制栅、所述两个L型浮栅的侧边、所述沟道区的一部分以及所述两个漏极区域的一部分相邻并由绝缘介电层相互隔开。
进一步的，所述两个L型浮栅为多晶硅浮栅，其可通过热电子注入电荷，所述两个控制栅为多晶硅控制栅，所述两个字线为多晶硅选择栅。
进一步的，所述绝缘介电层的成分为硅的氧化物或者硅的氮化物。
进一步的，分别对所述源极线、所述两个控制栅以及所述两个字线上施加写入设定电压，并对所述两个漏极区域通入写入设定电流，从而实现存储单元写入。
进一步的，对所述源极线、所述两个控制栅以及所述两个字线上施加的写入设定电压分别为4V、8V和1.4V，对所述两个漏极区域通入的写入设定电流为1uA，实现存储单元写入。
进一步的，分别对所述源极线、所述两个控制栅、所述两个字线以及所述两个漏极区域上施加读入设定电压，从而实现存储单元读入。
进一步的，对所述源极线、所述两个控制栅、所述两个字线以及所述两个漏极区域上施加的读入设定电压分别为0V、2V、2.5V和0.8V，实现存储单元读入。
进一步的，分别对所述源极线、所述两个控制栅、所述两个字线以及所述两个漏极区域上施加擦除设定电压，从而实现存储单元擦除。
进一步的，对所述源极线、所述两个控制栅、所述两个字线以及所述两个漏极区域上施加的擦除设定电压分别为0V、0V、8V和0V，实现存储单元擦除。
本发明提出的高效擦写的分栅闪存，通过形成“L”侧墙浮栅来增加器件编程电压的耦合系数，从而提高其编程效率，这将利于编程电压的进一步减小，并且提高器件密度。同时，由于擦除栅耦合系数的减小，这种结构的分栅闪存所需要的擦除电压有机会进一步减小，对于提高器件密度会有很大的帮助。
附图说明
图1所示为本发明较佳实施例的分栅闪存结构示意图。
图2所示为本发明较佳实施例的分栅闪存左侧存储单元写入的示意图。
图3所示为本发明较佳实施例的分栅闪存右侧存储单元写入的示意图。
图4所示为本发明较佳实施例的分栅闪存存储单元读入的示意图。
图5所示为本发明较佳实施例的分栅闪存存储单元擦除的示意图。
具体实施方式
为了更了解本发明的技术内容，特举具体实施例并配合所附图式说明如下。
本发明提出一种高效擦写的分栅闪存，其编程电压可进一步减小，从而提高器件密度。本发明提供一种高效擦写的新型分栅闪存(Enhanced Program andErase Split-gate Flash Memory)，它采用侧壁多晶硅层作为存储区，通过热电子注入使侧壁多晶硅层注入电荷，进而影响晶体管沟道电流。这样侧壁多晶硅层有无电荷存储可以通过晶体管沟道电流的大小变化来感知。侧壁多晶硅层有无电荷存储的状态可以作为区分存储“0”或“1”信息状态，实现信息存储的功能。
请参考图1，图1所示为本发明较佳实施例的分栅闪存结构示意图。本发明提出一种高效擦写的分栅闪存，其包括：半导体衬底100，具有源极区域101以及两个漏极区域102，所述两个漏极区域102位于所述源极区域101的两侧并且由沟道区103隔开；源极线104，位于所述源极区域101的上方并相互连接；两个浮栅105，作为存储单元位于所述源极线104的两侧，其中所述两个浮栅105为L型对称分布，所述两个L型浮栅105的侧边分别与所述源极线104、所述源极区域101的一部分以及所述沟道区103的一部分相邻并由绝缘介电层隔开；两个控制栅106，分别与所述两个L型浮栅105相邻并由绝缘介电层相互隔开；两个字线107，分别与所述两个控制栅106、所述两个L型浮栅105的侧边、所述沟道区103的一部分以及所述两个漏极区域102的一部分相邻并由绝缘介电层相互隔开。
根据本发明较佳实施例，所述两个L型浮栅105为多晶硅浮栅，其可通过热电子注入电荷，所述两个控制栅106为多晶硅控制栅，所述两个字线107为多晶硅选择栅。当源-漏极电压足够高，足以导致某些高能电子越过绝缘介电层，并进入绝缘介电层上的浮栅，这种过程称为热电子注入。而所述绝缘介电层的成分为硅的氧化物或者硅的氮化物，如二氧化硅或者氮化硅等材料。
本发明的制造工艺为在形成源极区域101后，通过晶体管源极多晶硅的侧壁淀积多晶硅来形成浮栅105和控制栅106，通过刻蚀的方法形成侧壁浮栅105和控制栅106，然后再淀积一层多晶硅来形成选择栅即字线107，最后进行漏极的注入形成晶体管漏极区域102。
再请参考图2，图2所示为本发明较佳实施例的分栅闪存左侧存储单元写入的示意图。对所述源极线104、所述两个控制栅106以及所述两个字线107上施加的写入设定电压分别为4V、8V和1.4V，对所述两个漏极区域102通入的写入设定电流为1uA，实现存储单元写入。如图2中所示，在VCG＝8V，VSL＝4V，VWL＝1.4V，Id＝1uA的条件下，沟道103内有电子从漏极区域102流到源极区域101，部分电子通过热电子注入方式注入到左侧壁纳米硅浮栅105中，实现左侧存储单元写入。同时参考图3，图3所示为本发明较佳实施例的分栅闪存右侧存储单元写入的示意图。在VCG＝8V，VSL＝4V，VWL＝1.4V，Id＝1uA的条件下，沟道103内有电子从漏极区域102流到源极区域101，部分电子通过热电子注入方式注入到右侧壁纳米硅浮栅105中，实现右侧存储单元写入。
再请参考图4，图4所示为本发明较佳实施例的分栅闪存存储单元读入的示意图。对所述源极线104、所述两个控制栅106、所述两个字线107以及所述两个漏极区域102上施加的读入设定电压分别为0V、2V、2.5V和0.8V，实现存储单元读入。在VCG＝2V，VSL＝0V，Vd＝0.8V和VWL＝2.5V的条件下，沟道103内有电流从源极区域101流到漏极区域102，多晶硅浮栅105有无电荷存储会影响沟道103电流大小，当浮栅105有电荷时，沟道103内电流很小，反之当浮栅105无电荷时，沟道103内电流很大，设定沟道103内小电流状态为“0”，设定沟道103内大电流状态为“1”，这样侧壁浮栅105有无电荷存储的状态可以作为区分存储“0”或“1”信息状态，实现信息存储的功能，这样实现一个晶体管的复位(Multi-Level)存储功能。
再请参考图5，图5所示为本发明较佳实施例的分栅闪存存储单元擦除的示意图。对所述源极线104、所述两个控制栅106、所述两个字线107以及所述两个漏极区域102上施加的擦除设定电压分别为0V、0V、8V和0V，实现存储单元擦除。在VCG＝VSL＝Vd＝0V，VWL＝8V的条件下，存储在侧壁浮栅105的电子在高电场下FN(Fowler-Nordheim)隧穿到字线107端，通过字线107端流走，实现存储单元的擦除清零。
综上所述，本发明的分栅闪存具有高效的写入效率和擦除效率，高效擦写的新型分栅闪存利用源线和控制线的耦合电压进行编程，由于特殊的“L”形结构，其耦合系数能分别达到0.4和0.5以上，从而在相同的工作电压的情况下，具有更高的写入效率。在高效擦写的新型分栅闪存中，采用多晶到多晶的FN遂穿，因而小的字线耦合系数对于提高器件的擦除效率会有很大的帮助。本结构器件利用淀积的多晶硅厚度截面电容来擦除，由于“L”型浮栅结构中，字线对浮栅的耦合电容远远小于控制栅和源极线与浮栅的耦合电容，其擦除时耦合系数要小于0.1，因此这种结构在较小的字线电压下就能实现浮栅的电荷擦除。该结构与通用的CMOS工艺兼容，结构简单，一个晶体管的两侧分别可以作为一个存储单元，有效存储单元面积非常小，并且由于高的编程和擦除效率，器件工作电压可以进一步减小，很好的解决器件缩小到65nm以下的工作电压的“瓶颈”问题。
虽然本发明已以较佳实施例揭露如上，然其并非用以限定本发明。本发明所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，当可作各种的更动与润饰。因此，本发明的保护范围当视权利要求书所界定者为准。
Claims (9)
1.一种高效擦写的分栅闪存，其特征在于包括：
半导体衬底，具有源极区域以及两个漏极区域，所述两个漏极区域位于所述源极区域的两侧并且由沟道区隔开；
源极线，位于所述源极区域的上方并相互连接；
两个浮栅，作为存储单元位于所述源极线的两侧，其中所述两个浮栅为L型对称分布，所述两个L型浮栅的侧边分别与所述源极线、所述源极区域的一部分以及所述沟道区的一部分相邻并由绝缘介电层隔开；
两个控制栅，分别与所述两个L型浮栅相邻并由绝缘介电层相互隔开；
两个字线，分别与所述两个控制栅、所述两个L型浮栅的侧边、所述沟道区的一部分以及所述两个漏极区域的一部分相邻并由绝缘介电层相互隔开。
2.根据权利要求1所述的分栅闪存，其特征在于所述两个L型浮栅为多晶硅浮栅，其可通过热电子注入电荷，所述两个控制栅为多晶硅控制栅，所述两个字线为多晶硅选择栅。
3.根据权利要求1所述的分栅闪存，其特征在于所述绝缘介电层的成分为硅的氧化物或者硅的氮化物。
4.根据权利要求1所述的分栅闪存，其特征在于分别对所述源极线、所述两个控制栅以及所述两个字线上施加写入设定电压，并对所述两个漏极区域通入写入设定电流，从而实现存储单元写入。
5.根据权利要求4所述的分栅闪存，其特征在于对所述源极线、所述两个控制栅以及所述两个字线上施加的写入设定电压分别为4V、8V和1.4V，对所述两个漏极区域通入的写入设定电流为1uA，实现存储单元写入。
6.根据权利要求1所述的分栅闪存，其特征在于分别对所述源极线、所述两个控制栅、所述两个字线以及所述两个漏极区域上施加读入设定电压，从而实现存储单元读入。
7.根据权利要求6所述的分栅闪存，其特征在于对所述源极线、所述两个控制栅、所述两个字线以及所述两个漏极区域上施加的读入设定电压分别为0V、2V、2.5V和0.8V，实现存储单元读入。
8.根据权利要求1所述的分栅闪存，其特征在于分别对所述源极线、所述两个控制栅、所述两个字线以及所述两个漏极区域上施加擦除设定电压，从而实现存储单元擦除。
9.根据权利要求8所述的分栅闪存，其特征在于对所述源极线、所述两个控制栅、所述两个字线以及所述两个漏极区域上施加的擦除设定电压分别为0V、0V、8V和0V，实现存储单元擦除。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN200810202698.XA CN101419972B (zh) | 2008-11-13 | 2008-11-13 | 高效擦写的分栅闪存 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN200810202698.XA CN101419972B (zh) | 2008-11-13 | 2008-11-13 | 高效擦写的分栅闪存 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN101419972A CN101419972A (zh) | 2009-04-29 |
| CN101419972B true CN101419972B (zh) | 2012-12-12 |
Family
ID=40630679
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN200810202698.XA Active CN101419972B (zh) | 2008-11-13 | 2008-11-13 | 高效擦写的分栅闪存 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN101419972B (zh) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102122662B (zh) * | 2011-01-17 | 2015-12-16 | 上海华虹宏力半导体制造有限公司 | P型mos存储单元 |
| CN102593158B (zh) * | 2012-03-09 | 2017-12-08 | 上海华虹宏力半导体制造有限公司 | 闪存单元结构以及闪存装置 |
| CN104425499A (zh) * | 2013-08-29 | 2015-03-18 | 林崇荣 | 记忆体元件、记忆体阵列与其操作方法 |
| CN106449765A (zh) * | 2016-10-20 | 2017-02-22 | 武汉新芯集成电路制造有限公司 | 浮栅型闪存结构及其制作方法 |
| TWI741204B (zh) * | 2017-09-15 | 2021-10-01 | 美商綠芯智慧財產有限責任公司 | 電可抹除可程式化記憶體單元、電可程式化及可抹除非揮發性記憶體單元及操作記憶體單元之方法 |
| TWI742299B (zh) | 2017-09-15 | 2021-10-11 | 美商綠芯智慧財產有限責任公司 | 電可抹除可程式化非揮發性記憶體單元及操作記憶體單元之方法 |
| CN108597554B (zh) * | 2018-05-10 | 2020-09-29 | 上海华虹宏力半导体制造有限公司 | 分离栅闪存的编程时序电路及方法 |
| CN111430351B (zh) * | 2019-01-10 | 2023-02-07 | 合肥晶合集成电路股份有限公司 | 一种非易失性存储单元、阵列及其制作方法 |
| US11101277B2 (en) | 2019-03-20 | 2021-08-24 | Greenliant Ip, Llc. | Process for manufacturing NOR memory cell with vertical floating gate |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5459091A (en) * | 1993-10-12 | 1995-10-17 | Goldstar Electron Co., Ltd. | Method for fabricating a non-volatile memory device |
| US6606534B1 (en) * | 1999-11-12 | 2003-08-12 | Kabushiki Kaisha Toshiba | Strip thickness control apparatus for rolling mill |
| CN101022112A (zh) * | 2006-02-16 | 2007-08-22 | 力晶半导体股份有限公司 | 非易失性存储器及其制造方法 |
| CN101034720A (zh) * | 2005-09-02 | 2007-09-12 | 三星电子株式会社 | 具有l形浮置栅电极的非易失性存储器件及其制造方法 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR0142603B1 (ko) * | 1995-03-14 | 1998-07-01 | 김주용 | 플래쉬 이이피롬 셀 및 그 제조방법 |
| US6570213B1 (en) * | 2002-02-08 | 2003-05-27 | Silicon Based Technology Corp. | Self-aligned split-gate flash memory cell and its contactless NOR-type memory array |
| TW530416B (en) * | 2002-03-26 | 2003-05-01 | Nanya Technology Corp | Structure and manufacturing method of split gate flash memory |
| US6747310B2 (en) * | 2002-10-07 | 2004-06-08 | Actrans System Inc. | Flash memory cells with separated self-aligned select and erase gates, and process of fabrication |
-
2008
- 2008-11-13 CN CN200810202698.XA patent/CN101419972B/zh active Active
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5459091A (en) * | 1993-10-12 | 1995-10-17 | Goldstar Electron Co., Ltd. | Method for fabricating a non-volatile memory device |
| US6606534B1 (en) * | 1999-11-12 | 2003-08-12 | Kabushiki Kaisha Toshiba | Strip thickness control apparatus for rolling mill |
| CN101034720A (zh) * | 2005-09-02 | 2007-09-12 | 三星电子株式会社 | 具有l形浮置栅电极的非易失性存储器件及其制造方法 |
| CN101022112A (zh) * | 2006-02-16 | 2007-08-22 | 力晶半导体股份有限公司 | 非易失性存储器及其制造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN101419972A (zh) | 2009-04-29 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN101419972B (zh) | 高效擦写的分栅闪存 | |
| CN101465161A (zh) | 共享字线的分栅式闪存 | |
| TWI267199B (en) | Pillar cell flash memory technology | |
| US7092294B2 (en) | Nonvolatile semiconductor memory | |
| CN101552037B (zh) | 一种非易失存储器的擦除方法及装置 | |
| CN101777521B (zh) | 共享字线的分栅式闪存制造方法 | |
| CN102637455A (zh) | 存储器阵列 | |
| US20100091572A1 (en) | 2t nor-type non-volatile memoryt cell array and method of processing data of 2t nor-type non-volatile memory | |
| CN101853704A (zh) | 共享字线的分栅式闪存的擦除方法 | |
| CN101640205B (zh) | 一种闪存 | |
| US20090086548A1 (en) | Flash memory | |
| CN102456694B (zh) | 一种存储器结构 | |
| KR100818239B1 (ko) | 기계적인 스위치를 이용한 비휘발성 메모리 셀 및 그동작방법 | |
| US20020163031A1 (en) | Dual-bit flash memory built from a discontinuous floating gate | |
| CN101140937A (zh) | 非易失存储器结构及其形成方法 | |
| CN101707200A (zh) | 共享字线的分栅式闪存 | |
| CN101866929B (zh) | 共享字线的无触点氮化硅分栅式闪存及其制造方法 | |
| CN101740120A (zh) | 一种共享字线的分栅式闪存的编程方法 | |
| CN101667582B (zh) | 一种浮栅为sonos结构的闪存 | |
| CN102693987A (zh) | 分栅式闪存单元以及分栅式闪存装置 | |
| CN101692452B (zh) | 共享存储单元的分栅式闪存 | |
| CN101694844A (zh) | 共享字线的基于氮化硅浮栅的分栅式闪存 | |
| CN101694845A (zh) | 共享字线的分栅式闪存 | |
| CN101794787B (zh) | 共享字线的无触点分栅式闪存 | |
| CN101692451A (zh) | 共享字线的基于多晶硅浮栅的分栅式闪存 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| ASS | Succession or assignment of patent right |
Owner name: SHANGHAI HUAHONG GRACE SEMICONDUCTOR MANUFACTURING Free format text: FORMER OWNER: HONGLI SEMICONDUCTOR MANUFACTURE CO LTD, SHANGHAI Effective date: 20140612 |
|
| C41 | Transfer of patent application or patent right or utility model | ||
| TR01 | Transfer of patent right |
Effective date of registration: 20140612 Address after: 201203 Shanghai Zhangjiang hi tech park Zuchongzhi Road No. 1399 Patentee after: Shanghai Huahong Grace Semiconductor Manufacturing Corporation Address before: 201203 Shanghai Guo Shou Jing Road, Zhangjiang hi tech Park No. 818 Patentee before: Hongli Semiconductor Manufacture Co., Ltd., Shanghai |