CN101694844A - 共享字线的基于氮化硅浮栅的分栅式闪存 - Google Patents
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Abstract
本发明提出一种共享字线的基于氮化硅浮栅的分栅式闪存，其包括：半导体衬底，其上具有间隔设置的源极区域和漏极区域；沟道区，位于所述源极区域和漏极区域之间；第一存储位单元，位于所述沟道区与所述源极区域上方；第二存储位单元，位于所述沟道区与所述漏极区域上方；字线，包括第一部分和第二部分，所述第一部分位于第一存储位单元和第二存储位单元之间，所述第二部分位于第一部分上方并向两侧延伸至第一存储位单元和第二存储位单元上方，其中，所述第一存储位单元和第二存储位单元为氮化硅浮栅。本发明提出的分栅式闪存，其能够在保持芯片的电学隔离性能不变的情况下，有效地缩小芯片的面积，同时也可以避免过擦除的问题。
Description
技术领域
本发明涉及半导体设计制造领域，且特别涉及一种共享字线的基于氮化硅浮栅的分栅式闪存。
背景技术
闪存以其便捷，存储密度高，可靠性好等优点成为非挥发性存储器中研究的热点。从二十世纪八十年代第一个闪存产品问世以来，随着技术的发展和各类电子产品对存储的需求，闪存被广泛用于手机，笔记本，掌上电脑和U盘等移动和通讯设备中，闪存为一种非易变性存储器，其运作原理是通过改变晶体管或存储单元的临界电压来控制门极通道的开关以达到存储数据的目的，使存储在存储器中的数据不会因电源中断而消失，而闪存为电可擦除且可编程的只读存储器的一种特殊结构。如今闪存已经占据了非挥发性半导体存储器的大部分市场份额，成为发展最快的非挥发性半导体存储器。
然而现有的闪存在迈向更高存储密度的时候，由于受到编程电压的限制，通过缩小器件尺寸来提高存储密度将会面临很大的挑战，因而研制高存储密度的闪存是闪存技术发展的重要推动力。传统的闪存在迈向更高存储密度的时候，由于受到结构的限制，实现器件的编程电压进一步减小将会面临着很大的挑战。
一般而言，闪存为分栅结构或堆叠栅结构或两种结构的组合。分栅式闪存由于其特殊的结构，相比堆叠栅闪存在编程和擦除的时候都体现出其独特的性能优势，因此分栅式结构由于具有高的编程效率，字线的结构可以避免“过擦除”等优点，应用尤为广泛。但是由于分栅式闪存相对于堆叠栅闪存多了一个字线从而使得芯片的面积也会增加，因此如何在提高芯片性能的同时进一步减小芯片的尺寸是亟需解决的问题。
发明内容
本发明提出一种共享字线的基于氮化硅浮栅的分栅式闪存，其能够在保持芯片的电学隔离性能不变的情况下，有效地缩小芯片的面积，同时也可以避免过擦除的问题。
为了达到上述目的，本发明提出一种共享字线的基于氮化硅浮栅的分栅式闪存，其包括：
半导体衬底，其上具有间隔设置的源极区域和漏极区域；
沟道区，位于所述源极区域和漏极区域之间；
第一存储位单元，位于所述沟道区与所述源极区域上方；
第二存储位单元，位于所述沟道区与所述漏极区域上方；
字线，包括第一部分和第二部分，所述第一部分位于第一存储位单元和第二存储位单元之间，所述第二部分位于第一部分上方并向两侧延伸至第一存储位单元和第二存储位单元上方，
其中，所述第一存储位单元和第二存储位单元为氮化硅浮栅。
进一步的，分别对所述字线、所述源极区域和所述漏极区域施加第一存储位单元读取电压，实现第一存储位单元读取。
进一步的，对所述字线、所述源极区域和所述漏极区域施加的第一存储位单元读取电压分别为4V、0V和1.5V，实现第一存储位单元读取。
进一步的，分别对所述字线、所述源极区域和所述漏极区域施加第二存储位单元读取电压，实现第二存储位单元读取。
进一步的，对所述字线、所述源极区域和所述漏极区域施加的第二存储位单元读取电压分别为4V、1.5V和0V，实现第二存储位单元读取。
进一步的，分别对所述字线、所述源极区域和所述漏极区域施加第一存储位单元编程电压，实现第一存储位单元编程。
进一步的，对所述字线、所述源极区域和所述漏极区域施加的第一存储位单元编程电压分别为6V、4V和0V，实现第一存储位单元编程。
进一步的，分别对所述字线、所述源极区域和所述漏极区域施加第二存储位单元编程电压，实现第二存储位单元编程。
进一步的，对所述字线、所述源极区域和所述漏极区域施加的第二存储位单元编程电压分别为6V、0V和4V，实现第二存储位单元编程。
进一步的，分别对所述字线、所述源极区域和所述漏极区域施加存储位单元擦除电压，实现第一存储位单元和第二存储位单元擦除。
进一步的，对所述字线、所述源极区域和所述漏极区域施加的存储位单元擦除电压分别为-5V、F和F，实现第一存储位单元和第二存储位单元擦除。
本发明提出的共享字线的基于氮化硅浮栅的分栅式闪存，将两个存储位单元共享使用一个字线，通过对字线，和源漏极区域施加不同的工作电压实现对存储位单元的读取、编程和擦除，共享位线的结构使得分栅式闪存其能够在保持芯片的电学隔离性能不变的情况下，有效地缩小芯片的面积，同时也可以避免过擦除的问题。
附图说明
图1所示为本发明较佳实施例的共享字线的基于氮化硅浮栅的分栅式闪存结构示意图。
图2所述为本发明较佳实施例的共享字线的基于氮化硅浮栅的分栅式闪存的第一存储位单元读取示意图。
图3所述为本发明较佳实施例的共享字线的基于氮化硅浮栅的分栅式闪存的第二存储位单元读取示意图。
图4所述为本发明较佳实施例的共享字线的基于氮化硅浮栅的分栅式闪存的第一存储位单元编程示意图。
图5所述为本发明较佳实施例的共享字线的基于氮化硅浮栅的分栅式闪存的第二存储位单元编程示意图。
图6所述为本发明较佳实施例的共享字线的基于氮化硅浮栅的分栅式闪存的第一存储位单元和第二存储位单元擦除示意图。
具体实施方式
为了更了解本发明的技术内容，特举具体实施例并配合所附图式说明如下。
本发明提出一种共享字线的基于氮化硅浮栅的分栅式闪存，其能够在保持芯片的电学隔离性能不变的情况下，有效地缩小芯片的面积，同时也可以避免过擦除的问题。
请参看图1，图1所示为本发明较佳实施例的共享字线的基于氮化硅浮栅的分栅式闪存结构示意图。本发明提出一种共享字线的基于氮化硅浮栅的分栅式闪存，其包括：半导体衬底100，其上具有间隔设置的源极区域110和漏极区域120；沟道区130，位于所述源极区域110和漏极区域120之间；第一存储位单元200，位于所述沟道区130与所述源极区域110上方；第二存储位单元300，位于所述沟道区130与所述漏极区域120上方；字线400，包括第一部分410和第二部分420，所述第一部分410位于第一存储位单元200和第二存储位单元300之间，所述第二部分420位于第一部分410上方并向两侧延伸至第一存储位单元200和第二存储位单元300上方。
根据本发明较佳实施例，所述第一存储位单元200和第二存储位单元300为氮化硅浮栅。传统的存储器都是采用多晶硅为存储介质，采用与一般栅极相同的多晶硅，能够很好的与传统工艺兼容，但由于其可导性，为确保存储器件的数据保持力，必须保证无任何氧化物缺陷，因此隧穿氧化物的厚度不能进一步减薄(一般要大于70A)，这样就不利于工作电压的降低，从而导致器件尺寸的缩小受到限制，因而就出现了局域化的存储器：氮化硅，由于采用局域化分离电荷存储，任何局部的氧化物缺陷不会导致明显的器件性能的漂移，因此可以在一定限度类减薄隧穿氧化物的厚度，从而有利于器件尺寸的缩小。
本发明通过对字线400，源极区域110和漏极区域120施加不同的工作电压实现对两个存储位单元200、300的读取、编程和擦除操作。
本发明较佳实施例中，沟道130内有电流在源极区域110和漏极区域120之间流动，第一存储位单元200和第二存储位单元300有无电荷存储会影响沟道130内电流大小，当第一存储位单元200和第二存储位单元300有电荷时，沟道130内电流很小，反之当第一存储位单元200和第二存储位单元300无电荷时，沟道130内电流很大，设定沟道130内小电流状态为“0”，设定沟道130内大电流状态为“1”，这样第一存储位单元200和第二存储位单元300有无电荷存储的状态可以作为区分存储“0”或“1”信息状态，实现第一存储位单元200和第二存储位单元300信息存储读取的功能。
请参考图2，图2所述为本发明较佳实施例的共享字线的基于氮化硅浮栅的分栅式闪存的第一存储位单元读取示意图。本发明分别对所述字线400、所述源极区域110和所述漏极区域120施加第一存储位单元读取电压，实现第一存储位单元200读取操作。
进一步的，对所述字线400、所述源极区域110和所述漏极区域120施加的第一存储位单元读取电压分别为4V、0V和1.5V，实现第一存储位单元200的读取操作。
再请参考图3，图3所述为本发明较佳实施例的共享字线的基于氮化硅浮栅的分栅式闪存的第二存储位单元读取示意图。本发明分别对所述字线400、所述源极区域110和所述漏极区域120施加第二存储位单元读取电压，实现第二存储位单元300的读取操作。
进一步的，对所述字线400、所述源极区域110和所述漏极区域120施加的第二存储位单元读取电压分别为4V、1.5V和0V，实现第二存储位单元300的读取操作。
当源-漏极电压足够高，足以导致某些高能电子越过绝缘介电层，并进入绝缘介电层上的储位单元，这种过程称为热电子注入。而所述绝缘介电层的成分为硅的氧化物或者硅的氮化物，如二氧化硅或者氮化硅等材料，其位于半导体衬底100和第一存储位单元200、第二存储位单元300之间。
再请参考图4，图4所述为本发明较佳实施例的共享字线的基于氮化硅浮栅的分栅式闪存的第一存储位单元编程示意图。本发明分别对所述字线400、所述源极区域110和所述漏极区域120施加第一存储位单元编程电压，实现第一存储位单元200的编程操作。本发明较佳实施例中，在施加读取工作电压后，沟道130内有电子从漏极区域120流到源极区域110，部分电子通过热电子注入方式注入到第一存储位单元200中，实现第一存储位单元200的编程操作。
进一步的，对所述字线400、所述源极区域110和所述漏极区域120施加的第一存储位单元编程电压分别为6V、4V和0V，实现第一存储位单元200编程操作。
再请参考图5，图5所述为本发明较佳实施例的共享字线的基于氮化硅浮栅的分栅式闪存的第二存储位单元编程示意图。本发明分别对所述字线400、所述源极区域110和所述漏极区域120施加第二存储位单元编程电压，实现第二存储位单元300的编程操作。本发明较佳实施例中，在施加读取工作电压后，沟道130内有电子从源极区域110流到漏极区域120，部分电子通过热电子注入方式注入到第二存储位单元300中，实现第二存储位单元300的编程操作。
进一步的，对所述字线400、所述源极区域110和所述漏极区域120施加的第二存储位单元编程电压分别为6V、0V和4V，实现第二存储位单元300的编程操作。
请参考图6，图6所述为本发明较佳实施例的共享字线的基于氮化硅浮栅的分栅式闪存的第一存储位单元和第二存储位单元擦除示意图。本发明分别对所述字线400、所述源极区域110和所述漏极区域120施加存储位单元擦除电压，实现第一存储位单元200和第二存储位单元300的擦除操作。在该施加工作电压条件下，存储在第一存储位单元200和第二存储位单元300的电子在高电场下FN(Fowler-Nordheim)隧穿到半导体衬底100端，通过半导体衬底100端流走，实现第一存储位单元200和第二存储位单元300的擦除操作。
进一步的，对所述字线400、所述源极区域110和所述漏极区域120施加的存储位单元擦除电压分别为-5V、F和F(F为接地电压)，实现第一存储位单元200和第二存储位单元300的擦除操作。
综上所述，本发明提出的共享字线的基于氮化硅浮栅的分栅式闪存，将两个存储位单元共享使用一个字线，通过对字线，和源漏极区域施加不同的工作电压实现对存储位单元的读取、编程和擦除，共享位线的结构使得分栅式闪存其能够在保持芯片的电学隔离性能不变的情况下，有效地缩小芯片的面积，同时也可以避免过擦除的问题。
虽然本发明已以较佳实施例揭露如上，然其并非用以限定本发明。本发明所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，当可作各种的更动与润饰。因此，本发明的保护范围当视权利要求书所界定者为准。
Claims (11)
1.一种共享字线的基于氮化硅浮栅的分栅式闪存，其特征在于，包括：
半导体衬底，其上具有间隔设置的源极区域和漏极区域；
沟道区，位于所述源极区域和漏极区域之间；
第一存储位单元，位于所述沟道区与所述源极区域上方；
第二存储位单元，位于所述沟道区与所述漏极区域上方；
字线，包括第一部分和第二部分，所述第一部分位于第一存储位单元和第二存储位单元之间，所述第二部分位于第一部分上方并向两侧延伸至第一存储位单元和第二存储位单元上方，
其中，所述第一存储位单元和第二存储位单元为氮化硅浮栅。
2.根据权利要求1所述的分栅式闪存，其特征在于分别对所述字线、所述源极区域和所述漏极区域施加第一存储位单元读取电压，实现第一存储位单元读取。
3.根据权利要求2所述的分栅式闪存，其特征在于对所述字线、所述源极区域和所述漏极区域施加的第一存储位单元读取电压分别为4V、0V和1.5V，实现第一存储位单元读取。
4.根据权利要求1所述的分栅式闪存，其特征在于分别对所述字线、所述源极区域和所述漏极区域施加第二存储位单元读取电压，实现第二存储位单元读取。
5.根据权利要求4所述的分栅式闪存，其特征在于对所述字线、所述源极区域和所述漏极区域施加的第二存储位单元读取电压分别为4V、1.5V和0V，实现第二存储位单元读取。
6.根据权利要求1所述的分栅式闪存，其特征在于分别对所述字线、所述源极区域和所述漏极区域施加第一存储位单元编程电压，实现第一存储位单元编程。
7.根据权利要求6所述的分栅式闪存，其特征在于对所述字线、所述源极区域和所述漏极区域施加的第一存储位单元编程电压分别为6V、4V和0V，实现第一存储位单元编程。
8.根据权利要求1所述的分栅式闪存，其特征在于分别对所述字线、所述源极区域和所述漏极区域施加第二存储位单元编程电压，实现第二存储位单元编程。
9.根据权利要求8所述的分栅式闪存，其特征在于对所述字线、所述源极区域和所述漏极区域施加的第二存储位单元编程电压分别为6V、0V和4V，实现第二存储位单元编程。
10.根据权利要求1所述的分栅式闪存，其特征在于分别对所述字线、所述源极区域和所述漏极区域施加存储位单元擦除电压，实现第一存储位单元和第二存储位单元擦除。
11.根据权利要求10所述的分栅式闪存，其特征在于对所述字线、所述源极区域和所述漏极区域施加的存储位单元擦除电压分别为-5V、F和F，实现第一存储位单元和第二存储位单元擦除。
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| C02 | Deemed withdrawal of patent application after publication (patent law 2001) | ||
| WD01 | Invention patent application deemed withdrawn after publication |
Application publication date: 20100414 |