CN101022112A - 非易失性存储器及其制造方法 - Google Patents
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Abstract
本发明公开了一种非易失性存储器，包括基底、控制栅极、浮置栅极与选择栅极。基底中设置有源极区与漏极区。控制栅极设置于源极区与漏极区之间的基底上。浮置栅极设置于控制栅极与基底之间，浮置栅极的剖面如呈L型，包含垂直于基底的中央区与平行于基底的外围区，中央区与源极区相邻。选择栅极设置于控制栅极与浮置栅极的外围区侧壁，且选择栅极与漏极区相邻。另外，本发明还包括前述非易失性存储器的制造方法。
Description
技术领域
本发明是有关于一种半导体元件及其制造方法，且特别是有关于一种非易失性存储器及其制造方法。
背景技术
在各种非易失性存储器产品中，具有可进行多次数据的存入、读取、擦除等动作，且存入的数据在断电后也不会消失的优点的可电擦除且可编程只读存储器(EEPROM)，已成为个人电脑和电子设备所广泛采用的一种存储器元件。
典型的可电擦除且可编程只读存储器以掺杂的多晶硅(doped polysilicon)制作浮置栅极(floating gate)与控制栅极(control gate)。为了避免典型的可电擦除可编程只读存储器在擦除/写入时，因过度擦除/写入现象太过严重，而导致数据的误判的问题。而在控制栅极与浮置栅极的一侧串接一选择晶体管(select transistor)，藉由选择晶体管来控制存储器的编程和读取。
在可电擦除可编程只读存储器的操作上，通常浮置栅极与控制栅极之间的栅极耦合率(gate-coupling ratio，GCR)愈大，其操作所需的工作电压将愈低，而存储器的操作速度与效率就会大大的提升。由于栅极耦合率是指浮置栅极、控制栅极之间的电容值与存储器总电容值的比率，因此，增加浮置栅极与控制栅极之间的等效电容面积，将有助于增加栅极耦合率。
然而在集成电路持续追求高集成度的趋势下，存储器每一个存储单元所占的面积却因而必须缩减，元件的线宽同样随之缩小。如此一来，浮置栅极与控制栅极之间的栅极耦合率也会跟着下降，非易失性存储器所需的操作电压将会被迫提高。这对于将非易失性存储器应用在低耗能需求的可携式电子产品领域，相当地不利。故而如何在有限的晶片面积下，制作具有高耦合率的存储器是目前极为重要的课题。
发明内容
有鉴于此，本发明的目的就是在提供一种非易失性存储器及其制造方法，可以提高栅极间的栅极耦合率，使存储器的操作电压降低，并且加快存储器的操作速度。
本发明的另一目的是提供一种非易失性存储器及其制造方法，利用自行对准的方式形成浮置栅极，因而得以简化制作流程。
本发明提出一种非易失性存储器，包括第一存储单元，此第一存储单元包括基底、控制栅极、浮置栅极与选择栅极。基底中设置有源极区与漏极区。控制栅极设置于源极区与漏极区之间的基底上。浮置栅极设置于控制栅极与基底之间，浮置栅极包含垂直于基底的中央区与平行于基底的外围区，中央区与源极区相邻。选择栅极设置于控制栅极与浮置栅极的外围区侧壁，且选择栅极与漏极区相邻。
在上述的非易失性存储器中，浮置栅极的剖面为L型。浮置栅极的外围区侧壁例如是具有圆弧状弯曲。
在上述的非易失性存储器中，还包括第二存储单元，第二存储单元与第一存储单元具有相同的结构，且第二存储单元与第一存储单元以镜向对称的方式配置。第二存储单元与第一存储单元例如是共用源极区。
在上述的非易失性存储器中，还包括隧穿介电层，设置于浮置栅极底部与基底之间。此外，更可以包括栅间介电层，设置于控制栅极与基底之间及控制栅极与浮置栅极之间。
在上述的非易失性存储器中，还包括介电层，设置于选择栅极与基底之间、选择栅极与控制栅极之间以及选择栅极与浮置栅极之间。此外，此介电层可以是延伸至漏极区部分的基底上及控制栅极上。
在上述的非易失性存储器中，浮置栅极的材料例如是掺杂多晶硅。栅间介电层的材料例如是氧化硅/氮化硅/氧化硅。隧穿介电层的材料例如是氧化硅。
上述非易失性存储器因采用L型的浮置栅极，使得浮置栅极与控制栅极之间的电容面积得以增大，因此栅极耦合率亦随的提升，进而能够降低存储器所需的操作电压，并且加快存储器的操作速度。
此外，L型浮置栅极外围区侧壁的圆弧状弯曲可以让存储器于进行擦除操作时，更容易将浮置栅极中的电荷拉入选择栅极，达到加速擦除的操作速度的效果。
本发明提出一种非易失性存储器的制造方法，此方法例如是先提供基底，并于基底上形成图案化的一层掩模层。于基底上形成一层隧穿介电层与一层第一导体层。继而，移除掩模层顶部的第一导体层，而形成位于掩模层侧壁及基底上的第二导体层。然后，移除掩模层，于第二导体层之间的基底中形成源极区。其后于基底上形成一层栅间介电层与一层第三导体层。图案化此第三导体层而覆盖住源极区与源极区两侧的部分第二导体层。接着，以第三导体层为自行对准掩模，移除部分栅间介电层与第二导体层。然后，于基底上及暴露出的第三导体层与第二导体层的侧壁形成一层介电层。而后，于第三导体层侧壁形成一层第四导体层。继的于第四导体层外侧的基底中形成漏极区。
上述的非易失性存储器的制造方法中，于掩模层上的第一导体层的步骤中，其中图案化之后的第二导体层的剖面为L型，且其包含垂直于基底的中央区与平行于基底的外围区，中央区与源极区相邻。
上述的非易失性存储器的制造方法中，其中第二导体层的材料例如是掺杂多晶硅。上述于第二导体层的外围区侧壁形成介电层的方法包括热氧化法。
上述的非易失性存储器的制造方法中，于热氧化法的步骤后，第一导体层的外围区侧壁形成圆弧状弯曲。
上述的非易失性存储器的制造方法中，其中图案化第三导体层的步骤中还包括以栅间介电层为终止层，移除部分第三导体层。
上述的非易失性存储器的制造方法中，移除部分栅间介电层与第二导体层的步骤中，还包括移除部分隧穿介电层。
上述的非易失性存储器的制造方法中，隧穿介电层的形成方法包括热氧化法。
本发明提出另一种非易失性存储器的制造方法，此方法例如是先提供基底，基底上已形成有呈阵列排列的多个隔离结构，且这些隔离结构之间填满掩模层。之后，移除部分掩模层，留下相邻两列隔离结构之间的掩模层。接着于基底上形成隧穿介电层与第一导体层。继而移除掩模层顶部与隔离结构顶部的第一导体层，而形成位于掩模层两侧壁及相邻隔离结构之间的第二导体层。然后，移除部分隔离结构以及掩模层，并于第二导体层之间的基底中形成源极区。接下来于基底上形成栅间介电层与第三导体层。图案化第三导体层、栅间介电层与第二导体层。之后于基底上，以及暴露出的第三导体层与第二导体层的侧壁形成介电层。于第三导体层侧壁形成第四导体层。然后于第四导体层外侧的基底中形成漏极区。
上述非易失性存储器的制造方法中，图案化之后的第二导体层的剖面呈L型，且其包含垂直于基底的中央区与平行于基底的外围区，中央区与源极区相邻。
上述非易失性存储器的制造方法中，于第二导体层的外围区侧壁形成介电层的方法包括热氧化法。
上述非易失性存储器的制造方法中，于热氧化法的步骤后，在外围区侧壁形成圆弧状弯曲。
上述非易失性存储器的制造方法中，于移除部分隔离结构的步骤之后，隔离结构的顶面至少低于第二导体层的顶面。
上述的非易失性存储器的制造方法中，图案化第三导体层的步骤例如是先于第三导体层上形成一层图案化光致抗蚀剂层，之后以图案化光致抗蚀剂层为掩模，移除部分第三导体层，接着再移除图案化光致抗蚀剂层。
上述的非易失性存储器的制造方法中，其中图案化第三导体层的步骤中还包括以栅间介电层为终止层，移除部分第三导体层。
上述的非易失性存储器的制造方法中，其中图案化第二导体层的方法还包括以图案化之后的第三导体层为自行对准掩模。
上述的非易失性存储器的制造方法中，于图案化栅间介电层与第二导体层的步骤中，还包括图案化隧穿介电层。
上述的非易失性存储器的制造方法中，隧穿介电层的形成方法包括热氧化法。
本发明的非易失性存储器的制造方法，利用自行对准的方式形成L型的第一导体层(浮置栅极)，由于无须进行微影工艺的步骤，可以减少工艺所需的光罩数，简化制作流程，并降低制造成本。且因工艺的设计，使相邻两存储单元可以共用同一个源极区与控制栅极，有助于提高元件的积集度。
为让本发明的上述和其他目的、特征和优点能更明显易懂，下文特举实施例，并配合附图，作详细说明如下。
附图说明
图1绘示本发明的实施例的一种非易失性存储器的结构剖面图。
图2A至图2F绘示本发明一实施例的一种非易失性存储器的制造流程俯视图。
图3A至图3F分别绘示图2A至图2F中沿a-a’线的剖面示意图。
图4A至图4F分别绘示图2A至图2F中沿b-b’线的剖面示意图。
【主要元件符号说明】
100、200：基底 110、210：隧穿介电层
120：浮置栅极 120a：中央区
120b：外围区 123、249：圆弧状弯曲
130、230：栅间介电层 140：控制栅极
150、245、247a、247b：介电层
160：选择栅极 165、220：源极区
175、260：漏极区 201：垫层
203：掩模层 204、208：图案化光致抗蚀剂层
205：沟道 207：隔离结构
215、240、250：导体层 MC1、MC2：存储单元
MU：记忆单元
具体实施方式
图1A绘示本发明的实施例的非易失性存储器的结构剖面图。请参照图1A，本发明提出的非易失性存储器例如是由多个设置于基底100上的存储单元所构成。各存储单元包括隧穿介电层110、浮置栅极120、栅间介电层130、控制栅极140、介电层150、选择栅极160、源极区165与漏极区175。
其中，源极区165与漏极区175例如设置于基底100中。源极区165例如是掺杂P型杂质或N型杂质的掺杂区，漏极区175例如是与源极区165具有相同导电型杂质的掺杂区。
控制栅极140例如是设置于源极区165与漏极区175之间的基底100上。控制栅极140的材料例如是掺杂多晶硅、金属或金属硅化物等导体材料。
浮置栅极120例如是设置于控制栅极140与基底100之间，浮置栅极120的材料例如是掺杂多晶硅。在一实施例中，浮置栅极120的剖面例如是呈L型，此L型的浮置栅极120可区分为垂直于基底100的中央区120a与平行于基底100的外围区120b，中央区120a与源极区165相邻。L型浮置栅极120的外围区120b侧壁例如是具有圆弧状弯曲123，此圆弧状弯曲123将有助于此非易失性存储器于擦除操作时，使浮置栅极120中的电荷更容易进入选择栅极160，而加速擦除的操作速度。
更详细地说，由于L型的浮置栅极120是设置于控制栅极140与基底100之间，因此控制栅极140不但是设置于L型的浮置栅极120的外围区120b上，并且延伸至浮置栅极120的中央区120a侧壁。由于浮置栅极120成L型，因此，控制栅极140与浮置栅极120之间的电容面积也会加大，如此一来，栅极耦合率也会随的提升，进而降低存储器所需的操作电压，并且加快存储器的操作速度。
选择栅极160例如是设置于控制栅极140与浮置栅极120的侧壁，且特别是设置于L型的浮置栅极120外围区120b的侧壁。选择栅极160的材料例如是掺杂多晶硅，当然，选择栅极160的材料也可以是金属或金属硅化物等导体材料。
隧穿介电层110例如是设置于基底100与浮置栅极120之间，其材料例如是氧化硅。栅间介电层130例如是设置于控制栅极140与基底100，以及控制栅极140与浮置栅极120之间。栅间介电层130的材料例如是氧化硅、氮化硅、氮氧化硅或复合介电材料，如氧化硅/氮化硅、氧化硅/氮化硅/氧化硅等。
介电层150例如是设置于选择栅极160与控制栅极140之间、选择栅极160与浮置栅极120之间，以及选择栅极160与基底100之间。介电层150还可以是延伸至控制栅极140上，以及漏极区175部分的基底100上。介电层150的材料例如是氧化硅。
本发明的非易失性存储器例如是将两个具有相同结构的存储单元以镜向对称的方式配置，而组成一个记忆单元MU，如图1中的存储单元MC1与存储单元MC2。存储单元MC1、MC2共用同一控制栅极140与同一源极区165。这种记忆单元MU的结构不但可以简化制造流程、降低制造成本，同时也能够提高元件的集成度。
以下即说明上述非易失性存储器的制造方法。图2A至图2F绘示本发明一实施例的一种非易失性存储器的制造流程俯视图。图3A至图3F分别绘示图2A至图2F中沿a-a’线的剖面示意图。图4A至图4F分别绘示图2A至图2F中沿b-b’线的剖面示意图。
请参照图2A、图3A与图4A，此方法例如是先提供基底200，并于基底200上形成一层垫层201与一层掩模层203。基底200例如是硅基底。垫层201的材料例如是氧化硅，其形成方法例如是热氧化法。掩模层203的材料例如是氮化硅、碳化硅或碳氧化硅，其形成方法例如是化学气相沉积法。
之后，于掩模层203上形成一层图案化光致抗蚀剂层204，再以此图案化光致抗蚀剂层204为掩模，移除暴露出的掩模层203、垫层201与基底200，形成沟道205。图案化光致抗蚀剂层204的形成方法例如是先以旋转涂布(spin coating)方式于形成一层正光致抗蚀剂，于曝光后进行图案的显影而形成图案化光致抗蚀剂层204。移除部分掩模层203、垫层201与基底200的方法例如是反应性离子蚀刻法。
接着，请参照图2B、图3B与图4B，于沟道205填满绝缘材料，以形成隔离结构207。隔离结构207的形成方法例如是先于基底200上形成一层绝缘材料，绝缘材料例如是氧化硅，其形成方法例如是高密度等离子化学气相沉积法。当然，刚沉积形成的绝缘材料会覆盖住掩模层203，因此需要以掩模层203为终止层，平坦化绝缘材料而形成顶面平坦的隔离结构207。平坦化绝缘材料的方法例如是化学机械研磨法。
继而，请参照图2B、图3B与图4B，利用另一图案化光致抗蚀剂层208，移除部分掩模层203与垫层201，使掩模层203与垫层201分隔成长条状。其中，图案化光致抗蚀剂层208例如是覆盖住相邻两列隔离结构207之间的掩模层203。之后以此图案化光致抗蚀剂层208为掩模，移除暴露出的掩模层203与其下方的垫层201。
然后，请参照图2C、图3C与图4C，移除部分掩模层203与垫层201后，于基底200上形成一层隧穿介电层210。隧穿介电层210的材料例如是氧化硅，其形成方法例如是热氧化法或化学气相沉积法。继而于基底200上形成一层薄导体层215。导体层215的材料例如是掺杂多晶硅，其形成方法例如是利用化学气相沉积法形成一层未掺杂多晶硅之后，进行离子注入步骤以形成的，或者也可以采用现场注入杂质的方式以化学气相沉积法形成的。
之后，请参照图2D、图3D与图4D，移除掩模层203与隔离结构207顶部的导体层215。移除部分导体层215的方法例如是以掩模层203与隔离结构207为终止层，利用化学机械研磨法以进行的。
接下来，移除部分隔离结构207，使隔离结构207的顶面低于导体层215的顶面，移除部分隔离结构207的方法例如是干式蚀刻法或湿式蚀刻法。在一实施例中，隔离结构207的顶面例如是约略高于隧穿介电层210顶面。
然后，移除掩模层203。移除掩模层203的方法例如是干式蚀刻法或湿式蚀刻法。接着，以导体层215为掩模，进行离子注入步骤，于导体层215之间的基底200中形成源极区220。移除掩模层203的同时例如一并将垫层201移除，或也可以留下垫层201。
其后，于基底200上形成一层栅间介电层230。栅间介电层230例如是氧化硅层、氮化硅层、氮氧化硅层或是复合介电层如氧化硅/氮化硅层或是氧化硅/氮化硅/氧化硅层。栅间介电层230的形成方法例如是热氧化法或是依照膜层的材料，以不同的反应气体进行化学气相沉积法以形成的。
继而，请参照图2E、图3E与图4E，于栅间介电层230上形成一层导体层240。导体层240的材料例如是掺杂多晶硅，其形成方法例如是利用化学气相沉积法形成一层未掺杂多晶硅层后，进行离子注入步骤以形成的，或者也可以采用现场注入杂质的方式以化学气相沉积法形成的。之后，图案化导体层240。图案化导体层240的方法例如是于导体层240上形成一层图案化光致抗蚀剂层(未绘示)，之后以此图案化光致抗蚀剂层为掩模，移除部分导体层240，再移除图案化光致抗蚀剂层以形成的。其中，移除部分导体层240例如是以栅间介电层230为终止层，利用干式蚀刻法以移除的。图案化之后的导体层240即为非易失性存储器的控制栅极，此时的导体层240(即控制栅极)例如是覆盖住源极区210与源极区210两侧的部分导体层215。
然后，利用热氧化法于导体层240暴露出的侧壁(包括导体层240上方)形成一层介电层245。之后，以导体层240为自行对准掩模，移除部分栅间介电层230与导体层215。图案化之后的导体层215的剖面为L型，且可区分为垂直于基底200的中央区215a与平行于基底200的外围区215b，中央区215a与源极区220相邻。此处所形成的剖面为L型的导体层215即为浮置栅极。移除部分栅间介电层230与导体层215的方法例如是湿式蚀刻法或干式蚀刻法。移除部分栅间介电层230与导体层215的同时可以是一并移除下方的隧穿介电层210，或者随后以湿式蚀刻法移除。
继的，请参照图2F、图3F与图4F，利用热氧化法于导体层215暴露出的侧壁(导体层215外围区215b的侧壁)形成另一层介电层247a。在经过热氧化法之后，导体层215的外围区215b的侧壁会形成圆弧状弯曲249。其中，于进行热氧化法时，也会在暴露出的基底200上形成介电层247b。
之后，于导体层240两侧的基底200上形成导体层250。导体层250是作为非易失性存储器的选择栅极。导体层250的形成方法例如是于基底200上形成一层导体材料层(未图示)。然后，进行一非等向性蚀刻工艺，移除部分导体材料层，以于导体层240侧壁的基底200上形成导体层250。导体层250的材料例如是掺杂的多晶硅，其例如是利用化学气相沉积法形成一层未掺杂多晶硅层后，进行离子注入步骤以形成的，或采用临场植入杂质方法。导体层250是作为非易失性存储器的选择栅极。
接着，以导体层250为掩模，进行杂质注入步骤，以于导体层250外侧的基底200中形成漏极区260。漏极区260例如是与源极区220具有相同导电型的杂质。后续完成非易失性存储器的工艺，如形成位元线(未绘示)与漏极区260电性连接，或是保护层、内连线等工艺为本领域的普通技术人员所熟知，在此不再赘述。
上述非易失性存储器的制造方法，利用掩模层203、隔离结构207为终止层，先移除部分的导体层215；再利用导体层240作为自行对准掩模，图案化导体层215，而形成L型的导体层215(如图3D所示)来作为存储器的浮置栅极。
由于浮置栅极(导体层215)的形状为L型，其与控制栅极(导体层240)之间的等效电容面积将因此而加大，使得控制栅极与浮置栅极之间的栅极耦合率提高，进而得以降低存储器的操作电压，并且加快存储器的操作速度。
除此之外，此种L型的浮置栅极的制作过程中，并不需要进行微影蚀刻的步骤，所以可以减少光罩数，简化制造流程。且由于工艺的设计，相邻两存储单元可以共用同一个源极区与控制栅极，有助于提高元件的积集度。
再者，利用热氧化法形成介电层247，可以于导体层215的侧壁形成圆弧状弯曲249，此圆弧状弯曲249将有助于此非易失性存储器于擦除操作时，使导体层215(浮置栅极)中的电荷更容易进入导体层250(选择栅极)，而加速擦除的操作速度。
虽然本发明已以实施例揭露如上，然其并非用以限定本发明，任何本领域的普通技术人员，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，因此本发明的保护范围当视权利要求所界定者为准。
Claims (29)
1.一种非易失性存储器，包括：
第一存储单元，包括：
基底，该基底中设置有源极区与漏极区；
控制栅极，设置于该源极区与该漏极区之间的该基底上；
浮置栅极，设置于该控制栅极与该基底之间，该浮置栅极包含垂直于该基底的中央区与平行于该基底的外围区，该中央区与该源极区相邻；以及
选择栅极，设置于该控制栅极与该浮置栅极的该外围区侧壁，且该选择栅极与该漏极区相邻。
2.如权利要求1的非易失性存储器，其中该浮置栅极的剖面为L型。
3.如权利要求1的非易失性存储器，其中该浮置栅极的该外围区侧壁具有圆弧状弯曲。
4.如权利要求1的非易失性存储器，还包括第二存储单元，该第二存储单元与该第一存储单元具有相同的结构，且该第二存储单元与该第一存储单元以镜向对称的方式配置。
5.如权利要求4的非易失性存储器，其中该第二存储单元与该第一存储单元共用该源极区。
6.如权利要求1的非易失性存储器，还包括隧穿介电层，设置于该浮置栅极底部与该基底之间。
7.如权利要求1的非易失性存储器，还包括栅间介电层，设置于该控制栅极与该基底之间及该控制栅极与该浮置栅极之间。
8.如权利要求7的非易失性存储器，其中该栅间介电层的材料包括氧化硅/氮化硅/氧化硅。
9.如权利要求1的非易失性存储器，还包括介电层，设置于该选择栅极与该基底之间、该选择栅极与该控制栅极之间以及该选择栅极与该浮置栅极之间。
10.如权利要求9的非易失性存储器，其中该介电层还包括延伸至该漏极区部分的该基底上及该控制栅极上。
11.如权利要求1的非易失性存储器，其中该浮置栅极的材料包括掺杂多晶硅。
12.一种非易失性存储器的制造方法，包括：
提供基底；
于该基底上形成图案化的掩模层；
于该基底上形成隧穿介电层与第一导体层；
移除该掩模层顶部的该第一导体层，而形成位于该掩模层侧壁及该基底上的第二导体层；
移除该掩模层；
于该第二导体层之间的该基底中形成源极区；
于该基底上形成栅间介电层；
于该栅间介电层上形成第三导体层；
图案化该第三导体层、该栅间介电层与该第二导体层；
于该基底上，以及暴露出的该第三导体层与该第二导体层的侧壁形成介电层；
于该第三导体层侧壁形成第四导体层；以及
于该第四导体层外侧的该基底中形成漏极区。
13.如权利要求12的非易失性存储器的制造方法，其中图案化之后的该第二导体层的剖面为L型，且其包含垂直于该基底的中央区与平行于该基底的外围区，该中央区与该源极区相邻。
14.如权利要求13的非易失性存储器的制造方法，其中该第二导体层的材料包括掺杂多晶硅。
15.如权利要求14的非易失性存储器的制造方法，其中于该第二导体层的该外围区侧壁形成该介电层的方法包括热氧化法。
16.如权利要求15的非易失性存储器的制造方法，其中于该热氧化法的步骤后，该外围区侧壁形成圆弧状弯曲。
17.如权利要求12的非易失性存储器的制造方法，其中图案化该第三导体层的步骤包括：
于该第三导体层上行成图案化光致抗蚀剂层；
以该图案化光致抗蚀剂层为掩模，移除部分该第三导体层；以及
移除该图案化光致抗蚀剂层。
18.如权利要求12的非易失性存储器的制造方法，其中图案化该第三导体层的步骤中还包括以该栅间介电层为终止层，移除部分该第三导体层。
19.如权利要求12的非易失性存储器的制造方法，其中图案化该第二导体层的方法还包括以该图案化之后的该第三导体层为自行对准掩模。
20.如权利要求12的非易失性存储器的制造方法，其中于图案化该栅间介电层与该第二导体层的步骤中，还包括图案化该隧穿介电层。
21.如权利要求12的非易失性存储器的制造方法，其中该隧穿介电层的形成方法包括热氧化法。
22.一种非易失性存储器的制造方法，包括：
提供基底，该基底上已形成有呈阵列排列的多个隔离结构，且该多个隔离结构之间填满掩模层；
移除部分该掩模层，留下相邻两列隔离结构之间的该掩模层；
于该基底上形成隧穿介电层与第一导体层；
移除该掩模层顶部与该多个隔离结构顶部的该第一导体层，而形成位于该掩模层两侧壁及相邻该多个隔离结构之间的第二导体层；
移除部分该多个隔离结构；
移除该掩模层；
于该第二导体层之间的该基底中形成源极区；
于该基底上形成栅间介电层；
于该栅间介电层上形成第三导体层；
图案化该第三导体层而覆盖住该源极区与该源极区两侧的部分该第二导体层；
以该第三导体层为自行对准掩模，移除部分该栅间介电层与该第二导体层；
于该基底上，以及暴露出的该第三导体层与该第二导体层的侧壁形成介电层；
于该第三导体层侧壁形成第四导体层；以及
于该第四导体层外侧的该基底中形成漏极区。
23.如权利要求22的非易失性存储器的制造方法，其中图案化之后的该第二导体层的剖面呈L型，且其包含垂直于该基底的中央区与平行于该基底的外围区，该中央区与该源极区相邻。
24.如权利要求23的非易失性存储器的制造方法，其中于该第二导体层的该外围区侧壁形成该介电层的方法包括热氧化法。
25.如权利要求24的非易失性存储器的制造方法，其中于该热氧化法的步骤后，该外围区侧壁形成圆弧状弯曲。
26.如权利要求22的非易失性存储器的制造方法，其中于移除部分该多个隔离结构的步骤之后，该多个隔离结构的顶面至少低于该第二导体层的顶面。
27.如权利要求22的非易失性存储器的制造方法，其中图案化该第三导体层的步骤中还包括以该栅间介电层为终止层，移除部分该第三导体层。
28.如权利要求22的非易失性存储器的制造方法，其中于移除部分该栅间介电层与该第二导体层的步骤中，还包括移除部分该隧穿介电层。
29.如权利要求22的非易失性存储器的制造方法，其中该隧穿介电层的形成方法包括热氧化法。
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