CN101299430B - 非易失性存储器及其制造方法与操作方法,以及电路系统 - Google Patents

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Abstract

本发明涉及一种非易失性存储器及其制造方法与操作方法，以及电路系统。该非易失性存储器包含设置于衬底上的存储单元，此存储单元具有第一单元、半导体层、第二单元与掺杂区。第一单元包含第一栅极、第一电荷陷入层与第二电荷陷入层，其中，第一电荷陷入层与第二电荷陷入层分别设置于第一栅极两侧。半导体层设置于衬底上，覆盖住第一单元。第二单元设置于半导体层上，以半导体层为对称轴，与第一单元镜像对称。第二单元包含了设置于半导体层上的第二栅极，以及分别设置于第二栅极两侧的第三电荷陷入层与第四电荷陷入层。掺杂区设置于半导体层两侧，用以作为第一单元与第二单元共用的源极/漏极区。

Description

非易失性存储器及其制造方法与操作方法，以及电路系统
技术领域
本发明是有关于一种半导体元件及其制造方法与操作方法，特别是有关于一种非易失性存储器及其制造方法与操作方法以及电路系统。
背景技术
非易失性存储器中的可电擦除可编程只读存储器(EEPROM)具有可进行多次数据的存入、读取、擦除等动作，且存入的数据在断电后也不会消失的优点，所以已成为个人电脑和电子设备所广泛采用的一种存储器元件。
典型的可电擦除可编程只读存储器是以掺杂的多晶硅(Polysilicon)制作浮置栅极(Floating Gate)与控制栅极(Control Gate)。栅极与衬底、栅极与栅极之间的绝缘层则为氧化硅层。
然而，上述可电擦除可编程只读存储器需要形成多个多晶硅层与多个氧化硅层。在制作过程中，会经过多道光掩模步骤，不但拉长制作流程，且耗费较多的制造成本。再者，上述可电擦除可编程只读存储器在一个存储单元中只能够储存一位的数据，双层栅极也会占去较多空间，不利于元件的集成化趋势。
之后，业界提出了具有氮化物电荷陷入层的存储器，此存储单元结构是借由将电荷陷入(trapping)于氮化硅的介电层中，而储存数据。虽然此种具有氮化物电荷陷入层的存储器能够在单一存储单元中储存二位数据，然而这两位的数据容易互相影响，造成可靠度的下降，且其还有电荷保持力(endurance)不佳的问题。再加上现今对于元件集成度的要求越来越高，亟需一种具有高元件集成度、高可靠性的非易失性存储器。
发明内容
有鉴于此，本发明的目的就是在于提供一种非易失性存储器，可以在单一存储单元中储存多个位的数据。
本发明的再一目的是提供一种非易失性存储器的制造方法，利用多次自行对准的方式而形成可在单一存储单元中储存多位数据的非易失性存储器。
本发明的又一目的是提供一种非易失性存储器的操作方法，可以操作单一存储单元中的多个位。
本发明提出一种非易失性存储器，包括设置于衬底上的一存储单元，此存储单元包括第一单元、半导体层、第二单元与掺杂区。第一单元包括第一栅极、第一电荷陷入层与第二电荷陷入层，其中，第一电荷陷入层与第二电荷陷入层设置于第一栅极两侧。半导体层设置于衬底上，覆盖住第一单元，且半导体层的横向尺寸大于第一单元的横向尺寸。第二单元设置于半导体层上，以半导体层为对称轴，与第一单元镜像对称。第二单元包括设置于半导体层上的第二栅极，以及设置于第二栅极两侧的第三电荷陷入层与第四电荷陷入层。掺杂区设置于半导体层两侧，用以作为第一单元与第二单元共用的源极/漏极区。
依照本发明上述的非易失性存储器，其中第一单元位于衬底中，且第一单元与衬底之间设置有一层保护层。
依照本发明上述的非易失性存储器，还包括多个存储单元，于衬底上排列成一行/列阵列，其中，同一行上的这些存储单元以镜像对称的方式邻接设置，且相邻二存储单元共用一个掺杂区。
依照本发明上述的非易失性存储器，还包括多条底字线、多条顶字线、多条位线与穿隧介电层。这些底字线在行方向上平行排列，连接同一行的这些存储单元的第一栅极；多条顶字线在行方向上平行排列，连接同一行的存储单元的第二栅极；多条位线在列方向上平行排列，连接同一列的存储单元的掺杂区；穿隧介电层设置于第一单元与半导体层之间和第二单元与半导体层之间。
本发明提出一种非易失性存储器的制造方法，其例如是先提供衬底。于衬底上依序形成一绝缘层与一底导体层。然后于衬底上形成第一介电层，第一介电层具有一第一开口，裸露出底导体层。接着于第一开口中形成第一单元，第一单元包括：第一电荷陷入层与第二电荷陷入层，分别形成于第一开口两侧壁；以及第一栅极，填满第一开口，并且电性连接底导体层。继而于衬底上形成第二介电层，第二介电层具有第二开口，裸露出第一单元。而后于第二开口中形成第三介电层，覆盖住第一单元。再于第二开口中形成一半导体层，覆盖住第一单元，且半导体层的横向尺寸大于第一单元的横向尺寸。接下来，于半导体层上形成第二单元，第二单元包括：第二栅极，形成于半导体层上；以及第三电荷陷入层与第四电荷陷入层，分别形成于第二栅极两侧。继而于半导体层两侧之中形成一掺杂区。
依照本发明上述的非易失性存储器的制造方法，衬底中具有一凹陷，且绝缘层与底导体层是依序形成于凹陷中，填满凹陷。
依照本发明上述的非易失性存储器的制造方法，其中第一单元的形成方法例如是先于第一开口中形成一层电荷陷入材料层，然后移除部分电荷陷入材料层，于第一开口两侧壁分别形成第一电荷陷入层与第二电荷陷入层，并且裸露出部分底导体层。接着于第一开口中填满第一栅极，连接底导体层。
依照本发明上述的非易失性存储器的制造方法，还包括于形成第一栅极之前，于第一电荷陷入层与第二电荷陷入层的内壁形成介电层。
依照本发明上述的非易失性存储器的制造方法，其中第二单元的形成方法例如是先于半导体层上形成一层穿隧介电层，继而于衬底上形成第二栅极，然后在第二栅极两侧形成一层介电层，并且在衬底上形成一层电荷陷入材料层。接着，移除部分电荷陷入材料层，分别于第二栅极两侧形成第三电荷陷入层与第四电荷陷入层。
依照本发明上述的非易失性存储器的制造方法，还包括于第二单元上形成一层顶导体层，电性连接第二栅极。
本发明提出一种非易失性存储器的操作方法，适用于设置在衬底上的存储单元，存储单元包括：第一单元，包括了第一栅极、第一电荷陷入层与第二电荷陷入层，其中第一电荷陷入层与第二电荷陷入层设置于第一栅极的两侧；半导体层，覆盖住第一单元；第二单元，设置于半导体层上，以半导体层为对称轴，与第一单元镜像对称，第二单元包括设置于半导体层上的第二栅极，以及设置于第二栅极两侧的第三电荷陷入层与第四电荷陷入层；以及源极区与漏极区，分别设置于第二单元两侧的半导体层中，用以作为第一单元与第二单元共用的源极区与漏极区，其中，此操作方法包括：
进行编程操作时，于第一栅极施加第一电压，源极区施加第二电压，漏极区施加第三电压，第二栅极施加第四电压，其中第一电压大于第二电压，第二电压大于第三电压与第四电压，使电荷进入第一电荷陷入层。
依照本发明上述的非易失性存储器的操作方法，还包括于进行擦除操作时：于第一栅极施加第五电压，源极区施加第六电压，漏极区施加第七电压，于第二栅极施加第八电压，其中第五电压小于第六电压、第七电压与第八电压，第六电压高于第七电压与第八电压，以擦除第一电荷陷入层中的电荷，其中进行擦除操作的机制包括价带-导带热空穴注入模式。
依照本发明上述的非易失性存储器的操作方法，还包括于进行读取操作时：于第一栅极施加第九电压，源极区施加第十电压，漏极区施加第十一电压，于第二栅极施加第十二电压，其中第九电压大于第十一电压，第十一电压大于第十电压与第十二电压，以读取第一电荷陷入层的储存状态，其中进行读取操作的机制包括逆向读取(reverse read)模式。
依照本发明上述的非易失性存储器的操作方法，还包括：进行编程操作时，于第一栅极施加第一电压，源极区施加第三电压，漏极区施加第二电压，第二栅极施加第四电压，利用沟道热电子注入模式，使电荷进入第二电荷陷入层；
进行擦除操作时，于第一栅极施加第五电压，源极区施加第七电压，漏极区施加第六电压，于第二栅极施加第八电压，利用价带-导带热空穴注入模式，擦除第二电荷陷入层中的电荷；以及
进行读取操作时，于第一栅极施加第九电压，源极区施加第十一电压，漏极区施加第十电压，于第二栅极施加第十二电压，以逆向读取的方式读取第二电荷陷入层中的储存状态。
依照本发明上述的非易失性存储器的操作方法，还包括：进行编程操作时，于第一栅极施加第四电压，源极区施加第二电压，漏极区施加第三电压，于第二栅极施加第一电压，利用沟道热电子注入模式，使电荷进入第三电荷陷入层；
进行擦除操作时，于第一栅极施加第八电压，源极区施加第六电压，漏极区施加第七电压，于第二栅极施加第五电压，利用价带-导带热空穴注入模式，擦除第三荷陷入层中的电荷；以及
进行读取操作时，于第一栅极施加第十二电压，源极区施加第十电压，漏极区施加第十一电压，于第二栅极施加第九电压，以逆向读取的方式读取第三电荷陷入层中的储存状态。
依照本发明上述的非易失性存储器的操作方法，还包括：进行编程操作时，于第一栅极施加第四电压，源极区施加第三电压，漏极区施加第二电压，于第二栅极施加第一电压，利用沟道热电子注入模式，使电荷进入第四电荷陷入层；
进行擦除操作时，于第一栅极施加第八电压，源极区施加第七电压，漏极区施加第六电压，于第二栅极施加第五电压，利用价带-导带热空穴注入模式，将空穴注入于擦除第四电荷陷入层中的电荷；以及
进行读取操作时，于第一栅极施加第十二电压，源极区施加第十一电压，漏极区施加第十电压，于第二栅极施加第九电压，以逆向读取的方式读取第四电荷陷入层中的储存状态。
本发明提出一种电路系统，包括非易失性存储器以及电路。非易失性存储器包括多个存储单元、多条字线与多条位线。存储单元排列成一行/列阵列，各存储单元包括一第一单元、一半导体层、一第二单元与一掺杂区。第一单元包括有第一栅极，以及设置于第一栅极两侧的第一电荷陷入层与第二电荷陷入层；半导体层设置于衬底上，覆盖住第一单元，且半导体层的横向尺寸大于第一单元的横向尺寸。第二单元设置于半导体层上，以半导体层为对称轴，与第一单元镜像对称，第二单元包括设置于半导体层上的一第二栅极，以及设置于第二栅极两侧的一第三电荷陷入层与一第四电荷陷入层。掺杂区设置于半导体层两侧，用以作为第一单元与第二单元共用的源极/漏极区。多条字线，包括多条底字线，在行方向上平行排列，连接同一行的这些存储单元的第一栅极，以及多条顶字线，在行方向上平行排列，连接同一行的这些存储单元的第二栅极。多条位线，在列方向上平行排列，连接同一列的这些存储单元的掺杂区。电路则耦接至非易失性存储器，包括耦接这些位线的行解码器，耦接这些字线的列解码器，以及耦接至行解码器的一数据输入结构，其中一数据会经由该数据输入结构储存于该非易失性存储器中。
本发明利用自行对准的方式于栅极两侧形成了电荷陷入层，并且以半导体层中的掺杂区作为上下两个单元共用的源极/漏极区，形成一个具有高积集度的存储单元，在单一存储单元中即可储存多个位的数据，符合现今高积集度的趋势。
此外，由于此种存储单元的电荷陷入层是分别设置于栅极两侧，因此，借由在源极区、漏极区、第一栅极与第二栅极上施加适当的电压，可以很容易地编程、擦除与读取各位，且各个位之间不会有互相干扰的问题，可以提高其可靠性与存储器的电性表现。
附图说明
为让本发明的上述目的、特征和优点能更明显易懂，以下结合附图对本发明的具体实施方式作详细说明，其中：
图1A是绘示本发明一实施例的一种非易失性存储器的结构剖面图。
图1B是绘示本发明另一实施例的一种非易失性存储器的结构剖面图。
图2是绘示本发明一实施例的一种非易失性存储器的结构上视图。
图3A-1以及图3B至图3G是沿着图2中I-I’线所绘示的本发明一实施例的一种非易失性存储器的制造流程剖面图。
图3A-2是沿着图2中II-II’线所绘示的本发明一实施例的一种非易失性存储器的制造流程剖面图。
图4A至图4C是绘示本发明一实施例的一种非易失性存储器，单一存储单元的第一位的操作示意图。
图5A至图5C是绘示本发明一实施例的一种非易失性存储器，单一存储单元的第二位的操作示意图。
图6A至图6C是绘示本发明一实施例的一种非易失性存储器，单一存储单元的第三位的操作示意图。
图7A至图7C是绘示本发明一实施例的一种非易失性存储器，单一存储单元的第四位的操作示意图。
图8是绘示本发明一实施例的一种非易失性存储器的电路简图。
图9是绘示应用本发明一实施例的一种集成电路的简化电路方块图。
主要元件符号说明：
100、200：衬底
105、205：绝缘层
110、BWL1、BWL2、BWL3：底字线
170、TWL1、TWL2、TWL3：顶字线
115、125、132、153、163、215、232、243、263：介电层
117、119：保护层
120、220：第一单元
122a：第一电荷陷入层
122b：第二电荷陷入层
130：第一栅极
135、143、235：穿隧介电层
140：半导体层
145：第二栅极
155a：第三电荷陷入层
155b：第四电荷陷入层
160、260：第二单元
165、265：掺杂区
165a：源极区
165b：漏极区
175：插塞
203：凹陷
210：底导体层
217、234：开口
221、249：电荷陷入材料层
222a、222b、255a、255b：电荷陷入层
223、247：介电材料层
230、245：栅极
240：半导体层
270：顶导体层
900：非易失性存储器(存储单元阵列)
905：字线
910：列解码器
915、BL1、BL2、BL3：位线
920：行解码器
925、960：总线
930：方块
933：数据输入线
935：数据输出线
940：偏压配置供应电压
950：偏压配置状态器
990：电路
MC：存储单元
具体实施方式
图1A是绘示本发明一实施例的一种非易失性存储器的结构剖面图。图1B是绘示本发明另一实施例的一种非易失性存储器的结构剖面图。图2是绘示本发明一实施例的一种非易失性存储器的结构上视图。
请参照图1A与图1B，先以单一存储单元MC来说明本发明提出的非易失性存储器。存储单元MC设置于衬底100上，由半导体层140、第一单元120、第二单元160与掺杂区165所组成。
请参照图1A，衬底100例如是硅衬底。第一单元120包含有第一栅极130，以及设置于第一栅极130两侧的第一电荷陷入层122a与第二电荷陷入层122b。其中，第一栅极130例如是掺杂多晶硅，而第一电荷陷入层122a与第二电荷陷入层122b的材质例如是氮化硅，或是氧化硅/氮化硅、氧化硅/氮化硅、氧化硅(ONO，OSO)等的复合材料。当然，第一电荷陷入层122a与第二电荷陷入层122b的材质并不限于氮化硅，也可以是其他能够使电荷陷入于其中的材质，例如是纳米结晶(nanocrystal)、钽氧化层、钛酸锶层与铪氧化层等。
第一栅极130与第一电荷陷入层122a与第二电荷陷入层122b之间，还可以设置有一层介电层125。介电层125的材质例如是氧化硅。
第一单元120例如是设置于衬底100中，第一单元120的第一栅极130之间例如是设置有保护层117，将第一栅极130与衬底100隔离开来。在一实施例中，第一电荷陷入层122a、第二电荷陷入层122b与衬底100之间也可以设置有一层保护层119，以避免电荷陷入层中所捕捉的电荷进入衬底100中。保护层117、保护层119的材质例如是氧化硅。
请参照图1B，在另一实施例中，第一单元120还可以是设置于衬底100上的介电层115中。介电层115的材质例如是氧化硅。
请参照图1A与图1B，半导体层140设置于衬底100上，覆盖住第一单元120，其横向尺寸大于第一单元120的横向尺寸。半导体层140例如是以外延横向成长法(Epitaxial Lateral Overgrowth)所形成的。第一单元120与半导体层140之间还设置有一层穿隧介电层135，即设置于半导体层140与第一栅极130之间。穿隧介电层135可以是单层或是多层的结构，其材质例如是氧化硅或是氧化硅/氮化硅、氧化硅/氮化硅、氧化硅(ONO，OSO)等的复合材料，在复合材料最底层的氧化硅厚度为小于2纳米，在一实施例中可以为约0.5至2纳米，在另一实施例中可以小于1.5纳米，在复合材料中间层的氮化硅、氧化硅厚度为小于2纳米，在一实施例中可以为约1至2纳米，而在复合材料最上层的氧化硅厚度为小于2纳米，在一实施例中可以为约1.5至2纳米。
第二单元160设置于半导体层140上，以半导体层140为对称轴，与第一单元120镜像对称。第二单元160包括了设置于半导体层140上的第二栅极145，以及设置于第二栅极145两侧的第三电荷陷入层155a与第四电荷陷入层155b。
第二栅极145的材质例如是掺杂多晶硅、金属硅化物等导体材料。第三电荷陷入层155a与第四电荷陷入层155b的材质例如是氮化硅、氧化硅/氮化硅、氧化硅/氮化硅氧化硅(ONO)复合材料，或是其他能够使电荷陷入于其中的材质，例如纳米结晶、氮氧化硅、氧化钽、钛酸锶或氧化铪等。
请参照图1B，在另一实施例中，半导体层140可以是设置于介电层132中，将相邻存储单元MC的半导体层140隔绝开来。第二单元160两侧可以是设置有介电层163，以便于后续字线的形成。介电层132、介电层163的材质例如是氧化硅之类的介电材料。
请参照图1A，第二单元160的第三电荷陷入层155a、第二栅极145、第四电荷陷入层155b底部与半导体层140之间，设置有一层穿隧介电层143。穿隧介电层143可以是单层或是多层的结构，其材质例如是氧化硅或是氧化硅/氮化硅、氧化硅/氮化硅、氧化硅(ONO，OSO)等的复合材料，在复合材料最底层的氧化硅厚度为小于2纳米，在一实施例中可以为约0.5至2纳米，在另一实施例中可以小于1.5纳米，在复合材料中间层的氮化硅、氧化硅厚度为小于2纳米，在一实施例中可以为约1至2纳米，而在复合材料最上层的氧化硅厚度为小于2纳米，在一实施例中可以为约1.5至2纳米。且第二栅极145两侧壁与第三电荷陷入层155a、第四电荷陷入层155b之间例如是设置有一层介电层153，介电层153的材质例如是氧化硅。
请参照图1B，在另一实施例中，穿隧介电层143例如是设置于第二栅极145与半导体层140之间。而第三电荷陷入层155a、第四电荷陷入层155b的侧壁及底部，与第二栅极145、半导体层140之间，则设置有介电层153。存储器的操作过程中，电荷可以经由介电层153(尤其是电荷陷入层155a、155b下方的部分)与穿隧介电层143而进出电荷陷入层155a、155b。
掺杂区165设置于半导体层140两侧，也就是位于第二单元160与第一单元120两侧的半导体层140中，作为第一单元120与第二单元160共用的源极/漏极区。在一实施例中，衬底100例如是P型衬底，掺杂区165例如是掺杂有磷或砷的N型重掺杂区。
上述第一电荷陷入层122a、第二电荷陷入层122b、第三电荷陷入层155a与第四电荷陷入层155b，分别可以储存数据。也就是说，在一个存储单元MC之中，便可以储存多个位的数据。
请参照图2，多个存储单元MC在衬底100上可以是排列成行/列阵列。同一行(X方向)上的这些存储单元MC以镜像对称的方式邻接设置。这些相邻二存储单元MC可以是共用掺杂区165。
在这个存储单元阵列之中，还包括有多条底字线BWL1、BWL2、BWL3，多条顶字线TWL1、TWL2、TWL3，以及多条位线BL1、BL2、BL3。
各底字线BWL1、BWL2、BWL3连接同一行(X方向)的存储单元MC的第一栅极130；各顶字线TWL1、TWL2、TWL3连接同一行(X方向)的存储单元MC的第二栅极145；位线BL1、BL2、BL3例如是借由插塞175则连接同一列(Y方向)的存储单元MC的掺杂区165。
请参照图1B，在一实施例中，底字线110例如是设置于与衬底100与第一单元120之间，电性连接第一栅极130，且底字线110与衬底100之间还设置有一层绝缘层105，使底字线110与衬底100隔离。顶字线170则设置于第二单元160上，与第二栅极145电性连接。底字线110与顶字线170的材质例如是掺杂多晶硅、铝、铝合金、金属硅化物等导体材料。
在本实施例的非易失性存储器中，单一存储单元内具有四个电荷陷入层，而得以储存多位的数据，也就是说，本发明的存储单元可以在单位面积中储存更多的数据，这对于提高元件的集成度相当地有帮助。
另外，由于电荷陷入层设置于栅极的两侧，因此，电荷陷入层中的电荷不会有互相干扰的问题，进而得以提高存储器的可靠度与电性表现。
本发明提出一种非易失性存储器的制造方法。图3A-1至图3G是绘示本发明一实施例的一种非易失性存储器的制造流程剖面图。其中，图3A-1以及图3B至图3G是沿着如图2中I-I’线所绘示出来的制造流程剖面图。而图3A-2则是沿着如图2中II-II’线所绘示出来的制造流程剖面图。
请参照图3A-1与图3A-2，本实施例的方法例如是先提供衬底200，衬底200可以是硅衬底，且衬底200中形成有凹陷203。此凹陷203的形成方法例如是先于衬底200上形成一层图案化光刻胶层(未绘示)，然后移除部分衬底200，之后再移除图案化光刻胶层而形成的。
接着，依序形成一层绝缘层205与一层底导体层210，覆盖住衬底200，并且填满凹陷203。而后以化学机械研磨法进行平坦化制程，移除衬底200上的底导体层210与绝缘层205。
继而，请参照图3B，于底导体层210上形成一层介电层215。介电层215的材质例如是氧化硅，其形成方法例如是化学气相沉积法。其后，于介电层215中形成开口217，裸露出底导体层210。开口217例如是利用微影、蚀刻制程而形成的。
再来，于衬底200上依序形成一层电荷陷入材料层221与一层介电材料层223。电荷陷入材料层221的材质例如是氮化硅、纳米结晶、氮氧化硅、氧化钽、钛酸锶或氧化铪等，能够阻限电荷的材质，其形成方法例如是化学气相沉积法。介电材料层223的材质例如是氧化硅，其形成方法例如是化学气相沉积法。
接下去，请参照图3C，移除部分介电材料层223与电荷陷入层221，而于开口217两侧壁形成电荷陷入层222a、222b与介电层225，并且裸露出底导体层210。移除部分介电材料层223与电荷陷入层221的方法例如是干式蚀刻法或是湿式蚀刻法。然后，于开口217中填满栅极230，连接底导体层210。形成栅极230的方法例如是于衬底200上形成一层共形的导体层(未绘示)，导体层的材质例如是掺杂多晶硅，然后利用化学机械研磨法等平坦化制程，移除介电层215上的导体层。栅极230与电荷陷入层222a、222b组成了此存储单元的第一单元220。
继而，请参照图3D，于衬底200上形成另一层介电层232。介电层232的材质例如是氧化硅，其形成方法例如是化学气相沉积法。之后，于介电层232中形成另一个开口234，裸露出第一单元220。开口234的形成方法例如是微影蚀刻制程。开口234的横向尺寸例如是大于第一单元220的横向尺寸，而裸露出介电层215。
而后，于开口234中形成一层穿隧介电层235，穿隧介电层235可以是单层或是多层的结构，其材质例如是氧化硅或是氧化硅/氮化硅、氧化硅/氮化硅、氧化硅(ONO，OSO)等的复合材料，其形成方法例如是化学气相沉积法，此方法形成的穿隧介电层235具有较佳的薄膜品质。当然，这一层穿隧介电层235也可以是在形成开口234的时候，预留部分介电层232而形成。
接着，于开口234中填满半导体层240。半导体层240的材质例如是硅，其形成方法例如是外延横向成长法(Epitaxial Lateral Overgrowth)。
然后，请参照图3E，于衬底200上形成一层介电层243与栅极245。介电层243与栅极245的形成方法例如是依序于衬底200上形成介电材料层(未绘示)与栅极材料层(未绘示)，然后利用微影蚀刻技术，图案化上述材料层而形成的。介电材料层可以是单层或是多层的结构，其材质例如是氧化硅或是氧化硅/氮化硅、氧化硅/氮化硅、氧化硅(ONO，OSO)等的复合材料，其形成方法例如是化学气相沉积法；栅极材料层的材质例如是掺杂多晶硅，其形成方法例如是利用化学气相沉积法形成一层未掺杂多晶硅层后，进行离子植入步骤以形成的，或者也可以采用临场植入掺质的方式，以化学气相沉积法形成之。
之后，请参照图3F，于衬底200上依次形成一层共形的介电材料层247与一层共形的电荷陷入材料层249。介电材料层247可以是单层或是多层的结构，其材质例如是氧化硅或是氧化硅/氮化硅、氧化硅/氮化硅、氧化硅(ONO，OSO)等的复合材料，其形成方法例如是化学气相沉积法。电荷陷入材料层249的材质例如是纳米结晶、氮化硅、氮氧化硅、复合材料如氧化硅氮化硅、氧化硅/氮化硅/氧化硅、氧化钽、钛酸锶或氧化铪等材质，其形成方法例如是化学气相沉积法。
继而，请参照图3G，移除部分电荷陷入材料层249与介电材料层247，留下栅极245侧壁的部分，形成电荷陷入层255a、255b，以及介电层253。栅极245与电荷陷入层255a、255b组成了此存储单元的第二单元260。其中，介电层253(尤其是电荷陷入层255a、255b下方的部分)与介电层243例如是作为第二单元260的穿隧介电层，在操作的时候，电荷会经由这些介电层而穿隧进出电荷陷入层255a、255b。
接着，在半导体层240两侧之中形成掺杂区265。掺杂区265例如是以磷离子、砷离子等N型掺质进行掺质植入制程所形成的。掺杂区265位于第二单元260与第一单元220两侧的半导体层240中，可以作为第二单元260与第一单元220的源极/漏极区。
然后在衬底200上形成介电层263与顶导体层270。顶导体层270连接栅极245，作为存储器的顶字线之用。至于存储器底部、连接栅极230的底导体层210，则作为存储器的底字线之用。后续形成插塞、位线以及完成此存储器的制程，为熟知本技术者所周知，于此不再赘述。
本实施例中所提出的非易失性存储器的制造方法，利用自行对准方式与形成间隙壁的方法，于栅极230两侧形成电荷陷入层222a、222b，于栅极245两侧形成电荷陷入层255a、255b。所形成的单一存储单元多位的结构，缩小了存储器在芯片上所需占据的布局空间，大幅地提高了元件的集成度。
以下说明本发明的非易失性存储器的操作方法。图4A至图4C是绘示本发明一实施例的非易失性存储器，单一存储单元的第一位的操作方法示意图。图5A至图5C是绘示本发明一实施例的一种非易失性存储器，单一存储单元的第二位的操作示意图。图6A至图6C是绘示本发明一实施例的一种非易失性存储器，单一存储单元的第三位的操作示意图。图7A至图7C是绘示本发明一实施例的一种非易失性存储器，单一存储单元的第四位的操作示意图。图8是绘示本发明一实施例的一种非易失性存储器的电路简图。
本实施例中的存储单元的结构与图2相同，为了能够凸显本实施例的存储单元的操作方法，图4A至图4C、图5A至图5C、图6A至图6C、图7A至图7C所示的存储单元，是撷取图2中第一单元、第二单元、半导体层与掺杂区绘制而成的。所使用的元件符号与图2相同，此处便省略关于存储单元结构的说明。特别注意的是，图2的掺杂区165于本实施例中，即分别标示为源极区165a与漏极区165b。
请参照图4A，进行编程操作时，于栅极130施加电压Vcg1，源极区165a施加电压Vs，漏极区165b施加电压Vd，栅极145施加电压Vcg2。其中，电压Vcg1大于电压Vs，电压Vs大于电压Vd与电压Vcg2，利用沟道热电子(Channel Hot Electron)注入模式，使电子进入电荷陷入层122a之中，以于存储单元中存入第一位B1。在一实施例中，电压Vcg1例如是介于约5～10伏特之间，较佳为8伏特；电压Vs例如是介于约3～6伏特之间，较佳为4伏特；电压Vd与电压Vcg2例如是0伏特。
请参照图4B，进行擦除操作时，于栅极130施加电压Vcg1，源极区165a施加电压Vs，漏极区165b施加电压Vd，栅极145施加电压Vcg2。其中，电压Vcg1小于电压Vs、Vd与电压Vcg2，电压Vs高于电压Vd与电压Vcg2，利用价带-导带热空穴(BTBHH，Band To Band Hot Hole)注入模式，将空穴注入电荷陷入层122a，擦除先前存入的第一位B1。在一实施例中，电压Vcg1例如是介于约-5～-10伏特之间，较佳为-8伏特；电压Vs例如是介于约+3～+6伏特之间，较佳为+4伏特；电压Vd与电压Vcg2例如是0伏特。
请参照图4C，进行读取操作时，于栅极130施加电压Vcg1，源极区165a施加电压Vs，漏极区165b施加电压Vd，栅极145施加电压Vcg2。其中，电压Vcg1大于电压Vd，电压Vd大于电压Vs与电压Vcg2，以逆向读取(reverseread)的方式读取电荷陷入层122a中第一位B1的储存状态。在一实施例中，电压Vcg1例如是介于3～5伏特之间，较佳为3伏特；电压Vd例如是介于1～2伏特之间，较佳为1.6伏特；电压Vs与电压Vcg2例如是0伏特。
本发明的非易失性存储器在单一存储单元中具有四个电荷陷入层，分别用以储存数据，上述图4A至图4C说明了电荷陷入层122a中第一位B1的编程、擦除与读取操作的方法。而电荷陷入层122b中的第二位B2、电荷陷入层155a中的第三位B3，以及电荷陷入层155b中的第四位B4的操作机制与上述第一位B1的操作机制相似，以下进一步说明。
请参照图5A至图5C，编程、擦除与读取于电荷陷入层122b中的第二位B2的方法，与上述第一位B1的操作的不同仅在于将施加于源极区165a的电压与施加于漏极区165b的电压相互调换，如此便能够使电子或空穴改而进入电荷陷入层122b而编程、擦除与读取第二位B2。
请参照图6A至图6C，电荷陷入层155a的第三位B3的操作方法与第一位B1的操作方法的不同则在于，将施加于栅极145的电压与施加于栅极130的电压对调，从而使得电子、空穴可以注入于电荷陷入层155a之中，进行此第三位B3的操作。
请参照图7A至图7C，至于在操作电荷陷入层155b的第四位B4的时候，则是将操作第一位B1时，施加于栅极145的电压与施加于栅极130的电压对调，以及调换施加于源极区165a的电压Vs与施加于漏极区165b的电压Vd，如此偏压的施加下，便可以编程、擦除与读取存储单元的第四位B4。
上述实施例说明了单一个存储单元的操作方法，但这些存储单元也可以排列成行/列阵列的存储器。此存储器的俯视图可参照图1所示，图8则绘示了此存储器的电路简图。
请参照图8，以存储单元MC的第一位B1为例，在进行编程操作时，于底字线BWL1施加电压Vcg1，位线BL1施加电压Vs，位线BL2施加电压Vd，顶字线TWL1施加电压Vcg2。其中，电压Vcg1大于电压Vs，电压Vs大于电压Vd与电压Vcg2，利用沟道热电子(Channel Hot Electron)注入模式，以于存储单元MC中存入第一位B1。在一实施例中，电压Vcg1例如是介于5～10伏特之间，较佳为8伏特；电压Vs例如是介于3～6伏特之间，较佳为4伏特；电压Vd与电压Vcg2例如是0伏特。
进行擦除操作时，于底字线BWL1施加电压Vcg1，位线BL1施加电压Vs，位线BL2施加电压Vd，顶字线TWL1施加电压Vcg2，电压Vcg1小于电压Vs、Vd与电压Vcg2，电压Vs高于电压Vd与电压Vcg2，利用价带-导带热空穴(BTBHH，Band To Band Hot Hole)注入模式，擦除先前存入的第一位B1。在一实施例中，电压Vcg1例如是介于-5～-10伏特之间，较佳为-8伏特；电压Vs例如是介于+3～+6伏特之间，较佳为+4伏特；电压Vd与电压Vcg2例如是0伏特。
进行读取操作时，于底字线施加电压Vcg1，位线BL1施加电压Vs，位线BL2施加电压Vd，顶字线TWL1施加电压Vcg2，电压Vcg1大于电压Vd，电压Vd大于电压Vs与电压Vcg2，以逆向读取(reverse read)的方式读取存储单元MC的第一位B1的储存状态。在一实施例中，电压Vcg1例如是介于3～5伏特之间，较佳为3伏特；电压Vd例如是介于1～2伏特之间，较佳为1.6伏特；电压Vs与电压Vcg2例如是0伏特。
至于存储单元MC中第二位至第四位的操作方法，熟知本技术者当可由上述单一存储单元中第二位至第四位的操作方法而推知，于此不赘述。
上述非易失性存储器的操作方法中，分别于栅极130、栅极145、源极区165a与源极区165b施加适当的偏压，就可以控制电荷进行的方法，进而操作此存储器，操作上十分简单。且由于电荷陷入层是设置于栅极的两侧，因此，各个位的操作不会造成彼此互相干扰，从而能够提高存储器的可靠度与电性表现。
图9是绘示应用本发明一实施例的一个集成电路的简化电路方块图。电路990包括一个位于半导体衬底之上，单一存储单元具有多位的非易失性存储器(存储单元阵列)900。一个列解码器(row decoder)910耦接至多条字线905，并沿着存储单元阵列900中的各列而排列。一个行解码器(columndecoder)920耦接至多条位线915，这些位线915是沿着存储单元阵列900中的各行而排列，并用以从存储单元阵列900中的多位存储单元读取并编程数据。在总线960上会有地址供应给行解码器920及列解码器910。在方块(block)930中的感应放大器及数据输入结构(sense amplifiers and data-instructures)，是经由总线925而耦接至行解码器920。数据会经由数据输入线(data-in line)933，从电路990上的输入/输出端口(input/output port)，或是从电路990的其他内部或外部数据源，输入于方块930中的数据输入结构。在所述的实施例中，此电路990可以包括其他电路，如通用目的处理器、特定目的的应用电路，或以非易失性存储器(存储单元阵列)所支持的整合模组。数据会经由数据输出线(data-out line)935，从方块930中的感测放大器，输出至位于电路990上的输入/输出端口，或是电路990的其他内部或外部数据目的地。
在本实施例中，使用偏压配置状态器(bias arrangement state machine)950的一控制器，控制了偏压配置供应电压(bias arrangement supply voltages)940的应用，例如读取、编程、擦除、擦除确认与编程确认电压等。此控制器可使用现有的特定目的逻辑电路。在替代实施例中，此控制器包括一通用目的处理器，是执行一电脑程序而控制此元件的操作。在又一实施例中，此控制器是使用了特定目的逻辑电路以及一通用目的处理器的组合。
虽然本发明已以较佳实施例揭示如上，然其并非用以限定本发明，任何本领域技术人员，在不脱离本发明的精神和范围内，当可作些许的修改和完善，因此本发明的保护范围当以权利要求书所界定的为准。

Claims (17)

1.一种非易失性存储器，其特征在于包括：
一存储单元，设置于一衬底上，包括：
一第一单元，包括：一第一栅极；以及一第一电荷陷入层与一第二电荷陷入层，设置于该第一栅极两侧；
一半导体层，设置于该衬底上，覆盖住该第一单元，且该半导体层的横向尺寸大于该第一单元的横向尺寸；
一第二单元，设置于该半导体层上，以该半导体层为对称轴，与该第一单元镜像对称，该第二单元包括：一第二栅极，设置于该半导体层上；以及一第三电荷陷入层与一第四电荷陷入层，设置于该第二栅极两侧；以及
一掺杂区，设置于该半导体层两侧，用以作为该第一单元与该第二单元共用的源极/漏极区。
2.如权利要求1所述的非易失性存储器，其特征在于，该第一单元设置于该衬底中，且该第一单元与该衬底之间设置有一保护层。
3.如权利要求1所述的非易失性存储器，其特征在于，还包括多个该存储单元，于该衬底上排列成一行/列阵列，其中，同一行上的该些存储单元以镜像对称的方式邻接设置，且相邻二存储单元，共用该掺杂区。
4.如权利要求3所述的非易失性存储器，其特征在于，还包括：
多条底字线，在行方向上平行排列，连接同一行的该些存储单元的该第一栅极；
多条顶字线，在行方向上平行排列，连接同一行的该些存储单元的该第二栅极；
多条位线，在列方向上平行排列，连接同一列的该些存储单元的该掺杂区；以及
一穿隧介电层，分别设置于该第一单元与该半导体层之间和该第二单元与该半导体层之间。
5.一种非易失性存储器的制造方法，其特征在于，包括：
提供一衬底；
于该衬底上依序形成一绝缘层与一底导体层；
于该衬底上形成一第一介电层，该第一介电层具有一第一开口，裸露出该底导体层；
于该第一开口中形成一第一单元，该第一单元包括：一第一电荷陷入层与一第二电荷陷入层，分别形成于该第一开口两侧壁；以及一第一栅极，填满该第一开口，并且电性连接该底导体层；
于该衬底上形成一第二介电层，该第二介电层具有一第二开口，裸露出该第一单元；
于该第二开口中形成一第三介电层，覆盖住该第一单元；
于该第二开口中形成一半导体层，覆盖住该第一单元，且该半导体层的横向尺寸大于该第一单元的横向尺寸；
于该半导体层上形成一第二单元，该第二单元包括：一第二栅极，形成于该半导体层上；以及一第三电荷陷入层与一第四电荷陷入层，分别形成于该第二栅极两侧；以及
于该半导体层两侧之中形成一掺杂区。
6.如权利要求5所述的非易失性存储器的制造方法，其特征在于，该衬底具有一凹陷，且该绝缘层与该底导体层是依序形成于该凹陷中，填满该凹陷。
7.如权利要求5所述的非易失性存储器的制造方法，其特征在于，该第一单元的形成方法包括：
于该第一开口中形成一电荷陷入材料层；
移除部分该电荷陷入材料层，于该第一开口两侧壁分别形成该第一电荷陷入层与该第二电荷陷入层，裸露出部分该底导体层；以及
于该第一开口中填满该第一栅极，连接该底导体层。
8.如权利要求7所述的非易失性存储器的制造方法，其特征在于，还包括于形成该第一栅极之前，于该第一电荷陷入层与该第二电荷陷入层的侧壁形成一介电层。
9.如权利要求5所述的非易失性存储器的制造方法，其特征在于，该第二单元的形成方法包括：
于该半导体层上形成一穿隧介电层；
于该衬底上形成该第二栅极；
于该第二栅极两侧形成一介电层；
于该衬底上形成一电荷陷入材料层；以及
移除部分该电荷陷入材料层，分别于该第二栅极两侧形成该第三电荷陷入层与该第四电荷陷入层。
10.如权利要求5所述的非易失性存储器的制造方法，其特征在于，还包括于该第二单元上形成一顶导体层，电性连接该第二栅极。
11.一种非易失性存储器的操作方法，适用于设置在一衬底上的一存储单元，其特征在于，该存储单元包括：一第一单元，包括一第一栅极、一第一电荷陷入层与一第二电荷陷入层，其中该第一电荷陷入层与该第二电荷陷入层设置于该第一栅极的两侧；一半导体层，覆盖住该第一单元；第二单元，设置于该半导体层上，以该半导体层为对称轴，与该第一单元镜像对称，该第二单元包括设置于该半导体层上的一第二栅极，以及设置于该第二栅极两侧的一第三电荷陷入层与一第四电荷陷入层；以及一源极区与一漏极区，分别设置于该第二单元两侧的该半导体层中，用以作为该第一单元与该第二单元共用的该源极区与该漏极区，其中，该操作方法包括：
进行编程操作时，于该第一栅极施加一第一电压，该源极区施加一第二电压，该漏极区施加一第三电压，该第二栅极施加一第四电压，其中该第一电压大于该第二电压，该第二电压大于该第三电压与该第四电压，使电荷进入该第一电荷陷入层。
12.如权利要求11所述的非易失性存储器的操作方法，其特征在于，还包括于进行擦除操作时：
于该第一栅极施加一第五电压，该源极区施加一第六电压，该漏极区施加一第七电压，于该第二栅极施加一第八电压，其中该第五电压小于该第六电压、第七电压与该第八电压，该第六电压高于该第七电压与该第八电压，以擦除该第一电荷陷入层中的电荷，其中进行该擦除操作的机制包括价带-导带热空穴注入模式。
13.如权利要求11所述的非易失性存储器的操作方法，其特征在于，还包括于进行读取操作时：
于该第一栅极施加一第九电压，该源极区施加一第十电压，该漏极区施加一第十一电压，于该第二栅极施加一第十二电压，其中该第九电压大于该第十一电压，该第十一电压大于该第十电压与该第十二电压，以读取该第一电荷陷入层的储存状态，其中进行该读取操作的机制包括逆向读取模式。
14.如权利要求11所述的非易失性存储器的操作方法，其特征在于，还包括：
进行编程操作时，于该第一栅极施加该第一电压，该源极区施加该第三电压，该漏极区施加该第二电压，该第二栅极施加该第四电压，利用沟道热电子注入模式，使电荷进入该第二电荷陷入层；
进行擦除操作时，于该第一栅极施加一第五电压，该源极区施加一第七电压，该漏极区施加一第六电压，于该第二栅极施加一第八电压，利用价带-导带热空穴注入模式，擦除该第二电荷陷入层中的电荷；以及
进行读取操作时，于该第一栅极施加一第九电压，该源极区施加一第十一电压，该漏极区施加一第十电压，于该第二栅极施加一第十二电压，以逆向读取的方式读取该第二电荷陷入层中的储存状态。
15.如权利要求11所述的非易失性存储器的操作方法，其特征在于，还包括：
进行编程操作时，于该第一栅极施加该第四电压，该源极区施加该第二电压，该漏极区施加该第三电压，于该第二栅极施加该第一电压，利用沟道热电子注入模式，使电荷进入该第三电荷陷入层；
进行擦除操作时，于该第一栅极施加一第八电压，该源极区施加一第六电压，该漏极区施加一第七电压，于该第二栅极施加一第五电压，利用价带-导带热空穴注入模式，擦除该第三荷陷入层中的电荷；以及
进行读取操作时，于该第一栅极施加一第十二电压，该源极区施加一第十电压，该漏极区施加一第十一电压，于该第二栅极施加一第九电压，以逆向读取的方式读取该第三电荷陷入层中的储存状态。
16.如权利要求11所述的非易失性存储器的操作方法，其特征在于，还包括：
进行编程操作时，于该第一栅极施加该第四电压，该源极区施加该第三电压，该漏极区施加该第二电压，于该第二栅极施加该第一电压，利用沟道热电子注入模式，使电荷进入该第四电荷陷入层；
进行擦除操作时，于该第一栅极施加一第八电压，该源极区施加一第七电压，该漏极区施加一第六电压，于该第二栅极施加一第五电压，利用价带-导带热空穴注入模式，将空穴注入于该擦除该第四电荷陷入层中的电荷；以及
进行读取操作时，于该第一栅极施加一第十二电压，该源极区施加一第十一电压，该漏极区施加一第十电压，于该第二栅极施加一第九电压，以逆向读取的方式读取该第四电荷陷入层中的储存状态。
17.一种电路系统，其特征在于包括一非易失性存储器及一电路，其中：
该非易失性存储器包括：
多个存储单元，排列成一行/列阵列，各该存储单元包括一第一单元、一半导体层、一第二单元与一掺杂区，该第一单元包括一第一栅极，以及设置于该第一栅极两侧的一第一电荷陷入层与一第二电荷陷入层；该半导体层设置于该衬底上，覆盖住该第一单元，且该半导体层的横向尺寸大于该第一单元的横向尺寸；该第二单元设置于该半导体层上，以该半导体层为对称轴，与该第一单元镜像对称，该第二单元包括设置于该半导体层上的一第二栅极，以及设置于该第二栅极两侧的一第三电荷陷入层与一第四电荷陷入层，且该掺杂区设置于该半导体层两侧，用以作为该第一单元与该第二单元共用的源极/漏极区；
多条字线，包括：多条底字线，在行方向上平行排列，连接同一行的该些存储单元的该第一栅极，以及多条顶字线，在行方向上平行排列，连接同一行的该些存储单元的该第二栅极；以及
多条位线，在列方向上平行排列，连接同一列的该些存储单元的该掺杂区；以及
该电路耦接至该非易失性存储器，该电路包括：
一行解码器，耦接该些位线；
一列解码器，耦接该些字线；以及
一数据输入结构，耦接至该行解码器，其中一数据会经由该数据输入结构储存于该非易失性存储器中。
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