JP2001085647A - 不揮発性メモリトランジスタを含む半導体装置及びその製造方法 - Google Patents

不揮発性メモリトランジスタを含む半導体装置及びその製造方法

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Abstract

(57)【要約】 【課題】 スプリットゲート構造を有する不揮発性メモ
リトランジスタと、他の素子と、を同一チップに混載す
るときに、工程の簡略化を図りつつ、不揮発性メモリト
ランジスタおよび他の素子を所望の性能にすることがで
きる半導体装置の製造方法を提供すること。 【解決手段】 容量５４０の下部電極５４を形成する工
程と、フローティングゲート４０を形成する工程と、を
異なる工程にしている。これにより、フローティングゲ
ート４０に要求される性質と、下部電極５４に要求され
る性質と、をそれぞれ、好ましい性質にすることができ
る。一方、コントロールゲート３６を形成する工程と、
上部電極５８を形成する工程とを、同じ工程にしてい
る。これにより、工程の簡略を図っている。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、スプリットゲート
構造を有する不揮発性メモリトランジスタ含む半導体装
置およびその製造方法に関する。
【０００２】
【背景技術および発明が解決しようとする課題】近年、
チップインターフェイス遅延の短縮、ボード面積分のコ
スト低減、ボード設計開発のコスト低減などの観点か
ら、各種回路の混載が要求され、そのひとつとしてメモ
リ・ロジックの混載技術が重要となっている。しかし、
このような混載技術においては、プロセスが複雑とな
り、ＩＣコストが増大する問題がある。
【０００３】本発明の目的は、スプリットゲート構造を
有する不揮発性メモリトランジスタと、他の素子と、を
同一チップに混載するときに、工程の簡略化を図りつ
つ、不揮発性メモリトランジスタおよび他の素子を所望
の性能にすることができる半導体装置およびその製造方
法を提供することにある。
【０００４】
【課題を解決するための手段】本発明は、メモリ領域に
形成された、スプリットゲート構造の不揮発性メモリト
ランジスタと、容量領域に形成された、第１の容量電極
と第２の容量電極とで容量絶縁層を挟んだ構造をした容
量と、を備えた、半導体装置の製造方法であって、
（ａ）前記第１の容量電極を、前記容量領域に形成する
工程と、（ｂ）前記容量絶縁層を、前記容量領域に形成
する工程と、（ｃ）前記不揮発性メモリトランジスタの
構成要素となるゲート絶縁層を、前記メモリ領域に形成
する工程と、（ｄ）前記不揮発性メモリトランジスタの
構成要素となるフローティングゲートを、前記メモリ領
域に形成する工程と、（ｅ）前記不揮発性メモリトラン
ジスタの構成要素となる中間絶縁層を、前記メモリ領域
に形成する工程と、（ｆ）前記不揮発性メモリトランジ
スタの構成要素となるコントロールゲートを、前記メモ
リ領域に形成する工程と、（ｇ）前記第２の容量電極
を、前記容量領域に形成する工程と、を備え、工程
（ａ）と工程（ｄ）は、異なる工程であり、工程（ｆ）
と工程（ｇ）は、同一工程である、半導体装置の製造方
法である。
【０００５】上記工程を含む本発明によれば、工程の簡
略化を図りつつ、スプリットゲート構造の不揮発性メモ
リトランジスタおよび容量の性能にできるだけ悪影響を
与えないよにすることができる。
【０００６】すなわち、スプリットゲート構造の不揮発
性メモリトランジスタにおいて、他のＥＥＰＲＯＭ（El
ectrically Erasable Programmable ROM）と同様に、フ
ローティングゲートに電荷の注入をすることおよびフロ
ーティングゲートから電荷を引き抜くことにより、記憶
動作を行う。一方、第１の容量電極は、単に電圧が印加
される電極である。したがって、フローティングゲート
に要求される性質と、第１の容量電極に要求される性質
とは、異なる。このため、フローティングゲートと第１
の容量電極とを同時に形成すると、どちらかが、好まし
い性質とならない。
【０００７】そこで、本発明では、第１の容量電極を形
成する工程（ａ）と、フローティングゲートを形成する
工程（ｄ）とを、異なる工程にしている。これにより、
フローティングゲートに要求される性質と、第１の容量
電極に要求される性質とを、それぞれ、好ましい性質に
することができる。よって、スプリットゲート構造の不
揮発性メモリトランジスタおよび容量の性能にできるだ
け悪影響を与えないようにすることができる。
【０００８】一方、コントロールゲートおよび第２の容
量電極は、ともに、電圧が印加される電極である。この
ため、コントロールゲートに要求される性質と、第２の
容量電極に要求される性質とには、大きな異なりがな
い。そこで、本発明では、コントロールゲートを形成す
る工程（ｆ）と、第２の容量電極を形成する工程（ｇ）
とを、同じ工程にしている。これにより、工程の簡略を
図っている。
【０００９】上記本発明によれば、次の（１）〜（３）
の半導体装置を作製することができる。
【００１０】（１）スプリットゲート構造の不揮発性メ
モリトランジスタを備えた半導体装置において、第１の
容量電極と第２の容量電極とで容量絶縁層を挟んだ構造
をした容量を備え、前記不揮発性メモリトランジスタの
構成要素であるフローティングゲートと、前記第１の容
量電極と、は異なる膜厚である、半導体装置。
【００１１】（２）スプリットゲート構造の不揮発性メ
モリトランジスタを備えた半導体装置において、第１の
容量電極と第２の容量電極とで容量絶縁層を挟んだ構造
をした容量を備え、前記不揮発性メモリトランジスタの
構成要素であるフローティングゲートと、前記第１の容
量電極と、は異なる不純物濃度である、半導体装置。
【００１２】（３）スプリットゲート構造の不揮発性メ
モリトランジスタを備えた半導体装置において、第１の
容量電極と第２の容量電極とで容量絶縁層を挟んだ構造
をした容量を備え、前記不揮発性メモリトランジスタの
構成要素であるフローティングゲートと、前記第１の容
量電極と、は異なる材料からなる、半導体装置。
【００１３】（３）の場合、第１の容量電極の材料が、
例えば、ポリシリコンのとき、フローティングゲートの
材料は、例えば、アモルファスシリコンである。また、
第１の容量電極の材料が、例えば、ポリシリコンのと
き、フローティングゲートの材料は、例えば、第１の容
量電極の材料であるポリシリコンと結晶粒子のサイズが
異なるポリシリコンである。
【００１４】本発明において、容量絶縁層の形成工程
（ｂ）とゲート絶縁層の形成工程（ｃ）は、異なる工程
である、のが好ましい。ゲート絶縁層には、フローティ
ングゲートと半導体基板とを絶縁する性質と、ゲート絶
縁層を電荷が突き抜けることができる性質と、が要求さ
れる。一方、容量絶縁層には電荷を蓄積できる性質が要
求される。本発明において、容量絶縁層の形成工程
（ｂ）とゲート絶縁層の形成工程（ｃ）は、異なる工程
なので、容量絶縁層に要求される性質と、ゲート絶縁層
に要求される性質とを、それぞれ、好ましい性質にする
ことができる。これにより、スプリットゲート構造の不
揮発性メモリトランジスタおよび容量の性能にできるだ
け悪影響を与えないようにすることができる。
【００１５】本発明において、工程（ｂ）は、（ｂ１）
前記容量絶縁層の構成要素となる第１のシリコン酸化層
を、前記容量領域に形成する工程と、（ｂ２）前記容量
絶縁層の構成要素となるシリコン窒化層を、前記容量領
域に形成する工程と、（ｂ３）前記容量絶縁層の構成要
素となる第２のシリコン酸化層を、前記容量領域に形成
する工程と、を含み、工程（ｂ１）と工程（ｃ）は、異
なる工程である、のが好ましい。
【００１６】本発明によれば、容量絶縁層は、第１の酸
化シリコン層、窒化シリコン層、第２の酸化シリコン層
の三層構造となる。この窒化シリコン層により、容量絶
縁層の厚みを小さく、かつ耐久性を向上させている。
【００１７】容量絶縁層の構成要素となる第１のシリコ
ン酸化層に要求される性質と、ゲート絶縁層に要求され
る性質とは異なる。本発明によれば、第１のシリコン酸
化層の形成工程（ｂ１）とゲート絶縁層の形成工程
（ｃ）とが異なる工程なので、第１のシリコン酸化層に
要求される性質と、ゲート絶縁層に要求される性質と
を、それぞれ、好ましい性質にすることができる。これ
により、スプリットゲート構造の不揮発性メモリトラン
ジスタおよび容量の性能にできるだけ悪影響を与えない
ようにすることができる。
【００１８】本発明において、工程（ｂ２）の後に、
（ｈ）第４のシリコン酸化層を、前記容量絶縁層の構成
要素となるシリコン窒化層を覆うように、前記容量領域
に形成する工程を含む、のが好ましい。
【００１９】本発明によれば、第４のシリコン酸化層を
形成することにより、容量絶縁層の構成要素となる第１
のシリコン酸化層およびシリコン窒化層を保護してい
る。すなわち、この後の工程で、メモリトランジスタが
形成される。容量絶縁層の構成要素となる第１のシリコ
ン酸化層およびシリコン窒化層は、第４のシリコン酸化
層で覆われている。このため、メモリトランジスタ形成
工程における、例えば、熱酸化、窒化シリコン層形成、
エッチングにより、容量絶縁層の構成要素となる第１の
シリコン酸化層およびシリコン窒化層がダメージを受け
ないようにすることができる。
【００２０】本発明において、工程（ｈ）と工程（ｃ）
との間に、（ｉ）前記第４のシリコン酸化層を露出した
状態で、前記メモリ領域をエッチングし、前記メモリ領
域の半導体層を露出させる工程を含み、前記第４のシリ
コン酸化層の厚みは、このエッチングの際に除去されな
い大きさである、のが好ましい。
【００２１】工程（ｉ）後、工程（ｃ）により、不揮発
性メモリトランジスタのゲート絶縁層が、メモリ領域に
形成される。本発明によれば、第４のシリコン酸化層の
厚みは、工程（ｉ）のエッチングにより除去されない大
きさである。したがって、工程（ｉ）において、第４の
シリコン酸化層を覆うマスクは不要となる。このため、
製造工程の簡略化を図ることができる。
【００２２】本発明において、工程（ｈ）と工程（ｃ）
との間に、（ｊ）前記第４のシリコン酸化層をレジスト
層で覆った状態で、前記メモリ領域をエッチングし、前
記メモリ領域の半導体層を露出させる工程を含む、のが
好ましい。
【００２３】本発明によれば、第４のシリコン酸化層を
レジスト層で覆った状態で、エッチングがされるので、
このエッチングにおける第４のシリコン酸化層の削れる
量を考慮する必要がなくなる。よって、第４のシリコン
酸化層の厚みを小さくすることができる。
【００２４】本発明は、（ｋ）抵抗を、抵抗領域に形成
する工程を含み、工程（ａ）と工程（ｋ）は、同一工程
である、のが好ましい。
【００２５】本発明では、第１の容量電極を形成する工
程（ａ）と、抵抗を形成する工程（ｋ）とを、同じ工程
にしている。これにより、工程の簡略を図っている。
【００２６】本発明は、（ｌ）抵抗を、抵抗領域に形成
する工程を含み、工程（ｂ２）は、前記容量絶縁層の構
成要素となるシリコン窒化層を、前記抵抗を覆うよう
に、前記抵抗領域に形成する工程を含み、前記抵抗が前
記シリコン窒化層で覆われた状態で、その後の工程を行
う、のが好ましい。
【００２７】本発明によれば、抵抗がシリコン窒化層で
覆われた状態で、その後の工程が行われるので、抵抗
が、例えば、エッチングや酸化により、ダメージを受け
ないようにすることができる。
【００２８】本発明は、工程（ｂ３）が、下層シリコン
酸化層を形成する工程と、上層シリコン酸化層を形成す
る工程と、を含む、のが好ましい。
【００２９】本発明は、前記第１のトランジスタ領域に
形成された、第１の電圧レベルで動作される第１の電圧
型トランジスタと、前記第２のトランジスタ領域に形成
された、第２の電圧レベルで動作される第２の電圧型ト
ランジスタと、前記第３のトランジスタ領域に形成され
た、第３の電圧レベルで動作される第３の電圧型トラン
ジスタと、をさらに含み、前記第１の電圧型トランジス
タのゲート絶縁層は、一層構造であり、前記第２の電圧
型トランジスタのゲート絶縁層は、二層構造であり、前
記第３の電圧型トランジスタのゲート絶縁層は、三層構
造である、半導体装置の製造方法であって、前記第１の
電圧型トランジスタを構成するゲート絶縁層の形成工
程、前記第２の電圧型トランジスタを構成するゲート絶
縁層の上層の形成工程、前記第３の電圧型トランジスタ
を構成するゲート絶縁層の上層の形成工程、前記不揮発
性メモリトランジスタを構成する中間絶縁層の上層の形
成工程は、工程（ｂ３）の上層シリコン酸化層を形成す
る工程と、同一工程である、のが好ましい。
【００３０】本発明によれば、これらの層を同一工程で
形成しているので、工程の簡略化を図ることができる。
【００３１】本発明は、前記第２の電圧型トランジスタ
を構成するゲート絶縁層の下層の形成工程は、工程（ｂ
３）の上層シリコン酸化層を形成する工程と、同一工程
である、のが好ましい。
【００３２】本発明によれば、これらの層を同一工程で
形成しているので、工程の簡略化を図ることができる。
【００３３】本発明は、前記容量がアナログ回路を構成
する、のが好ましい。
【００３４】本発明によれば、アナログ回路と不揮発性
メモリトランジスタとを同一半導体基板に形成すること
ができる。なお、抵抗領域に抵抗が形成される場合、こ
の抵抗もアナログ回路の要素にすることができる。
【００３５】なお、工程（ａ）〜工程（ｌ）は、必ずし
もこの順番で製造工程が行われなければならないことを
意味しない。本発明の効果を達成できる範囲において、
順番を変えることができる。
【００３６】
【発明の実施の形態】［デバイスの構造］図１は、本発
明に係る不揮発性メモリトランジスタを含む半導体装置
の断面を模式的に示す図である。この半導体装置は、メ
モリ領域４０００、第１のトランジスタ領域１０００、
第２のトランジスタ領域２０００、第３のトランジスタ
領域３０００およびアナログ回路領域５０００を含む。
【００３７】メモリ領域４０００は、スプリットゲート
構造を有する不揮発性メモリトランジスタ（以下、「メ
モリトランジスタ」という）４００を含む。第１のトラ
ンジスタ領域１０００は、第１の電圧レベルＶ１（絶対
値で１．８〜３．３Ｖ）で動作される第１の電圧型トラ
ンジスタ１００を含む。第２のトランジスタ領域２００
０は、第２の電圧レベルＶ２（絶対値で２．５〜５Ｖ）
で動作する第２の電圧型トランジスタ２００を含む。第
３のトランジスタ領域３０００は、第３の電圧レベルＶ
３（絶対値で１０〜１５Ｖ）で動作される第３の電圧型
トランジスタ３００を含む。第１の電圧型トランジスタ
１００、第２の電圧型トランジスタ２００および第３の
電圧型トランジスタ３００が用いられる回路の具体例に
ついては、後に述べる。アナログ回路領域５０００は、
抵抗５２０、容量５４０および各種トランジスタ（図示
せず）を含む。抵抗５２０、容量５４０および各種トラ
ンジスタは、アナログ回路を構成する。
【００３８】メモリトランジスタ４００、第１の電圧型
トランジスタ１００、第２の電圧型トランジスタ２００
および第３の電圧型トランジスタ３００は、それぞれ、
Ｐ型シリコン基板１０内に形成されたウエル１２内に形
成されている。そして、メモリ領域４０００、第１〜第
３のトランジスタ領域１０００，２０００および３００
０は、それぞれフィールド絶縁層１８によって分離され
ている。また、各領域１０００〜４０００内において、
各トランジスタは所定のパターンで形成されたフィール
ド絶縁層（図示せず）によって分離されている。なお、
図示の例では各トランジスタはウェル内に形成されてい
るが、ウェルを必要としない場合には基板に形成されて
いてもよい。例えば、Ｎチャネル型のメモリトランジス
タあるいはＮチャネル型の第３の電圧型トランジスタ
は、ウェル内ではなく基板に形成されていてもよい。
【００３９】容量５４０および抵抗５２０は、フィール
ド絶縁層１８上に形成されている。フィールド絶縁層１
８は、Ｐ型シリコン基板１０上に形成されたＮ型のウェ
ル１２上に位置している。アナログ回路領域５０００の
ウェル１２は、Ｐ型でもよい。
【００４０】第１〜第３のトランジスタ領域１０００，
２０００，３０００およびメモリ領域４０００において
は、それぞれＮチャネル型およびＰチャネル型のトラン
ジスタを含むことができるが、図１においては説明を容
易にするために、いずれか一方の導電型のトランジスタ
のみを図示している。
【００４１】メモリトランジスタ４００は、Ｐ型のウエ
ル１２内に形成されたＮ+型不純物拡散層からなるソー
ス１６およびドレイン１４と、ウエル１２の表面に形成
されたゲート絶縁層２６とを有する。このゲート絶縁層
２６上には、フローティングゲート４０と、中間絶縁層
５０と、コントロールゲート３６とが順次形成されてい
る。
【００４２】さらに、フローティングゲート４０の上に
は、選択酸化絶縁層４２が形成されている。この選択酸
化絶縁層４２は、後に詳述するように、フローティング
ゲートとなるポリシリコン層の一部に選択酸化によって
形成され、中央から端部へ向けてその膜厚が薄くなる構
造を有する。その結果、フローティングゲート４０の上
縁部は鋭角に形成され、この上縁部で電界集中が起きや
すいようになっている。
【００４３】メモリトランジスタ４００のゲート絶縁層
２６の膜厚は、メモリトランジスタ４００の耐圧などを
考慮して、好ましくは６〜９ｎｍである。
【００４４】中間絶縁層５０は、選択酸化絶縁層４２の
上面からフローティングゲート４０の側面に連続し、さ
らにシリコン基板１０の表面に沿ってソース１６の一端
にいたるように形成されている。この中間絶縁層５０
は、いわゆるトンネル絶縁層として機能する。さらに、
中間絶縁層５０は、３層の絶縁層からなり、下から順
に、酸化シリコン層５０ａ、酸化シリコン層５０ｂおよ
び酸化シリコン層５０ｃから構成されている。そして、
酸化シリコン層５０ａおよび５０ｃは、熱酸化法によっ
て形成された酸化シリコン層からなり、酸化シリコン層
５０ｂはＣＶＤ法によって形成された酸化シリコン層か
らなる。
【００４５】中間絶縁層５０は、トンネル絶縁層として
の機能などを考慮すると、その膜厚が好ましくは１６〜
４５ｎｍである。また、酸化シリコン層５０ａの膜厚
は、好ましくは５〜１５ｎｍであり、酸化シリコン層５
０ｂの膜厚は、好ましくは１０〜２０ｎｍであり、酸化
シリコン層５０ｃの膜厚は、好ましくは１〜１０ｎｍで
ある。
【００４６】このようにトンネル絶縁層として機能する
中間絶縁層５０は、３層構造をなし、しかもフローティ
ングゲート４０およびコントロールゲート３６に接する
酸化シリコン層（第１の最外層）５０ａおよび酸化シリ
コン層（第２の最外層）５０ｃは、熱酸化膜によって形
成されている。このことにより、フローティングゲート
４０と酸化シリコン層５０ａとの界面準位が安定し、ま
たコントロールゲート３６と酸化シリコン層５０ｃとの
界面準位が安定する。その結果、ＦＮ伝導によるフロー
ティングゲート４０から中間絶縁層５０を介してコント
ロールゲート３６への電荷の移動が安定して行われ、メ
モリトランジスタ４００の動作が安定する。このこと
は、メモリトランジスタ４００における、データの書き
込み／消去を繰り返すことのできる回数（サイクル寿
命）の増大に寄与する。
【００４７】また、中間絶縁層５０が、ＣＶＤ法によっ
て形成された酸化シリコン層５０ｂを有することによ
り、フローティングゲート４０とコントロールゲート３
６との間の耐圧を高め、メモリセルの書き込みおよび読
み出しの動作時の誤動作、すなわちライトディスターブ
およびリードディスターブを防止できる利点がある。
【００４８】第１の電圧型トランジスタ１００は、Ｐチ
ャネル型ＭＯＳトランジスタを例にとると、Ｎ型のウエ
ル１２内に形成されたＰ+型不純物拡散層からなるソー
ス１６およびドレイン１４と、ゲート絶縁層２０と、ゲ
ート電極３０と、を有する。第１の電圧型トランジスタ
１００は、第１の電圧レベルＶ１（絶対値で１．８〜
３．３Ｖ）で駆動される。ゲート絶縁層２０の膜厚は、
第１の電圧型トランジスタ１００の耐圧などを考慮し
て、好ましくは３〜１３ｎｍである。
【００４９】第２の電圧型トランジスタ２００は、Ｎチ
ャネル型ＭＯＳトランジスタを例にとると、Ｐ型のウエ
ル１２内に形成されたＮ+型不純物拡散層からなるソー
ス１６およびドレイン１４と、ゲート絶縁層２２と、ゲ
ート電極３２とを有する。ゲート絶縁層２２は、２層の
酸化シリコン層２２ａ、２２ｂからなる。ここで、酸化
シリコン層２２ｂは、上述した第１の電圧型トランジス
タ１００のゲート絶縁層２０と同一の工程で形成され
る。
【００５０】第２の電圧型トランジスタ２００は、第２
の電圧レベルＶ２（絶対値で２．５〜５Ｖ）で駆動され
る。ゲート絶縁層２２は、第２の電圧型トランジスタ２
００の耐圧などを考慮して、その膜厚が好ましくは４〜
１５ｎｍである。また、酸化シリコン層２２ａの膜厚
は、好ましくは３〜１５ｎｍであり、酸化シリコン層２
２ｂの膜厚は、好ましくは１〜１０ｎｍである。
【００５１】第３の電圧型トランジスタ３００は、Ｐチ
ャネル型ＭＯＳトランジスタを例にとると、Ｎ型のウエ
ル１２内に形成されたＰ+型不純物拡散層からなるソー
ス１６およびドレイン１４と、ゲート絶縁層２４と、ゲ
ート電極３４とを有する。ゲート絶縁層２４は、３層の
酸化シリコン層からなり、下から順に、酸化シリコン層
２４ａ、酸化シリコン層２４ｂおよび酸化シリコン層２
４ｃからなる。これらの酸化シリコン層２４ａ，２４ｂ
および２４ｃは、上述したメモリトランジスタ４００の
中間絶縁層５０を構成する酸化シリコン層５０ａ、５０
ｂおよび５０ｃと同じ工程で形成されることが望まし
い。
【００５２】第３の電圧型トランジスタ３００は、第３
の電圧レベルＶ３（絶対値で１０〜１５Ｖ）で駆動され
る。ゲート絶縁層２４は、第３の電圧型トランジスタ３
００の耐圧などを考慮して、その膜厚が好ましくは１６
〜４５ｎｍである。酸化シリコン層２４ａの膜厚は、好
ましくは５〜１５ｎｍ、酸化シリコン層２４ｂの膜厚
は、１０〜２０ｎｍ、および酸化シリコン層２４ｃの膜
厚は１〜１０ｎｍである。
【００５３】容量５４０は、フィールド絶縁層１８上に
形成された下部電極５４と、下部電極５４上に形成され
た容量絶縁層５６と、容量絶縁層５６上に形成された上
部電極５８と、を備える。容量絶縁層５６は、ＯＮＯ
膜、すなわち、酸化シリコン層１１、窒化シリコン層１
３、酸化シリコン層２２ａＬ、２０Ｌの積層構造であ
る。容量５４０の静電容量を大きくするためには、容量
絶縁層５６の厚みを薄くする必要がある。容量絶縁層５
６としては、一般にシリコン酸化層が用いられる。シリ
コン酸化層の厚みを薄くしすぎると、容量絶縁層５６の
耐圧が低下する。そこで、シリコン酸化層よりも耐圧が
大きいシリコン窒化層をシリコン酸化層間に介在させる
ことにより、容量絶縁層５６の膜厚を薄くしつつ、かつ
容量絶縁層５６の耐圧を向上させている。
【００５４】ここで、酸化シリコン層１１は、下部電極
５４を熱酸化により形成される。酸化シリコン層１１の
厚みは、１０〜３０ｎｍである。窒化シリコン層１３
は、ＣＶＤにより形成される。窒化シリコン層１３の厚
みは、１０〜２０ｎｍである。酸化シリコン層２２ａ
Ｌ、２０Ｌは、熱酸化により形成される。酸化シリコン
層２２ａＬ、２０Ｌ全体の厚みは、１〜５ｎｍである。
よって、容量絶縁層５６の厚みは、２１〜５５ｎｍとな
る。なお、容量絶縁層５６がすべてシリコン酸化層から
なると仮定した場合、容量絶縁層５６の厚みＴMは、２
００〜４００ｎｍとなる。この値は、容量絶縁層５６の
静電容量の実測値ＣMをもとにして、以下の式から導き
だされる。
【００５５】ＣM＝εε0（ＳM／ＴM） ここで、 ε0：真空の誘電率 ε：シリコン酸化層の誘電率（ここでは、ε＝３．９と
する） ＳM：容量絶縁層５６の面積 下部電極５４は、フローティングゲート４０、コントロ
ールゲート３６、ゲート電極３０、ゲート電極３２及び
ゲート電極３４と別の工程で作製される。下部電極５４
は、抵抗５２０と同一工程で作製される。下部電極５４
は、Ｎ+型ポリシリコン層である。下部電極５４の膜厚
は、１００〜２００ｎｍである。
【００５６】上部電極５８は、フローティングゲート４
０、コントロールゲート３６、ゲート電極３０、ゲート
電極３２及びゲート電極３４と同一の工程で作製され
る。上部電極５８は、Ｎ+型ポリシリコン層またはポリ
サイド層である。ポリサイド層とは、ポリシリコン層
と、この上に形成されたシリサイド層（タングステンシ
リサイド、チタンシリサイドなど）とからなる層であ
る。上部電極５８の膜厚は、２００〜５５０μｍであ
る。
【００５７】酸化シリコン層１１および窒化シリコン層
１３は、ゲート絶縁層２６、２０、２２、２４とは、別
工程で形成される。一方、酸化シリコン層２２ａＬは、
ゲート絶縁層２２の酸化シリコン層２２ａと同一工程で
形成される。また、酸化シリコン層２０Ｌは、中間絶縁
層５０の酸化シリコン層５０ｃ、ゲート絶縁層２０、ゲ
ート絶縁層２２の酸化シリコン層２２ｂ、ゲート絶縁層
２４の酸化シリコン層２４ｃと同一工程で形成される。
【００５８】抵抗５２０は、容量５４０の下部電極５４
と同一の工程で作製される。抵抗５２０は、Ｎ+型ポリ
シリコン層である。抵抗５２０の厚みは、１００〜２０
０ｎｍである。シート抵抗値としては、例えば、６０、
１００、１ｋΩ／□に任意に設定できる。このような抵
抗値は、例えば、イオン注入により不純物ドーピングを
ポリシリコン層にすることにより設定することができ
る。
【００５９】メモリトランジスタ４００、第１〜第３の
電圧型トランジスタ１００，２００、３００、抵抗５２
０および容量５４０が形成されたウエハ上には、層間絶
縁層８００が形成されている。この層間絶縁層８００に
は、ソース１６、ドレイン１４、各トランジスタ１０
０，２００，３００，４００のゲート電極、抵抗５２０
の一方端部、抵抗５２０の他方端部および上部電極５８
に到達するコンタクトホールが形成されている。なお、
下部電極５４に到達するコンタクトホールを形成されて
いる。このコンタクトホールは、この断面図にはあらわ
れていない。そして、これらのコンタクトホール内には
コンタクト導電層が形成されている。層間絶縁層８００
の上には所定パターンの配線層８０が形成されている。
なお、図１においては、一部のコンタクト導電層および
配線層を図示している。
【００６０】この半導体装置は、少なくとも３つの異な
る電圧レベル（Ｖ１，Ｖ２，Ｖ３）で動作する第１〜第
３の電圧型トランジスタ１００，２００，３００がそれ
ぞれ形成された、第１〜第３のトランジスタ領域１００
０，２０００，３０００を有する。この半導体装置によ
れば、メモリ領域４０００のメモリトランジスタ４００
の動作が可能である。そして、この半導体装置では、フ
ラッシュ（一括消去型）ＥＥＰＲＯＭの動作のためのロ
ジックはもちろんのこと、フラッシュＥＥＰＲＯＭと、
各電圧レベルで動作可能な他の回路領域、たとえば、イ
ンターフェイス回路、ゲートアレイ回路、ＲＡＭ，ＲＯ
Ｍなどのメモリ回路、ＲＩＳＣ（Reduced Instruction
S et Computer）あるいは各種ＩＰ（Intellectual
Property）マクロなどの回路、あるいはその他のディジ
タル回路、アナログ回路などを、同一基板内に混載し、
システムＬＳＩを構成することができる。
【００６１】以下に、メモリトランジスタの動作方法、
本発明の半導体装置を適用したエンベデット半導体装置
および図１に示す半導体装置の製造方法について述べ
る。
【００６２】［メモリセルの動作方法］次に、本発明の
半導体装置を構成するメモリトランジスタ４００の動作
方法の一例について説明する。
【００６３】このスプリットゲート構造のメモリトラン
ジスタ４００を動作させる場合には、データの書き込み
時には、ソース１６とドレイン１４間にチャネル電流を
流し、電荷（ホットエレクトロン）をフローティングゲ
ート４０に注入し、データの消去時には、所定の高電圧
をコントロールゲート３６に印加し、ＦＮ伝導によって
フローティングゲート４２に蓄積された電荷をコントロ
ールゲート３６に移動させる。以下に、各動作について
述べる。
【００６４】まず、書き込み動作について述べる。
【００６５】データの書き込み動作においては、ドレイ
ン１４に対してソース１６を高電位にし、コントロール
ゲート３６に低電位を印加する。これにより、ドレイン
１４付近で発生するホットエレクトロンは、フローティ
ングゲート４０に向かって加速され、ゲート絶縁層２６
を介してフローティングゲート４０に注入され、データ
の書き込みがなされる。
【００６６】この書き込み動作では、例えば、コントロ
ールゲート３６の電位（Ｖｃ）を２Ｖ、ソース１６の電
位（Ｖｓ）を９Ｖ、ドレイン１４の電位（Ｖｄ）を０Ｖ
とする。また、ウエル１２の電位（Ｖｗｅｌｌ）を０Ｖ
とする。
【００６７】次に、消去動作について説明する。
【００６８】消去動作においては、ソース１６およびド
レイン１４の電位に対してコントロールゲート３６の電
位を高くする。これにより、フローティングゲート４０
内に蓄積された電荷は、フローティングゲート４０の先
鋭な上縁部からＦＮ伝導によって中間絶縁層５０を突き
抜けてコントロールゲート３６に放出されて、データが
消去される。
【００６９】この消去動作では、例えば、コントロール
ゲート３６の電位（Ｖｃ）を１２Ｖとし、ソース１６お
よびドレイン１４の電位ＶｓおよびＶｄを０Ｖとし、ウ
エル１２の電位（Ｖｗｅｌｌ）を０Ｖとする。
【００７０】次に読み出し動作について説明する。
【００７１】読み出し動作においては、ソース１６に対
してドレイン１４を高電位とし、コントロールゲートに
所定の電圧を印加することにより、チャネルの形成の有
無によって書き込まれたデータの判定がなされる。すな
わち、フローティングゲート４０に電荷が注入されてい
ると、フローティングゲート４０の電位が低くなるた
め、チャネルが形成されず、ドレイン電流が流れない。
逆に、フローティングゲート４０に電荷が注入されてい
ないと、フローティングゲート４０の電位が高くなるた
め、チャネルが形成されてドレイン電流が流れる。そこ
で、ドレイン１４から流れる電流をセンスアンプによっ
て検出することにより、メモリトランジスタ４００のデ
ータを読み出すことができる。
【００７２】読み出し動作においては、例えば、コント
ロールゲート３６の電位（Ｖｃ）は３Ｖとし、ソース１
６の電位（Ｖｓ）を０Ｖとし、ドレイン１４の電位（Ｖ
ｄ）を２Ｖとし、ウエル１２の電位（Ｖｗｅｌｌ）を０
Ｖとする。
【００７３】以上述べた各動作態様は一例であって、他
の動作態様を採用することもできる。
【００７４】［エンベデット半導体装置への適用例］図
２１は、本発明の半導体装置が適用された、エンベデッ
ト半導体装置７０００のレイアウトを示す模式図であ
る。この例では、エンベデット半導体装置７０００は、
フラッシュメモリ（フラッシュＥＥＰＲＯＭ）９０と、
ＳＲＡＭメモリ９２と、ＲＩＳＣ９４と、アナログ回路
９６と、インターフェイス回路９８とがＳＯＧ（Sea O
f Gate）に混載されている。
【００７５】図２２は、フラッシュメモリの一般的な構
成を示すブロック図である。フラッシュメモリは、メモ
リトランジスタが行列状に配置されたメモリセルアレイ
１と、Ｙゲート、センスアンプ２と、入出力バッファ３
と、Ｘアドレスデコーダ４と、Ｙアドレスデコーダ５
と、アドレスバッファ６と、コントロール回路７とを含
む。
【００７６】メモリセルアレイ１は、図１に示すメモリ
領域４０００に対応し、行列状に配置された複数個のス
プリットゲート構造のメモリトランジスタ４００を有す
る。メモリセルアレイ１の行および列を選択するため
に、メモリセルアレイ１にはＸアドレスデコーダー４と
Ｙゲート２とが接続されている。Ｙゲート２には列の選
択情報を与えるＹアドレスデコーダ５が接続されてい
る。Ｘアドレスデコーダ４とＹアドレスデコーダ５に
は、それぞれ、アドレス情報が一時格納されるアドレス
バッファ６が接続されている。
【００７７】Ｙゲート２には、データの書き込み動作を
行なうための書き込み電圧発生回路（図示せず）、デー
タの読み出し動作を行なうためのセンスアンプが接続さ
れている。Ｘアドレスデコーダには、データの消去動作
を行なうための消去電圧発生回路が接続されている。書
き込み電圧発生回路およびセンスアンプ２には、それぞ
れ入出力データを一時格納する入出力バッファ３が接続
されている。アドレスバッファ６と入出力バッファ３と
には、フラッシュメモリの動作制御を行なうためのコン
トロール回路７が接続されている。コントロール回路７
は、チップイネーブル信号、アウトプットイネーブル信
号およびプログラム信号に基づいた制御を行なう。
【００７８】このようなエンベデット半導体装置７００
０においては、各回路の動作電圧に応じて各電圧レベル
のトランジスタが選択される。
【００７９】第１の電圧レベルで動作される第１の電圧
型トランジスタ１００は、たとえば、Ｙゲート、センス
アンプ、入出力バッファ、Ｘアドレスデコーダ、Ｙアド
レスデコーダ、アドレスバッファ、コントロール回路、
ＳＯＧおよびゲートアレイから選択される少なくとも１
つの回路に含まれる。
【００８０】第２の電圧レベルで動作される第２の電圧
型トランジスタ２００は、たとえば、Ｙゲート、センス
アンプ、入出力バッファ、Ｘアドレスデコーダ、Ｙアド
レスデコーダおよびインターフェイス回路から選択され
る少なくとも１つの回路に含まれる。
【００８１】さらに、第３の電圧レベルで動作される第
３の電圧型トランジスタ３００は、たとえば、書き込み
電圧発生回路、消去電圧発生回路および昇圧回路から選
択される少なくとも１つの回路に含まれる。
【００８２】図２１に示すエンベデット半導体装置５０
００はレイアウトの一例であって、本発明は各種のシス
テムＬＳＩに適用できる。
【００８３】［デバイスの製造方法］次に、図１に示す
半導体装置の製造例を図２〜図１９を参照しながら説明
する。
【００８４】（Ａ）まず、図２に示すように、Ｐ型シリ
コン基板１０の表面に、選択酸化法によってフィールド
絶縁層１８を形成する。メモリ領域４０００、第１のト
ランジスタ領域１０００、第２のトランジスタ領域２０
００、第３のトランジスタ領域３０００およびアナログ
回路領域５０００において、フィールド絶縁層１８は、
所定の領域に形成されている。
【００８５】さらに、メモリ領域４０００、第１のトラ
ンジスタ領域１０００、第２のトランジスタ領域２００
０および第３のトランジスタ領域３０００において、フ
ィールド絶縁層１８間のＰ型シリコン基板１０の表面
に、膜厚１０〜４０ｎｍの酸化層１９を形成する。次い
で、メモリ領域４０００、第１のトランジスタ領域１０
００、第２のトランジスタ領域２０００、第３のトラン
ジスタ領域３０００およびアナログ回路領域５０００に
おいて、Ｐ型シリコン基板１０内にＰ型不純物（例えば
ホウ素）あるいはＮ型不純物（ひ素あるいはリン）をド
ープして、所定の領域にＰ型またはＮ型のウエル１２を
形成する。
【００８６】（Ｂ）次いで、図３に示すように、Ｐ型シ
リコン基板１０全面に、例えばＣＶＤ法を用いてポリシ
リコン層１７を形成する。このポリシリコン層１７は、
抵抗および容量の下部電極となる。このポリシリコン層
１７は、例えば、１００〜２００ｎｍの厚さを有する。
【００８７】そして、リンをポリシリコン層１７にイオ
ン注入することにより、ポリシリコン層１７中にリンを
ドーピングし、ポリシリコン層１７を所望のシート抵抗
値にする。
【００８８】（Ｃ）次いで、図４に示すように、フォト
リソグラフィとエッチングにより、ポリシリコン層１７
を選択的に除去し、アナログ回路領域５０００に、抵抗
５２０、容量の下部電極５４を形成する。
【００８９】（Ｄ）次いで、図５に示すように、Ｐ型シ
リコン基板１０の表面に、例えば熱酸化法によって酸化
シリコン層１１を形成する。この酸化シリコン層１１
は、容量絶縁層の下層を構成する。この酸化シリコン層
１１は、１０〜３０ｎｍの厚さを有する。
【００９０】そして、酸化シリコン層１１の表面に、例
えばＣＶＤ法を用いて窒化シリコン層１３を形成する。
この窒化シリコン層１３は、容量絶縁層の中間層を構成
する。この窒化シリコン層１３は、１０〜２０ｎｍの厚
さを有する。
【００９１】そして、窒化シリコン層１３の表面に、例
えばＣＶＤ法によって酸化シリコン層１５を形成する。
この酸化シリコン層１５は、酸化シリコン層１１および
窒化シリコン層１３を保護するために形成される。すな
わち、この後の工程で、トランジスタが形成される。こ
のトランジスタ形成工程における、例えば、熱酸化、窒
化シリコン層形成、エッチングにより、酸化シリコン層
１１および窒化シリコン層１３がダメージを受けないよ
うにするために、酸化シリコン層１５が形成される。
【００９２】この酸化シリコン層１５としては、例え
ば、ＴＥＯＳ膜や高温熱ＣＶＤ酸化膜（ＨＴＯ）があ
る。この酸化シリコン層１５は、５０〜１００ｎｍの厚
さを有する。この厚みは、この後の工程（Ｆ）で説明す
るウェットエッチング処理後でも、酸化シリコン層１５
が残るような厚みである。
【００９３】（Ｅ）次いで、図６に示すように、アナロ
グ回路領域５０００にレジスト層Ｒ７を形成する。レジ
スト層Ｒ７をマスクとして、酸化シリコン層１５、窒化
シリコン層１３および酸化シリコン層１１を選択的にエ
ッチングして除去する。これにより、これらの層が、下
部電極５４および抵抗５２０を覆うように残される。抵
抗５２０上にこれらの層を残しているので、後の工程に
おいて、例えば、エッチングや酸化により、抵抗５２０
の材料であるポリシリコン層がダメージを受けるのを防
ぐことができる。
【００９４】なお、アナログ回路領域５０００の抵抗形
成部をレジスト層Ｒ７で覆わず、容量形成部をレジスト
層Ｒ７で覆ってもよい。これによれば、レジスト層Ｒ７
をマスクとした酸化シリコン層１５、窒化シリコン層１
３および酸化シリコン層１１の選択的エッチングにおい
て、抵抗５２０は露出する。
【００９５】（Ｆ）次いで、図７に示すように、ウェッ
トエッチングにより、酸化層１９を除去し、メモリ領域
４０００、第１のトランジスタ領域１０００、第２のト
ランジスタ領域２０００および第３のトランジスタ領域
３０００において、Ｐ型シリコン基板１０の表面を露出
させる。なお、この工程において、酸化シリコン層１５
は露出しているので、酸化シリコン層１５はエッチング
される。上記（Ｄ）で説明したように、酸化シリコン層
１５は、酸化シリコン層１１および窒化シリコン層１３
を保護するために形成される。よって、酸化シリコン層
１５の厚みは、このウェットエッチング後であっても残
るような厚みにする必要がある。
【００９６】（Ｇ）次いで、図８に示すように、さら
に、Ｐ型シリコン基板１０の表面に、例えば熱酸化法に
よって酸化シリコン層２６Ｌを形成する。この酸化シリ
コン層２６Ｌは、メモリトランジスタ４００のゲート絶
縁層２６となる。この酸化シリコン層２６Ｌは、ゲート
耐圧などを考慮して好ましくは６〜９ｎｍの厚さを有す
る。
【００９７】（Ｈ）次いで、図９に示すように、酸化シ
リコン層２６Ｌの表面に、例えばＣＶＤ法を用いてポリ
シリコン層４０Ｌを形成する。このポリシリコン層４０
Ｌは、メモリトランジスタ４００のフローティングゲー
ト４０となる。このポリシリコン層４０Ｌは、例えば１
００〜２００ｎｍの厚さを有する。
【００９８】次いで、ポリシリコン層４０Ｌの表面に、
窒化シリコン層６０Ｌを形成する。窒化シリコン層６０
Ｌは、好ましくは５０〜１５０ｎｍの膜厚を有する。そ
の後、レジスト層Ｒ１をマスクとして、窒化シリコン層
６０Ｌの所定領域を選択的にエッチングして除去する。
窒化シリコン層６０Ｌの除去される領域は、メモリトラ
ンジスタ４００の選択酸化絶縁層４２が形成される領域
である。
【００９９】次いで、窒化シリコン層６０Ｌ上に形成さ
れたレジスト層Ｒ１をマスクとして、ポリシリコン層４
０Ｌにリンやひ素を拡散してＮ型のポリシリコン層４０
Ｌを形成する。ポリシリコン層をＮ型にする他の方法と
しては、ポリシリコン層を形成した後、リンやひ素イオ
ンを注入する方法、ポリシリコン層を形成した後、塩化
ホスホリル（ＰＯＣｌ3）を含んだキャリアガスを導入
する方法、あるいはポリシリコン層を形成する時に、ホ
スフィン（ＰＨ3）を含んだキャリアガスを導入する方
法、などがある。
【０１００】次いで、レジスト層Ｒ１を除去する。
【０１０１】（Ｉ）次いで、図１０に示すように、ポリ
シリコン層４０Ｌの露出部分を選択的に酸化することに
より、ポリシリコン層４０Ｌの所定領域の表面に選択酸
化絶縁層４２を形成する。選択酸化によって形成された
選択酸化絶縁層４２は、中央部の膜厚が最も大きく、端
部に向かって徐々に膜厚が小さくなる形状を有する。選
択酸化絶縁層４２は、最も膜厚が大きい部分で好ましく
は１００〜２００ｎｍの膜厚を有する。その後、第１の
窒化シリコン層６０Ｌを除去する。
【０１０２】（Ｊ）次いで、図１１に示すように、選択
酸化絶縁層４２をマスクとしてエッチングを行ない、窒
化シリコン層６０Ｌ、ポリシリコン層４０Ｌを選択的に
除去する。
【０１０３】以上の工程で、メモリ領域４０００におい
て、ゲート絶縁層２６、フローティングゲート４０およ
び選択酸化絶縁層４２が形成される。
【０１０４】（Ｋ）次いで、図１２に示すように、酸化
シリコン層２６Ｌをウェットエッチングによって除去す
る。そして、ウエハの表面に、熱酸化法によって１層目
の酸化シリコン層５０ａＬ（２４ａＬ）を形成する。こ
の酸化シリコン層５０ａＬ（２４ａＬ）は、メモリトラ
ンジスタ４００の中間絶縁層５０を構成する酸化シリコ
ン層５０ａ、および第３の電圧型トランジスタ３００の
ゲート絶縁層２４を構成する酸化シリコン層２４ａとな
る。この酸化シリコン層５０ａＬ（２４ａＬ）は、例え
ば５〜１５ｎｍの厚さを有する。
【０１０５】酸化シリコン層を形成するための熱酸化法
としては、以下の方法を好ましく用いることができる。
【０１０６】（ａ）７００〜１０００℃でのドライ酸化
を行う方法、（ｂ）上記（ａ）のドライ酸化の後に、さ
らに、７００〜１０００℃でウェット酸化を行う方法、
および（ｃ）上記（ａ）または（ｂ）の後に、さらに、
７００〜１０００℃で窒素雰囲気中で１０〜３０分間ア
ニール処理する方法。
【０１０７】上記（ａ）のドライ酸化を用いることによ
り、フローティングゲート４０の表面の多結晶シリコン
のグレインサイズを均一化でき、さらにフローティング
ゲート４０の表面の平坦性を向上させることができる。
その結果、フローティングゲート４０の界面準位がより
安定化するとともに、電子の捕獲が低減でき、メモリト
ランジスタの書き込み／消去のサイクル寿命をより長く
することができる。
【０１０８】さらに、上記（ａ）のドライ酸化の後に、
上記（ｂ）のウェット酸化および上記（ｃ）のアニール
処理の少なくとも一方の工程を追加することにより、酸
化シリコン層５０ａＬをより緻密化して、電子捕獲の低
減など、膜質の特性を向上させることができる。
【０１０９】（Ｌ）次いで、図１３に示すように、１層
目の酸化シリコン層５０ａＬ（２４ａＬ）の表面に、さ
らに２層目の酸化シリコン層５０ｂＬ（２４ｂＬ）を形
成する。この酸化シリコン層５０ｂＬ（２４ｂＬ）は、
ＣＶＤ法により形成される。酸化シリコン層５０ｂＬ
（２４ｂＬ）は、メモリトランジスタ４００の中間絶縁
層５０を構成する酸化シリコン層５０ｂ、および第３の
電圧型トランジスタ３００のゲート絶縁層２４を構成す
る酸化シリコン層２４ｂとなる。そして、このシリコン
絶縁層５０ｂＬ（２４ｂＬ）は、例えば１０〜２０ｎｍ
の厚さを有する。
【０１１０】ここで用いられるＣＶＤ法としては、得ら
れる膜の緻密さ、後工程の熱酸化での酸素イオンの透過
耐性等を考慮すると、モノシラン、テトラエトキシシラ
ンなどを用いたＨＴＯ（High Temperature Oxide）
法、または酸化剤としてオゾンを用いたＴＥＯＳ（Tetr
aethyl Orthosilicate）法やプラズマＴＥＯＳ法など
を好ましく用いることができる。
【０１１１】次いで、酸化シリコン層５０ｂＬ（２４ｂ
Ｌ）の表面に、窒化シリコン層６２Ｌを形成する。この
窒化シリコン層６２Ｌは、好ましくは１０〜２０ｎｍの
膜厚を有する。窒化シリコン層６２Ｌを形成することに
より、後の工程（Ｉ）で、窒化シリコン層６２Ｌを除去
することにより、メモリトランジスタ４００の中間絶縁
層５０および第３の電圧型トランジスタ３００のゲート
絶縁層２４の膜厚を必要以上に厚くすることがなく、膜
厚の制御が正確となる。その後、７００〜１０００℃で
２０〜４０分間程度アニール処理を行い、各絶縁層を緻
密にする。
【０１１２】（Ｍ）次いで、図１４に示すように、第２
のトランジスタ領域２０００およびアナログ回路領域５
０００に開口部を有するレジスト層Ｒ３を形成する。こ
のレジスト層Ｒ３をマスクとして、第２のトランジスタ
領域２０００およびアナログ回路領域５０００におけ
る、第２の窒化シリコン層６２Ｌ、上層の酸化シリコン
層５０ｂＬ（２４ｂＬ）および下層の酸化シリコン層５
０ａＬ（２４ａＬ）をドライエッチングおよびウェット
エッチングにより除去する。酸化シリコン層１５は、窒
化シリコン層のエッチング時のエッチングストッパとし
て機能する。よって、窒化シリコン層１３およびその下
に位置する酸化シリコン層１１は、エッチング除去され
ない。
【０１１３】その後、レジスト層Ｒ３を除去する。
【０１１４】（Ｎ）次いで、図１５に示すように、ウエ
ハの表面に熱酸化、例えば７００〜９００℃でウェット
酸化することによって、３層目の酸化シリコン層２２ａ
Ｌを形成する。この酸化シリコン層２２ａＬは、第２の
電圧型トランジスタ２００のゲート絶縁層２２を構成す
る酸化シリコン層２２ａとなる。酸化シリコン層２２ａ
Ｌは、例えば３〜１５ｎｍの厚さを有する。
【０１１５】（Ｏ）次いで、図１６に示すように、第２
のトランジスタ領域２０００およびアナログ回路領域５
０００における酸化シリコン層２２ａＬの表面に、レジ
スト層Ｒ４を形成する。レジスト層Ｒ４をマスクとし
て、酸化シリコン層２２ａＬおよび第２の窒化シリコン
層６２Ｌをドライエッチングによって除去する。その
後、レジスト層Ｒ４を除去する。
【０１１６】（Ｐ）次いで、図１７に示すように、第１
のトランジスタ領域１０００に開口部を有するレジスト
層Ｒ５を形成する。このレジスト層Ｒ５をマスクとし
て、第１のトランジスタ領域１０００における２層の酸
化シリコン層５０ｂＬおよび５０ａＬをウェットエッチ
ングによって除去する。その後、レジスト層Ｒ５を除去
する。
【０１１７】（Ｑ）次いで、図１８に示すように、熱酸
化、例えば７００〜９００℃でウェット酸化することに
より、ウエハの表面に４層目の酸化シリコン層２０Ｌ
（５０ｃＬ，２２ｂＬ，２４ｃＬ）を形成する。この酸
化シリコン層２０Ｌは、第１の電圧型トランジスタ１０
０のゲート絶縁層２０、第２の電圧型トランジスタ２０
０のゲート絶縁層２２を構成する酸化シリコン層２２
ｂ、第３の電圧型トランジスタ３００のゲート絶縁層２
４を構成する酸化シリコン層２４ｃ、メモリトランジス
タ４００の中間絶縁層５０を構成する酸化シリコン層５
０ｃおよび容量５４０の容量絶縁層５６を構成する酸化
シリコン層２０Ｌとなる。酸化シリコン層２０Ｌは、例
えば１〜１０ｎｍの厚さを有する。
【０１１８】以上の工程によって、メモリトランジスタ
４００の中間絶縁層５０、第１の電圧型トランジスタ１
００のゲート絶縁層２０、第２の電圧型トランジスタ２
００のゲート絶縁層２２および第３の電圧型トランジス
タ３００のゲート絶縁層２４を構成するための絶縁層が
形成される。また、容量５４０を構成する容量絶縁層５
６が形成される。
【０１１９】次いで、ウエハの表面に、前記（Ｂ）の工
程で述べたと同様な方法によりポリシリコン層３６ａＬ
を形成する。あるいは公知の方法でポリシリコン層の代
わりに、ポリサイド層を形成する。
【０１２０】（Ｒ）次いで、図１９に示すように、ポリ
シリコン層３６ａＬ上に所定のパターンを有するレジス
ト層を形成した後、エッチングによってパターニングを
行って、メモリトランジスタ４００、第１の電圧型トラ
ンジスタ１００、第２の電圧型トランジスタ２００およ
び第３の電圧型トランジスタ３００のそれぞれのゲート
電極を形成する。また、このエッチングによって、容量
５４０の上部電極５８を形成する。このとき、シリコン
基板１０の露出面に、シリコン酸化層が１〜５ｎｍの膜
厚で残る状態でエッチングが行われる。
【０１２１】（Ｓ）次いで、図１に示すように、公知の
方法により、Ｎチャネル型トランジスタにはＮ型不純物
を、Ｐチャネル型トランジスタにはＰ型不純物を、所定
のウエル１２にドープすることにより、ソース１６およ
びドレイン１４を構成する不純物拡散層を形成する。
【０１２２】次いで、トランジスタ１００，２００，３
００、メモリトランジスタ４００、抵抗５２０および容
量５４０が形成されたウエハの表面に、例えばＣＶＤ法
を用いて酸化シリコン層からなる層間絶縁層８００を形
成する。そして、層間絶縁層８００の所定領域を選択的
にエッチング除去し、ソース１６、ドレイン１４、抵抗
５２０の一方端部、抵抗５２０の他方端部および上部電
極５８に到達するコンタクトホールを形成する。次い
で、層間絶縁層８００の上面およびコンタクトホール内
に例えばスパッタリングを用いてアルミニウムなどから
なる導電層を堆積する。この、導電層をパターニングす
ることにより、不純物拡散層、抵抗５２０、上部電極５
８と電気的に接続された金属配線層（例えばビット線、
ソース線）８０を形成する。
【０１２３】以上述べた製造方法においては、メモリ領
域４０００、第１のトランジスタ領域１０００、第２の
トランジスタ領域２０００、第３のトランジスタ領域３
０００およびアナログ回路領域５０００で、それぞれメ
モリトランジスタ４００、第１の電圧型トランジスタ１
００、第２の電圧型トランジスタ２００、第３の電圧型
トランジスタ３００、抵抗５２０および容量５４０を一
連の工程で形成することができる。この製造方法によれ
ば、スプリットゲート構造を有するメモリトランジス
タ、少なくとも異なる３つの電圧レベルで動作するトラ
ンジスタ、抵抗および容量を混載した半導体装置を少な
い工程で製造することができる。
【０１２４】具体的には、以下の（１）〜（５）に示す
ようにして、工程を簡略にしている。
【０１２５】（１）酸化シリコン層５０ａＬ（２４ａ
Ｌ）を、第３の電圧型トランジスタ３００のゲート絶縁
層２４を構成する酸化シリコン層２４ａと、メモリトラ
ンジスタ４００の中間絶縁層５０を構成する酸化シリコ
ン層５０ａと、することにより、これらの層の形成工程
を同一にしている。
【０１２６】（２）酸化シリコン層５０ｂＬ（２４ｂ
Ｌ）を、第３の電圧型トランジスタ３００のゲート絶縁
層２４を構成する酸化シリコン層２４ｂと、メモリトラ
ンジスタ４００の中間絶縁層５０を構成する酸化シリコ
ン層５０ｂと、することにより、これらの層の形成工程
を同一にしている。
【０１２７】（３）酸化シリコン層２２ａＬを、第２の
電圧型トランジスタ２００のゲート絶縁層２２を構成す
る酸化シリコン層２２ａと、容量５４０の容量絶縁層５
６を構成する酸化シリコン層２２ａＬと、することによ
り、これらの層の形成工程を同一にしている。
【０１２８】（４）酸化シリコン層２０Ｌ（５０ｃＬ、
２２ｂＬ、２４ｃＬ）を、第１の電圧型トランジスタ１
００のゲート絶縁層２０と、第２の電圧型トランジスタ
２００のゲート絶縁層２２を構成する酸化シリコン層２
２ｂと、第３の電圧型トランジスタ３００のゲート絶縁
層２４を構成する酸化シリコン層２４ｃと、メモリトラ
ンジスタ４００の中間絶縁層５０を構成する酸化シリコ
ン層５０ｃと、容量５４０の容量絶縁層５６を構成する
酸化シリコン層２０Ｌと、することにより、これらの層
の形成工程を同一にしている。
【０１２９】（５）ポリシリコン層３６ａＬを、メモリ
トランジスタ４００のコントロールゲート３６と、第１
の電圧型トランジスタ１００のゲート電極３０と、第２
の電圧型トランジスタ２００のゲート電極３２と、第３
の電圧型トランジスタ３００のゲート電極３４と、容量
５４０の上部電極５８と、することにより、これらの層
の形成工程を同一にしている。
【０１３０】また、この製造方法によれば、スプリット
ゲート構造を有するメモリトランジスタ、少なくとも異
なる３つの電圧レベルで動作するトランジスタ、抵抗お
よび容量を混載した半導体装置において、各素子を所望
の性能にすることができる。
【０１３１】具体的には、以下の（１）、（２）に示す
ようにして、各素子を所望の性能にしている。
【０１３２】（１）容量５４０の下部電極５４を形成す
る工程と、フローティングゲート４０を形成する工程
と、電極層（コントロールゲート３６、ゲート電極３
０、ゲート電極３２、ゲート電極３４、上部電極５８）
を形成する工程と、をそれぞれ異なる工程にしている。
これにより、下部電極５４に要求される性質と、フロー
ティングゲート４０に要求される性質と、電極層に要求
される性質と、をそれぞれ、好ましい性質にすることが
できる。
【０１３３】（２）メモリトランジスタ４００のゲート
絶縁層２６を形成する工程と、他の絶縁層（容量絶縁層
５６、ゲート絶縁層２０、２２、２４、中間絶縁層５
０）を形成する工程とは、異なる工程である。これによ
り、メモリトランジスタ４００のゲート絶縁層２６を好
ましい性質にすることができる。
【０１３４】また、この製造方法においては、前記工程
（Ｋ）および（Ｌ）で、中間絶縁層（トンネル絶縁層）
５０を構成するための酸化シリコン層５０ａＬおよび５
０ｂＬを形成した後、窒化シリコン層６２Ｌを形成す
る。このことにより、後工程での熱酸化もしくはその前
後での洗浄工程において、酸化シリコン層５０ａＬおよ
び５０ｂＬは窒化シリコン層６２Ｌで覆われて保護され
ているので、熱酸化工程および洗浄工程の酸化シリコン
層への影響を抑制できる。その結果、膜特性に優れたト
ンネル絶縁層を得ることができ、信頼性の高いメモリ特
性を実現できる。
【０１３５】さらに、酸化シリコン層５０ａＬおよび５
０ｂＬの上に窒化シリコン層６２Ｌを形成した状態で、
熱処理（酸化処理での熱処理も含む）を行うことによ
り、酸化シリコン層の緻密化ならびに酸化シリコン層の
膜質の向上がなされる。その結果、メモリ特性、特にデ
ータの書き込み，消去の回数（サイクル寿命）を増すこ
とができる。
【０１３６】さらに、（Ｆ）で説明したように、アナロ
グ回路領域５０００が露出した状態で、酸化膜１９を除
去している。しかしながら、図２０に示すように、アナ
ログ回路領域５０００をレジストＲ９で覆った状態で、
酸化膜１９を除去してもよい。これによれば、酸化シリ
コン層１５は露出していないので、酸化シリコン層１５
はエッチングされない。よって、酸化シリコン層１５
は、このエッチングによる影響を受けないので、酸化シ
リコン層１５の厚みは、１０〜４０μｍでよい。
【図面の簡単な説明】
【図１】本発明に係る半導体装置を模式的に示す断面図
である。
【図２】図１に示す半導体装置の製造方法の第１工程を
示すウエハの断面図である。
【図３】図１に示す半導体装置の製造方法の第２工程を
示すウエハの断面図である。
【図４】図１に示す半導体装置の製造方法の第３工程を
示すウエハの断面図である。
【図５】図１に示す半導体装置の製造方法の第４工程を
示すウエハの断面図である。
【図６】図１に示す半導体装置の製造方法の第５工程を
示すウエハの断面図である。
【図７】図１に示す半導体装置の製造方法の第６工程を
示すウエハの断面図である。
【図８】図１に示す半導体装置の製造方法の第７工程を
示すウエハの断面図である。
【図９】図１に示す半導体装置の製造方法の第８工程を
示すウエハの断面図である。
【図１０】図１に示す半導体装置の製造方法の第９工程
を示すウエハの断面図である。
【図１１】図１に示す半導体装置の製造方法の第１０工
程を示すウエハの断面図である。
【図１２】図１に示す半導体装置の製造方法の第１１工
程を示すウエハの断面図である。
【図１３】図１に示す半導体装置の製造方法の第１２工
程を示すウエハの断面図である。
【図１４】図１に示す半導体装置の製造方法の第１３工
程を示すウエハの断面図である。
【図１５】図１に示す半導体装置の製造方法の第１４工
程を示すウエハの断面図である。
【図１６】図１に示す半導体装置の製造方法の第１５工
程を示すウエハの断面図である。
【図１７】図１に示す半導体装置の製造方法の第１６工
程を示すウエハの断面図である。
【図１８】図１に示す半導体装置の製造方法の第１７工
程を示すウエハの断面図である。
【図１９】図１に示す半導体装置の製造方法の第１８工
程を示すウエハの断面図である。
【図２０】図１に示す半導体装置の製造方法の変形例を
示すウエハの断面図である。
【図２１】本発明の半導体装置を適用したエンベデット
半導体装置の一例を模式的に示す平面図である。
【図２２】図２１に示すエンベデット半導体装置のフラ
ッシュメモリのブロック図である。
【符号の説明】
１０ Ｐ型シリコン基板 １１ 酸化シリコン層 １３ 窒化シリコン層 ２０ ゲート絶縁層 ２０Ｌ 酸化シリコン層 ２２ ゲート絶縁層 ２２ａ，２２ｂ 酸化シリコン層 ２２ａＬ 酸化シリコン層 ２４ ゲート絶縁層 ２４ａ，２４ｂ，２４ｃ 酸化シリコン層 ２６ ゲート絶縁層 ３０，３２，３４ ゲート電極 ３６ コントロールゲート ４０ フローティングゲート ４２ 選択酸化絶縁層 ５０ 中間絶縁層 ５０ａ，５０ｂ，５０ｃ 酸化シリコン層 ６０Ｌ，６２Ｌ 窒化シリコン層 １００ 第１の電圧型トランジスタ ２００ 第２の電圧型トランジスタ ３００ 第３の電圧型トランジスタ ４００ スプリットゲート構造のメモリトランジスタ ５２０ 抵抗 ５４０ 容量 １０００ 第１のトランジスタ領域 ２０００ 第２のトランジスタ領域 ３０００ 第３のトランジスタ領域 ４０００ メモリ領域 ５０００ アナログ回路領域 ７０００ エンベデット半導体装置
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5F001 AA21 AA22 AA25 AB03 AD12 AD41 AD44 AG02 AG21 AG30 AG40 5F083 AD21 AD60 EP02 EP24 EP55 GA28 GA30 JA04 JA33 JA36 PR12 PR33 PR43 PR52 ZA07 ZA08 ZA12 ZA14

Claims (15)

    【特許請求の範囲】
  1. 【請求項１】 メモリ領域に形成された、スプリットゲ
    ート構造の不揮発性メモリトランジスタと、 容量領域に形成された、第１の容量電極と第２の容量電
    極とで容量絶縁層を挟んだ構造をした容量と、 を備えた、半導体装置の製造方法であって、 （ａ）前記第１の容量電極を、前記容量領域に形成する
    工程と、 （ｂ）前記容量絶縁層を、前記容量領域に形成する工程
    と、 （ｃ）前記不揮発性メモリトランジスタの構成要素とな
    るゲート絶縁層を、前記メモリ領域に形成する工程と、 （ｄ）前記不揮発性メモリトランジスタの構成要素とな
    るフローティングゲートを、前記メモリ領域に形成する
    工程と、 （ｅ）前記不揮発性メモリトランジスタの構成要素とな
    る中間絶縁層を、前記メモリ領域に形成する工程と、 （ｆ）前記不揮発性メモリトランジスタの構成要素とな
    るコントロールゲートを、前記メモリ領域に形成する工
    程と、 （ｇ）前記第２の容量電極を、前記容量領域に形成する
    工程と、 を備え、 工程（ａ）と工程（ｄ）は、異なる工程であり、 工程（ｆ）と工程（ｇ）は、同一工程である、不揮発性
    メモリトランジスタを含む半導体装置の製造方法。
  2. 【請求項２】 請求項１において、 工程（ｂ）と工程（ｃ）は、異なる工程である、不揮発
    性メモリトランジスタを含む半導体装置の製造方法。
  3. 【請求項３】 請求項２において、 工程（ｂ）は、 （ｂ１）前記容量絶縁層の構成要素となる第１のシリコ
    ン酸化層を、前記容量領域に形成する工程と、 （ｂ２）前記容量絶縁層の構成要素となるシリコン窒化
    層を、前記容量領域に形成する工程と、 （ｂ３）前記容量絶縁層の構成要素となる第２のシリコ
    ン酸化層を、前記容量領域に形成する工程と、 を含み、 工程（ｂ１）と工程（ｃ）は、異なる工程である、不揮
    発性メモリトランジスタを含む半導体装置の製造方法。
  4. 【請求項４】 請求項３において、 工程（ｂ２）の後に、 （ｈ）第４のシリコン酸化層を、前記容量絶縁層の構成
    要素となるシリコン窒化層を覆うように、前記容量領域
    に形成する工程を含む、不揮発性メモリトランジスタを
    含む半導体装置の製造方法。
  5. 【請求項５】 請求項４において、 工程（ｈ）と工程（ｃ）との間に、 （ｉ）前記第４のシリコン酸化層を露出した状態で、前
    記メモリ領域をエッチングし、前記メモリ領域の半導体
    層を露出させる工程を含み、 前記第４のシリコン酸化層の厚みは、このエッチングの
    際に除去されない大きさである、不揮発性メモリトラン
    ジスタを含む半導体装置の製造方法。
  6. 【請求項６】 請求項４において、 工程（ｈ）と工程（ｃ）との間に、 （ｊ）前記第４のシリコン酸化層をレジスト層で覆った
    状態で、前記メモリ領域をエッチングし、前記メモリ領
    域の半導体層を露出させる工程を含む、不揮発性メモリ
    トランジスタを含む半導体装置の製造方法。
  7. 【請求項７】 請求項１〜６のいずれかにおいて、 （ｋ）抵抗を、抵抗領域に形成する工程を含み、 工程（ａ）、工程（ｄ）および工程（ｋ）は、同一工程
    である、不揮発性メモリトランジスタを含む半導体装置
    の製造方法。
  8. 【請求項８】 請求項３〜６のいずれかにおいて、 （ｌ）抵抗を、抵抗領域に形成する工程を含み、 工程（ｂ２）は、前記容量絶縁層の構成要素となるシリ
    コン窒化層を、前記抵抗を覆うように、前記抵抗領域に
    形成する工程を含み、 前記抵抗が前記シリコン窒化層で覆われた状態で、その
    後の工程を行う、不揮発性メモリトランジスタを含む半
    導体装置の製造方法。
  9. 【請求項９】 請求項３〜６、８のいずれかにおいて、 工程（ｂ３）は、 下層シリコン酸化層を形成する工程と、 上層シリコン酸化層を形成する工程と、 を含む、不揮発性メモリトランジスタを含む半導体装置
    の製造方法。
  10. 【請求項１０】 請求項９において、 前記第１のトランジスタ領域に形成された、第１の電圧
    レベルで動作される第１の電圧型トランジスタと、 前記第２のトランジスタ領域に形成された、第２の電圧
    レベルで動作される第２の電圧型トランジスタと、 前記第３のトランジスタ領域に形成された、第３の電圧
    レベルで動作される第３の電圧型トランジスタと、 さらに含み、 前記第１の電圧型トランジスタのゲート絶縁層は、一層
    構造であり、 前記第２の電圧型トランジスタのゲート絶縁層は、二層
    構造であり、 前記第３の電圧型トランジスタのゲート絶縁層は、三層
    構造である、半導体装置の製造方法であって、 前記第１の電圧型トランジスタを構成するゲート絶縁層
    の形成工程、前記第２の電圧型トランジスタを構成する
    ゲート絶縁層の上層の形成工程、前記第３の電圧型トラ
    ンジスタを構成するゲート絶縁層の上層の形成工程およ
    び前記不揮発性メモリトランジスタを構成する中間絶縁
    層の上層の形成工程は、 工程（ｂ３）の上層シリコン酸化層を形成する工程と、
    同一工程である、不揮発性メモリトランジスタを含む半
    導体装置の製造方法。
  11. 【請求項１１】 請求項９または１０において、 前記第２の電圧型トランジスタを構成するゲート絶縁層
    の下層の形成工程は、 工程（ｂ３）の上層シリコン酸化層を形成する工程と、
    同一工程である、不揮発性メモリトランジスタを含む半
    導体装置の製造方法。
  12. 【請求項１２】 請求項１〜１１のいずれかにおいて、 前記容量は、アナログ回路を構成する、不揮発性メモリ
    トランジスタを含む半導体装置の製造方法。
  13. 【請求項１３】 スプリットゲート構造の不揮発性メモ
    リトランジスタを備えた半導体装置において、 第１の容量電極と第２の容量電極とで容量絶縁層を挟ん
    だ構造をした容量を備え、 前記不揮発性メモリトランジスタの構成要素であるフロ
    ーティングゲートと、前記第１の容量電極と、は異なる
    膜厚である、不揮発性メモリトランジスタを含む半導体
    装置。
  14. 【請求項１４】 スプリットゲート構造の不揮発性メモ
    リトランジスタを備えた半導体装置において、 第１の容量電極と第２の容量電極とで容量絶縁層を挟ん
    だ構造をした容量を備え、 前記不揮発性メモリトランジスタの構成要素であるフロ
    ーティングゲートと、前記第１の容量電極と、は異なる
    不純物濃度である、不揮発性メモリトランジスタを含む
    半導体装置。
  15. 【請求項１５】 スプリットゲート構造の不揮発性メモ
    リトランジスタを備えた半導体装置において、 第１の容量電極と第２の容量電極とで容量絶縁層を挟ん
    だ構造をした容量を備え、 前記不揮発性メモリトランジスタの構成要素であるフロ
    ーティングゲートと、前記第１の容量電極と、は異なる
    材料からなる、不揮発性メモリトランジスタを含む半導
    体装置。
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