JP3247034B2

JP3247034B2 - 不揮発性半導体記憶装置

Info

Publication number: JP3247034B2
Application number: JP20636595A
Authority: JP
Inventors: 恭章平野
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 1995-08-11
Filing date: 1995-08-11
Publication date: 2002-01-15
Anticipated expiration: 2015-08-11
Also published as: JPH0955093A; US5652450A

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、電気的にデータの
書き換えが可能な不揮発性半導体記憶装置に関する。

【０００２】

【従来の技術】従来、フラッシュＥＥＰＲＯＭのメモリ
セルとしては、ＥＴＯＸ（米国インテル社登録商標）型
メモリセルがよく知られている。このＥＴＯＸ型メモリ
セルを用いるフラッシュＥＥＰＲＯＭは、通常は書き込
みをビット単位で行う。また、消去は、全セルトランジ
スタのソースに同時に高電圧を印加するチップ一括消去
型のものと、選択ブロック内のセルトランジスタのソー
スにのみ高電圧を印加するブロック消去型のものがあ
る。

【０００３】上記ＥＴＯＸ型メモリセルのセルトランジ
スタの構造を図２０に示す。このセルトランジスタは、
半導体基板２１の表層部にそれぞれ逆極性の半導体領域
を設けることによりソース２２とドレイン２３が形成さ
れている。また、これらソース２２とドレイン２３との
間の半導体基板２１上には、ゲート絶縁膜２４を介して
フローティングゲート２５が形成されると共に、このフ
ローティングゲート２５上には、層間絶縁膜２６を介し
てコントロールゲート２７が形成されている。

【０００４】上記セルトランジスタにデータを書き込む
場合（プログラム時）には、ソース２２に低電圧Ｖss
（例えば０Ｖ）を印加し、ドレイン２３に電圧Ｖps（例
えば６Ｖ）を印加すると共に、コントロールゲート２７
に高電圧Ｖpp（例えば１２Ｖ）を印加する。すると、こ
のセルトランジスタのソース２２とドレイン２３の間に
ホットエレクトロンとホットホールが発生し、ホットホ
ールは半導体基板２１に流出するが、ホットエレクトロ
ンはフローティングゲート２５に注入されるので、セル
トランジスタのしきい値電圧を上昇させてデータを不揮
発性記憶することができる。

【０００５】また、データの読み出し時には、ソース２
２に低電圧Ｖss（例えば０Ｖ）を印加し、ドレイン２３
にこれよりも少し高い電圧Ｖinl（例えば１Ｖ）を印加
すると共に、コントロールゲート２７に電圧Ｖcc（例え
ば５Ｖ）を印加する。すると、このセルトランジスタの
しきい値電圧に応じてソース２２とドレイン２３の間に
流れる電流の大きさが変化する。したがって、この電流
の大きさをセンスして、一定電流よりも大きい場合にデ
ータ“１”とし、小さい場合にデータ“０”として検出
すれば、セルトランジスタに記憶されたデータを読み出
すことができる。

【０００６】さらに、データの消去時には、ソース２２
に高電圧Ｖppを印加し、ドレイン２３を開放（フローテ
ィング状態）すると共に、コントロールゲート２７に低
電圧Ｖssを印加する。すると、フローティングゲート２
５とソース２２との間にゲート絶縁膜２４を介してＦＮ
[Fowler-Nohdheim]トンネル電流が流れ、このフローテ
ィングゲート２５に蓄積された電子が抜き取られてデー
タが消去される。

【０００７】上記フラッシュＥＥＰＲＯＭは、データの
消去時にセルトランジスタのソース２２に高電圧Ｖppを
印加するために、以下のような欠点を有する。

【０００８】（ａ）高電圧Ｖppを印加するソース２２側
の耐圧を高める必要が生じるために、このソース２２の
半導体領域の拡散深さをドレイン２３よりも深くすると
共に、不純物濃度を低下させるなどの対策を講じるの
で、デバイス寸法の縮小化が困難になる。

【０００９】（ｂ）ソース２２に高電圧Ｖppを印加する
と、このソース２２近傍でホットホールが発生しこのホ
ットホールの一部がゲート絶縁膜２４にトラップされる
ので、しきい値電圧のウインドウナロー効果が生じセル
トランジスタの信頼性が低下する。

【００１０】（ｃ）フラッシュＥＥＰＲＯＭでは、ソー
ス２２がブロック単位で共通となるので、このソース２
２に高電圧Ｖppを印加して消去すると、データの消去単
位が少なくともブロック単位以上となり、このブロック
単位より小さい単位での消去を行うことができない。

【００１１】上記欠点を解消する方法としては、データ
の消去時にコントロールゲート２７に負電圧を印加する
負電圧消去方式がある。この負電圧消去方式では、ソー
ス２２に電圧Ｖps（例えば６Ｖ）を印加し、ドレイン２
３を開放すると共に、コントロールゲート２７に負電圧
Ｖbb（例えば−１０Ｖ）を印加する。すると、この場合
にも、フローティングゲート２５とソース２２との間に
ゲート絶縁膜２４を介してＦＮトンネル電流が流れ、こ
のフローティングゲート２５に蓄積された電子が抜き取
られるので、これによってデータを消去できる。しか
も、この負電圧消去方式では、ソース２２に高電圧を印
加しないので、ソース２２側の耐圧を特に高める必要が
なくなり、デバイス寸法の縮小化に貢献することができ
る。また、ソース２２に印加する電圧Ｖpsが例えば６Ｖ
程度の比較的低い電圧なので、ホットホールがほとんど
発生せず、セルトランジスタの信頼性の低下を防止する
ことができる。さらに、コントロールゲート２７とソー
ス２２の双方を選択することにより消去を行うので、ソ
ース２２が共通するブロック単位よりも小さい例えばワ
ード線単位で消去を行うセクタ消去が可能となる。

【００１２】上記負電圧消去方式では、セルトランジス
タのゲートに接続されるワード線に負電圧が印加される
ことから、一般のドライバ回路に用いられるＣＭＯＳイ
ンバータ回路のｎチャンネルＭＯＳ・ＦＥＴのドレイン
をワード線に接続すると、このｎチャンネルＭＯＳ・Ｆ
ＥＴを形成するｐ形半導体基板側からドレインに向けて
リーク電流が流れる。そこで、図２１に示すように、ワ
ード線３１に正電圧を印加するためにｎチャンネルＭＯ
Ｓ・ＦＥＴを含むＣＭＯＳインバータ回路をドライブ回
路に用いた正電圧デコーダ３２とは別に、このワード線
３１に負電圧を印加するためにｐチャンネルＭＯＳ・Ｆ
ＥＴのみからなるドライブ回路を用いた負電圧デコーダ
３３を独立して設けると共に、ワード線３１と正電圧デ
コーダ３２との間に負電圧Ｖbbを阻止するためのｐチャ
ンネルＭＯＳ・ＦＥＴ３４を配置した回路構成が従来か
ら提案されていた（「ワード負電圧消去方式を用いたフ
ラッシュメモリ」電子情報学会報告ＩＣＤ９−１３５
（１９９１年）９頁〜１４頁、「不揮発性半導体記憶装
置」特開平３−２１９４９６号公報）。しかし、フラッ
シュＥＥＰＲＯＭにこのように負電圧Ｖbbを阻止するた
めのｐチャンネルＭＯＳ・ＦＥＴ３４を設けると、以下
のような欠点が生じる。

【００１３】（ａ）ｐチャンネルＭＯＳ・ＦＥＴ３４
は、ワード線３１に負電圧Ｖbbが印加された場合に、ゲ
ートに低電圧Ｖss（例えば０Ｖ）を印加したのでは確実
にＯＦＦさせることができない。このため、ｐチャンネ
ルＭＯＳ・ＦＥＴ３４のゲートには電圧Ｖcc（例えば５
Ｖ）を印加する必要があるので、ゲート絶縁膜に加わる
ストレスが大きくなりすぎる。

【００１４】（ｂ）ｐチャンネルＭＯＳ・ＦＥＴ３４
は、ＭＯＳ・ＦＥＴにおけるスイッチング速度などの駆
動能力を示す相互コンダクタンスｇmが小さいために動
作速度が遅くなる。また、この相互コンダクタンスｇm
を大きくするには、ｐチャンネルＭＯＳ・ＦＥＴ３４の
チャンネル幅を広げればよいが、このチャンネル幅が広
くなるとレイアウト面積が拡大する。即ち、ｐチャンネ
ルＭＯＳ・ＦＥＴ３４の遅延時間は、図２２に示すよう
に、このｐチャンネルＭＯＳ・ＦＥＴ３４のチャンネル
幅に大きく依存している。したがって、チャンネル幅を
広くすればｐチャンネルＭＯＳ・ＦＥＴ３４の遅延時間
も短縮され高速化されるが、各ワード線３１ごとに設け
るこのｐチャンネルＭＯＳ・ＦＥＴ３４のレイアウト面
積も大きくなる。

【００１５】上記欠点を解消するために、図２３に示す
ように、ＣＭＯＳインバータ回路によるドライバ回路１
を用いて正電圧と負電圧の双方をワード線に出力するこ
とにより、図２１に示したｐチャンネルＭＯＳ・ＦＥＴ
３４を不要とする発明が従来から提案されている（特開
平５−２８７８４号公報）。このドライバ回路１は、ｐ
チャンネルＭＯＳ・ＦＥＴ１ａとｎチャンネルＭＯＳ・
ＦＥＴ１ｂとからなるＣＭＯＳインバータ回路によって
構成され、ｐチャンネルＭＯＳ・ＦＥＴ１ａは、これを
形成するｎ形半導体ウエルがソースに接続され、ｎチャ
ンネルＭＯＳ・ＦＥＴ１ｂは、これを形成するｐ形半導
体ウエルがソースに接続されている。ワード線は、この
ＣＭＯＳインバータ回路の出力、即ち、ｐチャンネルＭ
ＯＳ・ＦＥＴ１ａとｎチャンネルＭＯＳ・ＦＥＴ１ｂの
ドレインに接続されている。また、このｐチャンネルＭ
ＯＳ・ＦＥＴ１ａのソースには、正電圧電源回路６から
動作モードに応じて低電圧Ｖss〜高電圧Ｖppの正電圧が
供給され、ｎチャンネルＭＯＳ・ＦＥＴ１ｂのドレイン
には、負電圧電源回路４から動作モードに応じて低電圧
Ｖssまたは負電圧Ｖbbが供給される。そして、このＣＭ
ＯＳインバータ回路の入力には、外部から入力されるア
ドレス信号をデコードするアドレスデコーダ７のＮＡＮ
Ｄ回路７ａの出力が接続される。

【００１６】上記構成のドライバ回路１は、負電圧電源
回路４から負電圧Ｖbbが供給された場合に、この負電圧
ＶbbがｎチャンネルＭＯＳ・ＦＥＴ１ｂのソースに印加
されると共にｐ形半導体ウエルにも印加されるので、こ
のｐ形半導体ウエルとソースとの間に順方向バイアスが
生じてリーク電流が流れるのを防止することができる。
したがって、図２１に示した負電圧Ｖbb阻止用のｐチャ
ンネルＭＯＳ・ＦＥＴ３４が不要となり上記欠点が解消
できるだけでなく、正電圧デコーダ３２と負電圧デコー
ダ３３を一体化することができるので、回路規模も縮小
できるようになる。ただし、このようにｎチャンネルＭ
ＯＳ・ＦＥＴ１ｂを形成するｐ形半導体ウエルに負電圧
Ｖbbを印加するためには、ｐ形半導体基板上にｎ形半導
体ウエルを介してこのｐ形半導体ウエルを設けるように
して電気的に分離する必要がある。

【００１７】

【発明が解決しようとする課題】ところが、図２３に示
した従来の回路は、データの消去が主にチップ単位やブ
ロック単位となる場合に対応したものであり、負電圧消
去方式の特徴を生かしたより小さい消去単位、例えば１
本のワード線に接続されるメモリセルのデータのみを消
去するセクタ消去などに対応し難いという問題があっ
た。

【００１８】また、この図２３に示した回路構成を用い
てワード線単位で消去するセクタ消去も可能にした回路
を図２４に示す。この回路では、アドレスデコーダ７に
ＮＡＮＤ回路７ａに加えて、同様にアドレス信号をデコ
ードするためのＮＡＮＤ回路７ｂと、このＮＡＮＤ回路
７ｂの出力に応じて負電圧Ｖbbの切り換えを行う負電圧
切換回路７ｃとが設けられ、負電圧電源回路４から出力
される負電圧Ｖbbがこの負電圧切換回路７ｃを介してド
ライバ回路１のｎチャンネルＭＯＳ・ＦＥＴ１ｂのソー
スに供給されるようになっている。負電圧切換回路７ｃ
は、消去信号Ｗ／ＥバーがＬレベル（消去時）の場合に
ＮＡＮＤ回路７ｂの出力がＬレベル（選択）になると負
電圧電源回路４からの負電圧Ｖbbを出力し、ＮＡＮＤ回
路７ｂの出力がＨレベル（非選択）になると低電圧Ｖss
またはこれより少し高電圧の電圧Ｖinhを出力し、消去
信号Ｗ／ＥバーがＨレベル（書き込みまたは読み出し
時）の場合には低電圧Ｖssを出力する回路である。そし
て、これにより、消去時にアドレス信号によって選択さ
れたドライバ回路１にのみ負電圧Ｖbbが供給され、この
ドライバ回路１のｎチャンネルＭＯＳ・ＦＥＴ１ｂを介
してワード線に出力することができるので、ワード線単
位の消去を可能にする。

【００１９】ところが、この図２４の回路では、１本の
ワード線ごとにドライバ回路１とアドレスデコーダ７と
を１個ずつ設ける必要があるので、例えばワード線が５
１２本あったとすると、ドライバ回路１とアドレスデコ
ーダ７も５１２個ずつ設ける必要があり、これらの回路
が占有するレイアウト面積が大きくなりすぎるという問
題もあった。

【００２０】さらに、図２４の回路では、選択されたド
ライバ回路１のｎチャンネルＭＯＳ・ＦＥＴ１ｂのｐ形
半導体ウエルのみに負電圧Ｖbbが印加されるので、各ド
ライバ回路１のｎチャンネルＭＯＳ・ＦＥＴ１ｂをそれ
ぞれ電気的に分離させたｐ形半導体ウエル上に形成する
必要があり、このためにドライバ回路１が占有するレイ
アウト面積も大きくなりすぎるという問題もあった。

【００２１】本発明は、上記従来の問題を解決するもの
で、印加電圧デコーダと制御電圧デコーダの組み合わせ
によってドライバ回路を選択することにより、周辺回路
の規模を縮小することができる不揮発性半導体記憶装置
を提供することを目的とする。

【００２２】

【課題を解決するための手段】本発明の不揮発性半導体
記憶装置は、各動作モードごとに、アドレス信号に基づ
いて個々に定まる選択状態と非選択状態とに応じた選択
電圧と非選択電圧のいずれかを各ワード線にそれぞれ印
加する不揮発性半導体記憶装置において、該各動作モー
ドごとに、該アドレス信号に基づいて個々に定まる印加
電圧選択状態と印加電圧非選択状態とに応じて、印加電
圧選択状態では選択電圧を第１の出力および第２の出力
の一方に出力すると共に非選択電圧をその他方に出力
し、印加電圧非選択状態では共に非選択電圧を第１の出
力と第２の出力に出力する複数の印加電圧デコーダと、
該各動作モードごとに、該アドレス信号に基づいて個々
に定まる制御電圧選択状態と制御電圧非選択状態とに応
じた制御電圧を出力する複数の制御電圧デコーダと、各
ワード線ごとに設けられ、かつ、複数個づつ複数組に分
類されており、該複数個の何れかと複数組の何れかとを
それぞれ決定するそれぞれ異なる組み合わせの印加電圧
デコーダと制御電圧デコーダとから第１印加電圧と第２
印加電圧と制御電圧とを入力し、制御電圧選択状態の制
御電圧を入力した場合には、該第１の出力および第２の
出力の一方に出力される第１印加電圧を対応するワード
線に出力すると共に、制御電圧非選択状態の制御電圧と
を入力した場合には、その他方に出力される第２印加電
圧を対応するワード線に出力する複数のドライバ回路と
を備え、そのことにより上記目的が達成される。

【００２３】また、好ましくは、本発明の不揮発性半導
体記憶装置における消去モード時に選択状態のワード線
に印加する選択電圧を負電圧とする。

【００２４】さらに、好ましくは、本発明の不揮発性半
導体記憶装置におけるドライバ回路が、対応する前記印
加電圧デコーダから出力される第１印加電圧と第２印加
電圧とを電源とし、対応する前記制御電圧デコーダから
出力される制御電圧を入力とし、かつ、出力が対応する
ワード線に接続されたＣＭＯＳインバータ回路によって
構成される。

【００２５】さらに、好ましくは、本発明の不揮発性半
導体記憶装置におけるＣＭＯＳインバータ回路のｎチャ
ンネルＭＯＳ・ＦＥＴが、ｐ形半導体基板内にｎ形半導
体ウエルまたは絶縁体層を介して形成されたｐ形半導体
ウエル上に形成され、前記ＣＭＯＳインバータ回路のｐ
チャンネルＭＯＳ・ＦＥＴが該ｐ形半導体ウエル内に形
成されたｎ形半導体ウエル上に形成されたものであり、
消去モード時に該ｐ形半導体ウエルに前記選択電圧の負
電圧以上の絶対値を有する負電圧を印加する基板電圧制
御回路が設けられる。

【００２６】以下、その作用について説明する。

【００２７】上記構成により、各ドライバ回路は、制御
電圧選択状態の制御電圧を入力した場合に、第１印加電
圧と第２印加電圧が印加電圧選択状態のものであれば、
選択電圧である第１印加電圧を対応するワード線に出力
することになる。しかし、この場合に第１印加電圧と第
２印加電圧が印加電圧非選択状態のものであれば、非選
択電圧である第１印加電圧を対応するワード線に出力す
る。また、制御電圧非選択状態の制御電圧を入力した場
合には、第１印加電圧と第２印加電圧がいずれの状態で
あっても、非選択電圧である第２印加電圧を対応するワ
ード線に出力する。したがって、各ドライバ回路は、対
応する印加電圧デコーダと制御電圧デコーダが共に選択
状態である場合にのみワード線に選択電圧を出力し、そ
の他の場合には全てワード線に非選択電圧を出力するの
で、これによって各ワード線の印加電圧の制御を行うこ
とができる。

【００２８】ここで、ワード線の本数がＮ本であるとす
ると、ドライバ回路もＮ個必要となる。また、従来は、
各動作モードに応じた選択電圧と非選択電圧とを出力す
る１個の印加電圧切換回路と、アドレス信号をデコード
して各ドライバ回路にこの選択電圧と非選択電圧のいず
れかを出力させるための制御信号を出力するＮ個のアド
レスデコーダとが必要となる。これに対して、本発明で
は、Ｎ＝Ｉ×Ｊの関係を有するＩ個の印加電圧デコーダ
とＪ個の制御電圧デコーダを設ければよく、これらの回
路総数はＩ＋Ｊ個となる。そして、このＩ＋Ｊ個は、Ｉ
個とＪ個のいずれかが１個で他方がＮ個の場合にのみＮ
＋１個となるが、双方が複数個ずつであればこの数が多
いほどＮ個より少なくなる（Ｉ＝Ｊの場合に最小）。し
たがって、これらの回路総数は、Ｉ＋Ｊ≦Ｎの関係とな
るので、本発明によれば、ワード線をドライブするため
の周辺回路のレイアウト面積を縮小することが可能とな
る。

【００２９】また、上記構成により、消去モード時に選
択状態のワード線に負電圧を印加する負電圧消去方式に
よる不揮発性半導体記憶装置にも適用できる。

【００３０】さらに、上記構成により、ＣＭＯＳインバ
ータ回路を用いたドライバ回路を用いて消去モード時の
負電圧と他の動作モード時の正電圧とを共通にワード線
に印加することにより、消去モード時のアドレスデコー
ダを別個に設ける必要がなくなる。

【００３１】さらに、上記構成により、ＣＭＯＳインバ
ータ回路のｎチャンネルＭＯＳ・ＦＥＴをｐ形半導体基
板にｎ形半導体ウエルまたは絶縁体層を介して形成され
たｐ形半導体ウエル上に形成してｐ形半導体基板との間
を電気的に分離することにより、消去モード時に基板電
圧制御回路によってこのｐ形半導体ウエルに選択電圧の
負電圧以上の電圧を印加することが可能となるので、こ
のｎチャンネルＭＯＳ・ＦＥＴのソースに負電圧を印加
した場合にｐ形半導体ウエルからソースにリーク電流が
流出するのを防止できる。

【００３２】また、全てのドライバ回路について一律に
ｐ形半導体ウエルに負電圧以上の電圧を印加するので、
各ドライバ回路ごとにＣＭＯＳインバータ回路を形成す
るｐ形半導体ウエルを分離しなくても各ワード線ごとの
消去が可能となる。

【００３３】

【発明の実施の形態】以下、本発明の実施形態について
説明する。

【００３４】図１〜図１９は本発明の一実施形態を示す
ものであって、図１はワード線をドライブするための周
辺回路のブロック図、図２は１本のワード線をドライブ
する周辺回路の回路ブロック図、図３はフラッシュＥＥ
ＰＲＯＭの素子構造を示す縦断面図、図４はｐ形半導体
ウエルとｐ形半導体基板との関係を示す縦断面図、図５
はフラッシュＥＥＰＲＯＭの半導体製造プロセスの第１
段階を示す縦断面図、図６はフラッシュＥＥＰＲＯＭの
半導体製造プロセスの第２段階を示す縦断面図、図７は
フラッシュＥＥＰＲＯＭの半導体製造プロセスの第３段
階を示す縦断面図、図８はフラッシュＥＥＰＲＯＭの半
導体製造プロセスの第４段階を示す縦断面図、図９はフ
ラッシュＥＥＰＲＯＭの半導体製造プロセスの最終段階
を示す縦断面図、図１０はドライバ回路と印加電圧デコ
ーダと制御電圧デコーダの具体的回路構成を示す回路ブ
ロック図、図１１はスイッチ回路ＳＷ1の具体的回路構
成を示す回路ブロック図、図１２はスイッチ回路ＳＷ2
の具体的回路構成を示す回路ブロック図、図１３はスイ
ッチ回路ＳＷ3の具体的回路構成を示す回路ブロック
図、図１４はスイッチ回路ＳＷ4の具体的回路構成を示
す回路ブロック図、図１５は基板電圧制御回路の具体的
回路構成を示す回路ブロック図、図１６は書き込みモー
ド時に選択されたワード線に接続されるドライバ回路の
動作を示すタイムチャート、図１７は書き込みモード時
に非選択のワード線に接続されるドライバ回路の動作を
示すタイムチャート、図１８は消去モード時に選択され
たワード線に接続されるドライバ回路の動作を示すタイ
ムチャート、図１９は消去モード時に非選択のワード線
に接続されるドライバ回路の動作を示すタイムチャート
である。

【００３５】本実施形態では、フラッシュＥＥＰＲＯＭ
について説明する。このフラッシュＥＥＰＲＯＭは、メ
モリセルのセルトランジスタのソースとドレインとゲー
トに接続されるワード線に表１に示す電圧を印加するこ
とにより各モードの動作を行う。

【００３６】

【表１】

【００３７】即ち、書き込みモード時には、ソースに電
圧Ｖss（例えば０Ｖ）を印加すると共にドレインに電圧
Ｖps（例えば６Ｖ）を印加して、アドレス信号に基づい
て選択された選択ワード線には選択電圧Ｖpp（例えば１
２Ｖ）を印加し、このアドレス信号に基づいて選択され
なかった非選択ワード線には非選択電圧Ｖssを印加す
る。また、読み出しモード時には、ソースに電圧Ｖssを
印加すると共にドレインに電圧Ｖinl（例えば１Ｖ）を
印加して、選択ワード線には選択電圧Ｖcc（例えば５
Ｖ）を印加し、非選択ワード線には非選択電圧Ｖssを印
加する。そして、消去モード時には、ソースに電圧Ｖps
を印加すると共にドレインを開放して、選択ワード線に
は負電圧の選択電圧Ｖbb（例えば−１０Ｖ）を印加し、
非選択ワード線には非選択電圧Ｖinh（例えば３Ｖ）を
印加する。なお、消去モード時に非選択ワード線に印加
する非選択電圧は、低電圧Ｖssとする場合もあるが、こ
こでは非選択のメモリセルの消去を防止するために正の
電圧Ｖinhを印加している。

【００３８】１本のワード線に上記選択電圧と非選択電
圧を印加するための基本回路を図２に示す。ドライバ回
路１は、ｐチャンネルＭＯＳ・ＦＥＴ１ａとｎチャンネ
ルＭＯＳ・ＦＥＴ１ｂとからなるＣＭＯＳインバータ回
路によって構成され、このＣＭＯＳインバータ回路の出
力、即ち、ＭＯＳ・ＦＥＴ１ａ，１ｂのドレインに１本
のワード線が接続される。また、これらＭＯＳ・ＦＥＴ
１ａ，１ｂのソースには、電源として印加電圧デコーダ
２から第１印加電圧と第２印加電圧とがそれぞれ供給さ
れる。印加電圧デコーダ２は、アドレス信号をデコード
し、そのアドレス値が当該印加電圧デコーダ２に固有の
アドレス範囲内である場合に印加電圧選択状態となり、
範囲外の場合には印加電圧非選択状態となって、これら
の状態に応じた印加電圧を出力するデコーダである。第
１印加電圧は、その印加電圧デコーダ２が印加電圧選択
状態である場合には選択電圧（Ｖpp／Ｖcc／Ｖbb）とな
り、印加電圧非選択状態である場合には非選択電圧（Ｖ
ss／Ｖss／Ｖinh）となる電圧であり、書き込みモード
時と読み出しモード時にはｐチャンネルＭＯＳ・ＦＥＴ
１ａのソースに供給され、消去モード時にはｎチャンネ
ルＭＯＳ・ＦＥＴ１ｂのソースに供給される。また、第
２印加電圧は、その印加電圧デコーダ２の状態にかかわ
りなく常に非選択電圧（Ｖss／Ｖss／Ｖinh）となる電
圧であり、書き込みモード時と読み出しモード時にはｎ
チャンネルＭＯＳ・ＦＥＴ１ｂのソースに供給され、消
去モード時にはｐチャンネルＭＯＳ・ＦＥＴ１ａのソー
スに供給される。したがって、印加電圧デコーダ２は、
各動作モードとアドレス信号に基づく状態とに応じて、
ｐチャンネルＭＯＳ・ＦＥＴ１ａのソースに表２に示す
各電圧を供給し、

【００３９】

【表２】

【００４０】ｎチャンネルＭＯＳ・ＦＥＴ１ｂのソース
には表３に示す各電圧を供給する。

【００４１】

【表３】

【００４２】上記ドライバ回路１のＣＭＯＳインバータ
回路の入力、即ち、ＭＯＳ・ＦＥＴ１ａ，１ｂのゲート
には、制御電圧デコーダ３からの制御電圧が印加され
る。制御電圧デコーダ３は、アドレス信号をデコード
し、そのアドレス値が当該制御電圧デコーダ３に固有の
アドレス範囲内である場合に制御電圧選択状態となり、
範囲外の場合には制御電圧非選択状態となって、これら
の状態に応じた制御電圧を出力するデコーダである。制
御電圧は、その制御電圧デコーダ３が制御電圧選択状態
である場合には、ドライバ回路１のＣＭＯＳインバータ
回路によって第１印加電圧をワード線に出力させる電圧
となり、制御電圧非選択状態である場合には、第２印加
電圧をワード線に出力させる電圧となる。即ち、制御電
圧選択状態の場合は、書き込みモード時と読み出しモー
ド時にｐチャンネルＭＯＳ・ＦＥＴ１ａのみをＯＮと
し、消去モード時にｎチャンネルＭＯＳ・ＦＥＴ１ｂの
みをＯＮにする電圧となり、制御電圧非選択状態の場合
は、書き込みモード時と読み出しモード時にｎチャンネ
ルＭＯＳ・ＦＥＴ１ｂのみをＯＮとし、消去モード時に
ｐチャンネルＭＯＳ・ＦＥＴ１ａのみをＯＮにする電圧
となる。したがって、印加電圧デコーダ２と制御電圧デ
コーダ３が共に選択状態であれば、書き込み、読み出し
および消去モード時にそれぞれ選択電圧Ｖpp，Ｖcc，Ｖ
bbをワード線に出力し、少なくとも印加電圧デコーダ２
と制御電圧デコーダ３のいずれか一方が非選択状態であ
れば、書き込み、読み出しおよび消去モード時にそれぞ
れ非選択電圧Ｖss，Ｖss，Ｖinhをワード線に出力する
ので、これによって表１に示した各動作モードにおける
ワード線の選択状態に応じた電圧印加を行うことができ
る。

【００４３】５１２本のワード線が設けられたフラッシ
ュＥＥＰＲＯＭにおける上記ドライバ回路１と印加電圧
デコーダ２と制御電圧デコーダ３の接続例を図１に示
す。５１２本の各ワード線は、それぞれ５１２個のドラ
イバ回路１の出力に接続されている。また、この５１２
個のドライバ回路１は、０番〜６３番の６４個ずつ８組
に分類されている。印加電圧デコーダ２は、０番〜７番
の８個が設けられている。そして、例えば１番目の印加
電圧デコーダ２は１組目の６４個全てのドライバ回路１
に共通の印加電圧を供給し、２番目の印加電圧デコーダ
２は２組目の６４個全てのドライバ回路１に共通の印加
電圧を供給するというように、各印加電圧デコーダ２が
それぞれ対応する組の６４個全てのドライバ回路１に共
通の印加電圧を供給するようになっている。制御電圧デ
コーダ３は、０番〜６３番の６４個が設けられている。
そして、例えば１番目の制御電圧デコーダ３は各組の１
番目のドライバ回路１に共通の制御電圧を印加し、２番
目の制御電圧デコーダ３は各組の２番目のドライバ回路
１に共通の制御電圧を印加するというように、各制御電
圧デコーダ３が各組のそれぞれ対応する１個ずつのドラ
イバ回路１に共通の制御電圧を印加するようになってい
る。したがって、印加電圧を供給する印加電圧デコーダ
２と制御電圧を印加する制御電圧デコーダ３との組み合
わせは、各ドライバ回路１ごとに全て異なる。そして、
アドレス信号に基づいてそれぞれ１個ずつの印加電圧デ
コーダ２と制御電圧デコーダ３が選択状態になると、い
ずれか１個のドライバ回路１のみがワード線に選択電圧
を出力し、他の５１１個のドライバ回路１は全て非選択
電圧を出力する。なお、負電圧電源回路４は、各印加電
圧デコーダ２と制御電圧デコーダ３に負電圧の電圧Ｖbb
を供給するためのチャージポンプ回路である。

【００４４】図１に示した例では、８個の印加電圧デコ
ーダ２と６４個の制御電圧デコーダ３が設けられ、これ
らの回路総数は７２個となる。これに対して、図２３に
示した従来例では、アドレスデコーダ７がドライバ回路
１と同じ５１２個だけ必要となる。このため、本実施形
態によれば、回路総数を大幅に削減することができるの
で、回路全体としてレイアウト面積の縮小を図ることが
できるようになる。

【００４５】ところで、上記ドライバ回路１は、図２に
示すように、消去モード時に印加電圧デコーダ２が印加
電圧選択状態になると、ｎチャンネルＭＯＳ・ＦＥＴ１
ｂのソースに負電圧の選択電圧Ｖbb（例えば−１０Ｖ）
が印加される。したがって、このｎチャンネルＭＯＳ・
ＦＥＴ１ｂを形成したｐ形半導体ウエルに書き込みモー
ド時や読み出しモード時と同じ基板電圧Ｖss（例えば０
Ｖ）を印加すると、このｐ形半導体ウエルからソースや
ドレインのｎ形半導体領域に向けてリーク電流が流れる
ことになる。そこで、本実施形態では、基板電圧制御回
路５が出力する電圧をこのｐ形半導体ウエルに印加する
ようにして、書き込みモード時や読み出しモード時には
基板電圧Ｖssを印加すると共に、消去モード時には負電
圧の基板電圧Ｖbb（例えば−１０Ｖ）を印加するように
している。なお、この消去モード時の基板電圧は、絶対
値が電圧Ｖbb以上の負電圧であれば、電圧Ｖbbに限定さ
れるものではない。このようにｐ形半導体ウエルに負電
圧を印加すると、ｎチャンネルＭＯＳ・ＦＥＴ１ｂのソ
ースに選択電圧Ｖbbを印加した場合にも順方向バイアス
にはならないので、リーク電流の発生を防止することが
できる。そして、これによってＣＭＯＳインバータ回路
を用いてワード線に負電圧を印加することが可能とな
る。

【００４６】上記ｎチャンネルＭＯＳ・ＦＥＴ１ｂを形
成するｐ形半導体ウエルに負電圧を印加するためのフラ
ッシュＥＥＰＲＯＭの素子構造を図３に示す。このフラ
ッシュＥＥＰＲＯＭは、ｐ形半導体基板１１上に形成さ
れる。このｐ形半導体基板１１には、ｎ形半導体ウエル
１２が形成されている。なお、このｎ形半導体ウエル１
２に代えて絶縁体層を形成するようにしてもよい。ま
た、このｎ形半導体ウエル１２にはｎ形半導体領域１３
によって分離された２つのｐ形半導体ウエル１４，１５
が形成されている。一方のｐ形半導体ウエル１４上に
は、多数のセルトランジスタ１６が形成されると共に、
高濃度ｎ形半導体領域１７が形成されている。そして、
他方のｐ形半導体ウエル１５上には、上記各ドライバ回
路１のＣＭＯＳインバータ回路におけるｎチャンネルＭ
ＯＳ・ＦＥＴ１ｂが形成されると共に、高濃度ｎ形半導
体領域１８が形成されている。また、この他方のｐ形半
導体ウエル１５内には、ｎ形半導体ウエル１９が形成さ
れ、このｎ形半導体ウエル１９上に各ドライバ回路１の
ＣＭＯＳインバータ回路におけるｐチャンネルＭＯＳ・
ＦＥＴ１ａと高濃度ｐ形半導体領域２０が形成されてい
る。したがって、ｎチャンネルＭＯＳ・ＦＥＴ１ｂが形
成されるｐ形半導体ウエル１５は、図４に示すように、
ｎ形半導体ウエル１２または絶縁体層を介してｐ形半導
体基板１１上に形成されるので、このｐ形半導体ウエル
１５は、ｐ形半導体基板１１と電気的に分離される。

【００４７】上記素子構造のフラッシュＥＥＰＲＯＭの
製造方法を説明する。まず図５に示すように、比抵抗が
０．０１Ω・ｃｍ程度のｐ形半導体基板１１上に化学的
気相成長法や真空蒸着法などの成長法を用いて比抵抗が
０．０３Ω・ｃｍ程度のｎ形半導体ウエル１２を２μｍ
程度の厚さにエピタキシャル成長させる。なお、このｎ
形半導体ウエル１２に代えて絶縁体層を形成する場合に
は、同様の方法でＣｅＯ ₂などの単結晶絶縁層を２μｍ
程度の厚さにエピタキシャル成長させる。また、このｎ
形半導体ウエル１２上には、図６に示すように、比抵抗
が１０Ω・ｃｍ程度の高抵抗のｐ形半導体ウエル１４，
１５を２μｍ程度の厚さにエピタキシャル成長させる。

【００４８】次に、図７に示すように、上記ｐ形半導体
ウエル１４，１５にｎ形半導体ウエル１２の深さまで達
するｎ形半導体領域１３を形成することにより、セルト
ランジスタ１６を形成するためのｐ形半導体ウエル１４
と、ドライバ回路１のＣＭＯＳインバータ回路を形成す
るためのｐ形半導体ウエル１５とを電気的に分離する。
ｎ形半導体領域１３は、高エネルギーイオン注入技術に
よって形成することができ、注入エネルギーを制御する
ことによりｐ形半導体ウエル１４，１５を抜けてｎ形半
導体ウエル１２に達する深さまでの形成が可能となる。
イオンの注入条件としては、イオン種としてＰイオンを
用い、第１の注入を５ＭｅＶ、５×１０¹³ｃｍ²とし、
第２の注入を３ＭｅＶ、５×１０¹³ｃｍ²とし、第３の
注入を１ＭｅＶ、５×１０¹³ｃｍ²として、最後に第４
の注入を１００ｋｅＶ、３×１０¹³ｃｍ²とする。そし
て、この注入後に１０００°Ｃ、６０分間のアニールを
行うことにより、Ｐ原子濃度が１０¹⁸ｃｍ³程度のドー
ピング領域の形成が可能となる。なお、このｎ形半導
体領域１３に代えて、ＳｉＯ2などの絶縁体領域を形成
してもよい。ただし、ｐ形半導体基板１１上にｎ形半導
体ウエル１２を形成する場合には、ｐ形半導体ウエル１
４とｐ形半導体ウエル１５との間に絶縁体領域ではなく
必ずｎ形半導体領域１３を形成するようにして、後に説
明するように、ｐ形半導体ウエル１４に印加した電圧Ｖ
ps以上の電圧をこのｎ形半導体領域１３を介してｎ形半
導体ウエル１２にも印加させる。しかし、ｐ形半導体基
板１１上に絶縁体層を形成する場合には、このｎ形半導
体領域１３に代えて絶縁体領域を形成することができ
る。また、ｐ形半導体ウエル１４とｐ形半導体ウエル１
５との間以外の領域を分離するためのものは、いずれの
場合にも、ｎ形半導体領域１３に代えて絶縁体領域を形
成することができる。

【００４９】上記ｐ形半導体ウエル１５の一部には、図
８に示すように、ｎ形半導体ウエル１９が形成される。
そして、図９に示すように、ｐ形半導体ウエル１４上に
セルトランジスタ１６と高濃度ｎ形半導体領域１７を形
成し、ｐ形半導体ウエル１５上にｎチャンネルＭＯＳ・
ＦＥＴ１ｂと高濃度ｎ形半導体領域１８を形成し、ｎ形
半導体ウエル１９上にｐチャンネルＭＯＳ・ＦＥＴ１ａ
と高濃度ｐ形半導体領域２０を形成することにより図３
に示したフラッシュＥＥＰＲＯＭを完成する。

【００５０】上記基板電圧制御回路５が出力する電圧
は、図３に示す高濃度ｎ形半導体領域１８を介してｎチ
ャンネルＭＯＳ・ＦＥＴ１ｂを形成したｐ形半導体ウエ
ル１５に印加される。また、この基板電圧制御回路５
は、高濃度ｐ形半導体領域２０を介してｐチャンネルＭ
ＯＳ・ＦＥＴ１ａを形成したｎ形半導体ウエル１９に異
なる電圧を印加すると共に、高濃度ｎ形半導体領域１７
を介してｐ形半導体ウエル１４とｎ形半導体ウエル１２
に異なる電圧を印加できるようになっている。この基板
電圧制御回路５が、各動作モードにおいて、ｐ形半導体
ウエル１５とｎ形半導体ウエル１９とｐ形半導体ウエル
１４とｎ形半導体ウエル１２に印加する電圧を表４に示
す。

【００５１】

【表４】

【００５２】この表４に示すように、書き込みモード時
と読み出しモード時には、ｐ形半導体ウエル１５とｐ形
半導体ウエル１４とｎ形半導体ウエル１２に電圧Ｖss
（例えば０Ｖ）を印加する。また、ｎ形半導体ウエル１
９には、書き込みモード時に電圧Ｖpp（例えば１２Ｖ）
を印加し、読み出しモード時には電圧Ｖcc（例えば５
Ｖ）を印加する。

【００５３】消去モード時には、ｎチャンネルＭＯＳ・
ＦＥＴ１ｂを形成するｐ形半導体ウエル１５に電圧Ｖbb
（例えば−１０Ｖ）を印加し、ｐチャンネルＭＯＳ・Ｆ
ＥＴ１ａを形成するｎ形半導体ウエル１９には電圧Ｖin
h（例えば３Ｖ）を印加し、ｐ形半導体ウエル１４とｎ
形半導体ウエル１２には電圧Ｖps（例えば６Ｖ）を印加
する。この場合、ｎ形半導体ウエル１９に正の電圧Ｖin
hが印加され、ｐ形半導体ウエル１５に負電圧の電圧Ｖb
bが印加されるので、これらの間は逆方向バイアスとな
る。また、ｐ形半導体ウエル１５とｐ形半導体ウエル１
４の間は、ｎ形半導体領域１３によって電気的に分離さ
れるので、別個に異なる電圧を印加することが可能とな
る。そして、ｐ形半導体ウエル１５やｎ形半導体ウエル
１９には選択状態にかかわりなく常に共通の電圧が印加
されるので、各ドライバ回路１をこれらｐ形半導体ウエ
ル１５とｎ形半導体ウエル１９上で互いに分離すること
なく一括して形成することが可能となる。

【００５４】上記のようにして、消去モード時にｐ形半
導体ウエル１５に電圧Ｖbbを印加するので、ｎチャンネ
ルＭＯＳ・ＦＥＴ１ｂのソースやドレインに負電圧の電
圧Ｖbbが印加されても順方向バイアスにはならずリーク
電流の発生を防止することができる。また、この消去モ
ード時には、ｐ形半導体ウエル１４に、表１に示したセ
ルトランジスタ１６のソースの印加電圧と同じ電圧Ｖps
が印加されるので、このソースと基板間のバンド間電流
を減少させることができ、例えば１６Ｍビットを超える
ような大規模メモリの一括同時消去も可能にして、チッ
プ単位の消去時間を大幅に短縮することができるように
なる。

【００５５】上記１個のドライバ回路１とこれに接続さ
れる１組の印加電圧デコーダ２と制御電圧デコーダ３の
具体的構成例を図１０に示す。ドライバ回路１は、ここ
ではＣＭＯＳインバータ回路を構成するｐチャンネルＭ
ＯＳ・ＦＥＴ１ａとｎチャンネルＭＯＳ・ＦＥＴ１ｂに
加えて、このｐチャンネルＭＯＳ・ＦＥＴ１ａに並列に
接続された第２のｎチャンネルＭＯＳ・ＦＥＴ１ｃによ
って構成されている。そして、これらｎチャンネルＭＯ
Ｓ・ＦＥＴ１ｂ，１ｃを形成する図３に示したｐ形半導
体ウエル１５には、基板電圧制御回路５の出力ｏｕｔが
印加されるようになっている。

【００５６】印加電圧デコーダ２は、アドレス信号をデ
コードするＮＡＮＤ回路２ａと、このＮＡＮＤ回路２ａ
の出力と消去信号Ｗ／Ｅバーとの排他的論理和回路をと
るＥＸ−ＮＯＲ回路２ｂと、このＥＸ−ＮＯＲ回路２ｂ
の出力ｎAを入力する２個のスイッチ回路ＳＷ1，ＳＷ2
とによって構成されている。ＮＡＮＤ回路２ａは、アド
レス信号のアドレス値がその印加電圧デコーダ２に固有
のアドレス範囲内である場合にのみＬレベル（低電圧レ
ベル）を出力するデコーダであり、この場合にその印加
電圧デコーダ２は印加電圧選択状態となる。なお、図１
０では、アドレス信号をそのままこのＮＡＮＤ回路２ａ
に入力しているが、実際には、各印加電圧デコーダ２ご
とに異なるビットを反転させたり下位ビットを省いて入
力することにより、各印加電圧デコーダ２ごとに固有の
デコードを行うようになっている。ＥＸ−ＮＯＲ回路２
ｂは、消去信号Ｗ／Ｅバーが消去モードを表すＬレベル
の場合にのみ、ＮＡＮＤ回路２ａの出力を反転して出力
する。したがって、この印加電圧デコーダ２が印加電圧
選択状態となる場合、書き込みモード時と読み出しモー
ド時には出力ｎAがＬレベルとなり、消去モード時には
出力ｎAがＨレベル（高電圧レベル）となる。

【００５７】スイッチ回路ＳＷ1は、図１１に示すよう
なＣＭＯＳインバータ回路によって構成され、ＥＸ−Ｎ
ＯＲ回路２ｂの出力ｎAがＬレベルの場合には、出力ｎ1
から書き込み、読み出しおよび消去モード時にそれぞれ
選択電圧Ｖpp，Ｖccおよび非選択電圧Ｖinhを出力し、
出力ｎAがＨレベルの場合には、書き込みおよび読み出
しモード時に非選択電圧Ｖssを出力すると共に消去モー
ド時に非選択電圧Ｖinhを出力するようになっている。
また、スイッチ回路ＳＷ2は、図１２に示すようなＣＭ
ＯＳインバータ回路によって構成され、出力ｎAがＬレ
ベルの場合には、出力ｎ2から書き込みおよび読み出し
モード時に非選択電圧Ｖssを出力すると共に消去モード
時に非選択電圧Ｖinhを出力し、出力ｎAがＨレベルの場
合には、書き込みおよび読み出しモード時に非選択電圧
Ｖssを出力し、消去モード時に選択電圧Ｖbbを出力する
ようになっている。

【００５８】制御電圧デコーダ３は、印加電圧デコーダ
２のＮＡＮＤ回路２ａと同様のＮＡＮＤ回路３ａと、Ｅ
Ｘ−ＮＯＲ回路２ｂと同様のＥＸ−ＮＯＲ回路３ｂと、
このＥＸ−ＮＯＲ回路３ｂの出力ｎBを入力する２個の
スイッチ回路ＳＷ3，ＳＷ4とによって構成されている。
スイッチ回路ＳＷ3は、図１３に示すようなＣＭＯＳイ
ンバータ回路によって構成され、ＥＸ−ＮＯＲ回路２ｂ
の出力ｎBを反転させて入力するようになっている。そ
して、この出力ｎBがＨレベルの場合には、出力ｎ3から
書き込み、読み出しおよび消去モード時にそれぞれ制御
電圧Ｖpp，Ｖcc，Ｖinhを出力し、出力ｎBがＬレベルの
場合には、書き込みおよび読み出しモード時に制御電圧
Ｖssを出力すると共に消去モード時に制御電圧Ｖbbを出
力するようになっている。また、スイッチ回路ＳＷ4
は、図１４に示すようなＣＭＯＳインバータ回路によっ
て構成され、出力ｎBを反転させて入力するようになっ
ている。そして、この出力ｎBがＨレベルの場合には、
出力ｎ4から常に制御電圧Ｖccを出力し、出力ｎBがＬレ
ベルの場合には、書き込みおよび読み出しモード時に制
御電圧Ｖssを出力し、消去モード時に制御電圧Ｖbbを出
力するようになっている。なお、スイッチ回路ＳＷ4の
出力ｎ5は、この出力ｎ4を反転させたものである。

【００５９】図１０に示すように、上記印加電圧デコー
ダ２の出力ｎ1，ｎ2は、ドライバ回路１の電源としてｐ
チャンネルＭＯＳ・ＦＥＴ１ａのソースとｎチャンネル
ＭＯＳ・ＦＥＴ１ｂのソースに接続される。また、制御
電圧デコーダ３の出力ｎ3は、ドライバ回路１のｐチャ
ンネルＭＯＳ・ＦＥＴ１ａのゲートに接続され、出力ｎ
4は、ドライバ回路１のｎチャンネルＭＯＳ・ＦＥＴ１
ｂのゲートに接続され、出力ｎ5は、ドライバ回路１の
ｎチャンネルＭＯＳ・ＦＥＴ１ｃのゲートに接続されて
いる。

【００６０】基板電圧制御回路５は、図１５に示すよう
なＣＭＯＳインバータ回路によって構成され、消去信号
Ｗ／Ｅバーを反転させて入力するようになっている。そ
して、この消去信号Ｗ／ＥバーがＨレベルの場合（書き
込みおよび読み出しモード時）には、出力ｏｕｔから基
板電圧Ｖssを出力し、消去信号Ｗ／ＥバーがＬレベルの
場合（消去モード時）には、出力ｏｕｔから基板電圧Ｖ
bbを出力するようになっている。また、図１０に示すよ
うに、印加電圧デコーダ２のスイッチ回路ＳＷ2と制御
電圧デコーダ３のスイッチ回路ＳＷ3，ＳＷ4とこの基板
電圧制御回路５には、負電圧電源回路４から負電圧の電
圧Ｖbbが供給されるようになっている。

【００６１】上記構成の印加電圧デコーダ２の出力ｎ
1，ｎ2と制御電圧デコーダ３の出力ｎ3〜ｎ5とドライバ
回路１からワード線に出力される電圧との関係を表５に
示す。

【００６２】

【表５】

【００６３】書き込みモード時には、印加電圧デコーダ
２と制御電圧デコーダ３が共に選択状態の場合に、出力
ｎ3が制御電圧Ｖssとなることによりドライバ回路１の
ｐチャンネルＭＯＳ・ＦＥＴ１ａがＯＮとなり、出力ｎ
1の選択電圧Ｖppがワード線に出力される。即ち、図１
６に示すように、消去信号Ｗ／ＥバーがＨレベルのまま
でプログラム信号Ｐｒｏｇｒａｍ（図１０では図示せ
ず）がＨレベルに立ち上がった後にアドレス信号が確定
すると、ＮＡＮＤ回路２ａ，３ａの出力ｎA，ｎBが共に
Ｌレベルとなり、出力ｎ1〜ｎ5が確定されてワード線に
選択電圧Ｖppが出力される。また、制御電圧デコーダ３
が制御電圧非選択状態の場合には、出力ｎ4が制御電圧
Ｖccとなるので、ドライバ回路１のｎチャンネルＭＯＳ
・ＦＥＴ１ｂがＯＮとなり、印加電圧デコーダ２の状態
にかかわらず出力ｎ2の非選択電圧Ｖssがワード線に出
力される。そして、印加電圧デコーダ２が印加電圧非選
択状態の場合にも、出力ｎ1，ｎ2が共に非選択電圧Ｖss
となるので、制御電圧デコーダ３の状態にかかわらずこ
の非選択電圧Ｖssがワード線に出力される。例えば印加
電圧デコーダ２と制御電圧デコーダ３が共に非選択の場
合には、図１７に示すように、出力ｎA，ｎBが共にＨレ
ベルとなり、出力ｎ4が制御信号Ｖccとなるので、出力
ｎ2の非選択電圧Ｖssがワード線に出力される。なお、
この書き込みモード時の基板電圧制御回路５の出力ｏｕ
ｔは常に基板電圧Ｖssとなる。また、読み出しモード時
も、選択電圧Ｖppが選択電圧Ｖccに替わるだけで同様に
動作する。

【００６４】消去モード時には、印加電圧デコーダ２と
制御電圧デコーダ３が共に選択状態の場合に、出力ｎ4
が制御電圧Ｖccとなることによりドライバ回路１のｎチ
ャンネルＭＯＳ・ＦＥＴ１ｂがＯＮとなり、出力ｎ2の
選択電圧Ｖbbがワード線に出力される。即ち、図１８に
示すように、プログラム信号ＰｒｏｇｒａｍがＬレベル
のままで消去信号Ｗ／ＥバーがＬレベルに立ち下がった
後にアドレス信号が確定すると、ＮＡＮＤ回路２ａ，３
ａの出力ｎA，ｎBが共にＥＸ−ＮＯＲ回路２ｂ，３ｂで
反転されてＨレベルとなり、出力ｎ1〜ｎ5が確定される
ことによりワード線に選択電圧Ｖbbが出力される。ま
た、制御電圧デコーダ３が制御電圧非選択状態の場合に
は、出力ｎ3が制御電圧Ｖbbとなるので、ドライバ回路
１のｐチャンネルＭＯＳ・ＦＥＴ１ａがＯＮとなり、印
加電圧デコーダ２の状態にかかわらず出力ｎ1の非選択
電圧Ｖinhがワード線に出力される。そして、印加電圧
デコーダ２が印加電圧非選択状態の場合にも、出力ｎ
1，ｎ2が共に非選択電圧Ｖinhとなるので、制御電圧デ
コーダ３の状態にかかわらずこの非選択電圧Ｖinhがワ
ード線に出力される。例えば印加電圧デコーダ２と制御
電圧デコーダ３が共に非選択の場合には、図１９に示す
ように、出力ｎA，ｎBが共にＬレベルとなり、出力ｎ3
が制御信号Ｖbbとなるので、出力ｎ1の非選択電圧Ｖinh
がワード線に出力される。なお、この消去モード時の基
板電圧制御回路５の出力ｏｕｔは常に基板電圧Ｖbbとな
る。

【００６５】以上説明したように、本実施形態のフラッ
シュＥＥＰＲＯＭによれば、８個の印加電圧デコーダ２
と６４個の制御電圧デコーダ３によって５１２個のドラ
イバ回路１を介し５１２本のワード線に適切な電圧を印
加することができるので、このワード線をドライブする
ための周辺回路の回路総数を大幅に削減することができ
る。

【００６６】また、図２３に示した従来例における１個
のアドレスデコーダ７に必要なトランジスタ数は１６個
であり、ドライバ回路１は２個であるため、全てのアド
レスデコーダ７とドライバ回路１のトランジスタ総数は
約９３００個となる。これに対して、本実施形態では、
図１０に示す印加電圧デコーダ２に必要なトランジスタ
数は１２個であり、制御電圧デコーダ３は１７個であ
り、ドライバ回路１は３個であるため、全ての印加電圧
デコーダ２と制御電圧デコーダ３とドライバ回路１のト
ランジスタ総数は約１５００個となる。したがって、双
方のトランジスタサイズが同じであるとすれば、回路全
体のレイアウト面積を３０％近くまで縮小することがで
きるようになる。

【００６７】さらに、図２４に示す従来例のようにワー
ド線単位のセクタ消去を行う場合に、各ドライバ回路１
は、それぞれｎチャンネルＭＯＳ・ＦＥＴ１ｂのソース
と図３に示すｐ形半導体ウエル１５とを接続しているの
で、これらのｎチャンネルＭＯＳ・ＦＥＴ１ｂを個々に
電気的に分離して形成する必要があった。しかし、本実
施形態のドライバ回路１は、ｎチャンネルＭＯＳ・ＦＥ
Ｔ１ｂのｐ形半導体ウエル１５に共通の基板電圧を印加
するので、全てのドライバ回路１を共通のｐ形半導体ウ
エル１５上に形成することができる。したがって、双方
のトランジスタサイズが同じであるとすれば、ｐ形半導
体ウエル１５をドライバ回路１ごとに分離する領域が不
要となるので、回路全体のレイアウト面積を５０％程度
まで縮小することができるようになる。

【００６８】

【発明の効果】以上のように本発明の不揮発性半導体記
憶装置によれば、アドレスデコーダの機能を印加電圧デ
コーダと制御電圧デコーダとに分割することにより、ワ
ード線をドライブするための周辺回路のレイアウト面積
を縮小することができる。また、負電圧消去方式におい
ても、各動作モードの選択電圧と非選択電圧を共通のＣ
ＭＯＳインバータ回路によってワード線に印加できるの
で、正電圧と負電圧を印加するためのデコーダを分離す
る必要がなくなり、これによっても周辺回路のレイアウ
ト面積を縮小することができる。さらに、各ドライバ回
路ごとにＣＭＯＳインバータ回路の形成領域を分離しな
くても各ワード線ごとに選択電圧と非選択電圧とを印加
することが可能となるので、正負電圧で共通のＣＭＯＳ
インバータ回路を用いた場合にも、セクタ消去などのワ
ード線単位の消去が可能となる。

【図面の簡単な説明】

【図１】本発明の一実施形態を示すものであって、ワー
ド線をドライブするための周辺回路のブロック図であ
る。

【図２】本発明の一実施形態を示すものであって、１本
のワード線をドライブする周辺回路の回路ブロック図で
ある。

【図３】本発明の一実施形態を示すものであって、フラ
ッシュＥＥＰＲＯＭの素子構造を示す縦断面図である。

【図４】本発明の一実施形態を示すものであって、ｐ形
半導体ウエルとｐ形半導体基板との関係を示す縦断面図
である。

【図５】本発明の一実施形態を示すものであって、フラ
ッシュＥＥＰＲＯＭの半導体製造プロセスの第１段階を
示す縦断面図である。

【図６】本発明の一実施形態を示すものであって、フラ
ッシュＥＥＰＲＯＭの半導体製造プロセスの第２段階を
示す縦断面図である。

【図７】本発明の一実施形態を示すものであって、フラ
ッシュＥＥＰＲＯＭの半導体製造プロセスの第３段階を
示す縦断面図である。

【図８】本発明の一実施形態を示すものであって、フラ
ッシュＥＥＰＲＯＭの半導体製造プロセスの第４段階を
示す縦断面図である。

【図９】本発明の一実施形態を示すものであって、フラ
ッシュＥＥＰＲＯＭの半導体製造プロセスの最終段階を
示す縦断面図である。

【図１０】本発明の一実施形態を示すものであって、ド
ライバ回路と印加電圧デコーダと制御電圧デコーダの具
体的回路構成を示す回路ブロック図である。

【図１１】本発明の一実施形態を示すものであって、ス
イッチ回路ＳＷ1の具体的回路構成を示す回路ブロック
図である。

【図１２】本発明の一実施形態を示すものであって、ス
イッチ回路ＳＷ2の具体的回路構成を示す回路ブロック
図である。

【図１３】本発明の一実施形態を示すものであって、ス
イッチ回路ＳＷ3の具体的回路構成を示す回路ブロック
図である。

【図１４】本発明の一実施形態を示すものであって、ス
イッチ回路ＳＷ4の具体的回路構成を示す回路ブロック
図である。

【図１５】本発明の一実施形態を示すものであって、基
板電圧制御回路の具体的回路構成を示す回路ブロック図
である。

【図１６】本発明の一実施形態を示すものであって、書
き込みモード時に選択されたワード線に接続されるドラ
イバ回路の動作を示すタイムチャートである。

【図１７】本発明の一実施形態を示すものであって、書
き込みモード時に非選択のワード線に接続されるドライ
バ回路の動作を示すタイムチャートである。

【図１８】本発明の一実施形態を示すものであって、消
去モード時に選択されたワード線に接続されるドライバ
回路の動作を示すタイムチャートである。

【図１９】本発明の一実施形態を示すものであって、消
去モード時に非選択のワード線に接続されるドライバ回
路の動作を示すタイムチャートである。

【図２０】フラッシュＥＥＰＲＯＭのセルトランジスタ
の構造を示す縦断面図である。

【図２１】従来例を示すものであって、ワード線に正電
圧と負電圧を印加するための周辺回路を示す回路ブロッ
ク図である。

【図２２】従来例を示すものであって、負電圧阻止用の
ｐチャンネルＭＯＳ・ＦＥＴのチャンネル幅と遅延時間
との関係を示す図である。

【図２３】従来例を示すものであって、１本のワード線
をドライブするための周辺回路のブロック図である。

【図２４】従来例を示すものであって、多数本のワード
線をドライブするための周辺回路のブロック図である。

【符号の説明】

１ドライバ回路２印加電圧デコーダ３制御電圧デコーダ４負電圧電源回路５基板電圧制御回路１５ｐ形半導体ウエル

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号ＦＩＨ０１Ｌ 29/792 (58)調査した分野(Int.Cl.⁷，ＤＢ名) G11C 16/06 H01L 27/10 H01L 29/78

Claims

(57)【特許請求の範囲】

【請求項１】各動作モードごとに、アドレス信号に基
づいて個々に定まる選択状態と非選択状態とに応じた選
択電圧と非選択電圧のいずれかを各ワード線にそれぞれ
印加する不揮発性半導体記憶装置において、該各動作モードごとに、該アドレス信号に基づいて個々
に定まる印加電圧選択状態と印加電圧非選択状態とに応
じて、印加電圧選択状態では選択電圧を第１の出力およ
び第２の出力の一方に出力すると共に非選択電圧をその
他方に出力し、印加電圧非選択状態では共に非選択電圧
を第１の出力と第２の出力に出力する複数の印加電圧デ
コーダと、該各動作モードごとに、該アドレス信号に基づいて個々
に定まる制御電圧選択状態と制御電圧非選択状態とに応
じた制御電圧を出力する複数の制御電圧デコーダと、各ワード線ごとに設けられ、かつ、複数個づつ複数組に
分類されており、該複数個の何れかと複数組の何れかと
をそれぞれ決定するそれぞれ異なる組み合わせの印加電
圧デコーダと制御電圧デコーダとから第１印加電圧と第
２印加電圧と制御電圧とを入力し、制御電圧選択状態の
制御電圧を入力した場合には、該第１の出力および第２
の出力の一方に出力される第１印加電圧を対応するワー
ド線に出力すると共に、制御電圧非選択状態の制御電圧
とを入力した場合には、その他方に出力される第２印加
電圧を対応するワード線に出力する複数のドライバ回路
とを備えた不揮発性半導体記憶装置。
【請求項２】消去モード時に選択状態のワード線に印
加する前記選択電圧が負電圧である請求項１記載の不揮
発性半導体記憶装置。
【請求項３】前記ドライバ回路が、対応する前記印加
電圧デコーダから出力される第１印加電圧と第２印加電
圧とを電源とし、対応する前記制御電圧デコーダから出
力される制御電圧を入力とし、かつ、出力が対応するワ
ード線に接続されたＣＭＯＳインバータ回路によって構
成される請求項２記載の不揮発性半導体記憶装置。
【請求項４】前記ＣＭＯＳインバータ回路のｎチャン
ネルＭＯＳ・ＦＥＴが、ｐ形半導体基板内にｎ形半導体
ウエルまたは絶縁体層を介して形成されたｐ形半導体ウ
エル上に形成され、前記ＣＭＯＳインバータ回路のｐチ
ャンネルＭＯＳ・ＦＥＴが該ｐ形半導体ウエル内に形成
されたｎ形半導体ウエル上に形成されたものであり、消
去モード時に該ｐ形半導体ウエルに前記選択電圧の負電
圧以上の絶対値を有する負電圧を印加する基板電圧制御
回路が設けられた請求項３記載の不揮発性半導体記憶装
置。