JP5394278B2 - 半導体装置 - Google Patents

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Description

この発明は半導体装置に関し、特に、しきい値電圧のレベル変化によってデータを記憶するメモリトランジスタを備えた半導体装置に関する。
従来より、不揮発性半導体記憶装置（半導体装置）は、複数のメモリトランジスタと、各メモリトランジスタに対応して設けられたドライブ回路とを備えている。各ドライブ回路は、ソースが電源電圧よりも高い正電圧を受け、ドレインが対応のメモリトランジスタのゲートに接続されたＰ型トランジスタと、ドレインが対応のメモリトランジスタのゲートに接続され、ソースが基準電圧を受けるＮ型トランジスタとを含む。Ｐ型トランジスタのゲートとＮ型トランジスタのゲートとは互いに接続されている。
書込動作時は、複数のメモリトランジスタのうちの選択メモリトランジスタに対応するドライブ回路の２つのトランジスタのゲートに基準電圧が印加される。これにより、Ｐ型トランジスタが導通するとともにＮ型トランジスタが非導通になり、選択メモリトランジスタのゲートに正電圧が印加されてデータが書き込まれる（たとえば、特許文献１参照）。
また、ドライブ回路のＰ型トランジスタのゲートとＮ型トランジスタのゲートとを切り離し、２つのトランジスタを別々に制御するものもある。この不揮発性半導体装置では、ドライブ回路の出力電圧を切換えるとき、２つのトランジスタのうちの導通状態の一方のトランジスタを先に非導通状態に遷移させてから、非導通状態の他方のトランジスタを導通状態に遷移させる。これにより、トランジスタのブレークダウンを防止することができる（たとえば、特許文献２参照）。
特開２００１−２４３７８６号公報 特開２００３−７７２８３号公報
しかし、従来の不揮発性半導体記憶装置では、ドライブ回路の各トランジスタのゲート−ソース間に高電圧を印加して導通させるので、トランジスタの劣化が速いと言う問題があった。
トランジスタの劣化を抑制する方法として、ドライブ回路を高耐圧トランジスタで構成したり、ドライブ回路に電圧緩和トランジスタを挿入する方法も考えられる。しかし、ドライブ回路の数が多いので、この方法では、レイアウト面積が大幅に増大してしまう。
それゆえに、この発明の主たる目的は、トランジスタの劣化を抑制することが可能で、レイアウト面積が小さな半導体装置を提供することである。
この発明に係る半導体装置は、各々がしきい値電圧のレベル変化によってデータを記憶する複数のメモリトランジスタと、各メモリトランジスタに対応して設けられ、ソースが第１の電圧を受け、ドレインが対応のメモリトランジスタのゲートとの間に接続されたＰ型トランジスタと、各メモリトランジスタに対応して設けられ、ドレインが対応のメモリトランジスタのゲートに接続され、ソースが前記第１の電圧よりも低い第２の電圧を受けるＮ型トランジスタと、各メモリトランジスタに対応するＰ型トランジスタおよびＮ型トランジスタのうちのいずれか一方のトランジスタのゲートに第１および第２の電圧の間の第３の電圧を印加し、他方のトランジスタのゲートに第１または第２の電圧を印加して、複数のメモリトランジスタのうちの選択メモリトランジスタのデータの書換えを行なう電圧制御回路とを備えたものである。
この発明に係る半導体装置では、Ｐ型トランジスタおよびＮ型トランジスタのうちのいずれか一方のトランジスタのゲートに第１および第２の電圧の間の第３の電圧を印加し、他方のトランジスタのゲートに第１または第２の電圧を印加して、メモリトランジスタのデータの書換えを行なう。したがって、従来よりも低いゲート−ソース間電圧でトランジスタを導通させるので、レイアウト面積を大きくすることなく、トランジスタの劣化を抑制することができる。
この発明の一実施の形態による不揮発性半導体装置に含まれるメモリセルの構成を示す断面図である。 図１に示したメモリセルの等価回路を示す図である。 図１に示したメモリセルを備えた不揮発性半導体装置の全体構成を示すブロック図である。 図３に示したメモリブロックとその周辺回路を示す回路ブロック図である。 図３に示したＸデコーダの構成と書込モード時の動作を示す回路ブロック図である。 図５に示したＸデコーダの消去モード時の動作を示す回路ブロック図である。 図５に示したブロックデコーダの構成と書込モード時の動作を示す回路ブロック図である。 図７に示したブロックデコーダの消去モード時の動作を示す回路ブロック図である。 図５に示したＭＧＰ／ＭＧＮデコーダのうちの電圧制御線ＭＧＰに関連する部分の構成と書込モード時の動作を示す回路ブロック図である。 図９に示したＭＧＰ／ＭＧＮデコーダの消去モード時の動作を示す回路ブロック図である。 図５に示したＭＧＰ／ＭＧＮデコーダのうちの電圧制御線ＭＧＮに関連する部分の構成と書込モード時の動作を示す回路ブロック図である。 図１１に示したＭＧＰ／ＭＧＮデコーダの消去モード時の動作を示す回路ブロック図である。 比較例となる不揮発性半導体記憶装置のＸデコーダの構成と書込モード時の動作を示す回路ブロック図である。 図１３に示したＸデコーダの消去モード時の動作を示す回路ブロック図である。 図１３に示したブロックデコーダの構成と書込モード時の動作を示す回路ブロック図である。 図１５に示したブロックデコーダの消去モード時の動作を示す回路ブロック図である。 図１４に示したＭＧＧデコーダの構成と書込モード時の動作を示す回路ブロック図である。 図１７に示したＭＧＧデコーダの消去モード時の動作を示す回路ブロック図である。 実施の形態の変更例を示す回路ブロック図である。
図１は、この発明の一実施の形態による不揮発性半導体記憶装置に含まれるメモリセルＭＣの構成を示す断面図である。図１において、メモリセルＭＣは、半導体基板領域１上に間をおいて形成される不純物領域２，３と、不純物領域２の一部と重なり合うように半導体基板領域１表面にゲート絶縁膜４を介して形成される選択ゲート５と、選択ゲート５の側壁および半導体基板領域１表面上に形成される絶縁膜７と、この絶縁膜７上に形成されるメモリゲート６とを含む。
不純物領域２，３は、それぞれビット線ＢＬおよびソース線ＳＬに結合される。選択ゲート５およびメモリゲート６は、それぞれ選択ゲート線ＣＧおよびメモリゲート線ＭＧに結合される。メモリゲート６は、選択ゲート５のサイドウォールスペーサ（side wall spacer）と同様の手法を用いて形成される。すなわち、選択ゲート５上にたとえばポリシリコン膜を堆積し、このポリシリコン膜をエッチングによりパターニングする。メモリゲート長は、このポリシリコン膜の膜厚で調整することができる。したがって、選択ゲート５およびメモリゲート６の２つのゲートが設けられる構成においても、メモリゲート６を選択ゲート５に比べて十分に短くすることができ、メモリセルサイズの増加は十分に抑制される。
絶縁膜７は、ボトム酸化膜（Ｏ膜）７ａと窒化膜（Ｎ膜）７ｂとトップ酸化膜（Ｏ膜）７ｃの積層構造を有する。窒化膜７ｂに電荷を蓄積し、その蓄積電荷量に応じてデータ（情報）を記憶する。このメモリセルＭＣでは、選択ゲート５、不純物領域２および半導体基板領域１によって選択トランジスタＳＴが形成され、メモリゲート６、不純物領域３、および半導体基板領域１によってメモリトランジスタＭＴが形成される。
図２は、メモリセルＭＣの電気的等価回路を示す図である。図２に示すように、ビット線ＢＬとソース線ＳＬの間に、選択トランジスタＳＴとメモリトランジスタＭＴとが直列に接続される。このメモリセルＭＣのデータの書込（プログラム）、消去、読出および保持は、以下のようにして行なわれる。
書込動作時には、不純物領域３にソース線ＳＬを介して正電圧を与え、メモリゲート６にはメモリゲート線ＭＧを介してソース線ＳＬの電圧よりも高いメモリゲート書込電圧を印加する。選択ゲート５へは、選択ゲート線ＣＧを介して選択トランジスタＳＴのしきい値電圧よりも少し高い電圧を印加する。ビット線ＢＬには、半導体基板領域１と同じたとえば接地電圧レベルのビット線書込電圧が与えられる。
この状態においては、メモリトランジスタＭＴにおいて絶縁膜７の下部にチャネルが形成され、ソース線ＳＬからビット線ＢＬへ向かって電流が流れる。選択トランジスタＳＴは、選択ゲート５の電圧がそのしきい値電圧よりも少し高い電圧レベルに設定され、弱いオン状態にある。したがって、選択ゲート５下部にチャネルが形成されても、そのチャネル抵抗は比較的高い。このため、メモリトランジスタＭＴおよび選択トランジスタＳＴの境界付近に強い電界が生じ、メモリトランジスタＭＴのチャネル電流において多くのホットエレクトロンが発生する。このホットエレクトロンが、メモリゲート６下部の絶縁膜７（窒化膜７ｂ）に注入されてトラップされる。この書込（プログラム）状態は、メモリトランジスタＭＴのしきい値電圧が高い状態であり、一般に、データ“０”を記憶する状態に対応付けられる。
消去動作時においては、メモリゲート６にメモリゲート線ＭＧを介して負電圧を与える。ソース線ＳＬを介して不純物領域３に正電圧を与える。選択ゲート線ＣＧと、ビット線ＢＬおよび半導体基板領域１が同一電圧に設定され、選択トランジスタＳＴは、オフ状態である。この状態においては、メモリゲート６のソース線ＳＬに接続される不純物領域３端部とメモリゲート６が重なり合う領域で強い反転が生じ、バンド間トンネリング現象が生じ、ホールが生成される。この発生したホール（ホットホール）がメモリゲート６の負バイアスにより加速され、メモリゲート６下部の絶縁膜７（窒化膜７ｂ）中に注入される。先に書込時に注入されたエレクトロンとこの注入されたホールとが結合し、窒化膜７ｂが電気的に中和されて、メモリトランジスタＭＴのしきい値電圧が低下する。この消去状態は、メモリトランジスタＭＴのしきい値電圧が低い状態であり、一般に、データ“１”を記憶する状態に対応付けられる。
データ読出時においては、選択ゲート線ＣＧを介して選択ゲート５に正の電圧を印加し、選択ゲート５直下の半導体基板領域１の表面にチャネルを形成する。メモリゲート６にはメモリゲート線ＭＧを介して消去状態と書込状態のそれぞれのしきい値電圧の間の正の電圧を印加する。絶縁膜７に蓄積される電荷量に応じてメモリゲート６下部の半導体基板領域１表面に選択的にチャネルが形成される。このビット線ＢＬおよびソース線ＳＬの間
にメモリセルを介して流れる電流量を検出することにより、メモリセルＭＣの記憶データの読出を行なう。
保持状態（スタンバイ状態）においては、データは、メモリゲート６下部の絶縁膜７に注入された電荷（エレクトロンまたはホール）として保持される。この絶縁膜（窒化膜７ｂ）中での電荷の移動は小さくまたは遅い。これにより、メモリゲート６に電圧が印加されていない状態では、絶縁膜７、すなわち窒化膜７ｂ中に電荷が保持される。
図３は、この不揮発性半導体記憶装置の全体の構成を概略的に示すブロック図である。図３において、この不揮発性半導体記憶装置は、複数のメモリセルＭＣが配置されるメモリマット１０と、このメモリマット１０のメモリセルＭＣを指定するアドレスを生成するアドレスバッファ１２と、アドレスバッファ１２からの内部アドレスに従ってメモリマット１０のアドレス指定されたメモリセルを選択するＸデコーダ１４およびＹデコーダ１６とを備える。
メモリマット１０は、複数のメモリブロックＭＢに分割され、各メモリブロックＭＢは複数のメモリセルＭＣを含む。メモリブロックＭＢに含まれるメモリセルＭＣは図１および図２に示す構成を有する。メモリブロックＭＢにおいては、各メモリセル行に対応して制御ゲート線ＣＧおよびメモリゲート線ＭＧが配置され、また、各メモリセル行に対応してソース線ＳＬが配置される。各メモリセル列に対応して、共通のビット線ＢＬが配置される。各メモリセル列に対応して、複数のメモリブロックＭＢに共通のグローバルビット線ＧＢＬが配置される。各信号線の選択状態の電圧レベルは、動作モードに応じて異なる。
アドレスバッファ１２は、この不揮発性半導体記憶装置へのアクセス時（消去、書込および読出時）、与えられたアドレスＡＤに従って内部アドレスを生成する。Ｘデコーダ１４は、このアドレスバッファ１２からの内部アドレス信号に従ってメモリマット１０のメモリセル行を選択状態へ駆動する。
この不揮発性半導体記憶装置は、さらに、メモリマット１０のメモリセル列（グローバルビット線ＧＢＬ）を選択するＹゲート１８を備える。このＹゲート１８は、Ｙデコーダ１６からの列選択信号に従ってメモリマット１０のアドレス指定された列に対応するグローバルビット線ＧＢＬを選択する。消去動作モード時においては、Ｙゲート１８は、非導通状態に維持される。
この不揮発性半導体記憶装置は、さらに、内部動作を制御する制御論理部２０と、書込動作時に内部書込データＤｍを生成するライトドライバ２２と、読出動作時にメモリセルデータ（ビット線電流）Ｑｍに従って内部読出データＱＩを生成するセンスアンプ２４と、外部との間でのデータの入出力を行なうＩ／Ｏバッファ２６とを備える。制御論理部２０は、たとえばシーケンスコントローラで構成され、外部からの動作モードを指定するコマンドＣＭＤに従って、指定された動作モードの実行に必要な内部動作制御を行なう。
ライトドライバ２２は、制御論理部２０からの内部書込データＷＤＩに従ってメモリセルＭＣに対する書込データＤｍを生成する。ライトドライバ２２からの書込データＤｍが、Ｙゲート１８を介して選択列のビット線ＢＬへ与えられる。このメモリセルＭＣへの書込データＤｍに従って、メモリセルＭＣを書込状態（プログラム状態）に設定する場合に、選択列のビット線ＢＬがたとえば接地電圧レベルに設定され、データ“０”が書込まれる。消去状態に維持されるメモリセルＭＣに対するビット線ＢＬは、選択メモリゲート線ＭＧと同程度の電圧レベルに設定される。
センスアンプ２４は、制御論理部２０からのセンス制御信号φＳに従ってＹゲート１８を介して選択されたメモリセル列（ビット線ＢＬ）を流れる電流（セルデータ）Ｑｍを検知し、検知結果に従って内部読出データＱＩを生成する。Ｉ／Ｏバッファ２６は、読出動作時は、センスアンプ２４からの内部読出データＱＩに従って外部読出データＤＱを生成し、書込動作時は、外部からの書込データＤＱに従って内部書込データＤＩを生成して制御論理部２０へ与える。
この不揮発性半導体記憶装置は、さらに、各動作モードに応じて必要とされる内部電圧を発生する内部電圧発生回路３０と、内部電圧発生回路３０の生成する内部電圧のレベルを検出する電圧レベル検知回路３２とを備える。
内部電圧発生回路３０は、ビット線ＢＬへ伝達されるビット線電圧Ｖｂｌ、選択ゲート線ＣＧへ与えられる選択ゲート電圧Ｖｃｇ、メモリゲート線ＭＧへ与えられるメモリゲート電圧Ｖｍｇ、およびソース線ＳＬへ与えられるソース線電圧Ｖｓｌを生成する。この内部電圧発生回路３０は、制御論理部２０からの制御信号ＣＴＬに従って、内部電圧を生成する。
電圧レベル検知回路３２は、各動作モードに応じて、内部電圧発生回路３０が生成する内部電圧レベルを、制御論理部２０からの電圧レベル指定信号ＬＶに従って調整する。すなわち、電圧レベル検知回路３２は、電圧レベル指定信号ＬＶに従って検知電圧レベルを設定し、内部電圧発生回路３０が生成する内部電圧の電圧レベルが、指定された電圧レベルにあるかを検知し、その検知結果に従って内部電圧発生回路３０の内部電圧発生動作を制御する。
図４は、メモリブロックＭＢの構成およびその周辺回路の構成を示す図である。メモリブロックＭＢは実際には多数のメモリセルＭＣを含むが、図４では図面の簡単化のため、２行４列の８個のメモリセルＭＣが示されている。
メモリセルＭＣは、図１および図２に示すように、選択トランジスタＳＴおよびメモリトランジスタＭＴの直列体で構成される。Ｘ方向に整列する４つのメモリセルＭＣの選択トランジスタＳＴに対して共通に選択ゲート線ＣＧが設けられ、また、Ｘ方向に整列する４つのメモリセルＭＣのメモリトランジスタＭＴに対して共通にメモリゲート線ＭＧが配設される。
Ｙ方向に整列する２つのメモリセルＭＣに対して共通にビット線ＢＬが設けられる。ビット線ＢＬは、対応の列のメモリセルＭＣの選択トランジスタＳＴにビット線コンタクトＢＣＴを介して接続される。また、各ビット線ＢＬは対応の列のグローバルビット線ＧＢＬに接続される。２行に配列される８個のメモリセルＭＣに共通にソース線ＳＬ設けられ。
各選択ゲート線ＣＧに対して選択ゲートドライブ回路ＣＧＤが設けられ、ソース線ＳＬに対してソース線ドライブ回路ＳＬＤが設けられ、各メモリゲート線ＭＧに対してメモリゲートドライブ回路ＭＧＤが設けられる。選択ゲートドライブ回路ＣＧＤは、対応の選択ゲート線ＣＧの電圧レベルを設定する。ソース線ドライブ回路ＳＬＤは、対応のソース線ＳＬの電圧レベルを設定する。メモリゲートドライブ回路ＭＧＤは、対応のメモリゲート線ＭＧの電圧レベルを設定する。選択ゲートドライブ回路ＣＧＤ、ソース線ドライブ回路ＳＬＤ、およびメモリゲートドライブ回路ＭＧＤは、図３に示すＸデコーダ１４に含まれる。
４本のビット線ＢＬに対してビット線周辺回路３４が設けられる。ビット線周辺回路３４は、ビット線ＢＬを介してデータの書換え、読出を行なう。ビット線周辺回路３４は、グローバルビット線ＢＬ、Ｙデコーダ１６、Ｙゲート１８、センスアンプ２４およびライトドライバ２２を含む。
以下、本願の特徴となるメモリゲート線ＭＧの駆動方法について説明する。図５は、図３に示したＸデコーダ１４のうちのメモリゲート線ＭＧの駆動に関連する部分の構成を示す回路ブロック図である。図５では、複数のメモリブロックＭＢのうちの２つのメモリブロックＭＢ０，ＭＢ１が代表的に示される。また、各メモリブロックＭＢの複数のメモリゲート線ＭＧのうちの４本のメモリゲート線ＭＧ０〜ＭＧ３が代表的に示される。
Ｘデコーダ１４は、ブロックデコーダ４０と、それぞれメモリブロックＭＢ０，ＭＢ１に対応して設けられた電圧制御線ＭＧＢＰ０，ＭＧＢＰ１と、それぞれメモリブロックＭＢ０，ＭＢ１に対応して設けられた電圧制御線ＭＧＢＮ０，ＭＧＢＮ１とを含む。電圧制御線ＭＧＢＰ０，ＭＧＢＰ１，ＭＧＢＮ０，ＭＧＢＮ１は、メモリゲート線ＭＧと同じ方向に延在している。ブロックデコーダ４０は、電圧制御線ＭＧＢＰ０，ＭＧＢＰ１，ＭＧＢＮ０，ＭＧＢＮ１の各々の電圧を設定する。
また、Ｘデコーダ１４は、ＭＧＰ／ＭＧＮデコーダ４２と、４本の電圧制御線ＭＧＰ０〜ＭＧＰ３と、４本の電圧制御線ＭＧＮ０〜ＭＧＮ３とを含む。電圧制御線ＭＧＰ０〜ＭＧＰ３は、それぞれメモリゲート線ＭＧ０〜ＭＧ３に対応して２つのメモリブロックＭＢ０，ＭＢ１に共通に設けられる。電圧制御線ＭＧＮ０〜ＭＧＮ３は、それぞれメモリゲート線ＭＧ０〜ＭＧ３に対応して２つのメモリブロックＭＢ０，ＭＢ１に共通に設けられる。電圧制御線ＭＧＰ０〜ＭＧＰ３，ＭＧＮ０〜ＭＧＮ３は、電圧制御線ＭＧＢＰ０，ＭＧＢＰ１，ＭＧＢＮ０，ＭＧＢＮ１と交差している。ＭＧＰ／ＭＧＮデコーダ４２は、電圧制御線ＭＧＰ０〜ＭＧＰ３，ＭＧＮ０〜ＭＧＮ３の各々の電圧を設定する。
また、Ｘデコーダ１４は、メモリブロックＭＢ０のメモリゲート線ＭＧ０〜ＭＧ３にそれぞれ対応するメモリゲートドライブ回路ＭＧＤ０〜ＭＧＤ４と、メモリブロックＭＢ１のメモリゲート線ＭＧ０〜ＭＧ３にそれぞれ対応するメモリゲートドライブ回路ＭＧＤ０〜ＭＧＤ４とを含む。各メモリゲートドライブ回路ＭＧＤは、ＰチャネルＭＯＳトランジスタ４４およびＮチャネルＭＯＳトランジスタ４６を含む。
ＰチャネルＭＯＳトランジスタ４４のソースは、対応の電圧制御線ＭＧＢＰに接続され、そのドレインは対応のメモリゲート線ＭＧに接続され、そのゲートは対応の電圧制御線ＭＧＰに接続される。ＮチャネルＭＯＳトランジスタ４６のソースは、対応の電圧制御線ＭＧＢＮに接続され、そのドレインは対応のメモリゲート線ＭＧに接続され、そのゲートは対応の電圧制御線ＭＧＮに接続される。
次に、書込モード時におけるデコーダ４０，４２の動作について説明する。ここでは、メモリブロックＭＢ０のメモリゲート線ＭＧ０が選択されたものとする。ブロックデコーダ４０は、選択されたメモリブロックＭＢ０に対応する電圧制御線ＭＧＢＰ０に正極性の書込電圧（たとえば１０Ｖ）を印加するとともに、そのメモリブロックＭＢ０に対応する電圧制御線ＭＧＢＮ０に基準電圧（たとえば０Ｖ）を印加する。また、ブロックデコーダ４０は、選択されていないメモリブロックＭＢ１に対応する電圧制御線ＭＧＢＰ１に書込電圧と基準電圧の間の制御電圧（３Ｖと７Ｖの間の電圧、たとえば４Ｖ）を印加するとともに、そのメモリブロックＭＢ１に対応する電圧制御線ＭＧＢＮ１に基準電圧（たとえば０Ｖ）を印加する。
ＭＧＰ／ＭＧＮデコーダ４２は、選択されたメモリゲート線ＭＧ０に対応する電圧制御線ＭＧＰ０に制御電圧（この場合、４Ｖ）を印加するとともに、そのメモリゲート線ＭＧ０に対応する電圧制御線ＭＧＮ０に基準電圧（この場合、０Ｖ）を印加する。また、ＭＧＰ／ＭＧＮデコーダ４２は、選択されていないメモリゲート線ＭＧ１〜ＭＧ３に対応する電圧制御線ＭＧＰ１〜ＭＧＰ３の各々に書込電圧（この場合、１０Ｖ）を印加するとともに、それらのメモリゲート線ＭＧ１〜ＭＧ３に対応する電圧制御線ＭＧＮ１〜ＭＧＰＮの各々に制御電圧（この場合、４Ｖ）を印加する。
選択されたメモリブロックＭＢ０の選択されたメモリゲート線ＭＧ０に対応するメモリゲートドライブ回路ＭＧＤ０では、ＰチャネルＭＯＳトランジスタ４４が導通するとともにＮチャネルＭＯＳトランジスタ４６が非導通になり、メモリゲート線ＭＧ０に書込電圧（この場合、１０Ｖ）が印加される。これにより、そのメモリゲート線ＭＧ０に対応する複数のメモリセルＭＣのうちの選択された列のメモリセルＭＣにデータの書込が行なわれる。
また、選択されたメモリブロックＭＢ０の選択されていないメモリゲート線ＭＧ１〜ＭＧ３に対応するメモリゲートドライブ回路ＭＧＤ１〜ＭＧＤ３では、ＰチャネルＭＯＳトランジスタ４４が非導通になるとともにＮチャネルＭＯＳトランジスタ４６が導通し、メモリゲート線ＭＧ１〜ＭＧ３の各々に基準電圧（この場合、０Ｖ）が印加される。これにより、それらのメモリゲート線ＭＧ１〜ＭＧ３に対応する各メモリセルＭＣではデータの書換えは行なわれない。
また、選択されていないメモリブロックＭＢ１の選択されていないメモリゲート線ＭＧ１〜ＭＧ３に対応するメモリゲートドライブ回路ＭＧＤ１〜ＭＧＤ３では、ＰチャネルＭＯＳトランジスタ４４が非導通になるとともにＮチャネルＭＯＳトランジスタ４６が導通し、メモリゲート線ＭＧ１〜ＭＧ３の各々に基準電圧（この場合、０Ｖ）が印加される。これにより、それらのメモリゲート線ＭＧ１〜ＭＧ３に対応する各メモリセルＭＣではデータの書換えは行なわれない。
また、選択されていないメモリブロックＭＢ１の選択されたメモリゲート線ＭＧ０に対応するメモリゲートドライブ回路ＭＧＤ０では、ＰチャネルＭＯＳトランジスタ４４およびＮチャネルＭＯＳトランジスタ４６がともに非導通になり、メモリゲート線ＭＧ０がフローティング状態にされる。スタンバイ状態では、各メモリゲート線ＭＧは基準電圧（この場合、０Ｖ）に維持されているので、ＰチャネルＭＯＳトランジスタ４４およびＮチャネルＭＯＳトランジスタ４６がともに非導通になっても、メモリゲート線ＭＧ０はほぼ基準電圧（この場合、０Ｖ）に維持される。これにより、そのメモリゲート線ＭＧ０に対応する各メモリセルＭＣではデータの書換えは行なわれない。
また、図６は、消去モード時におけるデコーダ４０，４２の動作を示す回路ブロック図である。ここでは、メモリブロックＭＢ０のメモリゲート線ＭＧ０が選択されたものとする。ブロックデコーダ４０は、選択されたメモリブロックＭＢ０に対応する電圧制御線ＭＧＢＮ０に負極性の消去電圧（たとえば−１０Ｖ）を印加するとともに、そのメモリブロックＭＢ０に対応する電圧制御線ＭＧＢＰ０に基準電圧（たとえば０Ｖ）を印加する。また、ブロックデコーダ４０は、選択されていないメモリブロックＭＢ１に対応する電圧制御線ＭＧＢＮ１に基準電圧と消去電圧の間の制御電圧（−３Ｖと−７Ｖの間の電圧、たとえば−４Ｖ）を印加するとともに、そのメモリブロックＭＢ１に対応する電圧制御線ＭＧＢＰ１に基準電圧（たとえば０Ｖ）を印加する。
ＭＧＰ／ＭＧＮデコーダ４２は、選択されたメモリゲート線ＭＧ０に対応する電圧制御線ＭＧＰ０に上記基準電圧（この場合、０Ｖ）を印加するとともに、そのメモリゲート線ＭＧ０に対応する電圧制御線ＭＧＮ０に上記制御電圧（この場合、−４Ｖ）を印加する。また、ＭＧＰ／ＭＧＮデコーダ４２は、選択されていないメモリゲート線ＭＧ１〜ＭＧ３に対応する電圧制御線ＭＧＰ１〜ＭＧＰ３の各々に上記制御電圧（この場合、−４Ｖ）を印加するとともに、それらのメモリゲート線ＭＧ１〜ＭＧ３に対応する電圧制御線ＭＧＮ１〜ＭＧＮ３の各々に上記消去電圧（この場合、−１０Ｖ）を印加する。
選択されたメモリブロックＭＢ０の選択されたメモリゲート線ＭＧ０に対応するメモリゲートドライブ回路ＭＧＤ０では、ＰチャネルＭＯＳトランジスタ４４が非導通になるとともにＮチャネルＭＯＳトランジスタ４６が導通し、メモリゲート線ＭＧ０に消去電圧（この場合、−１０Ｖ）が印加される。これにより、そのメモリゲート線ＭＧ０に対応する複数のメモリセルＭＣのうちの選択された列のメモリセルＭＣのデータの消去が行なわれる。
また、選択されたメモリブロックＭＢ０の選択されていないメモリゲート線ＭＧ１〜ＭＧ３に対応するメモリゲートドライブ回路ＭＧＤ１〜ＭＧＤ３では、ＰチャネルＭＯＳトランジスタ４４が導通するとともにＮチャネルＭＯＳトランジスタ４６が非導通になり、メモリゲート線ＭＧ１〜ＭＧ３の各々に基準電圧（この場合、０Ｖ）が印加される。これにより、それらのメモリゲート線ＭＧ１〜ＭＧ３に対応する各メモリセルＭＣではデータの書換えは行なわれない。
また、選択されていないメモリブロックＭＢ１の選択されていないメモリゲート線ＭＧ１〜ＭＧ３に対応するメモリゲートドライブ回路ＭＧＤ１〜ＭＧＤ３では、ＰチャネルＭＯＳトランジスタ４４が導通するとともにＮチャネルＭＯＳトランジスタ４６が非導通になり、メモリゲート線ＭＧ１〜ＭＧ３の各々に基準電圧（この場合、０Ｖ）が印加される。これにより、それらのメモリゲート線ＭＧ１〜ＭＧ３に対応する各メモリセルＭＣではデータの書換えは行なわれない。
また、選択されていないメモリブロックＭＢ１の選択されたメモリゲート線ＭＧ０に対応するメモリゲートドライブ回路ＭＧＤ０では、ＰチャネルＭＯＳトランジスタ４４およびＮチャネルＭＯＳトランジスタ４６がともに非導通になり、メモリゲート線ＭＧ０がフローティング状態にされる。スタンバイ状態では、各メモリゲート線ＭＧは基準電圧（この場合、０Ｖ）に維持されているので、ＰチャネルＭＯＳトランジスタ４４およびＮチャネルＭＯＳトランジスタ４６がともに非導通になっても、メモリゲート線ＭＧ０はほぼ基準電圧（この場合、０Ｖ）に維持される。これにより、そのメモリゲート線ＭＧ０に対応する各メモリセルＭＣではデータの書換えは行なわれない。
図７（ａ）〜（ｄ）は、図５に示したブロックデコーダ４０の構成を示す回路ブロック図である。図７（ａ）〜（ｄ）において、ブロックデコーダ４０は、レベルシフタ５０ａ〜５０ｄ、ＰチャネルＭＯＳトランジスタ５１ａ〜５１ｄ、ＮチャネルＭＯＳトランジスタ５２ａ〜５２ｄ、および電源ノードＮ１ａ〜Ｎ１ｄ，Ｎ２ａ〜Ｎ２ｄを含む。
レベルシフタ５０ａは、電源ノードＮ１ａ，Ｎ２ａから与えられる電圧ＶＭＧＢＰＰ，ＶＭＧＢＰＮによって駆動され、ブロック選択ＰＭＯＳ側信号ＭＧＢＳＥＬＰ０の反転信号を出力する。ＰチャネルＭＯＳトランジスタ５１ａのソースは電源ノードＮ１ａに接続され、そのドレインは電圧制御線ＭＧＢＰ０に接続され、そのゲートはレベルシフタ５０ａの出力信号を受ける。ＮチャネルＭＯＳトランジスタ５２ａのドレインは電圧制御線ＭＧＢＰ０に接続され、そのソースは電源ノードＮ２ａに接続され、そのゲートはレベルシフタ５０ａの出力信号を受ける。トランジスタ５１ａ，５２ａは、インバータを構成する。このインバータは、電源ノードＮ１ａ，Ｎ２ａからの電圧ＶＭＧＢＰＰ，ＶＭＧＢＰＮによって駆動され、レベルシフタ５０ａの出力信号を反転させて電圧制御線ＭＧＢＰ０に与える。
レベルシフタ５０ｂは、電源ノードＮ１ｂ，Ｎ２ｂから与えられる電圧ＶＭＧＢＮＰ，ＶＭＧＢＮＮによって駆動され、ブロック選択ＮＭＯＳ側信号ＭＧＢＳＥＬＮ０の反転信号を出力する。ＰチャネルＭＯＳトランジスタ５１ｂのソースは電源ノードＮ１ｂに接続され、そのドレインは電圧制御線ＭＧＢＮ０に接続され、そのゲートはレベルシフタ５０ｂの出力信号を受ける。ＮチャネルＭＯＳトランジスタ５２ｂのドレインは電圧制御線ＭＧＢＮ０に接続され、そのソースは電源ノードＮ２ｂに接続され、そのゲートはレベルシフタ５０ｂの出力信号を受ける。トランジスタ５１ｂ，５２ｂは、インバータを構成する。このインバータは、電源ノードＮ１ｂ，Ｎ２ｂからの電圧ＶＭＧＢＮＰ，ＶＭＧＢＮＮによって駆動され、レベルシフタ５０ｂの出力信号を反転させて電圧制御線ＭＧＢＮ０に与える。
レベルシフタ５０ｃは、電源ノードＮ１ｃ，Ｎ２ｃから与えられる電圧ＶＭＧＢＰＰ，ＶＭＧＢＰＮによって駆動され、ブロック選択ＰＭＯＳ側信号ＭＧＢＳＥＬＰ１の反転信号を出力する。ＰチャネルＭＯＳトランジスタ５１ｃのソースは電源ノードＮ１ｃに接続され、そのドレインは電圧制御線ＭＧＢＰ１に接続され、そのゲートはレベルシフタ５０ｃの出力信号を受ける。ＮチャネルＭＯＳトランジスタ５２ｃのドレインは電圧制御線ＭＧＢＰ１に接続され、そのソースは電源ノードＮ２ｃに接続され、そのゲートはレベルシフタ５０ｃの出力信号を受ける。トランジスタ５１ｃ，５２ｃは、インバータを構成する。このインバータは、電源ノードＮ１ｃ，Ｎ２ｃからの電圧ＶＭＧＢＰＰ，ＶＭＧＢＰＮによって駆動され、レベルシフタ５０ｃの出力信号を反転させて電圧制御線ＭＧＢＰ１に与える。
レベルシフタ５０ｄは、電源ノードＮ１ｄ，Ｎ２ｄから与えられる電圧ＶＭＧＢＮＰ，ＶＭＧＢＮＮによって駆動され、ブロック選択ＮＭＯＳ側信号ＭＧＢＳＥＬＮ１の反転信号を出力する。ＰチャネルＭＯＳトランジスタ５１ｄのソースは電源ノードＮ１ｄに接続され、そのドレインは電圧制御線ＭＧＢＮ１に接続され、そのゲートはレベルシフタ５０ｄの出力信号を受ける。ＮチャネルＭＯＳトランジスタ５２ｄのドレインは電圧制御線ＭＧＢＮ１に接続され、そのソースは電源ノードＮ２ｄに接続され、そのゲートはレベルシフタ５０ｄの出力信号を受ける。トランジスタ５１ｄ，５２ｄは、インバータを構成する。このインバータは、電源ノードＮ１ｄ，Ｎ２ｄからの電圧ＶＭＧＢＮＰ，ＶＭＧＢＮＮによって駆動され、レベルシフタ５０ｄの出力信号を反転させて電圧制御線ＭＧＢＮ１に与える。
書込動作時では、電源ノードＮ１ａ，Ｎ１ｃの電圧ＶＭＧＢＰＰは１０Ｖに設定され、電源ノードＮ２ａ，Ｎ２ｃの電圧ＶＭＧＢＰＮは４Ｖに設定され、電源ノードＮ１ｂ，Ｎ１ｄの電圧ＶＭＧＢＮＰは電源電圧ＶＤＤ（たとえば、１．５Ｖ）に設定され、電源ノードＮ２ｂ，Ｎ２ｄの電圧ＶＭＧＢＮＮは０Ｖに設定される。
また、選択されたメモリブロック（この場合、ＭＢ０）に対応するブロック選択ＰＭＯＳ側信号ＭＧＢＳＥＬＰ０が「Ｈ」レベル（電源電圧ＶＤＤ）にされ、選択されていないメモリブロック（この場合、ＭＢ１）に対応するブロック選択ＰＭＯＳ側信号ＭＧＢＳＥＬＰ１が「Ｌ」レベル（０Ｖ）にされ、ブロック選択ＮＭＯＳ側信号ＭＧＢＳＥＬＮ０，ＭＧＢＳＥＬＮ１が「Ｌ」レベル（０Ｖ）にされる。これにより、レベルシフタ５０ａ〜５０ｄからそれぞれ４Ｖ、電源電圧ＶＤＤ、１０Ｖ、電源電圧ＶＤＤが出力され、図５でも示したように、電圧制御線ＭＧＢＰ０，ＭＧＢＮ０，ＭＧＢＰ１，ＭＧＢＮ１はそれぞれ１０Ｖ，０Ｖ，４Ｖ，０Ｖとなる。
消去動作時では、図８（ａ）〜（ｄ）に示すように、電源ノードＮ１ａ，Ｎ１ｃの電圧ＶＭＧＢＰＰは電源電圧ＶＤＤに設定され、電源ノードＮ２ａ，Ｎ２ｃの電圧ＶＭＧＢＰＮは０Ｖに設定され、電源ノードＮ１ｂ，Ｎ１ｄの電圧ＶＭＧＢＮＰは制御電圧（この場合、−４Ｖ）に設定され、電源ノードＮ２ｂ，Ｎ２ｄの電圧ＶＭＧＢＮＮは消去電圧（この場合、−１０Ｖ）に設定される。
また、選択されたメモリブロック（この場合、ＭＢ０）に対応するブロック選択ＮＭＯＳ側信号ＭＧＢＳＥＬＮ０が「Ｌ」レベル（０Ｖ）にされ、選択されていないメモリブロック（この場合、ＭＢ１）に対応するブロック選択ＮＭＯＳ側信号ＭＧＢＳＥＬＮ１が「Ｈ」レベル（電源電圧ＶＤＤ）にされ、ブロック選択ＰＭＯＳ側信号ＭＧＢＳＥＬＰ０，ＭＧＢＳＥＬＰ１が「Ｌ」レベル（０Ｖ）にされる。これにより、レベルシフタ５０ａ〜５０ｄからそれぞれ電源電圧ＶＤＤ、−１０Ｖ、電源電圧ＶＤＤ、−１０Ｖが出力され、図６でも示したように、電圧制御線ＭＧＢＰ０，ＭＧＢＮ０，ＭＧＢＰ１，ＭＧＢＮ１はそれぞれ０Ｖ，−１０Ｖ，０Ｖ，−４Ｖとなる。
図９（ａ）〜（ｄ）は、図５に示したＭＧＰ／ＭＧＮデコーダ４２のうちの電圧制御線ＭＧＰ０〜ＭＧＰ３に関連する部分の構成を示す回路ブロック図である。図９（ａ）〜（ｄ）において、ＭＧＰ／ＭＧＮデコーダ４２は、レベルシフタ５５ａ〜５５ｄ、ＰチャネルＭＯＳトランジスタ５６ａ〜５６ｄ、ＮチャネルＭＯＳトランジスタ５７ａ〜５７ｄ、および電源ノードＮ３ａ〜Ｎ３ｄ，Ｎ４ａ〜Ｎ４ｄを含む。
レベルシフタ５５ａは、電源ノードＮ３ａ，Ｎ４ａから与えられる電圧ＶＭＧＰＰ，ＶＭＧＰＮによって駆動され、ＭＧＰ選択信号ＭＧＰＳＥＬ０の反転信号を出力する。ＰチャネルＭＯＳトランジスタ５６ａのソースは電源ノードＮ３ａに接続され、そのドレインは電圧制御線ＭＧＰ０に接続され、そのゲートはレベルシフタ５５ａの出力信号を受ける。ＮチャネルＭＯＳトランジスタ５７ａのドレインは電圧制御線ＭＧＰ０に接続され、そのソースは電源ノードＮ４ａに接続され、そのゲートはレベルシフタ５５ａの出力信号を受ける。トランジスタ５６ａ，５７ａは、インバータを構成する。このインバータは、電源ノードＮ３ａ，Ｎ４ａからの電圧ＶＭＧＰＰ，ＶＭＧＰＮによって駆動され、レベルシフタ５５ａの出力信号を反転させて電圧制御線ＭＧＰ０に与える。
レベルシフタ５５ｂは、電源ノードＮ３ｂ，Ｎ４ｂから与えられる電圧ＶＭＧＰＰ，ＶＭＧＰＮによって駆動され、ＭＧＰ選択信号ＭＧＰＳＥＬ１の反転信号を出力する。ＰチャネルＭＯＳトランジスタ５６ｂのソースは電源ノードＮ３ｂに接続され、そのドレインは電圧制御線ＭＧＰ１に接続され、そのゲートはレベルシフタ５５ｂの出力信号を受ける。ＮチャネルＭＯＳトランジスタ５７ｂのドレインは電圧制御線ＭＧＰ１に接続され、そのソースは電源ノードＮ４ｂに接続され、そのゲートはレベルシフタ５５ｂの出力信号を受ける。トランジスタ５６ｂ，５７ｂは、インバータを構成する。このインバータは、電源ノードＮ３ｂ，Ｎ４ｂからの電圧ＶＭＧＰＰ，ＶＭＧＰＮによって駆動され、レベルシフタ５５ｂの出力信号を反転させて電圧制御線ＭＧＰ１に与える。
レベルシフタ５５ｃは、電源ノードＮ３ｃ，Ｎ４ｃから与えられる電圧ＶＭＧＰＰ，ＶＭＧＰＮによって駆動され、ＭＧＰ選択信号ＭＧＰＳＥＬ２の反転信号を出力する。ＰチャネルＭＯＳトランジスタ５６ｃのソースは電源ノードＮ３ｃに接続され、そのドレインは電圧制御線ＭＧＰ２に接続され、そのゲートはレベルシフタ５５ｃの出力信号を受ける。ＮチャネルＭＯＳトランジスタ５７ｃのドレインは電圧制御線ＭＧＰ２に接続され、そのソースは電源ノードＮ４ｃに接続され、そのゲートはレベルシフタ５５ｃの出力信号を受ける。トランジスタ５６ｃ，５７ｃは、インバータを構成する。このインバータは、電源ノードＮ３ｃ，Ｎ４ｃからの電圧ＶＭＧＰＰ，ＶＭＧＰＮによって駆動され、レベルシフタ５５ｃの出力信号を反転させて電圧制御線ＭＧＰ２に与える。
レベルシフタ５５ｄは、電源ノードＮ３ｄ，Ｎ４ｄから与えられる電圧ＶＭＧＰＰ，ＶＭＧＰＮによって駆動され、ＭＧＰ選択信号ＭＧＰＳＥＬ３の反転信号を出力する。ＰチャネルＭＯＳトランジスタ５６ｄのソースは電源ノードＮ３ｄに接続され、そのドレインは電圧制御線ＭＧＰ３に接続され、そのゲートはレベルシフタ５５ｄの出力信号を受ける。ＮチャネルＭＯＳトランジスタ５７ｄのドレインは電圧制御線ＭＧＰ３に接続され、そのソースは電源ノードＮ４ｄに接続され、そのゲートはレベルシフタ５５ｄの出力信号を受ける。トランジスタ５６ｄ，５７ｄは、インバータを構成する。このインバータは、電源ノードＮ３ｄ，Ｎ４ｄからの電圧ＶＭＧＰＰ，ＶＭＧＰＮによって駆動され、レベルシフタ５５ｄの出力信号を反転させて電圧制御線ＭＧＰ３に与える。
書込動作時では、電源ノードＮ３ａ〜Ｎ３ｄの電圧ＶＭＧＰＰは１０Ｖに設定され、電源ノードＮ４ａ〜Ｎ４ｄの電圧ＶＭＧＰＮは４Ｖに設定される。また、選択されたメモリゲート線（この場合、ＭＧ０）に対応するＭＧＰ選択信号ＭＧＢＳＥＬ０が「Ｌ」レベル（０Ｖ）にされ、選択されていないメモリゲート線（この場合、ＭＧ１〜ＭＧ３）に対応するＭＧＰ選択信号ＭＧＰＳＥＬ１〜ＭＧＰＳＥＬ３が「Ｈ」レベル（電源電圧ＶＤＤ）にされる。これにより、レベルシフタ５５ａ〜５５ｄからそれぞれ１０Ｖ，４Ｖ，４Ｖ，４Ｖが出力され、図５でも示したように、電圧制御線ＭＧＰ０〜ＭＧＰ３はそれぞれ４Ｖ，１０Ｖ，１０Ｖ，１０Ｖとなる。
消去動作時では、図１０（ａ）〜（ｄ）に示すように、電源ノードＮ３ａ〜Ｎ３ｄの電圧ＶＭＧＰＰは０Ｖに設定され、電源ノードＮ４ａ〜Ｎ４ｄの電圧ＶＭＧＰＮは−４Ｖに設定される。また、選択されたメモリゲート線（この場合、ＭＧ０）に対応するＭＧＰ選択信号ＭＧＢＳＥＬ０が「Ｈ」レベル（電源電圧ＶＤＤ）にされ、選択されていないメモリゲート線（この場合、ＭＧ１〜ＭＧ３）に対応するＭＧＰ選択信号ＭＧＰＳＥＬ１〜ＭＧＰＳＥＬ３が「Ｌ」レベル（０Ｖ）にされる。これにより、レベルシフタ５５ａ〜５５ｄからそれぞれ−４Ｖ，０Ｖ，０Ｖ，０Ｖが出力され、図６でも示したように、電圧制御線ＭＧＰ０〜ＭＧＰ３はそれぞれ０Ｖ，−４Ｖ，−４Ｖ，−４Ｖとなる。
図１１（ａ）〜（ｄ）は、図５に示したＭＧＰ／ＭＧＮデコーダ４２のうちの電圧制御線ＭＧＮ０〜ＭＧＮ３に関連する部分の構成を示す回路ブロック図である。図１１（ａ）〜（ｄ）において、ＭＧＰ／ＭＧＮデコーダ４２は、レベルシフタ６０ａ〜６０ｄ、ＰチャネルＭＯＳトランジスタ６１ａ〜６１ｄ、ＮチャネルＭＯＳトランジスタ６２ａ〜６２ｄ、および電源ノードＮ５ａ〜Ｎ５ｄ，Ｎ６ａ〜Ｎ６ｄを含む。
レベルシフタ６０ａは、電源ノードＮ５ａ，Ｎ６ａから与えられる電圧ＶＭＧＮＰ，ＶＭＧＮＮによって駆動され、ＭＧＮ選択信号ＭＧＮＳＥＬ０の反転信号を出力する。ＰチャネルＭＯＳトランジスタ６１ａのソースは電源ノードＮ５ａに接続され、そのドレインは電圧制御線ＭＧＮ０に接続され、そのゲートはレベルシフタ６０ａの出力信号を受ける。ＮチャネルＭＯＳトランジスタ６２ａのドレインは電圧制御線ＭＧＮ０に接続され、そのソースは電源ノードＮ６ａに接続され、そのゲートはレベルシフタ６０ａの出力信号を受ける。トランジスタ６１ａ，６２ａは、インバータを構成する。このインバータは、電源ノードＮ５ａ，Ｎ６ａからの電圧ＶＭＧＮＰ，ＶＭＧＮＮによって駆動され、レベルシフタ６０ａの出力信号を反転させて電圧制御線ＭＧＮ０に与える。
レベルシフタ６０ｂは、電源ノードＮ５ｂ，Ｎ６ｂから与えられる電圧ＶＭＧＮＰ，ＶＭＧＮＮによって駆動され、ＭＧＮ選択信号ＭＧＮＳＥＬ１の反転信号を出力する。ＰチャネルＭＯＳトランジスタ６１ｂのソースは電源ノードＮ５ｂに接続され、そのドレインは電圧制御線ＭＧＮ１に接続され、そのゲートはレベルシフタ６０ｂの出力信号を受ける。ＮチャネルＭＯＳトランジスタ６２ｂのドレインは電圧制御線ＭＧＮ１に接続され、そのソースは電源ノードＮ６ｂに接続され、そのゲートはレベルシフタ６０ｂの出力信号を受ける。トランジスタ６１ｂ，６２ｂは、インバータを構成する。このインバータは、電源ノードＮ５ｂ，Ｎ６ｂからの電圧ＶＭＧＮＰ，ＶＭＧＮＮによって駆動され、レベルシフタ６０ｂの出力信号を反転させて電圧制御線ＭＧＮ１に与える。
レベルシフタ６０ｃは、電源ノードＮ５ｃ，Ｎ６ｃから与えられる電圧ＶＭＧＮＰ，ＶＭＧＮＮによって駆動され、ＭＧＮ選択信号ＭＧＮＳＥＬ２の反転信号を出力する。ＰチャネルＭＯＳトランジスタ６１ｃのソースは電源ノードＮ５ｃに接続され、そのドレインは電圧制御線ＭＧＮ２に接続され、そのゲートはレベルシフタ６０ｃの出力信号を受ける。ＮチャネルＭＯＳトランジスタ６２ｃのドレインは電圧制御線ＭＧＮ２に接続され、そのソースは電源ノードＮ６ｃに接続され、そのゲートはレベルシフタ６０ｃの出力信号を受ける。トランジスタ６１ｃ，６２ｃは、インバータを構成する。このインバータは、電源ノードＮ５ｃ，Ｎ６ｃからの電圧ＶＭＧＮＰ，ＶＭＧＮＮによって駆動され、レベルシフタ６０ｃの出力信号を反転させて電圧制御線ＭＧＮ２に与える。
レベルシフタ６０ｄは、電源ノードＮ５ｄ，Ｎ６ｄから与えられる電圧ＶＭＧＮＰ，ＶＭＧＮＮによって駆動され、ＭＧＮ選択信号ＭＧＮＳＥＬ３の反転信号を出力する。ＰチャネルＭＯＳトランジスタ６１ｄのソースは電源ノードＮ５ｄに接続され、そのドレインは電圧制御線ＭＧＮ３に接続され、そのゲートはレベルシフタ６０ｄの出力信号を受ける。ＮチャネルＭＯＳトランジスタ６２ｄのドレインは電圧制御線ＭＧＮ３に接続され、そのソースは電源ノードＮ６ｄに接続され、そのゲートはレベルシフタ６０ｄの出力信号を受ける。トランジスタ６１ｄ，６２ｄは、インバータを構成する。このインバータは、電源ノードＮ５ｄ，Ｎ６ｄからの電圧ＶＭＧＮＰ，ＶＭＧＮＮによって駆動され、レベルシフタ６０ｄの出力信号を反転させて電圧制御線ＭＧＮ３に与える。
書込動作時では、電源ノードＮ５ａ〜Ｎ５ｄの電圧ＶＭＧＮＰは４Ｖに設定され、電源ノードＮ６ａ〜Ｎ６ｄの電圧ＶＭＧＮＮは０Ｖに設定される。また、選択されたメモリゲート線（この場合、ＭＧ０）に対応するＭＧＮ選択信号ＭＧＮＳＥＬ０が「Ｌ」レベル（０Ｖ）にされ、選択されていないメモリゲート線（この場合、ＭＧ１〜ＭＧ３）に対応するＭＧＮ選択信号ＭＧＮＳＥＬ１〜ＭＧＮＳＥＬ３が「Ｈ」レベル（電源電圧ＶＤＤ）にされる。これにより、レベルシフタ６０ａ〜６０ｄからそれぞれ４Ｖ，０Ｖ，０Ｖ，０Ｖが出力され、図５でも示したように、電圧制御線ＭＧＮ０〜ＭＧＮ３はそれぞれ０Ｖ，４Ｖ，４Ｖ，４Ｖとなる。
消去動作時では、図１２（ａ）〜（ｄ）に示すように、電源ノードＮ５ａ〜Ｎ５ｄの電圧ＶＭＧＮＰは−４Ｖに設定され、電源ノードＮ６ａ〜Ｎ６ｄの電圧ＶＭＧＮＮは−１０Ｖに設定される。また、選択されたメモリゲート線（この場合、ＭＧ０）に対応するＭＧＮ選択信号ＭＧＮＳＥＬ０が「Ｈ」レベル（電源電圧ＶＤＤ）にされ、選択されていないメモリゲート線（この場合、ＭＧ１〜ＭＧ３）に対応するＭＧＮ選択信号ＭＧＮＳＥＬ１〜ＭＧＮＳＥＬ３が「Ｌ」レベル（０Ｖ）にされる。これにより、レベルシフタ６０ａ〜６０ｄからそれぞれ−１０Ｖ，−４Ｖ，−４Ｖ，−４Ｖが出力され、図６でも示したように、電圧制御線ＭＧＮ０〜ＭＧＮ３はそれぞれ−４Ｖ，−１０Ｖ，−１０Ｖ，−１０Ｖとなる。
以上のように、この実施の形態では、書込動作時は、選択されたメモリゲート線ＭＧ０に対応するＰチャネルＭＯＳトランジスタ４４のゲートに正極性の書込電圧（１０Ｖ）と基準電圧（０Ｖ）の間の制御電圧（４Ｖ）を印加してトランジスタ４４を導通させ、選択されていないメモリゲート線ＭＧ１〜ＭＧ３の各々に対応するＮチャネルＭＯＳトランジスタ４６のゲートに制御電圧（４Ｖ）を印加してトランジスタ４６を導通させる。
また、消去動作時は、選択されたメモリゲート線ＭＧ０に対応するＮチャネルＭＯＳトランジスタ４６のゲートに基準電圧（０Ｖ）と負極性の消去電圧（−１０Ｖ）の間の制御電圧（−４Ｖ）を印加してトランジスタ４６を導通させ、選択されていないメモリゲート線ＭＧ１〜ＭＧ３の各々に対応するＰチャネルＭＯＳトランジスタ４４のゲートに制御電圧（−４Ｖ）を印加してトランジスタ４４を導通させる。したがって、従来よりも低いゲート−ソース間電圧でトランジスタ４４，４６を導通させるので、回路のレイアウト面積を大きくすることなく、トランジスタ４４，４６の劣化を抑制することができる。また、デコーダ４０，４２内のトランジスタの劣化も同様に抑制することができる。以下、比較例を用いて、本願発明の効果についてより詳細に説明する。
[比較例]
図１３は、比較例となる不揮発性半導体装置のＸデコーダのうちのメモリゲート線ＭＧの駆動に関連する部分の構成を示す回路ブロック図であって、図５と対比される図である。図１３では、複数のメモリブロックＭＢのうちの２つのメモリブロックＭＢ０，ＭＢ１が代表的に示される。また、各メモリブロックＭＢの複数のメモリゲート線ＭＧのうちの４本のメモリゲート線ＭＧ０〜ＭＧ３が代表的に示される。
Ｘデコーダは、ブロックデコーダ７０と、それぞれメモリブロックＭＢ０，ＭＢ１に対応して設けられた電圧制御線ＭＧＢＰ０，ＭＧＢＰ１と、それぞれメモリブロックＭＢ０，ＭＢ１に対応して設けられた電圧制御線ＭＧＢＮ０，ＭＧＢＮ１とを含む。電圧制御線ＭＧＢＰ０，ＭＧＢＰ１，ＭＧＢＮ０，ＭＧＢＮ１は、メモリゲート線ＭＧと同じ方向に延在している。ブロックデコーダ７０は、電圧制御線ＭＧＢＰ０，ＭＧＢＰ１，ＭＧＢＮ０，ＭＧＢＮ１の各々の電圧を設定する。
また、Ｘデコーダは、ＭＧＧデコーダ７２と、４本の電圧制御線ＭＧＧ０〜ＭＧＧ３を含む。電圧制御線ＭＧＧ０〜ＭＧＧ３は、それぞれメモリゲート線ＭＧ０〜ＭＧ３に対応して２つのメモリブロックＭＢ０，ＭＢ１に共通に設けられる。電圧制御線ＭＧＧ０〜ＭＧＧ３は、電圧制御線ＭＧＢＰ０，ＭＧＢＰ１，ＭＧＢＮ０，ＭＧＢＮ１と交差している。ＭＧＧデコーダ７２は、電圧制御線ＭＧＧ０〜ＭＧＧ３の各々の電圧を設定する。
また、Ｘデコーダは、メモリブロックＭＢ０のメモリゲート線ＭＧ０〜ＭＧ３にそれぞれ対応するメモリゲートドライブ回路ＭＧＤ０〜ＭＧＤ４と、メモリブロックＭＢ１のメモリゲート線ＭＧ０〜ＭＧ３にそれぞれ対応するメモリゲートドライブ回路ＭＧＤ０〜ＭＧＤ４とを含む。各メモリゲートドライブ回路ＭＧＤは、ＰチャネルＭＯＳトランジスタ７４およびＮチャネルＭＯＳトランジスタ７６を含む。
ＰチャネルＭＯＳトランジスタ７４のソースは、対応の電圧制御線ＭＧＢＰに接続され、そのドレインは対応のメモリゲート線ＭＧに接続され、そのゲートは対応の電圧制御線ＭＧＧに接続される。ＮチャネルＭＯＳトランジスタ７６のソースは、対応の電圧制御線ＭＧＢＮに接続され、そのドレインは対応のメモリゲート線ＭＧに接続され、そのゲートは対応の電圧制御線ＭＧＧに接続される。
次に、書込モード時におけるデコーダ７０，７２の動作について説明する。ここでは、メモリブロックＭＢ０のメモリゲート線ＭＧ０が選択されたものとする。ブロックデコーダ７０は、選択されたメモリブロックＭＢ０に対応する電圧制御線ＭＧＢＰ０に正極性の書込電圧（たとえば１０Ｖ）を印加するとともに、そのメモリブロックＭＢ０に対応する電圧制御線ＭＧＢＮ０に基準電圧（たとえば０Ｖ）を印加する。また、ブロックデコーダ４０は、選択されていないメモリブロックＭＢ１に対応する電圧制御線ＭＧＢＰ１，ＭＧＢＮ１に基準電圧（たとえば０Ｖ）を印加する。
ＭＧＧデコーダ７２は、書込動作時は、選択されたメモリゲート線ＭＧ０に対応する電圧制御線ＭＧＧ０に上記基準電圧（この場合、０Ｖ）を印加する。また、ＭＧＧデコーダ７２は、選択されていないメモリゲート線ＭＧ１〜ＭＧ３に対応する電圧制御線ＭＧＧ１〜ＭＧＧ３の各々に上記書込電圧（この場合、１０Ｖ）を印加する。
選択されたメモリブロックＭＢ０の選択されたメモリゲート線ＭＧ０に対応するメモリゲートドライブ回路ＭＧＤ０では、ＰチャネルＭＯＳトランジスタ７４が導通するとともにＮチャネルＭＯＳトランジスタ７６が非導通になり、メモリゲート線ＭＧ０に書込電圧（この場合、１０Ｖ）が印加される。これにより、そのメモリゲート線ＭＧ０に対応する複数のメモリセルＭＣのうちの選択された列のメモリセルＭＣにデータの書込が行なわれる。
また、選択されたメモリブロックＭＢ０の選択されていないメモリゲート線ＭＧ１〜ＭＧ３に対応するメモリゲートドライブ回路ＭＧＤ１〜ＭＧＤ３では、ＰチャネルＭＯＳトランジスタ７４が非導通になるとともにＮチャネルＭＯＳトランジスタ７６が導通し、メモリゲート線ＭＧ１〜ＭＧ３の各々に基準電圧（この場合、０Ｖ）が印加される。これにより、それらのメモリゲート線ＭＧ１〜ＭＧ３に対応する各メモリセルＭＣではデータの書換えは行なわれない。
また、選択されていないメモリブロックＭＢ１の選択されていないメモリゲート線ＭＧ１〜ＭＧ３に対応するメモリゲートドライブ回路ＭＧＤ１〜ＭＧＤ３では、トランジスタ７４，７６が導通し、メモリゲート線ＭＧ１〜ＭＧ３の各々に基準電圧（この場合、０Ｖ）が印加される。これにより、それらのメモリゲート線ＭＧ１〜ＭＧ３に対応する各メモリセルＭＣではデータの書換えは行なわれない。
また、選択されていないメモリブロックＭＢ１の選択されたメモリゲート線ＭＧ０に対応するメモリゲートドライブ回路ＭＧＤ０では、ＰチャネルＭＯＳトランジスタ４４およびＮチャネルＭＯＳトランジスタ４６がともに非導通になり、メモリゲート線ＭＧ０がフローティング状態にされる。スタンバイ状態では、各メモリゲート線ＭＧは基準電圧（この場合、０Ｖ）に維持されているので、ＰチャネルＭＯＳトランジスタ４４およびＮチャネルＭＯＳトランジスタ４６がともに非導通になっても、メモリゲート線ＭＧ０はほぼ基準電圧（この場合、０Ｖ）に維持される。これにより、そのメモリゲート線ＭＧ０に対応する各メモリセルＭＣではデータの書換えは行なわれない。
このように書込モード時においては、図１３において点線で囲まれたトランジスタ７４，７６の各々のゲート−ソース間に大きな電圧（１０Ｖ）を印加して導通させるので、トランジスタ７４，７６の劣化が速くなる。これに対して本願発明では、図５で示したように、トランジスタ４４，４６の各々のゲート−ソース間に比較的小さな電圧（４Ｖまたは６Ｖ）を印加して導通させるので、比較例よりもトランジスタ４４，４６の劣化が遅くなる。
また、図１４は、消去モード時におけるデコーダ７０，７２の動作を示す回路ブロック図であって、図６と対比される図である。ここでは、メモリブロックＭＢ０のメモリゲート線ＭＧ０が選択されたものとする。ブロックデコーダ７０は、選択されたメモリブロックＭＢ０に対応する電圧制御線ＭＧＢＮ０に負極性の消去電圧（たとえば−１０Ｖ）を印加するとともに、そのメモリブロックＭＢ０に対応する電圧制御線ＭＧＢＰ０に基準電圧（たとえば０Ｖ）を印加する。また、ブロックデコーダ７０は、選択されていないメモリブロックＭＢ１に対応する電圧制御線ＭＧＢＮ１，ＭＧＢＰ１に基準電圧（たとえば０Ｖ）を印加する。
ＭＧＧデコーダ７２は、選択されたメモリゲート線ＭＧ０に対応する電圧制御線ＭＧＧ０に上記基準電圧（この場合、０Ｖ）を印加し、選択されていないメモリゲート線ＭＧ１〜ＭＧ３に対応する電圧制御線ＭＧＰ１〜ＭＧＰ３の各々に上記消去電圧（この場合、−１０Ｖ）を印加する。
選択されたメモリブロックＭＢ０の選択されたメモリゲート線ＭＧ０に対応するメモリゲートドライブ回路ＭＧＤ０では、ＰチャネルＭＯＳトランジスタ７４が非導通になるとともにＮチャネルＭＯＳトランジスタ７６が導通し、メモリゲート線ＭＧ０に消去電圧（この場合、−１０Ｖ）が印加される。これにより、そのメモリゲート線ＭＧ０に対応する複数のメモリセルＭＣのうちの選択された列のメモリセルＭＣのデータの消去が行なわれる。
また、選択されたメモリブロックＭＢ０の選択されていないメモリゲート線ＭＧ１〜ＭＧ３に対応するメモリゲートドライブ回路ＭＧＤ１〜ＭＧＤ３では、ＰチャネルＭＯＳトランジスタ７４が導通するとともにＮチャネルＭＯＳトランジスタ７６が非導通になり、メモリゲート線ＭＧ１〜ＭＧ３の各々に基準電圧（この場合、０Ｖ）が印加される。これにより、それらのメモリゲート線ＭＧ１〜ＭＧ３に対応する各メモリセルＭＣではデータの書換えは行なわれない。
また、選択されていないメモリブロックＭＢ１の選択されていないメモリゲート線ＭＧ１〜ＭＧ３に対応するメモリゲートドライブ回路ＭＧＤ１〜ＭＧＤ３では、ＰチャネルＭＯＳトランジスタ７４およびＮチャネルＭＯＳトランジスタ７６がともに導通し、メモリゲート線ＭＧ１〜ＭＧ３の各々に基準電圧（この場合、０Ｖ）が印加される。これにより、それらのメモリゲート線ＭＧ１〜ＭＧ３に対応する各メモリセルＭＣではデータの書換えは行なわれない。
また、選択されていないメモリブロックＭＢ１の選択されたメモリゲート線ＭＧ０に対応するメモリゲートドライブ回路ＭＧＤ０では、ＰチャネルＭＯＳトランジスタ７４およびＮチャネルＭＯＳトランジスタ７６がともに非導通になり、メモリゲート線ＭＧ０がフローティング状態にされる。スタンバイ状態では、各メモリゲート線ＭＧは基準電圧（この場合、０Ｖ）に維持されているので、ＰチャネルＭＯＳトランジスタ７４およびＮチャネルＭＯＳトランジスタ７６がともに非導通になっても、メモリゲート線ＭＧ０はほぼ基準電圧（この場合、０Ｖ）に維持される。これにより、そのメモリゲート線ＭＧ０に対応する各メモリセルＭＣではデータの書換えは行なわれない。
このように消去モード時においては、図１４において点線で囲まれたトランジスタ７４，７６の各々のゲート−ソース間に大きな電圧（１０Ｖ）を印加して導通させるので、トランジスタ７４，７６の劣化が速くなる。これに対して本願発明では、図６で示したように、トランジスタ４４，４６の各々のゲート−ソース間に比較的小さな電圧（４Ｖまたは６Ｖ）を印加して導通させるので、比較例よりもトランジスタ４４，４６の劣化が遅くなる。
図１５（ａ）〜（ｄ）は、図１３に示したブロックデコーダ７０の構成を示す回路ブロック図であって、図７（ａ）〜（ｄ）と対比される図である。図１５（ａ）〜（ｄ）において、ブロックデコーダ７０は、レベルシフタ８０ａ〜８０ｄ、ＰチャネルＭＯＳトランジスタ８１ａ〜８１ｄ、ＮチャネルＭＯＳトランジスタ８２ａ〜８２ｄ、および電源ノードＮ１１ａ〜Ｎ１１ｄ，Ｎ１２ａ〜Ｎ１２ｄを含む。
レベルシフタ８０ａは、電源ノードＮ１１ａ，Ｎ１２ａから与えられる電圧ＶＭＧＢＰＰ，ＶＭＧＢＰＮによって駆動され、ブロック選択ＰＭＯＳ側信号ＭＧＢＳＥＬＰ０の反転信号を出力する。ＰチャネルＭＯＳトランジスタ８１ａのソースは電源ノードＮ１１ａに接続され、そのドレインは電圧制御線ＭＧＢＰ０に接続され、そのゲートはレベルシフタ８０ａの出力信号を受ける。ＮチャネルＭＯＳトランジスタ８２ａのドレインは電圧制御線ＭＧＢＰ０に接続され、そのソースは電源ノードＮ１２ａに接続され、そのゲートはレベルシフタ８０ａの出力信号を受ける。トランジスタ８１ａ，８２ａは、インバータを構成する。このインバータは、電源ノードＮ１１ａ，Ｎ１２ａからの電圧ＶＭＧＢＰＰ，ＶＭＧＢＰＮによって駆動され、レベルシフタ８０ａの出力信号を反転させて電圧制御線ＭＧＢＰ０に与える。
レベルシフタ８０ｂは、電源ノードＮ１１ｂ，Ｎ１２ｂから与えられる電圧ＶＭＧＢＮＰ，ＶＭＧＢＮＮによって駆動され、ブロック選択ＮＭＯＳ側信号ＭＧＢＳＥＬＮ０の反転信号を出力する。ＰチャネルＭＯＳトランジスタ８１ｂのソースは電源ノードＮ１１ｂに接続され、そのドレインは電圧制御線ＭＧＢＮ０に接続され、そのゲートはレベルシフタ８０ｂの出力信号を受ける。ＮチャネルＭＯＳトランジスタ８２ｂのドレインは電圧制御線ＭＧＢＮ０に接続され、そのソースは電源ノードＮ１２ｂに接続され、そのゲートはレベルシフタ８０ｂの出力信号を受ける。トランジスタ８１ｂ，８２ｂは、インバータを構成する。このインバータは、電源ノードＮ１１ｂ，Ｎ１２ｂからの電圧ＶＭＧＢＮＰ，ＶＭＧＢＮＮによって駆動され、レベルシフタ８８０ｂの出力信号を反転させて電圧制御線ＭＧＢＮ０に与える。
レベルシフタ８０ｃは、電源ノードＮ１１ｃ，Ｎ１２ｃから与えられる電圧ＶＭＧＢＰＰ，ＶＭＧＢＰＮによって駆動され、ブロック選択ＰＭＯＳ側信号ＭＧＢＳＥＬＰ１の反転信号を出力する。ＰチャネルＭＯＳトランジスタ８１ｃのソースは電源ノードＮ１１ｃに接続され、そのドレインは電圧制御線ＭＧＢＰ１に接続され、そのゲートはレベルシフタ８０ｃの出力信号を受ける。ＮチャネルＭＯＳトランジスタ８２ｃのドレインは電圧制御線ＭＧＢＰ１に接続され、そのソースは電源ノードＮ１２ｃに接続され、そのゲートはレベルシフタ８０ｃの出力信号を受ける。トランジスタ８１ｃ，８２ｃは、インバータを構成する。このインバータは、電源ノードＮ１１ｃ，Ｎ１２ｃからの電圧ＶＭＧＢＰＰ，ＶＭＧＢＰＮによって駆動され、レベルシフタ８０ｃの出力信号を反転させて電圧制御線ＭＧＢＰ１に与える。
レベルシフタ８０ｄは、電源ノードＮ１１ｄ，Ｎ１２ｄから与えられる電圧ＶＭＧＢＮＰ，ＶＭＧＢＮＮによって駆動され、ブロック選択ＮＭＯＳ側信号ＭＧＢＳＥＬＮ１の反転信号を出力する。ＰチャネルＭＯＳトランジスタ８１ｄのソースは電源ノードＮ１１ｄに接続され、そのドレインは電圧制御線ＭＧＢＮ１に接続され、そのゲートはレベルシフタ８０ｄの出力信号を受ける。ＮチャネルＭＯＳトランジスタ８２ｄのドレインは電圧制御線ＭＧＢＮ１に接続され、そのソースは電源ノードＮ１２ｄに接続され、そのゲートはレベルシフタ８０ｄの出力信号を受ける。トランジスタ８１ｄ，８２ｄは、インバータを構成する。このインバータは、電源ノードＮ１１ｄ，Ｎ１２ｄからの電圧ＶＭＧＢＮＰ，ＶＭＧＢＮＮによって駆動され、レベルシフタ８０ｄの出力信号を反転させて電圧制御線ＭＧＢＮ１に与える。
書込動作時では、電源ノードＮ１１ａ，Ｎ１１ｃの電圧ＶＭＧＢＰＰは１０Ｖに設定され、電源ノードＮ１２ａ，Ｎ１２ｃの電圧ＶＭＧＢＰＮは０Ｖに設定され、電源ノードＮ１ｂ，Ｎ１ｄの電圧ＶＭＧＢＮＰは電源電圧ＶＤＤ（たとえば、１．５Ｖ）に設定され、電源ノードＮ２ｂ，Ｎ２ｄの電圧ＶＭＧＢＮＮは０Ｖに設定される。
また、選択されたメモリブロック（この場合、ＭＢ０）に対応するブロック選択ＰＭＯＳ側信号ＭＧＢＳＥＬＰ０が「Ｈ」レベル（電源電圧ＶＤＤ）にされ、選択されていないメモリブロック（この場合、ＭＢ１）に対応するブロック選択ＰＭＯＳ側信号ＭＧＢＳＥＬＰ１が「Ｌ」レベル（０Ｖ）にされ、ブロック選択ＮＭＯＳ側信号ＭＧＢＳＥＬＮ０，ＭＧＢＳＥＬＮ１が「Ｌ」レベル（０Ｖ）にされる。これにより、レベルシフタ８０ａ〜８０ｄからそれぞれ０Ｖ、電源電圧ＶＤＤ、１０Ｖ、電源電圧ＶＤＤが出力され、図１３でも示したように、電圧制御線ＭＧＢＰ０，ＭＧＢＮ０，ＭＧＢＰ１，ＭＧＢＮ１はそれぞれ１０Ｖ，０Ｖ，０Ｖ，０Ｖとなる。
このように書込動作時は、図１５（ａ）〜（ｄ）において点線で囲まれたトランジスタ８１ａ，８２ｃの各々のゲート−ソース間に大きな電圧（１０Ｖ）を印加して導通させるので、トランジスタ８１ａ，８２ｃの劣化が速くなる。これに対して本願発明では、図７（ａ）〜（ｄ）で示したように、トランジスタ５１ａ，５２ｃのゲート−ソース間に比較的小さな電圧（６Ｖ）を印加して導通させるので、比較例よりもトランジスタ５１ａ，５２ｃの劣化が遅くなる。
消去動作時では、図１６（ａ）〜（ｄ）に示すように、電源ノードＮ１１ａ，Ｎ１１ｃの電圧ＶＭＧＢＰＰは電源電圧ＶＤＤに設定され、電源ノードＮ１２ａ，Ｎ１２ｃの電圧ＶＭＧＢＰＮは０Ｖに設定され、電源ノードＮ１１ｂ，Ｎ１１ｄの電圧ＶＭＧＢＮＰは基準電圧（この場合、０Ｖ）に設定され、電源ノードＮ１２ｂ，Ｎ１２ｄの電圧ＶＭＧＢＮＮは消去電圧（この場合、−１０Ｖ）に設定される。
また、選択されたメモリブロック（この場合、ＭＢ０）に対応するブロック選択ＮＭＯＳ側信号ＭＧＢＳＥＬＮ０が「Ｌ」レベル（０Ｖ）にされ、選択されていないメモリブロック（この場合、ＭＢ１）に対応するブロック選択ＮＭＯＳ側信号ＭＧＢＳＥＬＮ１が「Ｈ」レベル（電源電圧ＶＤＤ）にされ、ブロック選択ＰＭＯＳ側信号ＭＧＢＳＥＬＰ０，ＭＧＢＳＥＬＰ１が「Ｌ」レベル（０Ｖ）にされる。これにより、レベルシフタ８０ａ〜８０ｄからそれぞれ電源電圧ＶＤＤ、０Ｖ、電源電圧ＶＤＤ、−１０Ｖが出力され、図１４でも示したように、電圧制御線ＭＧＢＰ０，ＭＧＢＮ０，ＭＧＢＰ１，ＭＧＢＮ１はそれぞれ０Ｖ，−１０Ｖ，０Ｖ，０Ｖとなる。
このように消去動作時は、図１６（ａ）〜（ｄ）において点線で囲まれたトランジスタ８２ｂ，８１ｄの各々のゲート−ソース間に大きな電圧（１０Ｖ）を印加して導通させるので、トランジスタ８２ｂ，８１ｄの劣化が速くなる。これに対して本願発明では、図７（ａ）〜（ｄ）で示したように、トランジスタ５２ｂ，５１ｄのゲート−ソース間に比較的小さな電圧（６Ｖ）を印加して導通させるので、比較例よりもトランジスタ５２ｂ，５１ｄの劣化が遅くなる。
図１７（ａ）〜（ｄ）は、図１３に示したＭＧＧデコーダ７２の構成を示す回路ブロック図である。図１７（ａ）〜（ｄ）において、ＭＧＧデコーダ７２は、レベルシフタ８５ａ〜８５ｄ、ＰチャネルＭＯＳトランジスタ８６ａ〜８６ｄ、ＮチャネルＭＯＳトランジスタ８７ａ〜８７ｄ、および電源ノードＮ１３ａ〜Ｎ１３ｄ，Ｎ１４ａ〜Ｎ１４ｄを含む。
レベルシフタ８５ａは、電源ノードＮ１３ａ，Ｎ１４ａから与えられる電圧ＶＭＧＧＰ，ＶＭＧＧＮによって駆動され、ＭＧＧ選択信号ＭＧＧＳＥＬ０の反転信号を出力する。ＰチャネルＭＯＳトランジスタ８６ａのソースは電源ノードＮ１３ａに接続され、そのドレインは電圧制御線ＭＧＧ０に接続され、そのゲートはレベルシフタ８５ａの出力信号を受ける。ＮチャネルＭＯＳトランジスタ８７ａのドレインは電圧制御線ＭＧＧ０に接続され、そのソースは電源ノードＮ１４ａに接続され、そのゲートはレベルシフタ８５ａの出力信号を受ける。トランジスタ８６ａ，８７ａは、インバータを構成する。このインバータは、電源ノードＮ１３ａ，Ｎ１４ａからの電圧ＶＭＧＧＰ，ＶＭＧＧＮによって駆動され、レベルシフタ８５ａの出力信号を反転させて電圧制御線ＭＧＧ０に与える。
レベルシフタ８５ｂは、電源ノードＮ１３ｂ，Ｎ１４ｂから与えられる電圧ＶＭＧＧＰ，ＶＭＧＧＮによって駆動され、ＭＧＧ選択信号ＭＧＧＰＳＥＬ１の反転信号を出力する。ＰチャネルＭＯＳトランジスタ８６ｂのソースは電源ノードＮ１３ｂに接続され、そのドレインは電圧制御線ＭＧＧ１に接続され、そのゲートはレベルシフタ８５ｂの出力信号を受ける。ＮチャネルＭＯＳトランジスタ８７ｂのドレインは電圧制御線ＭＧＧ１に接続され、そのソースは電源ノードＮ１４ｂに接続され、そのゲートはレベルシフタ８５ｂの出力信号を受ける。トランジスタ８６ｂ，８７ｂは、インバータを構成する。このインバータは、電源ノードＮ１３ｂ，Ｎ１４ｂからの電圧ＶＭＧＧＰ，ＶＭＧＧＮによって駆動され、レベルシフタ８５ｂの出力信号を反転させて電圧制御線ＭＧＧ１に与える。
レベルシフタ８５ｃは、電源ノードＮ１３ｃ，Ｎ１４ｃから与えられる電圧ＶＭＧＧＰ，ＶＭＧＧＮによって駆動され、ＭＧＧ選択信号ＭＧＧＳＥＬ２の反転信号を出力する。ＰチャネルＭＯＳトランジスタ８６ｃのソースは電源ノードＮ１３ｃに接続され、そのドレインは電圧制御線ＭＧＧ２に接続され、そのゲートはレベルシフタ８５ｃの出力信号を受ける。ＮチャネルＭＯＳトランジスタ８７ｃのドレインは電圧制御線ＭＧＧ２に接続され、そのソースは電源ノードＮ１４ｃに接続され、そのゲートはレベルシフタ８５ｃの出力信号を受ける。トランジスタ８６ｃ，８７ｃは、インバータを構成する。このインバータは、電源ノードＮ１３ｃ，Ｎ１４ｃからの電圧ＶＭＧＧＰ，ＶＭＧＧＮによって駆動され、レベルシフタ８５ｃの出力信号を反転させて電圧制御線ＭＧＧ２に与える。
レベルシフタ８５ｄは、電源ノードＮ１３ｄ，Ｎ１４ｄから与えられる電圧ＶＭＧＧＰ，ＶＭＧＧＮによって駆動され、ＭＧＧ選択信号ＭＧＧＳＥＬ３の反転信号を出力する。ＰチャネルＭＯＳトランジスタ８６ｄのソースは電源ノードＮ１３ｄに接続され、そのドレインは電圧制御線ＭＧＧ３に接続され、そのゲートはレベルシフタ８５ｄの出力信号を受ける。ＮチャネルＭＯＳトランジスタ８７ｄのドレインは電圧制御線ＭＧＧ３に接続され、そのソースは電源ノードＮ１４ｄに接続され、そのゲートはレベルシフタ８５ｄの出力信号を受ける。トランジスタ８６ｄ，８７ｄは、インバータを構成する。このインバータは、電源ノードＮ１３ｄ，Ｎ１４ｄからの電圧ＶＭＧＧＰ，ＶＭＧＧＮによって駆動され、レベルシフタ８５ｄの出力信号を反転させて電圧制御線ＭＧＧ３に与える。
書込動作時では、電源ノードＮ１３ａ〜Ｎ１３ｄの電圧ＶＭＧＧＰは１０Ｖに設定され、電源ノードＮ１４ａ〜Ｎ１４ｄの電圧ＶＭＧＧＮは０Ｖに設定される。また、選択されたメモリゲート線（この場合、ＭＧ０）に対応するＭＧＧ選択信号ＭＧＧＳＥＬ０が「Ｌ」レベル（０Ｖ）にされ、選択されていないメモリゲート線（この場合、ＭＧ１〜ＭＧ３）に対応するＭＧＧ選択信号ＭＧＧＳＥＬ１〜ＭＧＧＳＥＬ３が「Ｈ」レベル（電源電圧ＶＤＤ）にされる。これにより、レベルシフタ８５ａ〜８５ｄからそれぞれ１０Ｖ，０Ｖ，０Ｖ，０Ｖが出力され、図１３でも示したように、電圧制御線ＭＧＰ０〜ＭＧＰ３はそれぞれ０Ｖ，１０Ｖ，１０Ｖ，１０Ｖとなる。
このように書込動作時は、図１７（ａ）〜（ｄ）において点線で囲まれたトランジスタ８７ａ，８６ｂ〜８６ｄの各々のゲート−ソース間に大きな電圧（１０Ｖ）を印加して導通させるので、トランジスタ８７ａ，８６ｂ〜８６ｄの劣化が速くなる。これに対して本願発明では、図９（ａ）〜（ｄ）で示したように、トランジスタ５７ａ，５６ｂ〜５６ｄの各々のゲート−ソース間に比較的小さな電圧（６Ｖ）を印加して導通させるので、比較例よりもトランジスタ５７ａ，５６ｂ〜５６ｄの劣化が遅くなる。
消去動作時では、図１８（ａ）〜（ｄ）に示すように、電源ノードＮ１３ａ〜Ｎ１３ｄの電圧ＶＭＧＧＰは０Ｖに設定され、電源ノードＮ１４ａ〜Ｎ１４ｄの電圧ＶＭＧＧＮは−１０Ｖに設定される。また、選択されたメモリゲート線（この場合、ＭＧ０）に対応するＭＧＧ選択信号ＭＧＧＳＥＬ０が「Ｈ」レベル（電源電圧ＶＤＤ）にされ、選択されていないメモリゲート線（この場合、ＭＧ１〜ＭＧ３）に対応するＭＧＧ選択信号ＭＧＧＳＥＬ１〜ＭＧＧＳＥＬ３が「Ｌ」レベル（０Ｖ）にされる。これにより、レベルシフタ８５ａ〜８５ｄからそれぞれ−１０Ｖ，０Ｖ，０Ｖ，０Ｖが出力され、図１６でも示したように、電圧制御線ＭＧＰ０〜ＭＧＰ３はそれぞれ０Ｖ，−１０Ｖ，−１０Ｖ，−１０Ｖとなる。
このように消去動作時は、図１８（ａ）〜（ｄ）において点線で囲まれたトランジスタ８６ａ，８７ｂ〜８７ｄの各々のゲート−ソース間に大きな電圧（１０Ｖ）を印加して導通させるので、トランジスタ８６ａ，８７ｂ〜８７ｄの劣化が速くなる。これに対して本願発明では、図１０（ａ）〜（ｄ）で示したように、トランジスタ５６ａ，５７ｂ〜５７ｄの各々のゲート−ソース間に比較的小さな電圧（４Ｖ）を印加して導通させるので、比較例よりもトランジスタ５６ａ，５７ｂ〜５７ｄの劣化が遅くなる。
[変更例]
図１９は、実施の形態の変更例を示す回路ブロック図であって、図５と対比される図である。図１９において、この変更例では、基準電圧として電源電圧ＶＤＤが使用され、負極性の消去電圧として−８Ｖが使用され、基準電圧と消去電圧の間の制御電圧として０Ｖが使用される。この変更例では、実施の形態と同じ効果が得られる他、−４Ｖを発生するためのチャージポンプ回路が不要となる。
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
１ 半導体基板領域、２，３ 不純物領域、４ ゲート絶縁膜、５ 選択ゲート、７ 絶縁膜、７ａ ボトム酸化膜、７ｂ 窒化膜、７ｃ トップ酸化膜、１０ メモリマット、１２ アドレスバッファ、１４ Ｘデコーダ、１６ Ｙデコーダ、１８ Ｙゲート、２０ 制御論理部、２２ ライトドライバ、２４ センスアンプ、２６ Ｉ／Ｏバッファ、３０ 内部電圧発生回路、３２ 電圧レベル検知回路、３４ ビット線周辺回路、４０，７０ ブロックデコーダ、４２ ＭＧＰ／ＭＧＮデコーダ、４４，５１，５６，６１，７４，８１，８６ ＰチャネルＭＯＳトランジスタ、４６，５２，５７，６２，７６，８２，８７ ＮチャネルＭＯＳトランジスタ、５０，５５，６０，８０，８５ レベルシフタ、７２ ＭＧＧデコーダ、ＢＣＴ ビット線コンタクト、ＢＬ ビット線、ＣＧ 選択ゲート線、ＣＧＤ 選択ゲートドライブ回路、ＭＢ メモリブロック、ＭＣ メモリセル、ＭＧ メモリゲート線、ＭＧＢＮ，ＭＧＢＰ，ＭＧＧ，ＭＧＮ，ＭＧＰ 電圧制御線、ＭＧＤ メモリゲートドライブ回路、ＭＴ メモリトランジスタ、ＳＢＬ サブビット線、ＳＬ ソース線、ＳＬＤ ソース線ドライブ回路、ＳＴ 選択トランジスタ。

Claims (9)

  1. 各々が第１〜第Ｍ（ただし、Ｍは２以上の整数である）のメモリトランジスタを含む複数のメモリブロックを備え、
    前記第１〜第Ｍのメモリトランジスタの各々は、しきい値電圧のレベル変化によってデータを記憶し、
    さらに、各メモリブロックに対応して設けられた第１および第２の電圧制御線と、
    各メモリブロックの前記第１〜第Ｍのメモリトランジスタに対応して設けられ、対応の第１の電圧制御線と対応の第１〜第Ｍのメモリトランジスタのゲートとの間にそれぞれ接続された第１〜第ＭのＰ型トランジスタと、
    各メモリブロックの前記第１〜第Ｍのメモリトランジスタに対応して設けられ、対応の第１〜第Ｍのメモリトランジスタのゲートと前記第２の電圧制御線との間にそれぞれ接続された第１〜第ＭのＮ型トランジスタと、
    前記複数のメモリブロックに共通に設けられ、それぞれ各メモリブロックの前記第１〜第ＭのＰ型トランジスタのゲートに接続された第１〜第Ｍのサブ電圧制御線と、
    前記複数のメモリブロックに共通に設けられ、それぞれ各メモリブロックの前記第１〜第ＭのＮ型トランジスタのゲートに接続された第（Ｍ＋１）〜第（２×Ｍ）のサブ電圧制御線と、
    前記第１の電圧制御線、前記第２の電圧制御線、前記第１〜第（２×Ｍ）のサブ電圧制御線の各々の電圧を独立に制御し、各メモリトランジスタに対応するＰ型トランジスタおよびＮ型トランジスタのうちのいずれか一方のトランジスタのゲートに前記第１の電圧制御線の電圧と前記第２の電圧制御線の電圧との間の電圧を印加し、他方のトランジスタのゲートに前記複数のメモリブロックのうちの選択メモリブロックに対応する前記第１または第２の電圧制御線の電圧を印加して、前記選択メモリブロックに属する複数のメモリトランジスタのうちの選択メモリトランジスタのデータの書換えを行なう電圧制御回路とを備え、
    前記電圧制御回路は、
    前記選択メモリトランジスタのデータを書き換える場合、前記選択メモリブロックに対応する第１の電圧制御線に正電圧を与えるとともに前記選択メモリブロックに対応する第２の電圧制御線に基準電圧を与え、前記選択メモリブロック以外の非選択メモリブロックに対応する第１の電圧制御線に前記正電圧および前記基準電圧とは異なり、かつ前記正電圧と前記基準電圧の間の制御電圧を与えるとともに前記非選択メモリブロックに対応する第２の電圧制御線に前記基準電圧を与え、
    前記第１〜第Ｍのサブ電圧制御線のうちの前記選択メモリトランジスタに対応するサブ電圧制御線に前記制御電圧を印加して前記第１〜第ＭのＰ型トランジスタのうちの前記選択メモリトランジスタに対応するＰ型トランジスタを導通させるとともに、前記第（Ｍ＋１）〜第（２×Ｍ）のサブ電圧制御線のうちの前記選択メモリトランジスタに対応するサブ電圧制御線に前記基準電圧を印加して前記第１〜第ＭのＮ型トランジスタのうちの前記選択メモリトランジスタに対応するＮ型トランジスタを非導通にし、
    前記第１〜第Ｍのサブ電圧制御線のうちの前記非選択メモリトランジスタに対応するサブ電圧制御線に前記正電圧を印加して前記第１〜第ＭのＰ型トランジスタのうちの前記非選択メモリトランジスタに対応するＰ型トランジスタを非導通にするとともに、前記第（Ｍ＋１）〜第（２×Ｍ）のサブ電圧制御線のうちの前記非選択メモリトランジスタに対応するサブ電圧制御線に前記制御電圧を印加して前記第１〜第ＭのＮ型トランジスタのうちの前記非選択メモリトランジスタに対応するＮ型トランジスタを導通させる、半導体装置。
  2. 前記電圧制御回路は、
    各メモリブロックの前記第１の電圧制御線に対応して設けられ、第１の電源ノード、第２の電源ノード、第１の制御ノード、第１のＰ型サブトランジスタ、および第１のＮ型サブトランジスタを含む第１の駆動回路と、
    各メモリブロックの前記第２の電圧制御線に対応して設けられ、第３の電源ノード、第４の電源ノード、第２の制御ノード、第２のＰ型サブトランジスタ、および第２のＮ型サブトランジスタを含む第２の駆動回路と、
    前記第１〜第Ｍのサブ電圧制御線の各々に対応して設けられ、第５の電源ノード、第６の電源ノード、第３の制御ノード、第３のＰ型サブトランジスタ、および第３のＮ型サブトランジスタを含む第３の駆動回路と、
    前記第（Ｍ＋１）〜第（２×Ｍ）のサブ電圧制御線の各々に対応して設けられ、第７の電源ノード、第８の電源ノード、第４の制御ノード、第４のＰ型サブトランジスタ、および第４のＮ型サブトランジスタを含む第４の駆動回路とを備え、
    前記第１のＰ型サブトランジスタは前記第１の電源ノードと対応の第１の電圧制御線との間に接続され、前記第１のＮ型サブトランジスタは対応の第１の電圧制御線と前記第２の電源ノードとの間に接続され、前記第１のＰ型サブトランジスタおよび前記第１のＮ型サブトランジスタのゲートはともに前記第１の制御ノードに接続され、
    前記第２のＰ型サブトランジスタは前記第３の電源ノードと対応の第２の電圧制御線との間に接続され、前記第２のＮ型サブトランジスタは対応の第２の電圧制御線と前記第４の電源ノードとの間に接続され、前記第２のＰ型サブトランジスタおよび前記第２のＮ型サブトランジスタのゲートはともに前記第２の制御ノードに接続され、
    前記第３のＰ型サブトランジスタは前記第５の電源ノードと対応のサブ電圧制御線の間に接続され、前記第３のＮ型サブトランジスタは対応のサブ電圧制御線と前記第６の電源ノードとの間に接続され、前記第３のＰ型サブトランジスタおよび前記第３のＮ型サブトランジスタのゲートはともに前記第３の制御ノードに接続され、
    前記第４のＰ型サブトランジスタは前記第７の電源ノードと対応のサブ電圧制御線との間に接続され、前記第４のＮ型サブトランジスタは対応のサブ電圧制御線と前記第８の電源ノードとの間に接続され、前記第４のＰ型サブトランジスタおよび前記第４のＮ型サブトランジスタのゲートはともに前記第４の制御ノードに接続されており、
    前記電圧制御回路は、
    前記選択メモリトランジスタのデータを書き換える場合、前記選択メモリブロックに対応する第１の駆動回路の前記第１の電源ノードに正電圧を与えるとともに、前記第２の電源ノードおよび前記第１の制御ノードに前記制御電圧を与えて、前記第１のＰ型サブトランジスタを導通させるとともに前記第１のＮ型サブトランジスタを非導通にし、
    前記選択メモリブロックに対応する第２の駆動回路の前記第３の電源ノードおよび第２の制御ノードに電源電圧を与えるとともに前記第４の電源ノードに前記基準電圧を与えて、前記第２のＰ型サブトランジスタを非導通にするとともに前記第２のＮ型サブトランジスタを導通させ、
    前記選択メモリセルに対応する第３の駆動回路の前記第５の電源ノードおよび第３の制御ノードに前記正電圧を与えるとともに前記第６の電源ノードに前記制御電圧を与えて、前記第３のＰ型サブトランジスタを非導通にするとともに前記第３のＮ型サブトランジスタを導通させ、
    前記選択メモリセルに対応する第４の駆動回路の前記第７の電源ノードおよび第４の制御ノードに前記制御電圧を与えるとともに前記第８の電源ノードに前記基準電圧を与えて、前記第４のＰ型サブトランジスタを非導通にするとともに前記第４のＮ型サブトランジスタを導通させる、請求項１に記載の半導体装置。
  3. 各々が第１〜第Ｍ（ただし、Ｍは２以上の整数である）のメモリトランジスタを含む複数のメモリブロックを備え、
    前記第１〜第Ｍのメモリトランジスタの各々は、しきい値電圧のレベル変化によってデータを記憶し、
    さらに、各メモリブロックに対応して設けられた第１および第２の電圧制御線と、
    各メモリブロックの前記第１〜第Ｍのメモリトランジスタに対応して設けられ、対応の第１の電圧制御線と対応の第１〜第Ｍのメモリトランジスタのゲートとの間にそれぞれ接続された第１〜第ＭのＰ型トランジスタと、
    各メモリブロックの前記第１〜第Ｍのメモリトランジスタに対応して設けられ、対応の第１〜第Ｍのメモリトランジスタのゲートと前記第２の電圧制御線との間にそれぞれ接続された第１〜第ＭのＮ型トランジスタと、
    前記複数のメモリブロックに共通に設けられ、それぞれ各メモリブロックの前記第１〜第ＭのＰ型トランジスタのゲートに接続された第１〜第Ｍのサブ電圧制御線と、
    前記複数のメモリブロックに共通に設けられ、それぞれ各メモリブロックの前記第１〜第ＭのＮ型トランジスタのゲートに接続された第（Ｍ＋１）〜第（２×Ｍ）のサブ電圧制御線と、
    前記第１の電圧制御線、前記第２の電圧制御線、前記第１〜第（２×Ｍ）のサブ電圧制御線の各々の電圧を独立に制御し、各メモリトランジスタに対応するＰ型トランジスタおよびＮ型トランジスタのうちのいずれか一方のトランジスタのゲートに前記第１の電圧制御線の電圧と前記第２の電圧制御線の電圧との間の電圧を印加し、他方のトランジスタのゲートに前記複数のメモリブロックのうちの選択メモリブロックに対応する前記第１または第２の電圧制御線の電圧を印加して、前記選択メモリブロックに属する複数のメモリトランジスタのうちの選択メモリトランジスタのデータの書換えを行なう電圧制御回路とを備え、
    前記電圧制御回路は、
    前記選択メモリトランジスタのデータを書き換える場合、前記選択メモリブロックに対応する第１の電圧制御線に基準電圧を与えるとともに前記選択メモリブロックに対応する第２の電圧制御線に負電圧を与え、前記選択メモリブロック以外の非選択メモリブロックに対応する第１の電圧制御線に前記基準電圧を与えるとともに前記非選択メモリブロックに対応する第２の電圧制御線に前記基準電圧および前記負電圧と異なり、かつ前記基準電圧と前記負電圧の間の制御電圧を与え、
    前記第１〜第Ｍのサブ電圧制御線のうちの前記選択メモリトランジスタに対応するサブ電圧制御線に前記基準電圧を印加して前記第１〜第ＭのＰ型トランジスタのうちの前記選択メモリトランジスタに対応するＰ型トランジスタを非導通にするとともに、前記第（Ｍ＋１）〜第（２×Ｍ）のサブ電圧制御線のうちの前記選択メモリトランジスタに対応するサブ電圧制御線に前記制御電圧を印加して前記第１〜第ＭのＮ型トランジスタのうちの前記選択メモリトランジスタに対応するＮ型トランジスタを導通させ、
    前記第１〜第Ｍのサブ電圧制御線のうちの前記非選択メモリトランジスタに対応するサブ電圧制御線に前記制御電圧を印加して前記第１〜第ＭのＰ型トランジスタのうちの前記非選択メモリトランジスタに対応するＰ型トランジスタを導通させるとともに、前記第（Ｍ＋１）〜第（２×Ｍ）のサブ電圧制御線のうちの前記非選択メモリトランジスタに対応するサブ電圧制御線に前記負電圧を印加して前記第１〜第ＭのＮ型トランジスタのうちの前記非選択メモリトランジスタに対応するＮ型トランジスタを非導通にする、半導体装置。
  4. 前記電圧制御回路は、
    各メモリブロックの前記第１の電圧制御線に対応して設けられ、第１の電源ノード、第２の電源ノード、第１の制御ノード、第１のＰ型サブトランジスタ、および第１のＮ型サブトランジスタを含む第１の駆動回路と、
    各メモリブロックの前記第２の電圧制御線に対応して設けられ、第３の電源ノード、第４の電源ノード、第２の制御ノード、第２のＰ型サブトランジスタ、および第２のＮ型サブトランジスタを含む第２の駆動回路と、
    前記第１〜第Ｍのサブ電圧制御線の各々に対応して設けられ、第５の電源ノード、第６の電源ノード、第３の制御ノード、第３のＰ型サブトランジスタ、および第３のＮ型サブトランジスタを含む第３の駆動回路と、
    前記第（Ｍ＋１）〜第（２×Ｍ）のサブ電圧制御線の各々に対応して設けられ、第７の電源ノード、第８の電源ノード、第４の制御ノード、第４のＰ型サブトランジスタ、および第４のＮ型サブトランジスタを含む第４の駆動回路とを備え、
    前記第１のＰ型サブトランジスタは前記第１の電源ノードと対応の第１の電圧制御線との間に接続され、前記第１のＮ型サブトランジスタは対応の第１の電圧制御線と前記第２の電源ノードとの間に接続され、前記第１のＰ型サブトランジスタおよび前記第１のＮ型サブトランジスタのゲートはともに前記第１の制御ノードに接続され、
    前記第２のＰ型サブトランジスタは前記第３の電源ノードと対応の第２の電圧制御線との間に接続され、前記第２のＮ型サブトランジスタは対応の第２の電圧制御線と前記第４の電源ノードとの間に接続され、前記第２のＰ型サブトランジスタおよび前記第２のＮ型サブトランジスタのゲートはともに前記第２の制御ノードに接続され、
    前記第３のＰ型サブトランジスタは前記第５の電源ノードと対応のサブ電圧制御線の間に接続され、前記第３のＮ型サブトランジスタは対応のサブ電圧制御線と前記第６の電源ノードとの間に接続され、前記第３のＰ型サブトランジスタおよび前記第３のＮ型サブトランジスタのゲートはともに前記第３の制御ノードに接続され、
    前記第４のＰ型サブトランジスタは前記第７の電源ノードと対応のサブ電圧制御線との間に接続され、前記第４のＮ型サブトランジスタは対応のサブ電圧制御線と前記第８の電源ノードとの間に接続され、前記第４のＰ型サブトランジスタおよび前記第４のＮ型サブトランジスタのゲートはともに前記第４の制御ノードに接続されており、
    前記電圧制御回路は、
    前記選択メモリトランジスタのデータを書き換える場合、前記選択メモリブロックに対応する第１の駆動回路の前記第１の電源ノードおよび前記第１の制御ノードに電源電圧を与えるとともに前記第２の電源ノードに基準電圧を与えて、前記第１のＰ型サブトランジスタを非導通にするとともに前記第１のＮ型サブトランジスタを導通させ、
    前記選択メモリブロックに対応する第２の駆動回路の前記第３の電源ノードおよび前記第２の制御ノードに前記制御電圧を与えるとともに前記第４の電源ノードに前記負電圧を与えて、前記第２のＰ型サブトランジスタを非導通にするとともに前記第２のＮ型サブトランジスタを導通させ、
    前記選択メモリセルに対応する第３の駆動回路の前記第５の電源ノードに前記基準電圧を与えるとともに前記第３の制御ノードおよび前記第６の電源ノードに前記制御電圧を与えて、前記第３のＰ型サブトランジスタを導通させるとともに前記第３のＮ型サブトランジスタを非導通にし、
    前記選択メモリセルに対応する第４の駆動回路の前記第７の電源ノードに前記制御電圧を与えるとともに前記第４の制御ノードおよび前記第８の電源ノードに前記負電圧を与えて、前記第４のＰ型サブトランジスタを導通させるとともに前記第４のＮ型サブトランジスタを非導通にする、請求項３に記載の半導体装置。
  5. 各々がしきい値電圧のレベル変化によりデータを記憶する複数のメモリトランジスタと、前記複数のメモリトランジスタのゲートにそれぞれ電圧を供給する複数のメモリゲート線とを各々が含む第１および第２のメモリブロック、
    前記第１のメモリブロックの前記複数のメモリゲート線にそれぞれ対応して設けられ、各々が対応するメモリゲート線を駆動する複数の第１のメモリゲートドライブ回路、
    前記第２のメモリブロックの前記複数のメモリゲート線にそれぞれ対応して設けられ、各々が対応するメモリゲートを駆動する複数の第２のメモリゲートドライブ回路、
    前記第１のメモリブロックが選択されるときは、前記複数の第１のメモリゲートドライブ回路に第１の電圧を供給し、前記第１のメモリブロックが選択されないときは、前記複数の第１のメモリゲートドライブ回路に前記第１の電圧と異なる電圧値の第２の電圧を供給する第１の電圧制御線、
    前記第１のメモリブロックが選択されるときと選択されないときのいずれにおいても、前記複数の第１のメモリゲートドライブ回路に前記第１および第２の電圧とは異なる電圧値の第３の電圧を供給する第２の電圧制御線、
    前記第２のメモリブロックが選択されるときは、前記複数の第２のメモリゲートドライブ回路に前記第１の電圧を供給し、前記第２のメモリブロックが選択されないときは、前記複数の第２のメモリゲートドライブ回路に前記第２の電圧を供給する第３の電圧制御線、
    前記第２のメモリブロックが選択されるときと選択されないときのいずれにおいても、前記複数の第２のメモリゲートドライブ回路に前記第３の電圧を供給する第４の電圧制御線、
    前記複数の第１のメモリゲートドライバ回路および前記複数の第２のメモリゲートドライバ回路を制御するものであって、各々は、第１のサブ電圧制御線および第２のサブ電圧制御線を有し、前記複数の第１のメモリゲートドライバ回路のうちの一つと前記複数の第２のメモリゲートドライバ回路のうちの一つとを共通に制御する複数のサブ電圧制御線対、および
    前記複数のサブ電圧制御線対に電圧を供給する電圧制御回路を備え、
    前記複数の第１のメモリゲートドライブ回路の各々は、対応するメモリゲート線と前記第１の電圧制御線と間に接続された第１導電型のトランジスタと、その対応するメモリゲート線と前記第２の電圧制御線との間に接続された第２導電型のトランジスタとを含み、
    前記複数の第２のメモリゲートドライブ回路の各々は、その対応するメモリゲート線と前記第３の電圧制御線と間に接続された第１導電型のトランジスタと、その対応するメモリゲート線と前記第４の電圧制御線との間に接続されたと第２導電型のトランジスタとを含み、
    前記複数のサブ電圧制御線対の各々の第１のサブ電圧制御線は、その共通に制御する第１および第２のメモリゲートドライブ回路の各々の前記第１導電型のトランジスタのゲートに接続され、
    前記複数のサブ電圧制御線対の各々の第２のサブ電圧制御線は、その共通に制御する第１および第２のメモリゲートドライブ回路の各々の前記第２導電型のトランジスタのゲートに接続され、
    前記第２の電圧は、前記第１の電圧と前記第３の電圧との間の電圧値を有し、
    前記電圧制御回路は、前記複数のサブ電圧制御線対のうち、メモリトランジスタのしきい値電圧を変えるために選択されたサブ電圧制御線対の前記第１および第２のサブ電圧制御線にはそれぞれ前記第２および第３の電圧を与え、選択されなかったサブ電圧制御線対の前記第１および第２のサブ電圧制御線にはそれぞれ前記第１の電圧および前記第２の電圧を与える、半導体装置。
  6. 前記第1の電圧は、書込動作時に書込対象に選択されたメモリトランジスタのゲートに与えられる書込電圧であり、第１導電型のトランジスタはＰチャネル型のトランジスタである、請求項５に記載の半導体装置。
  7. 前記第１の電圧は、消去動作時に消去対象に選択されたメモリトランジスタのゲートに与えられる消去電圧であり、第１導電型のトランジスタはＮチャネル型のトランジスタである、請求項５に記載の半導体装置。
  8. 前記消去電圧は負の電圧であり、前記第３の電圧は正の電圧であり、前記第２の電圧は接地電圧である、請求項７に記載の半導体装置。
  9. メモリトランジスタのしきい値電圧を変えるために選択されたサブ電圧制御線対によって共通に制御される第１のメモリゲートドライバ回路と第２のメモリゲートドライバ回路のうち、第１のメモリブロックが選択されないときは、前記第１のメモリゲートドライバ回路の第１導電型のトランジスタと第２導電型のトランジスタは共に非導通であり、第２のメモリブロックが選択されないときは、前記第２のメモリゲートドライバ回路の第１導電型のトランジスタと第２導電型のトランジスタは共に非導通である、請求項５に記載の半導体装置。
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