JP4606239B2 - メモリアレイ回路 - Google Patents
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Description
このメモリアレイ回路は、複数のサブブロック(SUBBLK)1(図には1個のみ記載)と1つのマルチプレクサ(MPX)2を有している。サブブロック1は、平行配置された複数のワード線WL0,WL1,…と、これらのワード線に交差して配置された複数のセレクト線SL0,SL1,…と、これらのセレクト線に挟まれ、かつワード線に交差して配置された複数の副ビット線SBL0,SBL1,…を有している。
このメモリ素子は、図4(a)に断面構造を示すように、Pウエル領域11の表面にゲート酸化膜12を介してゲート電極13が形成され、このゲート電極13の側壁部に、シリコン窒化膜によるメモリ機能体14L,14Rが形成されている。更に、Pウエル領域11の表面には、一部がメモリ機能体14L,14Rの下側に達するように、N型の拡散領域15L,15Rが形成されている。これらの拡散領域15L,15Rは、印加する電圧により、ソース電極またはドレイン電極となるように切り替えて使用されるようになっている。
図の左側のメモリ機能体14Lに記憶された情報を読み出す場合、左側の拡散領域15Lをソース電極に、右側の拡散領域15Rをドレイン電極とし、トランジスタを動作させる。例えば、拡散領域15R及びP型ウエル領域11に0V、拡散領域15Lに+1.8V、ゲート電極13に+2Vを印加する。このとき、メモリ機能体14Lに電子が蓄積していない場合には、ドレイン電流が流れやすい。一方、メモリ機能体14Lに電子が蓄積している場合は、このメモリ機能体14Lの近傍で反転層が形成されにくいので、ドレイン電流は流れにくい。従って、ドレイン電流を検出することにより、メモリ機能体14Lの記憶情報を読み出すことができる。なお、図の右側のメモリ機能体14Rに記憶された情報を読み出す場合、右側の拡散領域15Rをソース電極に、左側の拡散領域15Lをドレイン電極とし、トランジスタを動作させる。
図の左側のメモリ機能体14Lに記憶された情報を消去する場合、左側の拡散領域15Lに正電圧(例えば、+5V)、P型ウエル領域11に0Vを印加して、この拡散領域15LとP型ウエル領域11とのPN接合に逆方向バイアスをかけ、更に、ゲート電極13に負電圧(例えば、−5V)を印加する。これにより、PN接合のうちゲート電極13付近では、負電圧が印加されたゲート電極の影響により、特にポテンシャルの勾配が急になる。そのため、バンド間トンネルによりPN接合のP型ウエル領域11側にホットホールが発生する。このホットホールが負の電位を持つゲート電極13方向に引き込まれ、メモリ機能体14Lにホール注入が行われて、このメモリ機能体14Lの消去が行われる。なお、拡散領域15Rには、0Vを印加すれば良い。また、なお、図の右側のメモリ機能体14Rに記憶された情報を消去する場合は、拡散領域15R,15Lの電位を入れ替えれば良い。
このメモリアレイ回路は、複数のサブブロック(SUBBLK)20(但し、図には1個のみ記載)と、1つのマルチプレクサ(MPX)30を有している。各サブブロック20は、平行して配置された複数のワード線WLi(i=0,1,…)と、これらのワード線WLiに交差して平行に配置された複数の副ビット線SBLj(j=0,1,…)を有している。
このメモリアレイ回路は、図1のメモリアレイ回路と同様に、複数のサブブロック20Aと1つのマルチプレクサ30を有している。各サブブロック20Aは、平行して配置された複数のワード線WLi(i=0,1,…)と、これらのワード線WLiに交差して平行に配置された複数の副ビット線SBLj(j=0,1,…)を有している。更に、ワード線WLiと副ビット線SBLjの各交差箇所には、図1と同様のメモリセルMCjが設けられ、このメモリセルMCjのゲート電極がワード線WLiに接続されている。メモリセルMCjの第1及び第2の電極は、それぞれ副ビット線SBLj,SBLj+1 に接続されている。そして、副ビット線SBLjの一端は、ドレインセレクタDSjを介して共通電源線CDVに接続されている。ここまでの構成は、図1のメモリアレイ回路と同じである。
このメモリアレイ回路は、図1のメモリアレイ回路と同様に、複数のサブブロック20Bと1つのマルチプレクサ30を有している。各サブブロック20Bは、平行して配置された複数のワード線WLi(i=0,1,…、但し、図にはWL0のみ記載)と、これらのワード線WLiに交差して平行に配置された複数の副ビット線SBLj(j=0,1,…)を有している。更に、ワード線WLiと副ビット線SBLjの各交差箇所には、図1と同様のメモリセルMCjが設けられ、このメモリセルMCjのゲート電極がワード線WLiに接続されている。メモリセルMCjの第1及び第2の電極は、それぞれ副ビット線SBLj,SBLj+1 に接続されている。副ビット線SBLjの一端は、ドレインセレクタDSjを介して共通電源線CDVに接続されている。ここまでの構成は、図1のメモリアレイ回路と同じである。
(1) 2個の選択メモリセル間にメモリセルを2個、3個及び4個挟み込む構成を説明したが、同様にして任意数のメモリセルを挟み込む構成にすることができる。
(2) 共通電源線としてメモリセルのドレイン電圧を供給し、センスアンプを介してメモリセルのソース電極を接地する回路構成を説明したが、共通電源線で接地し、センスアンプからドレイン電圧を供給する回路構成も可能である。
30 マルチプレクサ
CDV 共通電源線
DS ドレインセレクタ
DSA〜DSH ドレイン選択線
MBL 主ビット線
MC メモリセル
SS ソースセレクタ
SSE,SSK〜SSO ソース選択線
SBL 副ビット線
WL ワード線
Claims (3)
- 平行に配置された複数のワード線と、
前記ワード線に交差して平行に配置された複数の副ビット線と、
前記副ビット線の隣接する2本毎に設けられた主ビット線と、
前記ワード線と前記副ビット線の各交差箇所に設けられ、制御電極がその交差箇所のワード線に接続され、第1の電極がその交差箇所の副ビット線に接続され、第2の電極が該副ビット線に隣接する副ビット線に接続されて、該ワード線によって選択されたときに該第1及び第2の電極間に印加する電圧の方向を変えることによって2ビットの情報を読み書きできる不揮発性のメモリセルと、
前記副ビット線の一端と共通電源との間に設けられ、ドレイン選択信号が与えられた時に該副ビット線を該共通電源に接続するドレインセレクタと、
前記副ビット線の他端と前記主ビット線との間に設けられ、ソース選択信号が与えられた時に該副ビット線を該主ビット線に接続するソースセレクタと、
前記ドレインセレクタの内の第4n(但し、nは0以上の整数)番目、第4n+1番目、第4n+2番目及び第4n+3番目の各ドレインセレクタに、前記ドレイン選択信号を与えるための第1、第2、第3及び第4のドレイン選択線と、
前記ソースセレクタの内の偶数番目及び奇数番目の各ソースセレクタに、前記ソース選択信号を与えるための第1及び第2のソース選択線とを、
備えたことを特徴とするメモリアレイ回路。 - 平行に配置された複数のワード線と、
前記ワード線に交差して平行に配置され、隣接する2m本を1組とするn組(但し、m,nは複数)の副ビット線と、
前記副ビット線の隣接するm本毎に設けられた2n本の主ビット線と、
前記ワード線と前記副ビット線の各交差箇所に設けられ、制御電極がその交差箇所のワード線に接続され、第1の電極がその交差箇所の副ビット線に接続され、第2の電極が該副ビット線に隣接する副ビット線に接続されて、該ワード線によって選択されたときに該第1及び第2の電極間に印加する電圧の方向を変えることによって2ビットの情報を読み書きできる不揮発性のメモリセルと、
前記副ビット線の一端と共通電源との間に設けられ、ドレイン選択信号が与えられた時に該副ビット線を該共通電源に接続するドレインセレクタと、
前記副ビット線の他端と対応する前記主ビット線との間に設けられ、ソース選択信号が与えられた時に該副ビット線を該主ビット線に接続するソースセレクタと、
前記ドレインセレクタの内の第2mi(但し、iは0からn−1まで整数)番目、第2mi+1番目、…、及び第2m(i+1)−1番目の各ドレインセレクタに、それぞれ前記ドレイン選択信号を与えるための第1、第2、…、及び第2mのドレイン選択線と、
前記ソースセレクタの内の第mj(但し、jは0から2n−1までの整数)番目、第mj+1番目、…、及び第m(j+1)−1番目の各ソースセレクタに、前記ソース選択信号を与えるための第1、第2、…、及び第mのソース選択線とを、
備えたことを特徴とするメモリアレイ回路。 - 前記ドレイン選択信号と前記ソース選択信号は、選択された前記ワード線に接続された前記メモリセルの内の2つを選択し、かつ、その選択された2つのメモリセルによってこれらのメモリセルから前記主ビット線に至までの前記副ビット線が挟まれるように、前記ドレインセレクタと前記ソースセレクタを選択するように与えられることを特徴とする請求項1または2記載のメモリアレイ回路。
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