CN100585734C - 存储器阵列电路 - Google Patents

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Abstract

本发明提供一种与用1个存储单元存储2比特数据的非易失性存储元件相对应、并且可进行高速的读出工作的存储器阵列电路。副位线SBL的一端经由漏极选择器DS连接到共用电源CDV上，另一端经由源极选择器SS连接到主位线MBL上。切换对漏极选择器DS的漏极选择线DSA等和对源极选择器SS的源极选择线SSE等的选择信号，将副位线SBL切换为对存储单元MC的漏极线或源极线使用。由此，2比特容量的存储单元MC的读写成为可能。此外，选择2个存储单元MC，用这些存储单元包夹从存储单元到主位线MBL的副位线SBL。由此，可减少布线路径的寄生电容，进行高速的读出工作。

Description

存储器阵列电路
技术领域
本发明涉及以1个存储单元存储2比特数据的非易失性存储装置用的存储器阵列电路。
背景技术
【专利文献1】特开平11-203880号公报
【专利文献2】特开2000-57794号公报
【专利文献3】特开2004-335797号公报
图2是上述专利文献1中记载的现有存储器阵列电路的结构图。
该存储器阵列电路具有多个子块(SUBBLK)1(图中只记载1个)和1个多路复用器(MPX)2。子块1具有平行配置的多条字线WL0、WL1、...和与这些字线交叉配置的多条选择线SL0、SL1、...、以及被这些选择线包夹并且与字线交叉配置的多条副位线SBL0、SBL1、...。
在字线WL和选择线SL的各交叉处设置存储单元MC0、MC1、...(图中只记载与字线WL0对应的存储单元)。各存储单元MC通过在浮置栅极上蓄积的电荷的有无来存储数据，控制电极连接到字线WL上，漏电极连接到选择线SL上。此外，存储单元MC的源电极连接到对应的副位线SBL上。
各选择线SL0、SL1、...分别通过由开关用的晶体管构成的漏极选择器DS0、DS1、...连接到共用电源线CDV上。第偶数个漏极选择器DS0、DS2、...的栅极共同连接到漏极选择线DSE上，第奇数个漏极选择器DS1、DS3、...的栅极共同连接到漏极选择器DSO上。另一方面，各副位线SBL0、SBL1、...分别通过由开关用的晶体管构成的源极选择器SS0、SS1、...连接到主位线MBL0、MBL1、...上。
另外，虽然未图示，但是，在主位线MBL0、MBL1、...上并联与该子块1同样的多个子块。
进而，主位线MBL0、MBL1、...通过多路复用器2连接到数据线DL0、DL1、...上。多路复用器2根据选择信号Y0、Y1、...选择邻接的2条主位线MBL，连接到数据线DL0、DL1上。在数据线DL0、DL1上分别连接读出放大器SA0、SA1，并且，连接未图示的数据写入电路等。读出放大器SA0、SA1通过所选择的存储单元MC检测有无流过接地电位的电流，由此，读出该存储单元MC的存储内容。
图3是表示选择图2中的存储单元(MC6，MC9)时的状态的图，粗线表示流过选择的漏极选择线DS、字线WL及源极选择线SS和选择的存储单元MC6、MC9中的电流的路径。
如图3所示，源极选择线SS和选择信号Y3定为“H”，由此，构成：从副位线SBL3通过主位线MBL3和数据线DL0到达读出放大器SA0的路径、以及从副位线SBL4通过主位线MBL4和数据线DL1到达读出放大器SA1的路径。进而，将字线WL0和漏极选择线DSO定为“H”，由此，构成：从共用电源线CDV通过漏极选择线DS3和存储单元MC6到达副位线SBL3的路径、以及通过漏极选择线DS5和存储单元MC9到达副位线SBL4的路径。
由此，例如存储单元MC6的存储内容是“1”的情况下，读出电流从主位线MBL3流向读出放大器SA0。此外，存储单元MC9的存储内容是“1”的情况下，读出电流从主位线MBL4流向读出放大器SA1。
由图2可知，读出存储单元MC6、MC9的情况下，副位线SBL3、SBL4通过存储单元MC7、MC8的导通电阻被连接。副位线SBL3、SBL4的电位与存储单元MC6、MC9的存储内容无关，由于读出放大器SA0、SA1而成为大致相同的电位。但是，存储单元MC6、MC9的存储内容相互不同的情况下，因为在副位线SBL3、SBL4上产生若干的电位差，所以，通过存储单元MC7、MC8流过漏电流。因此，为了使用该存储器阵列电路，就需要漏电流小到可以忽视的程度。
另一方面，所选择的存储单元MC6、MC9包夹其中间的存储单元MC7、MC8，而且，在读出中使用的副位线SBL3、SBL4位于这些存储单元MC6、MC9的内侧。因此，副位线SBL3、SBL4和主位线MBL3、MBL4等的读出路径以外的主要寄生电容的成分只是选择线SL4和连接到该选择线SL4上的存储单元，在读出路径中产生的寄生电容被限定在选择的存储单元MC6、MC9所包夹的区域。因此，寄生电容变得非常小，可进行高速的读出工作。
但是，上述存储器阵列电路根据浮置栅极上蓄积的电荷的有无，将存储数据的非易失性的存储单元作为对象，在各存储单元中固定漏电极和源电极。
另一方面，由于近年来提高了对大存储器容量的要求，出现了可用1个存储单元存储2比特数据的非易失性存储元件。
图4是上述专利文献3中记载的2比特对应的存储元件的说明图。
图4(a)中示出其剖面结构，该存储元件在P阱区11的表面上隔着栅极氧化膜12形成栅电极13，该栅电极13的侧壁部上形成硅氮化膜的存储器功能体14L、14R。进而，在P阱区11的表面上形成N型的扩散区15L、15R，使其一部分到达存储器功能体14L、14R的下侧。这些扩散区15L、15R通过所施加的电压切换成源电极或漏电极进行使用。
图4(b)是表示存储元件的写入工作原理的图。在此，所谓写入是指向存储器功能体注入电子。
为了在图的左侧的存储器功能体14L中进行写入，将右侧的扩散区15R作成源电极，将左侧的扩散区15L作成漏电极。例如，在扩散区15R以及P型阱区11上施加0V，在扩散区15L和栅电极13上施加+5V。由此，反相层16从扩散层15R延伸，但是，不到达扩散区15L，产生夹断点。电子从夹断点到扩散区15L通过高电场加速，成为所谓的热电子。该热电子注入到存储器功能体14L中，由此，进行写入。并且，在右侧的存储器功能体14R的附近，因为不产生热电子，所以不进行写入。
另一方面，为了在右侧的存储器功能体14R中进行写入，将左侧的扩散区15L作为源电极，将右侧的扩散区15R作为漏电极。
图4(c)是表示存储元件的读出工作原理的图。
读出图的左侧的存储器功能体14L中存储的信息的情况下，将左侧的扩散区15L作为源电极，将右侧的扩散区15R作成漏电极，使晶体管工作。例如，对扩散区15R以及P型阱区11施加0V，对扩散区15L施加+1.8V，对栅电极13施加+2V。此时，在存储器功能体14L中不蓄积电子的情况下，容易流过漏极电流。另一方面，在存储器功能体14L中蓄积电子的情况下，因为难以在该存储器功能体14L的附近形成反相层，所以，漏极电流难以流过。因此，通过检测漏极电流，可读出存储器功能体14L的存储信息。另外，在读出图的右侧的存储器功能体14R中存储的信息的情况下，将右侧的扩散区15R作为源电极，将左侧的扩散区15L作成漏电极，使晶体管工作。
图4(d)是表示存储元件的擦除工作原理的图。
擦除图的左侧的存储器功能体14L中存储的信息的情况下，对左侧的扩散区15L施加正电压(例如，+5V)，对P型阱区11施加0V，向该扩散区15L与P型阱区11的PN结施加反偏压，进而，对栅电极13施加负电压(例如，-5V)。由此，PN结中在栅电极13附近，由于施加负电压的栅电极的影响，特别是电位的梯度变陡。因此，由于带间隧道，在PN结的P型阱区11侧产生热空穴。该热空穴被吸引到具有负电位的栅电极13的方向，向存储器功能体14L进行空穴注入，进行该存储器功能体14L的擦除。另外，可以对扩散区15R施加0V。此外，在擦除图右侧的存储器功能体14R中存储的信息的情况下，可以调换扩散区15R、15L的电位。
这样，在2比特对应的存储元件中，在栅电极13左右的侧壁部上形成存储器功能体14L、14R，将与这2个存储器功能体14L、14R对应形成的左右扩散区15L、15R切换为源电极或漏电极使用，由此，可存储2比特的信息。
但是，上述存储器阵列电路完全区别了连接存储单元MC的漏电极的选择线SL和连接源电极的副位线SBL，不能在2比特对应的存储元件中应用。
发明内容
本发明的目的在于：提供一种存储器阵列电路，其能够与用1个存储单元存储2比特数据的非易失性存储元件对应并且可进行高速读出工作。
本发明的存储器阵列电路的特征在于，具备：多条字线，平行地配置；多条副位线，与上述字线交叉并平行地配置；主位线，按上述副位线的邻接的每2条进行设置；非易失性的存储单元，设置在上述字线和上述副位线的各交叉处，控制电极连接到该交叉处的字线上，第1电极连接到该交叉处的副位线上，第2电极连接到与该副位线邻接的副位线上，通过该字线选择时改变施加在该第1以及第2电极之间的电压的方向，由此，能读写2比特的信息；漏极选择器，设置在上述副位线的一端和共用电源之间，在提供漏极选择信号时将该副位线连接到该共用电源上；源极选择器，设置在上述副位线的另一端和上述主位线之间，在提供源极选择信号时将该副位线连接到该主位线上；第1、第2、第3以及第4漏极选择线，用于向上述漏极选择器中的第4n(其中，n是0以上的整数)、第4n+1、第4n+2、以及第4n+3个的各漏极选择器提供上述漏极选择信号；以及第1以及第2源极选择线，用于向上述源极选择器中的第偶数以及第奇数个的各源极选择器提供上述源极选择信号。
在本发明中，通过漏极选择器将副位线的一端连接到共用电源上，通过源极选择器将该副位线的另一端连接到主位线上。因此，通过切换对漏极选择器的漏极选择信号和对源极选择器的源极选择信号，可将副位线切换为漏极线或源极线使用。由此，以1个存储单元存储2比特的数据的存储单元的读写成为可能。此外，提供选择漏极选择器和源极选择器的漏极选择信号和源极选择信号，使得选择连接到所选择的字线上的存储单元中的2个，而且，该被选择的2存储单元包夹从这些存储单元到主位线的副位线，由此，具有减小寄生电容、可进行高速的读取工作的效果。
附图说明
图1是表示本发明实施例1的存储器阵列电路的结构图。
图2是现有的存储器阵列电路的结构图。
图3是表示选择图2中的存储单元(MC6、MC9)时的状态的图。
图4是2比特对应的存储元件的说明图。
图5是表示选择图1中的存储单元(MC4、MC7)时的状态的图。
图6是表示选择图1中的存储单元(MC7、MC10)时的状态的图。
图7是表示本发明实施例2的存储器阵列电路的结构图。
图8是表示本发明实施例3的存储器阵列电路的结构图。
具体实施方式
所选择的2个存储单元所包夹的存储单元的数目设为m个的情况下，设置：n组副位线，与字线交叉并平行配置，将邻接的2m条作为1组；以及按该副位线的邻接的每m条进行设置的2n条主位线。而且，设置第1、第2、...、以及第2m漏极选择线，分别向设置在各副位线的一端和共用电源之间的、将该副位线连接到共用电源上的漏极选择器中的第2mi(其中，i是从0到n-1的整数)、第2mi+1、...、以及第2m(i+1)-1个的各个漏极选择器提供漏极选择信号。此外，设置第1、第2、...、以及第m源极选择线，用于向设置在各副位线的另一端和对应的主位线之间的、将该副位线连接到主位线上的源极选择器中的第mj(其中，j是从0到2n-1的整数)、第mj+1、...、以及第m(j+1)-1个的各源极选择器提供上述源极选择信号。
实施例1
图1是表示本发明实施例1的存储器阵列电路的结构图。
该存储器阵列电路具有多个子块(SUBBLK)20(其中，图中只记载1个)和1个多路复用器(MPX)30。各子块20具有平行配置的多条字线WLi(i＝0，1，...)和与这些字线WLi交叉并平行配置的多条副位线SBLj(j＝0，1，...)。
在字线WLi和副位线SBLj的各个交叉处设置存储单元MCj(j＝0，1，...)(其中，图中只记载与字线WL0对应的存储单元)。如图4所示，各存储单元MCj是下述的2比特对应的非易失性存储元件：在栅电极(控制电极)的左右的侧壁部分别形成存储器功能体，与2个存储器功能体对应形成的左右扩散区作成可切换为漏电极或源电极使用的第1以及第2电极。存储单元MCj的栅电极连接到对应的字线WLi上，该存储单元MCj的第1以及第2电极分别连接到邻接的副位线SBLj、SBLj+1上。
副位线SBLj的一端(图的上侧)通过由开关用的晶体管构成的漏极选择器DSj连接到共用电源线CDV上。漏极选择器DSj中第4n(其中，n＝0，1，2，...)个漏极选择器DSj的栅极共同连接到漏极选择线DSA上，第4n+1个漏极选择器DSj的栅极共同连接到漏极选择线DSB上。进而，第4n+2个漏极选择器DSj的栅极共同连接到漏极选择线DSC上，第4n+3的漏极选择器DSj的栅极共同连接到漏极选择线DSD上。
此外，副位线SBLj+1的另一端(图的下侧)通过由开关用的晶体管构成的源极选择器SSj连接到对应的主位线MBL上。即，邻接的第奇数和第偶数个副位线SBL2n+1、SBL2n+2(例如SBL1、SBL2)分别通过源极选择器SS2n、SS2n+1(这种情况下是SS0、SS1)连接到主位线MBLn(这种情况下是MBL0)上。而且，第偶数个源极选择器SS2n的栅极共同连接到源极选择线SSE上，第奇数个源极选择器SS2n+1的栅极共同连接到源极选择器SSO上。另外，在主位线MBL0、MBL1、...上并联与该子块20同样的多个子块。
进而，主位线MBL0、MBL1、...通过多路复用器30连接到数据线DL0、DL1、...上。多路复用器30根据选择信号Y0、Y1、...选择邻接的2条主位线MBL，连接到数据线DL0、DL1上。在数据线DL0、DL1上分别连接读出放大器SA0、SA1，并且连接未图示的数据写入电路等。读出放大器SA0、SA1通过所选择的存储单元MC检测有无流过接地电位的电流，由此，读出该存储单元MC的存储内容。
另外，虽然在该图1中没有记载，但是，对源极选择线SSE、SSO以及漏极选择线DSA～DSD的选择信号、对字线WLi的驱动信号、对多路复用器30的选择信号Yi可通过由地址译码器对地址信号进行译码来得到。例如，通过对地址信号的高位位进行译码，可得到用于选择子块20的对源极选择线SSE、SSO的选择信号。此外，通过对地址信号的低位位进行译码，可得到对多路复用器30的选择信号Yi。进而，通过对地址信号的中间位进行译码，可得到对字线WLi的驱动信号和对漏极选择线DSA～DSD的选择信号。
图5是表示选择图1中的存储单元(MC4，MC7)时的状态的图，粗线表示流过选择的漏极选择线DSA、字线WL0、源极选择线SSE及选择信号Y3和选择的存储单元MC4、MC7中的电流的路径。
如图5所示，将源极选择线SSE和选择信号Y3设为“H”，由此，副位线SBL5、SBL7分别通过主位线MBL2、MBL3连接到数据线DL0、DL1上。进而，将字线WL0和漏极选择线DSA设为“H”，由此，构成从共用电源线CDV经由漏极选择器DS4、副位线SB4以及存储单元MC4到达副位线SBL5的路径、和经由漏极选择器DS8、副位线SB8以及存储单元MC7到达副位线SBL7的路径。
由此，存储单元MC4的左侧的电极连接到共用电源线CDV上，右侧的电极连接到数据线DL0上。另一方面，存储单元MC7的右侧的电极连接到共用电源线CDV上，左侧的电极连接到数据线DL1上。
因此，如果对共用电源线CDV和字线WL0施加5V，对数据线DL0、DL1施加0V，则可对存储器MC4的左侧的存储器功能体和存储器MC7的右侧的存储器功能体进行写入。
此外，如果分别对字线WL0和共用电源线CDV施加2V和1.8V，使读出放大器SA0、SA1工作，则可读出存储单元MC4的右侧的存储器功能体和存储器MC7的左侧的存储器功能体的存储内容。
在该读出工作中，读出路径由所选择的存储单元MC4、MC7包夹其中间的存储单元MC5、MC6，而且，在读出中使用的副位线SBL5、SBL7位于这些存储单元MC4、MC7的内侧。因此，副位线SBL5、SBL7以及主位线MBL2、MBL3等的读出路径以外的主要寄生电容的成分只是副位线SBL6和连接到该副位线SBL6上的存储单元。由此，与图2的存储器阵列电路相同，在读出路径中产生的寄生电容被限定在所选择的存储单元MC4、MC7包夹的区域，寄生电容变得非常小，可进行高速读出工作。
图6是表示选择图1中的存储单元(MC7，MC10)时的状态的图，粗线表示流过选择的漏极选择线DSD、字线WL0、源极选择线SSO以及选择信号Y3、和选择的存储单元MC7、MC10中的电流的路径。在该图6中，读出路径由选择的存储单元MC7、MC10包夹其中间的存储单元MC8、MC9，而且，在读出中使用的副位线SBL8、SBL10位于这些存储单元MC7、MC10的内侧。因此，寄生电容变得非常小，可进行高速的读出工作。
但是，可知该图6中存储单元MC7中流过的电流的方向与图5中选择的存储单元MC7中流过的电流的方向相反。由此，可读出存储单元MC7的右侧的存储器功能体的存储内容。此外，进行写入工作的情况下，可在存储单元MC7的左侧的存储器功能体中进行写入。
如上所述，该实施例1的存储器阵列电路构成为：在各副位线SBLi的两端设置漏极选择器DS和源极选择器SS，可切换与共用电源线CDV以及主位线MBL的连接。由此，连接到邻接的副位线SBLj、SBLj+1上的存储单元MC的第1以及第2电极可替换为源电极和漏电极、或漏电极和源电极，可与用1个存储单元存储2比特数据的非易失性的存储元件对应。
进而，因为成为由所选择的2个存储单元MC包夹读出用的副位线SBL的结构，所以，具有读出路径的寄生电容降低、可进行高速读出工作的优点。
实施例2
图7是表示本发明的实施例2的存储器阵列电路的结构图。
与图1的存储器阵列电路同样，该存储器阵列电路具有多个子块20A和1个多路复用器30。各子块20A具有平行配置的多条字线WLi(i＝0，1，...)和与这些字线WLi交叉并平行配置的多条副位线SBLj(j＝0，1，...)。进而，在字线WLi和副位线SBLj的各交叉处设置与图1相同的存储单元MCj，该存储单元MCj的栅电极连接到位线WLi上。存储单元MCj的第1以及第2电极分别连接到副位线SBLj、SBLj+1上。而且，副位线SBLj的一端经由漏极选择器DSj连接到共用电源线CDV上。此前的结构和图1的存储器阵列电路相同。
另一方面，漏极选择器DSj中的第6n(其中，n＝0，1，2，...)个漏极选择器的栅极共同连接到漏极选择线DSA上。同样，第6n+1、第6n+2、第6n+3、第6n+4、第6n+5个漏极选择器DS的栅极分别共同连接到漏极选择线DSB、DSC、DSD、DSE、DSF上。
此外，副位线SBLj+1的另一端经由源极选择器SSj连接到对应的主位线MBL上。即，邻接的3条副位线SBL3n+1、SBL3n+2、SBL3n+3分别经由源极选择器SS3n、SS3n+1、SS3n+2连接到主位线MBLn上。而且，源极选择器SS3n、SS3n+1、SS3n+2的栅极分别共同连接到源极选择线SSL、SSM、SSN上。
另外，在主位线MBL0、MBL1、...上并联与该子块20A同样的多个子块，并且，主位线MBL0、MBL1、...经由多路复用器30连接到数据线DL0、DL1上，在该数据线DL0、DL1上分别连接读出放大器SA0、SA1以及数据写入电路等，这与图1相同。
图7中的粗线表示通过选择漏极选择线DSC、DSD、字线WL0、源极选择线SSL、以及多路复用器30的选择信号Y1从而唯一地选择存储单元MC3、MC7时的电流路径。这样，在所选择的2个存储单元(MC3，MC7)之间包夹3个存储单元(MC4～MC6)，并且，成为电流路径的副位线SBL4、SBL7位于所选择的2个存储单元的内侧。
此种情况下，观察存储单元MC7，副位线SBL8成为漏极线，副位线SBL7成为源极线，在该存储单元MC7中从图的右边向左边流过电流。
另一方面，存储单元MC7中从左向右流过电流的情况下，选择漏极选择线DSA、DSB、字线WL0、源极选择线SSM、以及多路复用器30的选择信号Y2。由此，唯一地选择存储单元MC7、MC11。而且，对于存储单元MC7，副位线SBL7成为漏极线，副位线SBL8成为源极线，在该存储单元MC7中从图的左边向右边流过电流。
此种情况下，所选择的2个存储单元(MC7，MC11)之间包夹3个存储单元(MC8～MC10)，并且，成为电流路径的副位线SBL8、SBL11位于所选择的2个存储单元的内侧。
如上所述，该实施例2的存储器阵列电路20A构成为：在各副位线SBLj的两端设置漏极选择器DS和源极选择器SS，可切换与共用电源线CDV以及主位线MBL的连接。由此，存储单元MC的第1以及第2电极可切换为源电极和漏电极、或漏电极和源电极，可与用1个存储单元存储2比特数据的非易失性存储元件对应。
进而，因为成为由所选择的2个存储单元MC包夹读出用的副位线SBL的结构，所以，具有读出路径的寄生电容降低、可进行高速的读出工作的优点。另外，与图1的存储器阵列电路相比的情况下，因为读出用的副位线SBL所包夹的副位线的数目从1条增加为2条，所以，寄生电容稍微增加，但是，因为所包夹的存储单元MC的数目从2个增加为3个，所以，可减小漏电流。
实施例3
图8是表示本发明实施例3的存储器阵列电路的结构图。
与图1的存储器阵列电路同样，该存储器阵列电路具有多个子块20B和1个多路复用器30。各子块20B具有平行配置的多条字线WLi(i＝0，1，...，其中，图中只记载WL0)和与这些字线WLi交叉并平行配置的多条副位线SBLj(j＝0，1，...)。进而，在字线WLi和副位线SBLj的各交叉处设置与图1相同的存储单元MCj，该存储单元MCj的栅极连接到字线WLi上。存储单元MCj的第1以及第2电极分别连接到副位线SBLj、SBLj+1上。副位线SBLj的一端经由漏极选择器DSj连接到共用电源线CDV上。此前的结构与图1的存储器阵列电路相同。
另一方面，漏极选择器DSj中的第8n(其中，n＝0，1，2，...)个漏极选择器的栅极共同连接到漏极选择线DSA上。同样，第8n+1、8n+2、8n+3、8n+4、8n+5、8n+6、8n+7个漏极选择器DS的栅极分别共同连接到漏极选择线DSB、DSC、DSD、DSE、DSF、DSG、DSH上。
此外，副位线SBLj+1的另一端经由源极选择器SSj连接到对应的主位线MBL上。即，邻接的4条副位线SBL4n+1、SBL4n+2、SBL4n+3、SBL4n+4分别经由源极选择器SS4n、SS4n+1、SS4n+2、SS4n+3连接到主位线MBLn上。而且，源极选择器SS4n、SS4n+1、SS4n+2、SS4n+3的栅极分别共同连接到源极选择线SSK、SSL、SSM、SSN上。
另外，在主位线MBL0、MBL1、...上并联和该子块20B同样的多个子块，并且，主位线MBL0、MBL1、...经由多路复用器30连接到数据线DL0、DL1上，在该数据线DL0、DL1上分别连接读出放大器SA0、SA1以及数据读出电路等，这与图1相同。
图8中的粗线表示通过选择漏极选择线DSC、DSE、字线WL0、源极线SSK以及多路复用器30的选择信号Y1从而唯一地选择存储单元MC4、MC9时的电流路径。这样，在所选择的2个存储单元(MC4，MC9)之间包夹4个存储单元(MC5～MC8)，并且，成为电流路径的副位线SBL5、SBL8位于所选择的2个存储单元的内侧。
此种情况下，观察存储单元MC9，副位线SBL9成为漏极线，副位线SBL8成为源极线，在该存储单元MC9中从图的右边向左边流过电流。另一方面，在存储单元MC9中流过从左向右的电流的情况下，选择漏极选择线DSB、DSH、字线WL0、源极选择线SSL、以及多路复用器30的选择信号Y2。由此，唯一地选择存储单元MC9、MC14。而且，对于存储单元MC9，副位线SBL8成为漏极线，副位线SBL9成为源极线，在该存储单元MC9中从图的左边向右边流过电流。
如上所述，与实施例1、2相同，该实施例3的存储器阵列电路可与以1个存储单元存储2比特数据的非易失性存储元件对应，并且，具有读出路径的寄生电容降低、可进行高速的读出工作的优点。另外，与图7的存储器阵列电路相比的情况下，由于读出用的副位线SBL所包夹的副位线的数目从2条增加为3条，所以寄生电容增加，但是，所包夹的存储单元MC的数目从3个增加为4个，所以，可使漏电流进一步变小。
另外，本发明并不限于上述实施例，可以是各种变形。作为该变形例，例如有如下的例子。
(1)对在2个选择存储单元间夹入2个、3个以及4个存储单元的结构进行了说明，但是，同样地可作成夹入任意数目的存储单元的结构。
即，在夹入m个存储单元的情况下，对将邻接的2m条作为1组的n组副位线、以及该副位线的邻接的每m条1条1条地设置主位线。进而，在各副位线的一端和共用电源之间设置由漏极选择信号控制的漏极选择器，在这些各副位线的另一端和对应的主位线之间设置由源极选择信号控制的源极选择器。
而且，在漏极选择器中的第2mi(其中，i是从0到n-1的整数)、第2mi+1、...、以及第2m(i+1)-1个的各选择器上分别设置用于提供漏极选择信号的第1、第2、...、以及第2m的漏极选择线。此外，在源极选择器中的第mj(其中，j是从0到2n-1的整数)、第mj+1、...、以及第m(j+1)-1个的各源极选择器上设置用于提供源极选择信号的第1、第2、...、第m的源极选择线。由此，可作成夹入任意m个存储单元的结构的存储器阵列电路。
(2)虽然对作为共用电源线供给存储单元的漏极电压、经由读出放大器使存储单元的源电极接地的电路结构进行了说明，但是，也可以是共用电源线接地、从读出放大器供给漏极电压的电路结构。

Claims (3)

1.一种存储器阵列电路，其特征在于，具备：
多条字线，平行地配置；
与上述字线交叉的多条副位线，并且所述多条副位线平行地配置；
对应于邻接的每2条上述副位线设置的主位线；
非易失性的存储单元，设置在上述字线和上述副位线的各交叉处，控制电极连接到该交叉处的字线上，第1电极连接到该交叉处的副位线上，第2电极连接到与该副位线邻接的副位线上，在通过该字线进行选择时改变施加在该第1以及第2电极之间的电压的方向，由此，能读写2比特的信息，其中，该非易失性的存储单元在控制电极的左右的侧壁部分别形成存储器功能体，与2个存储器功能体对应形成的左右扩散区作成可切换为漏电极或源电极使用的第1以及第2电极；
漏极选择器，设置在上述副位线的一端和共用电源之间，在提供漏极选择信号时将该副位线连接到该共用电源上；
源极选择器，设置在上述副位线的另一端和上述主位线之间，在提供源极选择信号时将该副位线连接到该主位线上；
第1、第2、第3以及第4漏极选择线，分别用于向上述漏极选择器中的第4n、第4n+1、第4n+2、以及第4n+3个的各漏极选择器提供上述漏极选择信号，其中，n是0以上的整数；以及
第1以及第2源极选择线，分别用于向上述源极选择器中的第偶数以及第奇数个的各源极选择器提供上述源极选择信号。
2.一种存储器阵列电路，其特征在于，具备：
多条字线，平行地配置；
与上述字线交叉的n组副位线，所述n组副位线平行配置，并且将邻接的2m条副位线作为1组，其中，n、m是0以上的整数；
对应于邻接的每m条上述副位线设置的2n条主位线；
非易失性的存储单元，设置在上述字线和上述副位线的各交叉处，控制电极连接到该交叉处的字线上，第1电极连接到该交叉处的副位线上，第2电极连接到与该副位线邻接的副位线上，在通过该字线进行选择时改变施加在该第1以及第2电极之间的电压的方向，由此，能读写2比特的信息，其中，该非易失性的存储单元在控制电极的左右的侧壁部分别形成存储器功能体，与2个存储器功能体对应形成的左右扩散区作成可切换为漏电极或源电极使用的第1以及第2电极；
漏极选择器，设置在上述副位线的一端和共用电源之间，在提供漏极选择信号时将该副位线连接到该共用电源上；
源极选择器，设置在上述副位线的另一端和对应的上述主位线之间，在提供源极选择信号时将该副位线连接到该主位线上；
第1、第2、...、以及第2m漏极选择线，用于分别向上述漏极选择器中的第2mi、第2mi+1、...、以及第2m(i+1)-1个的各漏极选择器提供上述漏极选择信号，其中，i是从0到n-1的整数；以及
第1、第2、...、以及第m源极选择线，分别用于向上述源极选择器中的第mj、第mj+1、...、以及第m(j+1)-1个的各源极选择器提供上述源极选择信号，其中，j是从0到2n-1的整数。
3.如权利要求1或2记载的存储器阵列电路，其特征在于：
提供上述漏极选择信号和上述源极选择信号，选择上述漏极选择器和上述源极选择器，使得选择连接在所选择的上述字线上的上述存储单元中的2个，并且，由该选择的2个存储单元包夹从这些存储单元到上述主位线的上述副位线。
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