JP6876397B2 - 半導体メモリおよび半導体メモリの製造方法 - Google Patents

半導体メモリおよび半導体メモリの製造方法 Download PDF

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Description

本発明は、半導体メモリおよび半導体メモリの製造方法に関する。
不揮発性半導体メモリの一種として、記憶したデータを電気的に消去可能なEEPROM（Electrically Erasable Programmable Read-Only Memory）が知られている。EEPROMは、その特徴として、フローティングゲートと呼ばれる電気的に絶縁された浮遊電極層を有し、フローティングゲートにおける電荷の蓄積状態を変化させることでメモリ機能を実現する。
一般的なEEPROMは、フローティングゲートをメモリセルのゲート（コントロールゲート）とは異なる専用の電極層によって実現する。例えば、フローティングゲートを構成するポリシリコン層と、コントロールゲートを構成するポリシリコン層とを重ねて配置するスタック型が代表的である。
一方、フローティングゲートおよびコントロールゲートを単層のポリシリコン膜で構成したEEPROMも知られている。このタイプのEEPROMでは、メモリセルの単位面積は大きくなるものの低コストで製造することが可能である。従って、記憶容量が比較的小さいEEPROMにおいては、単層ポリシリコン構造のメモリセルを適用することで、コスト面で有利となる。
フローティングゲートおよびコントロールゲートを単層のポリシリコン膜で構成した半導体メモリに関する技術として、例えば特許文献１には、第１のゲートとして機能する第１のプレートおよびＮ＋ドープ領域に当接されたＰ＋ドープ領域からなる第２のプレートを有するカップリングキャパシタと、第２のゲートを有する読み出しトランジスタと、第３のゲートとして機能する第３のプレートおよび第４のプレートを有するトンネルキャパシタと、を有する不揮発性メモリを備えた集積回路が記載されている。
一方、特許文献２には、第１ウェルに内包されるようにそれぞれ配置された第２〜第４ウェルに平面的に重なるように第１方向に延在して配置された浮遊ゲート電極と、浮遊ゲート電極が第２ウェルに平面的に重なる第１位置に形成されたデータ書き込みおよび消去用の素子と、浮遊ゲート電極が第３ウェルに平面的に重なる第２位置に形成されたデータ読み出し用の電界効果トランジスタと、浮遊ゲート電極が第４ウェルに平面的に重なる第３位置に形成された容量素子とを有する不揮発性メモリセルが記載されている。
米国特許第６７８８５７４号明細書 特開２００７−１１００７３号公報
上記特許文献１に記載の半導体メモリにおいては、カップリングキャパシタを構成する第１のプレートの周囲にｐ＋ドープ領域およびｎ＋ドープ領域が設けられ、ｐ＋ドープ領域は、ｎ＋ドープ領域に当接されている。また、ｐ＋ドープ領域およびｎ＋ドープ領域にはそれぞれコンタクトが接続されている。
しかしながら、ｐ＋ドープ領域とｎ＋ドープ領域とが当接している場合には、これらのドープ領域を形成する際に使用されるマスクのずれなどに起因して、図１に示すように、ｐ＋ドープ領域とｎ＋ドープ領域とがオーバーラップした領域２００にコンタクト２１０が形成されるおそれがある。比較的不純物濃度が高いｐ＋ドープ領域とｎ＋ドープ領域とがオーバーラップした領域２００は、抵抗が大きく、領域２００にコンタクト２１０が接続された場合には、メモリセルの応答性が低下するおそれがある。
本発明は、上記した点に鑑みてなされたものであり、比較的高濃度のｐ型領域とｎ型領域とがオーラップする領域が生じにくい半導体メモリおよびその製造方法を提供することを目的とする。
本発明に係る半導体メモリは、第１の導電型を有する第１の拡散層、前記第１の拡散層の表面に第１の絶縁膜を介して設けられた第１の導電層、前記第１の拡散層の表層部に設けられた前記第１の導電型を有する第２の拡散層、および前記第１の拡散層の表層部において前記第１の導電層に隣接し且つ前記第２の拡散層から離間して設けられた前記第１の導電型とは異なる第２の導電型の第３の拡散層を有する第１のキャパシタと、前記第１の拡散層から離間して設けられた前記第１の導電型を有する第４の拡散層、前記第４の拡散層の表面に第２の絶縁膜を介して設けられ且つ前記第１の導電層に接続された第２の導電層、および前記第４の拡散層の表層部に設けられた前記第１の導電型を有する第５の拡散層、および前記第４の拡散層の表層部において前記第２の導電層に隣接し且つ前記第５の拡散層から離間して設けられた前記第２の導電型の第６の拡散層を有する第２のキャパシタと、前記第１の導電層および前記第２の導電層に接続された第３の導電層をゲート電極として含み、前記ゲート電極を間に挟むように設けられたソースおよびドレインを構成する第１の導電型を有する第７の拡散層を含むトランジスタと、を有し、前記第１の導電層、前記第２の導電層および前記第３の導電層は、前記第１のキャパシタ、前記トランジスタ及び前記第２のキャパシタが並ぶ方向を長手方向とする単一のポリシリコン膜によって一体的に形成されており、前記第２の拡散層、前記第７の拡散層及び前記第５の拡散層が、前記ポリシリコン膜の前記長手方向に沿ってこの順に並び、且つ前記ポリシリコン膜の前記長手方向に沿った辺に隣接して設けられており、前記第３の拡散層及び前記第６の拡散層が前記ポリシリコン膜の前記長手方向の端部において前記長手方向と交差する辺に隣接して設けられている。
本発明に係る半導体メモリの製造方法は、第１の導電型を有する第１の拡散層、前記第１の拡散層の表面に第１の絶縁膜を介して設けられた第１の導電層、前記第１の拡散層の表層部に設けられた前記第１の導電型を有する第２の拡散層、および前記第１の拡散層の表層部において前記第１の導電層に隣接し且つ前記第２の拡散層から離間して設けられた前記第１の導電型とは異なる第２の導電型の第３の拡散層を有する第１のキャパシタを形成する工程と、前記第１の拡散層から離間して設けられた前記第１の導電型を有する第４の拡散層、前記第４の拡散層の表面に第２の絶縁膜を介して設けられ且つ前記第１の導電層に接続された第２の導電層、および前記第４の拡散層の表層部に設けられた前記第１の導電型を有する第５の拡散層、および前記第４の拡散層の表層部において前記第２の導電層に隣接し且つ前記第５の拡散層から離間して設けられた前記第２の導電型の第６の拡散層を有する第２のキャパシタを形成する工程と、前記第１の導電層および前記第２の導電層に接続された第３の導電層をゲート電極として含み、前記ゲート電極を間に挟むように設けられたソースおよびドレインを構成する第１の導電型を有する第７の拡散層含むトランジスタを形成する工程と、を有し、前記第１の導電層、前記第２の導電層および前記第３の導電層は、前記第１のキャパシタ、前記トランジスタ及び前記第２のキャパシタが並ぶ方向を長手方向とする単一のポリシリコン膜によって一体的に形成されており、前記第２の拡散層、前記第７の拡散層及び前記第５の拡散層が、前記ポリシリコン膜の前記長手方向に沿ってこの順に並び、且つ前記ポリシリコン膜の前記長手方向に沿った辺に隣接して設けられており、前記第３の拡散層及び前記第６の拡散層が前記ポリシリコン膜の前記長手方向の端部において前記長手方向と交差する辺に隣接して設けられている。
本発明によれば、比較的高濃度のｐ型領域とｎ型領域とがオーラップする領域が生じにくい半導体メモリおよびその製造方法が提供される。
Ｐ＋ドープ領域とＮ＋ドープ領域とがオーバーラップした領域にコンタクトが形成された状態を示す断面図である。 本発明の実施形態に係る半導体メモリを構成するメモリセルの平面図である。 図２における３Ａ−３Ａ線に沿った断面図である。 図２における３Ｂ−３Ｂ線に沿った断面図である。 図２における３Ｃ−３Ｃ線に沿った断面図である。 図２における３Ｄ−３Ｄ線に沿った断面図である。 本発明の実施形態に係る半導体メモリの製造方法を示す平面図である。 本発明の実施形態に係る半導体メモリの製造方法を示す平面図である。 本発明の実施形態に係る半導体メモリの製造方法を示す平面図である。 本発明の実施形態に係る半導体メモリの製造方法を示す平面図である。 本発明の実施形態に係る半導体メモリの製造方法を示す平面図である。 本発明の実施形態に係る半導体メモリの製造方法を示す断面図である。 本発明の実施形態に係る半導体メモリの製造方法を示す断面図である。 本発明の実施形態に係る半導体メモリの製造方法を示す断面図であり、図４Ａにおける５Ｃ−５Ｃ線に沿った断面図である。 本発明の実施形態に係る半導体メモリの製造方法を示す断面図である。 本発明の実施形態に係る半導体メモリの製造方法を示す断面図である。 本発明の実施形態に係る半導体メモリの製造方法を示す断面図である。 本発明の実施形態に係る半導体メモリの製造方法を示す断面図であり、図４Ｂにおける５Ｇ−５Ｇ線に沿った断面図である。 本発明の実施形態に係る半導体メモリの製造方法を示す断面図であり、図４Ｃにおける５Ｈ−５Ｈ線に沿った断面図である。 本発明の実施形態に係る半導体メモリの製造方法を示す断面図であり、図４Ｄにおける５Ｉ−５Ｉ線に沿った断面図である。 本発明の実施形態に係る半導体メモリの製造方法を示す断面図であり、図４Ｅにおける５Ｊ−５Ｊ線に沿った断面図である。 本発明の実施形態に係るメモリセルアレイの構成を示す平面図である。 本発明の実施形態に係るメモリセルアレイの構成を示す平面図である。 本発明の他の実施形態に係るメモリセルの平面図である。 本発明の他の実施形態に係るメモリセルの平面図である。
以下、本発明の実施形態の一例を、図面を参照しつつ説明する。なお、各図面において同一または等価な構成要素および部分には同一の参照符号を付与している。
図２は、本発明の実施形態に係る半導体メモリを構成するメモリセル１０の平面図、図３Ａ、図３Ｂ、図３Ｃおよび図３Ｄは、それぞれ、図２における３Ａ−３Ａ線、３Ｂ−３Ｂ線、３Ｃ−３Ｃ線および３Ｄ−３Ｄ線に沿った断面図である。
メモリセル１０は、フローティングゲートおよびコントロールゲートを単層のポリシリコン膜で構成したEEPROMを構成するものである。メモリセル１０は、第１のキャパシタ２０、第２のキャパシタ３０およびトランジスタ４０を含んで構成されている。第１のキャパシタ２０の上部電極を構成する第１の導電層２７、第２のキャパシタ３０の上部電極を構成する第２の導電層３７およびトランジスタ４０のゲート電極４７は、単一のポリシリコン膜５０で一体的に形成されており、互いに接続されている。
図３Ａ〜図３Ｄに示すように、メモリセル１０は、シリコン基板１１と、シリコン基板１１の表層部に形成されたｐ型の導電型を有する拡散層であるｐウェル１２を有する。図２に示すように、ｐウェル１２の表層部には、互いに離間して設けられたｎ型の導電型を有する拡散層であるｎウェル２１および３１が設けられている。第１のキャパシタ２０はｎウェル２１上に設けられ、第２のキャパシタ３０はｎウェル３１上に設けられている。
図３Ａおよび図３Ｂには、第１のキャパシタ２０の断面構造が示されている。第１のキャパシタ２０は、ｎウェル２１と、ｎウェル２１の表面に設けられたシリコン酸化膜６０で構成される第１の絶縁膜２６と、第１の絶縁膜２６の表面に設けられた単層のポリシリコン膜５０で構成される第１の導電層２７と、を含んで構成されている。第１のキャパシタ２０は、ｎウェル２１の表層部において第１の導電層２７に隣接して設けられたｎ型拡散層２２ａおよび２２ｂを有する。第１のキャパシタ２０は、更に、ｎウェル２１の表層部において第１の導電層２７に隣接して設けられたｐ型拡散層２４を有する。ｎ型拡散層２２ａ、２２ｂおよびｐ型拡散層２４は、ｎウェル２１における不純物濃度よりも高い不純物濃度を有する。
本実施形態に係るメモリセル１０においてｎ型拡散層２２ａ、２２ｂと、ｐ型拡散層２４は、互いに離間して配置されている。第１の導電層２７は、複数の辺を有する略矩形形状を有しており、ｎ型拡散層２２ａおよび２２ｂは、第１の導電層２７の互いに対向する辺に隣接して設けられている。また、ｎ型拡散層２２ａおよび２２ｂは、第１の導電層２７の隣接する辺からはみ出さない位置および大きさで設けられている。一方、ｐ型拡散層２４は、第１の導電層２７の、ｎ型拡散層２２ａおよび２２ｂがそれぞれ隣接する辺とは異なる辺に隣接して設けられている。また、ｐ型拡散層２４は、第１の導電層２７の隣接する辺からはみ出さない位置および大きさで設けられている。
ｎ型拡散層２２ａ、２２ｂおよびｐ型拡散層２４には、それぞれ、タングステン等の導電体で構成されるコンタクト２３ａ、２３ｂおよび２５が接続されている。第１のキャパシタ２０を構成するｎウェル２１の外周部は、例えば、ＳＴＩ（Shallow Trench Isolation）法によって形成されるＳｉＯ２等の絶縁体で構成される素子分離膜２８によって囲まれており、第１のキャパシタ２０は、メモリセル１０の他の構成要素である第２のキャパシタ３０およびトランジスタ４０から絶縁分離されている。
図３Ａおよび図３Ｃには、第２のキャパシタ３０の断面構造が示されている。第２のキャパシタ３０は、ｎウェル３１と、ｎウェル３１の表面に設けられたシリコン酸化膜６０で構成される第２の絶縁膜３６と、第２の絶縁膜３６の表面に設けられた単層のポリシリコン膜５０で構成される第２の導電層３７と、を含んで構成されている。なお、第２の導電層２７は、第１のキャパシタ２０を構成する第１の導電層２７と共通のポリシリコン膜５０で構成されており、従って、第１の導電層２７に電気的に接続されている。同様に、第２の絶縁膜３６は、第１のキャパシタ２０を構成する第１の絶縁膜２６と共通のシリコン酸化膜６０で構成されている。第２のキャパシタ３０は、ｎウェル３１の表層部において第２の導電層３７に隣接して設けられたｎ型拡散層３２ａおよび３２ｂを有する。第２のキャパシタ３０は、更に、ｎウェル３１の表層部において第１の導電層３７に隣接して設けられたｐ型拡散層３４を有する。ｎ型拡散層３２ａ、３２ｂおよびｐ型拡散層３４は、ｎウェル３１における不純物濃度よりも高い不純物濃度を有する。
本実施形態に係るメモリセル１０においてｎ型拡散層３２ａ、３２ｂと、ｐ型拡散層３４は、互いに離間して配置されている。第２の導電層３７は、複数の辺を有する略矩形形状を有しており、ｎ型拡散層３２ａおよび３２ｂは、第２の導電層３７の互いに対向する辺に隣接して設けられている。また、ｎ型拡散層３２ａおよび３２ｂは、第２の導電層３７の隣接する辺からはみ出さない位置および大きさで設けられている。一方、ｐ型拡散層３４は、第２の導電層３７の、ｎ型拡散層３２ａおよび３２ｂがそれぞれ隣接する辺とは異なる辺に隣接して設けられている。また、ｐ型拡散層３４は、第２の導電層３７の隣接する辺からはみ出さない位置および大きさで設けられている。
ｎ型拡散層３２ａおよびｐ型拡散層３４には、それぞれ、タングステン等の導電体で構成されるコンタクト３３ａおよび３５が接続されている。第２のキャパシタ３０を構成するｎウェル３１の外周部は、例えば、ＳＴＩ法によって形成されるＳｉＯ２等の絶縁体で構成される素子分離膜３８によって囲まれており、第２のキャパシタ３０は、メモリセル１０の他の構成要素である第１のキャパシタ２０およびトランジスタ４０から絶縁分離されている。
第１のキャパシタ２０を構成する第１の導電層２７の面積は、第２のキャパシタ３０を構成する第２の導電層３７の面積よりも大きい。従って、第１のキャパシタ２０の静電容量は、第２のキャパシタ３０の静電容量よりも大きい。
図２に示すように、トランジスタ４０は、第１のキャパシタ２０と第２のキャパシタ３０の間に設けられている。図３Ｄには、トランジスタ４０の断面構造が示されている。トランジスタ４０は、ｐウェル１２と、ｐウェル１２の表面に設けられたシリコン酸化膜６０で構成されるゲート絶縁膜４６と、ゲート絶縁膜４６の表面に設けられた単層のポリシリコン膜５０で構成されるゲート電極４７と、ｐウェル１２の表層部においてゲート電極４７を間に挟むように設けられたｎ型の導電型を有するソース４２ａおよびドレイン４２ｂと、を含んで構成されている。すなわち、トランジスタ４０は、ｎチャネル型のＭＯＳＦＥＴ（metal-oxide-semiconductor field-effect transistor）の構成を有する。ゲート電極４７は、第１のキャパシタ２０を構成する第１の導電層２７および第２のキャパシタ３０を構成する第２の導電層３７と共通のポリシリコン膜５０で構成されており、従って、第１の導電層２７および第２の導電層３７に電気的に接続されている。すなわち、メモリセル１０において、第１の導電層２７、第２の導電層３７およびゲート電極４７は、単一のポリシリコン膜５０によって一体的に形成されている。同様に、ゲート絶縁膜４６は、第１のキャパシタ２０を構成する第１の絶縁膜２６および第２のキャパシタ３０を構成する第２の絶縁膜３６と共通のシリコン酸化膜６０で構成されている。
ソース４２ａおよびドレイン４２ｂには、それぞれ、タングステン等の導電体で構成されるコンタクト４３ａおよび４３ｂが接続されている。トランジスタ４０の外周部は、例えば、ＳＴＩ法によって形成されるＳｉＯ２等の絶縁体で構成される素子分離膜４８によって囲まれており、トランジスタ４０は、メモリセル１０の他の構成要素である第１のキャパシタ２０および第２のキャパシタ３０から絶縁分離されている。
メモリセル１０において、第１の導電層２７、第２の導電層３７およびゲート電極４７を構成するポリシリコン膜５０は、フローティングゲートおよびコントロールゲートの双方の役割を担う。第１のキャパシタ２０は、ポリシリコン膜５０の電圧制御に用いられる。第２のキャパシタ３０は、ポリシリコン膜５０に対してトンネル現象による電子の注入および電子の引き抜きを行うデータ書き込みおよびデータ消去用のキャパシタである。トランジスタ４０は、ポリシリコン膜５０における電子の蓄積状態に応じた読み出し電流を流すデータ読み出し用のトランジスタである。
ポリシリコン膜５０に電子を注入する場合、第１のキャパシタ２０を構成するｎウェル２１に正の高電圧を印加するとともに第２のキャパシタ３０を構成するｎウェル３１に接地電位を印加する。ｎウェル２１に対する電圧印加はｎ型拡散層２２ａ、２２ｂにそれぞれ接続されたコンタクト２３ａ、２３ｂを介して行い、ｎウェル３１に対する電圧印加はｎ型拡散層３２ａにそれぞれ接続されたコンタクト３３ａを介して行う。
上記したように、第１のキャパシタ２０を構成する第１の導電層２７の面積は、第２のキャパシタ３０を構成する第２の導電層３７の面積よりも大きい。従って、ポリシリコン膜５０の電圧は、ｎウェル２１に印加された電圧によって支配的に制御される。すなわち、ポリシリコン膜５０の電圧は、ｎウェル２１に印加された電圧に追従する。
第１のキャパシタ２０において、ｎウェル２１に正の電圧を印加する場合、ｐ型のキャリア供給源として機能するｐ型拡散層２４にもｎウェル２１と同じ正の電圧を印加することが好ましい。ｐ型拡散層２４に正の電圧を印加することで、ｎウェル２１の第１の導電層２７の直下領域においてｐ型のチャネル形成が促進され、第１のキャパシタ２０における、ポリシリコン膜５０の電圧制御機能が良好に発揮される。ｐ型拡散層２４に対する電圧印加は、ｐ型拡散層２４に接続されたコンタクト２５を介して行う。
第２のキャパシタ３０においては、ポリシリコン膜５０にｎウェル２１への印加電圧に応じた正の高電圧が印加されることにより、第２の導電層３７と接地電位が印加されたｎウェル３１との間に電位差が生じる。すなわち、第２のキャパシタ３０の第２の絶縁膜３６に高電圧が印加される。この電位差により、ＦＮトンネル現象（Fowler-Nordheim Tunneling）が生じ、第２のキャパシタ３０において、第２の導電層３７に電子が注入される。すなわち、メモリセル１０は、フローティングゲートとして機能するポリシリコン膜５０に電子が蓄積されたプログラム状態となる。
一方、ポリシリコン膜５０に蓄積された電子を引き抜く場合、第１のキャパシタ２０を構成するｎウェル２１に接地電位を印加するとともに第２のキャパシタ３０を構成するｎウェル３１に正の高電圧を印加する。上記したように、ポリシリコン膜５０の電圧は、ｎウェル２１に印加された電圧に追従する。
第２のキャパシタ３０において、ｎウェル３１に正の電圧を印加する場合、ｐ型のキャリア供給源として機能するｐ型拡散層３４にもｎウェル３１と同じ正の電圧を印加することが好ましい。ｐ型拡散層３４に正の電圧を印加することで、ｎウェル３１の第２の導電層３７の直下領域においてｐ型のチャネル形成が促進され、第２のキャパシタ３０におけるトンネル効果を生じさせる機能が良好に発揮される。
第２のキャパシタ３０においては、接地電位近傍の電位を有する第２の導電層３７と正の高電圧が印加されたｎウェル３１との間に電位差が生じる。この電位差により、ＦＮトンネル現象が生じ、第２のキャパシタ３０において、第２の導電層３７（ポリシリコン膜５０）に注入された電子が引き抜かれる。すなわち、メモリセル１０は、フローティングゲートとして機能するポリシリコン膜５０に蓄積された電子の量がプログラム状態における電子の量よりも少ない消去状態となる。
プログラム状態においてはトランジスタ４０のゲート閾値電圧が相対的に高くなり、消去状態においてはトランジスタ４０のゲート閾値電圧が相対的に低くなる。トランジスタ４０のゲート電極４７をコントロールゲートとして機能させ、トランジスタ４０に流れる電流を検出することで、プログラム状態か消去状態かを判定することができ、これによりメモリ機能が実現される。
以下に、メモリセル１０の製造方法について説明する。図４Ａ〜図４Ｅおよび図５Ａ〜図５Ｊは、それぞれ、メモリセル１０の製造方法の一例を示す平面図および断面図である。なお、図５Ｃは、図４Ａにおける５Ｃ−５Ｃ線に沿った断面図である。図５Ｇは、図４Ｂにおける５Ｇ−５Ｇ線に沿った断面図である。図５Ｈは、図４Ｃにおける５Ｈ−５Ｈ線に沿った断面図である。図５Ｉは、図４Ｄにおける５Ｉ−５Ｉ線に沿った断面図である。図５Ｊは、図４Ｅにおける５Ｊ−５Ｊ線に沿った断面図である。
はじめに、イオン注入法によりシリコン基板１１の表層部に、ｐ型の導電型を有するｐウェル１２を形成する（図５Ａ）。
次に、ＳＴＩ法によりｐウェル１２の表層部にＳｉＯ２等の絶縁体で構成される素子分離膜２８、３８および４８を形成する。すなわち、ｐウェル１２の表面にエッチングによりトレンチを形成し、このトレンチにＣＶＤ（Chemical Vapor Deposition）法によりＳｉＯ２等の絶縁体を埋め込み、この絶縁体の表面をＣＭＰ（Chemical Mechanical Polishing）法により平坦化することで、素子分離膜２８、３８および４８が形成される。素子分離膜２８、３８および４８は、メモリセル１０を構成する第１のキャパシタ２０、第２のキャパシタ３０およびトランジスタ４０の外周を囲むように形成され、これらを相互に絶縁分離する（図５Ｂ）。
次に、ｐウェル１２の表面にレジスト膜３００を形成し、フォトリソグラフィ技術を用いてレジスト膜３００をパターニングする。その後、イオン注入法によりパターニングされたレジスト膜３００を介してｐウェル１２の表面にヒ素またはリンを注入する。これにより、ｎ型の導電型を有するｎウェル２１および３１がｐウェル１２の表層部の互いに離間した位置に形成される（図４Ａ、図５Ｃ）。
次に、熱酸化法によりｐウェル１２およびｎウェル２１、３１の表面を一体的に覆うシリコン酸化膜６０を形成する。シリコン酸化膜６０は、第１のキャパシタ２０を構成する第１の絶縁膜２６、第２のキャパシタ３０を構成する第２の絶縁膜３６およびトランジスタ４０のゲート絶縁膜４６を構成する（図５Ｄ）。
次に、ＣＶＤ法によりシリコン酸化膜６０の表面にポリシリコン膜５０を形成する（図５Ｅ）。次に、イオン注入法により、ポリシリコン膜５０の全面にリンまたはヒ素を注入する。これにより、ポリシリコン膜５０の全体にｎ型の導電性が付与される（図５Ｆ）。
次に、ポリシリコン膜５０の表面にレジスト膜３１０を形成し、フォトリソグラフィ技術を用いてレジスト膜３１０をパターニングする。その後、レジスト膜３１０をマスクとして用いたエッチングにより、ポリシリコン膜５０をパターニングする。ポリシリコン膜５０によって、第１のキャパシタ２０の第１の導電層２７、第２のキャパシタ３０の第２の導電層３７およびトランジスタ４０のゲート電極４７が構成される（図４Ｂ、図５Ｇ）。
次に、上記の各工程を経たシリコン基板１１の表面にレジスト膜３２０を形成し、フォトリソグラフィ技術を用いてレジスト膜３２０をパターニングする。その後、イオン注入法によりパターニングされたレジスト膜３２０を介してｎウェル２１および３１の表面にヒ素またはリンを注入する。このイオン注入において、レジスト膜３２０、第１の導電層２７、第２の導電層３７およびゲート電極４７がマスクとして機能する。これにより、ｎウェル２１の表層部において第１の導電層２７に隣接してｎ型拡散層２２ａおよび２２ｂが形成され、ｎウェル３１の表層部において第２の導電層３７に隣接してｎ型拡散層３２ａおよび３２ｂが形成され、ｐウェル１２の表層部においてゲート電極４７に隣接してｎ型のソース４２ａおよびドレイン４２ｂが形成される（図４Ｃ、図５Ｈ）。
次に、上記の各工程を経たシリコン基板１１の表面にレジスト膜３３０を形成し、フォトリソグラフィ技術を用いてレジスト膜３３０をパターニングする。その後、イオン注入法によりパターニングされたレジスト膜３３０を介してｎウェル２１および３１の表面にボロンを注入する。このイオン注入において、レジスト膜３３０、第１の導電層２７および第２の導電層３７がマスクとして機能する。これにより、ｎウェル２１の表層部において第１の導電層２７に隣接してｐ型拡散層２４が形成され、ｎウェル３１の表層部において第２の導電層３７に隣接してｐ型拡散層３４が形成される（図４Ｄ、図５Ｉ）。
次に、ＣＶＤ法により上記の各工程を経たシリコン基板１１の表面にＳｉＯ２等の絶縁体で構成される絶縁膜（図示せず）を形成し、この絶縁膜にコンタクトホールを形成する。その後、ＣＶＤ法によりタングステン等の導電体によってコンタクトホールを埋める。これにより、ｎ型拡散層２２ａ、２２ｂおよび３２ａにそれぞれ接続されたコンタクト２３ａ、２３ｂおよび３３ａが形成され、ｐ型拡散層２４および３４にそれぞれ接続されたコンタクト２５および３５が形成され、ソース４２ａおよびドレイン４２ｂにそれぞれ接続されたコンタクト４３ａおよび４３ｂが形成される（図４Ｅ、図５Ｊ）。
図６および図７は、それぞれ、複数のメモリセル１０を含んで構成されるメモリセルアレイ１００Ａおよび１００Ｂのレイアウトの一例を示す平面図である。メモリセルアレイ１００Ａおよび１００Ｂにおいて、複数のメモリセル１０の各々は、隣接する他のメモリセル１０とｎウェル２１、３１、ｎ型拡散層２２ａ、２２ｂ、ｐ型拡散層２４、３４を共有するように構成されている。これにより、メモリセルアレイの面積を縮小する効果が期待できる。図７に示すメモリセルアレイ１００Ｂにおいては、複数のメモリセル１０の各々は、隣接する他のメモリセル１０と、第２のキャパシタ３０におけるｎ型拡散層３２ａ、３２ｂおよびｐ型拡散層３４も共有する構成とされており、更なる面積の縮小効果が期待できる。
以上のように、本発明の実施形態に係るメモリセル１０において、第１のキャパシタ２０は、ｎウェル２１の表層部において第１の導電層２７に隣接して設けられたｎ型拡散層２２ａ、２２ｂと、ｎウェル２１の表層部において第１の導電層２７に隣接し且つｎ型拡散層２２ａ、２２ｂから離間して設けられたｐ型拡散層２４と、を有する。このように、比較的不純物濃度が高いｎ型拡散層２２ａ、２２ｂおよびｐ型拡散層２４を、互いに離間して配置することで、マスクずれ等に起因して、ｎ型拡散層２２ａ、２２ｂとｐ型拡散層２４とがオーバーラップする領域が生じるリスクを低減することができる。さらに、ｎ型拡散層２２ａ、２２ｂとｐ型拡散層２４とが第１の導電層２７の互いに異なる辺に隣接して設けられているので、ｎ型拡散層２２ａ、２２ｂとｐ型拡散層２４とがオーバーラップする領域が生じるリスクをほぼゼロとすることができる。これにより、ｎ型拡散層２２ａ、２２ｂおよびｐ型拡散層２４にそれぞれ接続されるコンタクト２３ａ、２３ｂおよび２５が、図１に示すようなｎ型拡散層とｐ型拡散層とがオーバーラップする領域２００に接続されるリスクを低減することができ、マスクずれに起因するメモリ性能の低下を防止することができる。
第２のキャパシタ３０は、第１のキャパシタ２０と同様であり、ｎウェル３１の表層部において第２の導電層３７に隣接して設けられたｎ型拡散層３２ａ、３２ｂと、ｎウェル３１の表層部において第２の導電層３７に隣接し且つｎ型拡散層３２ａ、３２ｂから離間して設けられたｐ型拡散層３４と、を有する。このように比較的不純物濃度が高いｎ型拡散層３２ａ、３２ｂおよびｐ型拡散層３４を、互いに離間して配置することで、マスクずれ等に起因して、ｎ型拡散層３２ａ、３２ｂとｐ型拡散層３４とがオーバーラップする領域が生じるリスクを低減することができる。さらに、ｎ型拡散層３２ａ、３２ｂとｐ型拡散層３４とが第２の導電層３７の互いに異なる辺に隣接して設けられているので、ｎ型拡散層３２ａ、３２ｂとｐ型拡散層３４とがオーバーラップする領域が生じるリスクをほぼゼロとすることができる。これにより、ｎ型拡散層３２ａ、３２ｂおよびｐ型拡散層３４にそれぞれ接続されるコンタクト３３ａおよび３５が、図１に示すようなｎ型拡散層とｐ型拡散層がオーバーラップする領域２００に接続されるリスクを低減することができ、マスクずれに起因するメモリ性能の低下を防止することができる。
また、第１のキャパシタ２０において、ｎ型拡散層２２ａ、２２ｂおよびｐ型拡散層２４は、第１の導電層２７の隣接する辺からはみ出さない位置および大きさで設けられている。これにより、ｎ型拡散層２２ａ、２２ｂおよびｐ型拡散層２４を形成する際のマスクずれによる第１のキャパシタ２０の静電容量の変動を小さくすることができる。
同様に、第２のキャパシタ３０において、ｎ型拡散層３２ａ、３２ｂおよびｐ型拡散層３４は、第２の導電層３７の隣接する辺からはみ出さない位置および大きさで設けられている。これにより、ｎ型拡散層３２ａ、３２ｂおよびｐ型拡散層３４を形成する際のマスクずれによる第２のキャパシタ３０の静電容量の変動を小さくすることができる。
本実施形態に係るメモリセル１０においては、第１のキャパシタ３０と第２のキャパシタ２０との静電容量比によってポリシリコン膜５０の電圧を制御しＦＮトンネル現象を生じさせている。従って、第１のキャパシタ２０および第２のキャパシタ３０の静電容量の変動を抑え、静電容量の精度を確保しておくことが重要である。
本実施形態に係るメモリセル１０の製造方法によれば、ポリシリコン膜５０の成膜後、ｎ型拡散層２２ａ、２２ｂ、３２ａ、３２ｂおよびｐ型拡散層２４および３４を形成する前に、ポリシリコン膜５０の全面に不純物が注入され、これにより、ポリシリコン膜５０の全体に単一の導電性が付与される（図５Ｆ参照）。このように、ポリシリコン膜５０の全体に予め導電性を付与しておくおことで、その後に実施されるｎ型拡散層２２ａ、２２ｂ、３２ａ、３２ｂおよびｐ型拡散層２４および３４を形成するためのイオン注入に伴ってポリシリコン膜５０の導電型が部分的に変化することを抑制できる。ポリシリコン膜５０においてｐ型の領域とｎ型の領域とが混在した場合には、ポリシリコン膜５０内にｐｎ接合が形成され、ポリシリコン膜５０のキャパシタ電極またはゲート電極としての機能に支障をきたす。ポリシリコン膜５０の全体に予め導電性を付与しておくおことで、その後にイオン注入が実施された場合でも、ポリシリコン膜５０は単一の導電型を維持することができ、ポリシリコン膜５０内におけるｐｎ接合の形成を回避することができる。
なお、本実施形態に係るメモリセル１０は、以下のように改変することも可能である。すなわち、図８に示すメモリセル１０Ａのように、図２に示すメモリセル１０の構成に対して、ｎ型拡散層２２ａ、２２ｂとｐ型拡散層２４の配置を入れ替え、ｎ型拡散層３２ａ、３２ｂとｐ型拡散層３４の配置を入れ替えてもよい。図８に示すメモリセル１０Ａによれば、ポリシリコン膜５０の長手方向（第１のキャパシタ２０、トランジスタ４０および第２のキャパシタ３０が並ぶ方向）に沿って、ｐ型領域（ｐ型拡散層２４）、ｎ型領域（ソース４２ａおよびドレイン４２ｂ）およびｐ型領域（ｐ型拡散層３４）がこの順で並ぶ構成となる。このように、ポリシリコン膜５０の長手方向に沿って、ｐ型領域とｎ型領域とが交互に配置される場合には、上記したように、ポリシリコン膜５０の全体に予め導電性を付与しておくことが、ポリシリコン膜５０内におけるｐｎ接合の形成を回避する上で特に有効となる。一方、図２に示すメモリセル１０の構成によれば、ポリシリコン膜５０の長手方向に沿って、ｎ型領域（ｎ型拡散層２２ａ、２２ｂ）、ｎ型領域（ソース４２ａおよびドレイン４２ｂ）およびｎ型領域（ｎ型拡散層３２ａ、３２ｂ）がこの順で並ぶ構成となる。このように、ポリシリコン膜５０の長手方向に沿って、同一の導電型を有する領域が連続する場合には、ポリシリコン膜５０内にｐｎ接合が形成されることはないので、ポリシリコン膜５０の全体に予め導電性を付与しておく工程（図５Ｆ参照）を省略することが可能である。
また、上記の実施形態では、ｎ型拡散層２２ａ、２２ｂを第１の導電層２７に隣接して設け、ｎ型拡散層３２ａ、３２ｂを第２の導電層３７に隣接して設ける場合を例示したが、図９に示すメモリセル１０Ｂのように、ｎ型拡散層２２を第１の導電層２７から離間して設け、ｎ型拡散層３２を第２の導電層３７から離間して設けることも可能である。
また、本実施形態においては、第１の導電層２７、第２の導電層３７およびゲート電極４７をポリシリコン膜で構成する場合を例示したが、導電性を有する他の材料で構成することも可能である。また、本実施形態においては、第１の絶縁膜２６、第２の絶縁膜３６およびゲート絶縁膜４６をシリコン酸化膜で構成する場合を例示したが、絶縁性を有する他の材料で構成することも可能である。
なお、ｎウェル２１は本発明における第１の拡散層の一例である。ｎ型拡散層２２ａ、２２ｂは本発明における第２の拡散層の一例である。ｐ型拡散層２４は本発明における第３の拡散層の一例である。第１の絶縁膜２６は、本発明における第１の絶縁膜の一例である。第１の導電層２７は、本発明における第１の導電層の一例である。第１のキャパシタ２０は本発明における第１のキャパシタの一例である。ｎウェル３１は本発明における第４の拡散層の一例である。ｎ型拡散層３２ａ、３２ｂは本発明における第５の拡散層の一例である。ｐ型拡散層３４は本発明における第６の拡散層の一例である。第２の絶縁膜３６は、本発明における第２の絶縁膜の一例である。第２の導電層３７は、本発明における第２の導電層の一例である。第２のキャパシタ３０は本発明における第２のキャパシタの一例である。ゲート電極４７は、本発明における第３の導電層の一例である。トランジスタ４０は、本発明におけるトランジスタの一例である。
１０、１０Ａ、１０Ｂ メモリセル
１１ シリコン基板
２０ 第１のキャパシタ
２１ ｎウェル
２２ａ、２２ｂ ｎ型拡散層
２３ａ、２３ｂ、２５ コンタクト
２４ ｐ型拡散層
２６ 第１の絶縁膜
２７ 第１の導電層
３０ 第２のキャパシタ
３１ ｎウェル
３２ａ、３２ｂ ｎ型拡散層
３３ａ、３５ コンタクト
３４ ｐ型拡散層
３６ 第２の絶縁膜
３７ 第２の導電層
４０ トランジスタ
４２ａ ソース
４３ａ、４３ｂ コンタクト
４２ｂ ドレイン
４６ ゲート絶縁膜
４７ ゲート電極
５０ ポリシリコン膜
６０ シリコン酸化膜
１００Ａ、１００Ｂ メモリセルアレイ

Claims (10)

  1. 第１の導電型を有する第１の拡散層、前記第１の拡散層の表面に第１の絶縁膜を介して設けられた第１の導電層、前記第１の拡散層の表層部に設けられた前記第１の導電型を有する第２の拡散層、および前記第１の拡散層の表層部において前記第１の導電層に隣接し且つ前記第２の拡散層から離間して設けられた前記第１の導電型とは異なる第２の導電型の第３の拡散層を有する第１のキャパシタと、
    前記第１の拡散層から離間して設けられた前記第１の導電型を有する第４の拡散層、前記第４の拡散層の表面に第２の絶縁膜を介して設けられ且つ前記第１の導電層に接続された第２の導電層、および前記第４の拡散層の表層部に設けられた前記第１の導電型を有する第５の拡散層、および前記第４の拡散層の表層部において前記第２の導電層に隣接し且つ前記第５の拡散層から離間して設けられた前記第２の導電型の第６の拡散層を有する第２のキャパシタと、
    前記第１の導電層および前記第２の導電層に接続された第３の導電層をゲート電極として含み、前記ゲート電極を間に挟むように設けられたソースおよびドレインを構成する第１の導電型を有する第７の拡散層を含むトランジスタと、
    を有し、
    前記第１の導電層、前記第２の導電層および前記第３の導電層は、前記第１のキャパシタ、前記トランジスタ及び前記第２のキャパシタが並ぶ方向を長手方向とする単一のポリシリコン膜によって一体的に形成されており、
    前記第２の拡散層、前記第７の拡散層及び前記第５の拡散層が、前記ポリシリコン膜の前記長手方向に沿ってこの順に並び、且つ前記ポリシリコン膜の前記長手方向に沿った辺に隣接して設けられており、前記第３の拡散層及び前記第６の拡散層が前記ポリシリコン膜の前記長手方向の端部において前記長手方向と交差する辺に隣接して設けられている
    半導体メモリ。
  2. 前記第２の拡散層、前記第３の拡散層、前記第５の拡散層および前記第６の拡散層にそれぞれ接続された導電体からなるコンタクトを更に含む
    請求項１に記載の半導体メモリ。
  3. 前記第２の拡散層は、前記第１の導電層に隣接して設けられ、
    前記第５の拡散層は、前記第２の導電層に隣接して設けられている
    請求項１または請求項２に記載の半導体メモリ。
  4. 前記第２の拡散層および前記第３の拡散層の不純物濃度は、前記第１の拡散層の不純物濃度よりも高く、
    前記第５の拡散層および前記第６の拡散層の不純物濃度は、前記第４の拡散層の不純物濃度よりも高い
    請求項１から請求項３のいずれか１項に記載の半導体メモリ。
  5. 前記ポリシリコン膜は、単一の導電型を有する
    請求項１から請求項４のいずれか１項に記載の半導体メモリ。
  6. 前記第１の導電層の面積は、前記第２の導電層の面積よりも大である
    請求項１から請求項５のいずれか１項に記載の半導体メモリ。
  7. 前記第１の導電層および前記第２の導電層は、それぞれ、複数の辺を有し、
    前記第２の拡散層および前記第３の拡散層は、前記第１の導電層の互いに異なる辺に隣接して設けられ、
    前記第５の拡散層および前記第６の拡散層は、前記第２の導電層の互いに異なる辺に隣接して設けられている
    請求項１から請求項６のいずれか１項に記載の半導体メモリ。
  8. 第１の導電型を有する第１の拡散層、前記第１の拡散層の表面に第１の絶縁膜を介して設けられた第１の導電層、前記第１の拡散層の表層部に設けられた前記第１の導電型を有する第２の拡散層、および前記第１の拡散層の表層部において前記第１の導電層に隣接し且つ前記第２の拡散層から離間して設けられた前記第１の導電型とは異なる第２の導電型の第３の拡散層を有する第１のキャパシタを形成する工程と、
    前記第１の拡散層から離間して設けられた前記第１の導電型を有する第４の拡散層、前記第４の拡散層の表面に第２の絶縁膜を介して設けられ且つ前記第１の導電層に接続された第２の導電層、および前記第４の拡散層の表層部に設けられた前記第１の導電型を有する第５の拡散層、および前記第４の拡散層の表層部において前記第２の導電層に隣接し且つ前記第５の拡散層から離間して設けられた前記第２の導電型の第６の拡散層を有する第２のキャパシタを形成する工程と、
    前記第１の導電層および前記第２の導電層に接続された第３の導電層をゲート電極として含み、前記ゲート電極を間に挟むように設けられたソースおよびドレインを構成する第１の導電型を有する第７の拡散層を含むトランジスタを形成する工程と、
    を有し、
    前記第１の導電層、前記第２の導電層および前記第３の導電層は、前記第１のキャパシタ、前記トランジスタ及び前記第２のキャパシタが並ぶ方向を長手方向とする単一のポリシリコン膜によって一体的に形成されており、
    前記第２の拡散層、前記第７の拡散層及び前記第５の拡散層が、前記ポリシリコン膜の前記長手方向に沿ってこの順に並び、且つ前記ポリシリコン膜の前記長手方向に沿った辺に隣接して設けられており、前記第３の拡散層及び前記第６の拡散層が前記ポリシリコン膜の前記長手方向の端部において前記長手方向と交差する辺に隣接して設けられている
    半導体メモリの製造方法。
  9. 前記第１のキャパシタおよび前記第２のキャパシタを形成する工程は、
    半導体基板の表層部に前記第１の拡散層および前記第４の拡散層を形成する工程と、
    前記第１の拡散層および前記第４の拡散層の表面を含む前記半導体基板の表面に、前記第１の絶縁膜および前記第２の絶縁膜を構成するシリコン酸化膜を形成する工程と、
    前記シリコン酸化膜の表面に前記第１の導電層、前記第２の導電層および前記第３の導電層を構成するポリシリコン膜を形成する工程と、
    前記ポリシリコン膜をパターニングする工程と、
    前記第１の拡散層および前記第４の拡散層の表面に、それぞれ、前記第１の導電型を形成する不純物を注入して前記第２の拡散層および前記第５の拡散層を形成する工程と、
    前記第１の拡散層および前記第４の拡散層の表面に、それぞれ、前記第２の導電型を形成する不純物を注入して前記第３の拡散層および前記第６の拡散層を形成する工程と、
    を含む請求項８に記載の製造方法。
  10. 前記第２の拡散層、前記第３の拡散層、前記第５の拡散層および前記第６の拡散層を形成する前に、前記ポリシリコン膜の全面に不純物を注入する工程を更に含む
    請求項９に記載の製造方法。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2021089929A (ja) * 2019-12-03 2021-06-10 ラピスセミコンダクタ株式会社 半導体装置
JP2022018432A (ja) * 2020-07-15 2022-01-27 ラピスセミコンダクタ株式会社 半導体装置
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3008854B2 (ja) * 1996-07-12 2000-02-14 日本電気株式会社 不揮発性半導体記憶装置の製造方法
JP2001185633A (ja) * 1999-12-15 2001-07-06 Texas Instr Inc <Ti> Ｅｅｐｒｏｍデバイス
US6788574B1 (en) 2001-12-06 2004-09-07 Virage Logic Corporation Electrically-alterable non-volatile memory cell
JP2005175411A (ja) * 2003-12-12 2005-06-30 Genusion:Kk 半導体装置、及びその製造方法
US7019356B2 (en) * 2004-08-02 2006-03-28 Texas Instruments Incorporated Memory device with reduced cell area
JP4606239B2 (ja) * 2005-04-26 2011-01-05 Ｏｋｉセミコンダクタ株式会社 メモリアレイ回路
JP4800109B2 (ja) 2005-09-13 2011-10-26 ルネサスエレクトロニクス株式会社 半導体装置
JP2007149947A (ja) * 2005-11-28 2007-06-14 Nec Electronics Corp 不揮発性メモリセル及びｅｅｐｒｏｍ
US7382658B2 (en) * 2006-01-26 2008-06-03 Mosys, Inc. Non-volatile memory embedded in a conventional logic process and methods for operating same
US20070247915A1 (en) * 2006-04-21 2007-10-25 Intersil Americas Inc. Multiple time programmable (MTP) PMOS floating gate-based non-volatile memory device for a general-purpose CMOS technology with thick gate oxide
KR101438136B1 (ko) * 2007-12-20 2014-09-05 삼성전자주식회사 고전압 트랜지스터
JP2009194140A (ja) * 2008-02-14 2009-08-27 Renesas Technology Corp 半導体装置およびその製造方法
JP5749551B2 (ja) * 2011-04-20 2015-07-15 ラピスセミコンダクタ株式会社 チャージポンプ型の昇圧システム及び半導体チップ
JP6235901B2 (ja) * 2013-12-27 2017-11-22 ルネサスエレクトロニクス株式会社 半導体装置

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