JP2003346488A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JP2003346488A JP2003346488A JP2002149575A JP2002149575A JP2003346488A JP 2003346488 A JP2003346488 A JP 2003346488A JP 2002149575 A JP2002149575 A JP 2002149575A JP 2002149575 A JP2002149575 A JP 2002149575A JP 2003346488 A JP2003346488 A JP 2003346488A
- Authority
- JP
- Japan
- Prior art keywords
- memory cell
- potential
- data
- circuit
- write
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 93
- 239000000758 substrate Substances 0.000 claims description 44
- 239000002784 hot electron Substances 0.000 claims description 7
- 230000004044 response Effects 0.000 claims description 7
- 238000009413 insulation Methods 0.000 claims description 6
- 238000003491 array Methods 0.000 claims description 5
- 238000010586 diagram Methods 0.000 description 42
- 238000009792 diffusion process Methods 0.000 description 22
- 238000000034 method Methods 0.000 description 11
- 150000004767 nitrides Chemical class 0.000 description 10
- 238000001514 detection method Methods 0.000 description 7
- 229910052710 silicon Inorganic materials 0.000 description 6
- 239000010703 silicon Substances 0.000 description 6
- 238000013500 data storage Methods 0.000 description 4
- 230000007423 decrease Effects 0.000 description 4
- 230000007257 malfunction Effects 0.000 description 3
- 230000002093 peripheral effect Effects 0.000 description 3
- 230000005684 electric field Effects 0.000 description 2
- 108010020053 Staphylococcus warneri lipase 2 Proteins 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000000605 extraction Methods 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
- G11C11/5671—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge trapping in an insulator
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
- G11C16/0466—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells with charge storage in an insulating layer, e.g. metal-nitride-oxide-silicon [MNOS], silicon-oxide-nitride-oxide-silicon [SONOS]
- G11C16/0475—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells with charge storage in an insulating layer, e.g. metal-nitride-oxide-silicon [MNOS], silicon-oxide-nitride-oxide-silicon [SONOS] comprising two or more independent storage sites which store independent data
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
- G11C16/0491—Virtual ground arrays
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/10—Programming or data input circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/26—Sensing or reading circuits; Data output circuits
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Semiconductor Memories (AREA)
- Read Only Memory (AREA)
- Non-Volatile Memory (AREA)
Abstract
(57)【要約】
【課題】 スループットが向上できる半導体記憶装置を
提供する。 【解決手段】 メモリセルアレイ１２内の不揮発性メモ
リセルＭＣ１の記憶領域Ｌ２と不揮発性メモリセルＭＣ
２の記憶領域Ｌ１とに複数のデータを記憶するとき、第
１制御回路２００はスイッチ回路ＳＷ５２をオンさせ、
所定の書込電位ＶＣＣＷをビット線ＢＬ２に出力する。
また、第２制御回路３００はスイッチ回路ＳＷ６１とＳ
Ｗ６３とをオンし、各メモリセルに記憶するデータの数
に応じてビット線ＢＬ１とＢＬ２とにそれぞれソース電
圧Ｖｇを出力する。
提供する。 【解決手段】 メモリセルアレイ１２内の不揮発性メモ
リセルＭＣ１の記憶領域Ｌ２と不揮発性メモリセルＭＣ
２の記憶領域Ｌ１とに複数のデータを記憶するとき、第
１制御回路２００はスイッチ回路ＳＷ５２をオンさせ、
所定の書込電位ＶＣＣＷをビット線ＢＬ２に出力する。
また、第２制御回路３００はスイッチ回路ＳＷ６１とＳ
Ｗ６３とをオンし、各メモリセルに記憶するデータの数
に応じてビット線ＢＬ１とＢＬ２とにそれぞれソース電
圧Ｖｇを出力する。
Description
【０００１】
【発明の属する技術分野】この発明は、半導体記憶装置
に関し、さらに詳しくは、各々が２つの記憶領域を有す
る複数のメモリセルを含む半導体記憶装置に関する。
に関し、さらに詳しくは、各々が２つの記憶領域を有す
る複数のメモリセルを含む半導体記憶装置に関する。
【０００２】
【従来の技術】不揮発性半導体記憶装置の中で、フラッ
シュＥＥＰＲＯＭの一種であるＮＲＯＭ(Nitride Read
Only Memory)型フラッシュＥＥＰＲＯＭ（以下、ＮＲＯ
Ｍと称する）が注目されている。ＮＲＯＭについては、
米国特許第６０１１７２５号にて報告されている。
シュＥＥＰＲＯＭの一種であるＮＲＯＭ(Nitride Read
Only Memory)型フラッシュＥＥＰＲＯＭ（以下、ＮＲＯ
Ｍと称する）が注目されている。ＮＲＯＭについては、
米国特許第６０１１７２５号にて報告されている。
【０００３】図２２は、従来の半導体記憶装置のメモリ
セルアレイの構成を示す回路図である。
セルアレイの構成を示す回路図である。
【０００４】図２２を参照して、メモリセルアレイは複
数の不揮発性メモリセルＭＣと、複数のビット線ＢＬ
と、複数のワード線ＷＬとを備える。
数の不揮発性メモリセルＭＣと、複数のビット線ＢＬ
と、複数のワード線ＷＬとを備える。
【０００５】複数のワード線ＷＬは行に、複数のビット
線ＢＬは列にそれぞれ配列される。複数の不揮発性メモ
リセルＭＣの各々はワード線ＷＬとビット線ＢＬとの交
点に対応して配置される。同じ行に配置された複数の不
揮発性メモリセルＭＣは直列に接続され、そのゲートは
同じワード線ＷＬに接続される。ビット線ＢＬは隣接し
た２つの不揮発性メモリセルＭＣの接続点を通過するよ
うに配列される。
線ＢＬは列にそれぞれ配列される。複数の不揮発性メモ
リセルＭＣの各々はワード線ＷＬとビット線ＢＬとの交
点に対応して配置される。同じ行に配置された複数の不
揮発性メモリセルＭＣは直列に接続され、そのゲートは
同じワード線ＷＬに接続される。ビット線ＢＬは隣接し
た２つの不揮発性メモリセルＭＣの接続点を通過するよ
うに配列される。
【０００６】不揮発性メモリセルＭＣは、２つの記憶領
域Ｌ１およびＬ２を有する。図２３は図２２中の不揮発
性メモリセルの断面図である。
域Ｌ１およびＬ２を有する。図２３は図２２中の不揮発
性メモリセルの断面図である。
【０００７】図２３を参照して、不揮発性メモリセルは
半導体基板１と、２つの拡散ビット線（以下、拡散層と
称する）７Ａおよび７Ｂと、酸化膜８および１０と、窒
化膜９と、制御ゲート２１とを含む。
半導体基板１と、２つの拡散ビット線（以下、拡散層と
称する）７Ａおよび７Ｂと、酸化膜８および１０と、窒
化膜９と、制御ゲート２１とを含む。
【０００８】２つの拡散層７Ａおよび７Ｂは半導体基板
１の主表面上に所定の間隔を開けて形成される。酸化膜
８は半導体基板１上であって、２つの拡散層の間に形成
される。窒化膜９は酸化膜８上に形成される。酸化膜１
０は窒化膜９上に形成される。制御ゲート２１は酸化膜
１０上に形成される。
１の主表面上に所定の間隔を開けて形成される。酸化膜
８は半導体基板１上であって、２つの拡散層の間に形成
される。窒化膜９は酸化膜８上に形成される。酸化膜１
０は窒化膜９上に形成される。制御ゲート２１は酸化膜
１０上に形成される。
【０００９】不揮発性メモリセルは、窒化膜９内の記憶
領域Ｌ１およびＬ２のそれぞれに電子を蓄積できる。す
なわち、ＮＲＯＭは１つのセル内の物理的に異なる２つ
の位置に電子を蓄積することで、各セルごとに２ビット
のデータを記憶できる。
領域Ｌ１およびＬ２のそれぞれに電子を蓄積できる。す
なわち、ＮＲＯＭは１つのセル内の物理的に異なる２つ
の位置に電子を蓄積することで、各セルごとに２ビット
のデータを記憶できる。
【００１０】なお、窒化膜９内部の記憶領域Ｌ１および
Ｌ２に蓄積された電子は窒化膜９内を自由に移動でき
ず、各記憶領域Ｌ１およびＬ２内にとどまる。窒化膜９
が絶縁膜であるためである。
Ｌ２に蓄積された電子は窒化膜９内を自由に移動でき
ず、各記憶領域Ｌ１およびＬ２内にとどまる。窒化膜９
が絶縁膜であるためである。
【００１１】以上に示した半導体記憶装置は製造が容易
で価格も安くできる。また、図２３の不揮発性メモリセ
ルを適用したメモリセルアレイは、図２２に示すよう
に、拡散ビット線とワード線とを直交させた構成とな
る。このとき隣接したメモリセル同士の拡散ビット線は
共通化される。そのため、従来のフラッシュＥＥＰＲＯ
Ｍと比較してメモリセルアレイの面積を低減することが
できる。
で価格も安くできる。また、図２３の不揮発性メモリセ
ルを適用したメモリセルアレイは、図２２に示すよう
に、拡散ビット線とワード線とを直交させた構成とな
る。このとき隣接したメモリセル同士の拡散ビット線は
共通化される。そのため、従来のフラッシュＥＥＰＲＯ
Ｍと比較してメモリセルアレイの面積を低減することが
できる。
【００１２】次に、不揮発性メモリセルＭＣの各記憶領
域Ｌ１，Ｌ２に対するデータの書込動作および読出動作
について説明する。
域Ｌ１，Ｌ２に対するデータの書込動作および読出動作
について説明する。
【００１３】図２４〜図２７は不揮発性メモリセル内の
２つの記憶領域に対するデータの書込動作および読出動
作について示した図である。
２つの記憶領域に対するデータの書込動作および読出動
作について示した図である。
【００１４】図２４を参照して、不揮発性メモリセルＭ
Ｃのゲートはワード線ＷＬに接続される。また、不揮発
性メモリセルＭＣはビット線ＢＬ０およびＢＬ１に接続
されると仮定する。不揮発性メモリセルＭＣは図２４お
よび図２５に示すようにビット線ＢＬ０側に記憶領域Ｌ
１を有し、図２６および図２７に示すようにビット線Ｂ
Ｌ１側に記憶領域Ｌ２を有する。
Ｃのゲートはワード線ＷＬに接続される。また、不揮発
性メモリセルＭＣはビット線ＢＬ０およびＢＬ１に接続
されると仮定する。不揮発性メモリセルＭＣは図２４お
よび図２５に示すようにビット線ＢＬ０側に記憶領域Ｌ
１を有し、図２６および図２７に示すようにビット線Ｂ
Ｌ１側に記憶領域Ｌ２を有する。
【００１５】はじめに記憶領域Ｌ１への書込動作につい
て説明する。図２４を参照して、記憶領域Ｌ１にデータ
を書込する場合は、ビット線ＢＬ０の電位は書込電位Ｖ
ＣＣＷに、ビット線ＢＬ１の電位は接地電位ＧＮＤに維
持される。その結果、書込電流Ｉｆｗはビット線ＢＬ０
から不揮発性メモリセルＭＣを通ってビット線ＢＬ１に
流れる。このとき記憶領域Ｌ１にデータが書込まれる。
て説明する。図２４を参照して、記憶領域Ｌ１にデータ
を書込する場合は、ビット線ＢＬ０の電位は書込電位Ｖ
ＣＣＷに、ビット線ＢＬ１の電位は接地電位ＧＮＤに維
持される。その結果、書込電流Ｉｆｗはビット線ＢＬ０
から不揮発性メモリセルＭＣを通ってビット線ＢＬ１に
流れる。このとき記憶領域Ｌ１にデータが書込まれる。
【００１６】次に、記憶領域Ｌ１のデータの読出動作に
ついて説明する。図２５を参照して、記憶領域Ｌ１のデ
ータを読出する場合は、ビット線ＢＬ０の電位は接地電
位ＧＮＤに維持され、ビット線ＢＬ１の電位は読出電位
ＶＣＣＲに維持される。その結果、読出電流Ｉｆｒはビ
ット線ＢＬ１からビット線ＢＬ０へ流れる。このとき記
憶領域Ｌ１のデータが読出される。
ついて説明する。図２５を参照して、記憶領域Ｌ１のデ
ータを読出する場合は、ビット線ＢＬ０の電位は接地電
位ＧＮＤに維持され、ビット線ＢＬ１の電位は読出電位
ＶＣＣＲに維持される。その結果、読出電流Ｉｆｒはビ
ット線ＢＬ１からビット線ＢＬ０へ流れる。このとき記
憶領域Ｌ１のデータが読出される。
【００１７】以上の示すように、記憶領域Ｌ１におい
て、書込動作時に流れる電流方向と読出動作時に流れる
電流方向とは逆になる。
て、書込動作時に流れる電流方向と読出動作時に流れる
電流方向とは逆になる。
【００１８】次に、記憶領域Ｌ２への書込動作について
説明する。図２６を参照して、記憶領域Ｌ２にデータを
書込する場合は、ビット線ＢＬ０の電位は接地電位ＧＮ
Ｄに維持され、ビット線ＢＬ１の電位は書込電位ＶＣＣ
Ｗに維持される。その結果、書込電流Ｉｒｗはビット線
ＢＬ１からビット線ＢＬ０へ流れる。このとき記憶領域
Ｌ２にデータが書込まれる。
説明する。図２６を参照して、記憶領域Ｌ２にデータを
書込する場合は、ビット線ＢＬ０の電位は接地電位ＧＮ
Ｄに維持され、ビット線ＢＬ１の電位は書込電位ＶＣＣ
Ｗに維持される。その結果、書込電流Ｉｒｗはビット線
ＢＬ１からビット線ＢＬ０へ流れる。このとき記憶領域
Ｌ２にデータが書込まれる。
【００１９】次に、記憶領域Ｌ２のデータの読出動作に
ついて説明する。図２７を参照して、記憶領域Ｌ２のデ
ータを読出する場合は、ビット線ＢＬ０の電位は読出電
位ＶＣＣＲに維持され、ビット線ＢＬ１の電位は接地電
位ＧＮＤに維持される。その結果、読出電流Ｉｒｒはビ
ット線ＢＬ０からビット線ＢＬ１へ流れる。このとき記
憶領域Ｌ２のデータが読出される。
ついて説明する。図２７を参照して、記憶領域Ｌ２のデ
ータを読出する場合は、ビット線ＢＬ０の電位は読出電
位ＶＣＣＲに維持され、ビット線ＢＬ１の電位は接地電
位ＧＮＤに維持される。その結果、読出電流Ｉｒｒはビ
ット線ＢＬ０からビット線ＢＬ１へ流れる。このとき記
憶領域Ｌ２のデータが読出される。
【００２０】以上に示すように、記憶領域Ｌ２について
も書込動作時に流れる電流方向と読出動作時に流れる電
流方向とは逆になる。さらに、記憶領域Ｌ１に書込むと
きと、記憶領域Ｌ２に書込むときとでは書込動作時に流
れる電流が逆になる。記憶領域Ｌ１のデータを読出すと
きと記憶領域Ｌ２のデータを読出すときも同様に、流れ
る電流は逆になる。
も書込動作時に流れる電流方向と読出動作時に流れる電
流方向とは逆になる。さらに、記憶領域Ｌ１に書込むと
きと、記憶領域Ｌ２に書込むときとでは書込動作時に流
れる電流が逆になる。記憶領域Ｌ１のデータを読出すと
きと記憶領域Ｌ２のデータを読出すときも同様に、流れ
る電流は逆になる。
【００２１】よって、ＮＲＯＭにおける書込動作では、
各ビット線ＢＬの電位制御が重要となる。
各ビット線ＢＬの電位制御が重要となる。
【００２２】
【発明が解決しようとする課題】図２８は図２２のメモ
リセルアレイを有する不揮発性メモリセルの書込動作を
説明するための図である。
リセルアレイを有する不揮発性メモリセルの書込動作を
説明するための図である。
【００２３】図２８を参照して、図中の不揮発性メモリ
セルＭＣ１の記憶領域Ｌ１にＨレベルのデータを書込む
場合について説明する。
セルＭＣ１の記憶領域Ｌ１にＨレベルのデータを書込む
場合について説明する。
【００２４】ワード線ＷＬ１が選択され、ビット線ＢＬ
１の電位が書込電圧ＶＣＣＷに維持され、ビット線ＢＬ
２の電位が接地電位ＧＮＤに維持される。このとき、不
揮発性メモリセルＭＣ１ではビット線ＢＬ１に接続され
たノードからビット線ＢＬ２に接続されたノードへ書込
電流Ｉｆｗが流れる。その結果、記憶領域Ｌ１にデータ
が書込まれる。このとき、不揮発性メモリセルＭＣ１に
隣接した不揮発性メモリセルＭＣ０に注目すると、ビッ
ト線ＢＬ０の電位がビット線ＢＬ１の電位よりも低い電
位であれば、不揮発性メモリセルＭＣ０に不要電流Ｉ１
が流れることとなる。不要電流Ｉ１は省電力化の妨げと
なるだけでなく、メモリセルアレイに誤動作を引き起こ
す要因となる可能性もある。よって、ＮＲＯＭにおける
書込動作では、各ビット線ＢＬの電位制御が重要とな
る。
１の電位が書込電圧ＶＣＣＷに維持され、ビット線ＢＬ
２の電位が接地電位ＧＮＤに維持される。このとき、不
揮発性メモリセルＭＣ１ではビット線ＢＬ１に接続され
たノードからビット線ＢＬ２に接続されたノードへ書込
電流Ｉｆｗが流れる。その結果、記憶領域Ｌ１にデータ
が書込まれる。このとき、不揮発性メモリセルＭＣ１に
隣接した不揮発性メモリセルＭＣ０に注目すると、ビッ
ト線ＢＬ０の電位がビット線ＢＬ１の電位よりも低い電
位であれば、不揮発性メモリセルＭＣ０に不要電流Ｉ１
が流れることとなる。不要電流Ｉ１は省電力化の妨げと
なるだけでなく、メモリセルアレイに誤動作を引き起こ
す要因となる可能性もある。よって、ＮＲＯＭにおける
書込動作では、各ビット線ＢＬの電位制御が重要とな
る。
【００２５】さらに、ＮＲＯＭに代表される半導体記憶
装置において、従来の技術では、一度に書込むことので
きるメモリセルは１ビットであり、スループットが低い
という問題もあった。
装置において、従来の技術では、一度に書込むことので
きるメモリセルは１ビットであり、スループットが低い
という問題もあった。
【００２６】この発明の目的は、誤動作なく書込むこと
ができる半導体記憶装置を提供することである。また、
この発明の他の目的は、スループットが向上できる半導
体記憶装置を提供することである。
ができる半導体記憶装置を提供することである。また、
この発明の他の目的は、スループットが向上できる半導
体記憶装置を提供することである。
【００２７】
【課題を解決するための手段】この発明による半導体記
憶装置は、行方向に配列された複数のワード線と、列方
向に配列された複数のビット線と、複数のメモリセル
と、書込回路とを含む。複数のメモリセルは、各々がデ
ータを記憶する記憶領域を少なくとも１つ有し、行方向
および列方向に配置る。書込回路は、複数のメモリセル
に複数のデータを書込む。行方向に配置された複数のメ
モリセルは直列に接続され、そのゲートはその行方向に
配置されたワード線に接続され、複数のビット線は、複
数のメモリセルに対応して接続され、複数のメモリセル
の各々は、記憶領域に蓄積する電荷量に基づいて３値以
上の複数のデータを記憶する。書込回路は、ビット線選
択回路と、電位供給回路とを含む。ビット線選択回路
は、書込動作の対象となるメモリセルに接続された複数
のビット線を選択する。電位供給回路は、選択された複
数のビット線に、複数のデータの組合せに対応した複数
の所定電位を供給する。電位供給回路は、選択された複
数のビット線のうち、書込動作の対象となるメモリセル
のドレインに接続されたビット線に対しては所定の第１
の電位を供給し、書込動作の対象となるメモリセルのソ
ースに接続されたビット線に対しては複数のデータの組
合せに対応して決定される第２の電位を供給する。
憶装置は、行方向に配列された複数のワード線と、列方
向に配列された複数のビット線と、複数のメモリセル
と、書込回路とを含む。複数のメモリセルは、各々がデ
ータを記憶する記憶領域を少なくとも１つ有し、行方向
および列方向に配置る。書込回路は、複数のメモリセル
に複数のデータを書込む。行方向に配置された複数のメ
モリセルは直列に接続され、そのゲートはその行方向に
配置されたワード線に接続され、複数のビット線は、複
数のメモリセルに対応して接続され、複数のメモリセル
の各々は、記憶領域に蓄積する電荷量に基づいて３値以
上の複数のデータを記憶する。書込回路は、ビット線選
択回路と、電位供給回路とを含む。ビット線選択回路
は、書込動作の対象となるメモリセルに接続された複数
のビット線を選択する。電位供給回路は、選択された複
数のビット線に、複数のデータの組合せに対応した複数
の所定電位を供給する。電位供給回路は、選択された複
数のビット線のうち、書込動作の対象となるメモリセル
のドレインに接続されたビット線に対しては所定の第１
の電位を供給し、書込動作の対象となるメモリセルのソ
ースに接続されたビット線に対しては複数のデータの組
合せに対応して決定される第２の電位を供給する。
【００２８】これにより、この発明による半導体記憶装
置は、書込対象となるメモリセルのソースに書込する複
数のデータの組合せに応答した電位を供給できる。よっ
て、３値以上のデータを１つのメモリセルに記憶させる
ことができる。その結果、スループットが向上する。ま
た、ビット線選択回路が複数のビット線を選択し、電位
供給回路がそのビット線のそれぞれに異なる電位を供給
できる。よって、データの書込読出を行ないたいメモリ
セルに接続されたビット線に所定の電位を供給すること
ができる。また、データの書込読出対象外のメモリセル
に接続されたビット線はフローティング状態となる。よ
って、データの読出書込対象外のメモリセルへの電流の
流出を防止できる。
置は、書込対象となるメモリセルのソースに書込する複
数のデータの組合せに応答した電位を供給できる。よっ
て、３値以上のデータを１つのメモリセルに記憶させる
ことができる。その結果、スループットが向上する。ま
た、ビット線選択回路が複数のビット線を選択し、電位
供給回路がそのビット線のそれぞれに異なる電位を供給
できる。よって、データの書込読出を行ないたいメモリ
セルに接続されたビット線に所定の電位を供給すること
ができる。また、データの書込読出対象外のメモリセル
に接続されたビット線はフローティング状態となる。よ
って、データの読出書込対象外のメモリセルへの電流の
流出を防止できる。
【００２９】好ましくは、ビット線選択回路は、連続し
て配列された複数のメモリセルのうち、書込動作の対象
となる互いに隣接する２つのメモリセルに接続された複
数のビット線を選択し、電位供給回路は、選択された複
数のビット線のうち、書込動作の対象となる互いに隣接
する２つのメモリセルのドレインに接続された１または
２本のビット線に対して第１の電位を供給し、書込動作
の対象となる互いに隣接する２つのメモリセルのソース
に接続された１または２本のビット線に対して複数のデ
ータの組合せに基づいて決定される第２の電位を供給す
る。
て配列された複数のメモリセルのうち、書込動作の対象
となる互いに隣接する２つのメモリセルに接続された複
数のビット線を選択し、電位供給回路は、選択された複
数のビット線のうち、書込動作の対象となる互いに隣接
する２つのメモリセルのドレインに接続された１または
２本のビット線に対して第１の電位を供給し、書込動作
の対象となる互いに隣接する２つのメモリセルのソース
に接続された１または２本のビット線に対して複数のデ
ータの組合せに基づいて決定される第２の電位を供給す
る。
【００３０】これにより、メモリセルアレイ内で、１回
の書込動作で、隣接した２つメモリセルに複数のデータ
を誤動作なく書込むことができる。よって、スループッ
トが向上する。
の書込動作で、隣接した２つメモリセルに複数のデータ
を誤動作なく書込むことができる。よって、スループッ
トが向上する。
【００３１】好ましくは、電位供給回路は、第１の電位
を出力する第１電位発生回路と、第２の電位を出力する
第２電位発生回路とを含む。第２電位発生回路は、複数
の電位を発生する複数電位発生回路と、選択回路とを含
む。選択回路は、複数のデータの組合せに応答して、複
数の電位から複数のデータの組合せに対応した電位を第
２の電位として選択する。
を出力する第１電位発生回路と、第２の電位を出力する
第２電位発生回路とを含む。第２電位発生回路は、複数
の電位を発生する複数電位発生回路と、選択回路とを含
む。選択回路は、複数のデータの組合せに応答して、複
数の電位から複数のデータの組合せに対応した電位を第
２の電位として選択する。
【００３２】これにより、この発明による半導体記憶装
置は、書込対象となるメモリセルのソースに書込する複
数のデータの組合せに応答した電位を供給できる。よっ
て、３値以上のデータを１つのメモリセルに記憶させる
ことができる。その結果、スループットが向上する。
置は、書込対象となるメモリセルのソースに書込する複
数のデータの組合せに応答した電位を供給できる。よっ
て、３値以上のデータを１つのメモリセルに記憶させる
ことができる。その結果、スループットが向上する。
【００３３】この発明による半導体記憶装置は、主表面
を形成する半導体基板と、複数のメモリセルを有するメ
モリセルアレイと、複数のメモリセルのうち、選択され
たメモリセルに対して書込電位を印加する書込回路とを
含む。メモリセルは、第１および第２の導電領域と、チ
ャネル領域と、第１の絶縁膜と、電荷記憶膜と、第２の
絶縁膜と、導電層とを含む。第１および第２の導電領域
は、半導体基板の主表面に形成される。チャネル領域
は、半導体基板の主表面であって、第１の導電領域と第
２の導電領域との間に形成され、書込動作時にチャネル
ホットエレクトロンが発生する。第１の絶縁膜は、半導
体基板の主表面上であって、チャネル領域上に形成され
る。電荷記憶膜は、第１の絶縁膜上に形成され、複数の
記憶領域を有する。第２の絶縁膜は、電荷記憶膜上に形
成される。導電層は、第２の絶縁膜上に形成される。書
込回路は、書込動作時、メモリセルに書込む複数のデー
タの組合せに応答した電位差に、メモリセルの第１の導
電領域と第２の導電領域との間の電位差を設定する。
を形成する半導体基板と、複数のメモリセルを有するメ
モリセルアレイと、複数のメモリセルのうち、選択され
たメモリセルに対して書込電位を印加する書込回路とを
含む。メモリセルは、第１および第２の導電領域と、チ
ャネル領域と、第１の絶縁膜と、電荷記憶膜と、第２の
絶縁膜と、導電層とを含む。第１および第２の導電領域
は、半導体基板の主表面に形成される。チャネル領域
は、半導体基板の主表面であって、第１の導電領域と第
２の導電領域との間に形成され、書込動作時にチャネル
ホットエレクトロンが発生する。第１の絶縁膜は、半導
体基板の主表面上であって、チャネル領域上に形成され
る。電荷記憶膜は、第１の絶縁膜上に形成され、複数の
記憶領域を有する。第２の絶縁膜は、電荷記憶膜上に形
成される。導電層は、第２の絶縁膜上に形成される。書
込回路は、書込動作時、メモリセルに書込む複数のデー
タの組合せに応答した電位差に、メモリセルの第１の導
電領域と第２の導電領域との間の電位差を設定する。
【００３４】これにより、この発明による半導体記憶装
置は、メモリセルの第１の導電領域と第２の導電領域と
の間の電位差に応じた複数のデータを書込むことが可能
となる。よって、スループットが向上する。
置は、メモリセルの第１の導電領域と第２の導電領域と
の間の電位差に応じた複数のデータを書込むことが可能
となる。よって、スループットが向上する。
【００３５】この発明による半導体記憶装置は、主表面
を有する第１導電型の半導体基板と、半導体基板の主表
面に形成され、かつ、その各々が複数の第１の導電領域
の各々の領域内に形成された第１導電型の複数の第２の
導電領域と、各々が複数の第２の導電領域の各々の領域
内に形成された複数のメモリセルアレイとを含む。複数
のメモリセルアレイの各々は、複数のメモリセルを含
む。複数のメモリセルの各々は、半導体基板の主表面に
形成された第３および第４の導電領域と、半導体基板の
主表面であって、第３の導電領域と第４の導電領域との
間に形成され、書込動作時にチャネルホットエレクトロ
ンが発生するチャネル領域と、半導体基板の主表面上で
あって、チャネル領域上に形成される第１の絶縁膜と、
第１の絶縁膜上に形成され、複数の記憶領域を有する電
荷記憶膜と、電荷記憶膜上に形成される第２の絶縁膜
と、第２の絶縁膜上に形成される導電層とを含む。複数
の第１の導電領域と複数の第２の導電領域とには、所定
の電位が供給される。
を有する第１導電型の半導体基板と、半導体基板の主表
面に形成され、かつ、その各々が複数の第１の導電領域
の各々の領域内に形成された第１導電型の複数の第２の
導電領域と、各々が複数の第２の導電領域の各々の領域
内に形成された複数のメモリセルアレイとを含む。複数
のメモリセルアレイの各々は、複数のメモリセルを含
む。複数のメモリセルの各々は、半導体基板の主表面に
形成された第３および第４の導電領域と、半導体基板の
主表面であって、第３の導電領域と第４の導電領域との
間に形成され、書込動作時にチャネルホットエレクトロ
ンが発生するチャネル領域と、半導体基板の主表面上で
あって、チャネル領域上に形成される第１の絶縁膜と、
第１の絶縁膜上に形成され、複数の記憶領域を有する電
荷記憶膜と、電荷記憶膜上に形成される第２の絶縁膜
と、第２の絶縁膜上に形成される導電層とを含む。複数
の第１の導電領域と複数の第２の導電領域とには、所定
の電位が供給される。
【００３６】その結果、本発明の半導体記憶装置の構造
では、メモリセルアレイブロックごとで消去を行なうこ
とで、半導体基板電位の変化を高速にし、消去時間の短
縮化を図ることができる。
では、メモリセルアレイブロックごとで消去を行なうこ
とで、半導体基板電位の変化を高速にし、消去時間の短
縮化を図ることができる。
【００３７】さらに、複数のメモリセルアレイブロック
を形成することで、拡散ビット線と半導体基板との間の
接合容量を従来の構造より小さくすることができる。
を形成することで、拡散ビット線と半導体基板との間の
接合容量を従来の構造より小さくすることができる。
【００３８】
【発明の実施の形態】以下、この発明の実施の形態につ
いて図面を参照して詳しく説明する。なお、図中同一ま
たは相当の部分には同一符号を付してその説明は繰り返
さない。
いて図面を参照して詳しく説明する。なお、図中同一ま
たは相当の部分には同一符号を付してその説明は繰り返
さない。
【００３９】［実施の形態１］図１〜図３は、本発明の
実施の形態における半導体記憶装置のデータ記憶方法に
ついて説明するための図である。
実施の形態における半導体記憶装置のデータ記憶方法に
ついて説明するための図である。
【００４０】図１〜図３は図２３に示した不揮発性メモ
リセルの断面図と同じ構成である。なお、図２３に示す
酸化膜８と窒化膜９と酸化膜１０とは、図１〜図３で
は、それらをまとめてＯＮＯ（Oxide-Nitride-Oxide）
膜２２としている。
リセルの断面図と同じ構成である。なお、図２３に示す
酸化膜８と窒化膜９と酸化膜１０とは、図１〜図３で
は、それらをまとめてＯＮＯ（Oxide-Nitride-Oxide）
膜２２としている。
【００４１】ここで、不揮発性メモリセルの記憶領域Ｌ
２にデータを書込む場合について説明する。
２にデータを書込む場合について説明する。
【００４２】図１を参照して、不揮発性メモリセルの制
御ゲート２１は７Ｖの電圧を印可され、拡散層７Ｂは５
Ｖの電圧を印加され、拡散層７Ａは０Ｖの電圧を印加さ
れる。以下、図１〜図３における拡散層７Ｂをドレイ
ン、拡散層７Ａをソースと称する。なお、このとき半導
体基板１には０Ｖの電圧が印加されている。
御ゲート２１は７Ｖの電圧を印可され、拡散層７Ｂは５
Ｖの電圧を印加され、拡散層７Ａは０Ｖの電圧を印加さ
れる。以下、図１〜図３における拡散層７Ｂをドレイ
ン、拡散層７Ａをソースと称する。なお、このとき半導
体基板１には０Ｖの電圧が印加されている。
【００４３】図１〜図３中のドレインからソースへ伸び
る矢印の方向は、電流の流れる向きを示し、その太さは
電流の大きさを示す。
る矢印の方向は、電流の流れる向きを示し、その太さは
電流の大きさを示す。
【００４４】このとき、半導体基板１と制御ゲート２１
との間における第１の電界と、ソースからドレインまで
延在しているチャネルの長手方向に沿った第２の電界と
が発生する。この第２の電界によって、電子がソースか
らチャネルへ引き出され、ドレインへ向けて加速され
る。電子はチャネルの長手方向に移動している間にエネ
ルギを蓄える。電子はドレイン近傍に達したときに最大
のエネルギを蓄える。このようにして加速された電子を
ホットエレクトロンと称する。ホットエレクトロンはド
レイン近傍でＯＮＯ膜２２内の記憶領域Ｌ２に注入され
る。
との間における第１の電界と、ソースからドレインまで
延在しているチャネルの長手方向に沿った第２の電界と
が発生する。この第２の電界によって、電子がソースか
らチャネルへ引き出され、ドレインへ向けて加速され
る。電子はチャネルの長手方向に移動している間にエネ
ルギを蓄える。電子はドレイン近傍に達したときに最大
のエネルギを蓄える。このようにして加速された電子を
ホットエレクトロンと称する。ホットエレクトロンはド
レイン近傍でＯＮＯ膜２２内の記憶領域Ｌ２に注入され
る。
【００４５】よって、この注入される電子の量は、ドレ
イン−ソース電圧に依存する。すなわち、ドレイン−ソ
ース電圧により得られるエネルギに相当する不純物準位
まで電子はトラップされることができる。よって、書込
時間をある一定時間以上長くしても記憶領域中にトラッ
プされる電子量の増加は鈍くなり、飽和特性を示す。
イン−ソース電圧に依存する。すなわち、ドレイン−ソ
ース電圧により得られるエネルギに相当する不純物準位
まで電子はトラップされることができる。よって、書込
時間をある一定時間以上長くしても記憶領域中にトラッ
プされる電子量の増加は鈍くなり、飽和特性を示す。
【００４６】次に、図２を参照して、図１と比較して、
ソースに印加する電圧を０Ｖではなく１Ｖとする。その
他の制御ゲート２１，半導体基板１，ドレインに印加す
る電圧は図１と同じとする。
ソースに印加する電圧を０Ｖではなく１Ｖとする。その
他の制御ゲート２１，半導体基板１，ドレインに印加す
る電圧は図１と同じとする。
【００４７】このとき、図１と比較してドレイン−ソー
ス電圧は減少する。すなわち、ホットエレクトロンに与
えられるエネルギは図１の場合よりも少なくなる。その
結果、図２において記憶領域Ｌ２にトラップされる電子
量は、図１のときよりも少なくなる。
ス電圧は減少する。すなわち、ホットエレクトロンに与
えられるエネルギは図１の場合よりも少なくなる。その
結果、図２において記憶領域Ｌ２にトラップされる電子
量は、図１のときよりも少なくなる。
【００４８】次に、図３を参照して、ソースに印加する
電圧を２Ｖとする。その他の制御ゲート２１，半導体基
板１，ドレインに印加する電圧は図１および図２と同じ
である。
電圧を２Ｖとする。その他の制御ゲート２１，半導体基
板１，ドレインに印加する電圧は図１および図２と同じ
である。
【００４９】このとき、図１および図２と比較して、図
３におけるドレイン−ソース電圧はさらに減少する。そ
の結果、図３において記憶領域Ｌ２にトラップされる電
子量は、図１および図２のときよりも少なくなる。
３におけるドレイン−ソース電圧はさらに減少する。そ
の結果、図３において記憶領域Ｌ２にトラップされる電
子量は、図１および図２のときよりも少なくなる。
【００５０】以上に示したように、書込動作時におい
て、不揮発性メモリセルに与えるドレイン−ソース電圧
を調整することで、記憶領域にトラップされる電子量を
調整することができる。図１〜図３における電子のトラ
ップ状態と、さらに、書込まない状態とを含めた４状態
の電子のトラップ状態を発生させることにより、不揮発
性メモリセルは４段階のしきい値を有することとなる。
よって、記憶領域Ｌ２においては２ビット分のデータ蓄
積が可能となる。さらに、記憶領域Ｌ１においても記憶
領域Ｌ２の場合と同様にドレイン−ソース電圧を制御す
ることで、２ビット分のデータを記憶できる。その結
果、ドレイン−ソース間電圧の制御により、各不揮発性
メモリセルにつき４ビット分のデータを蓄積させること
ができる。
て、不揮発性メモリセルに与えるドレイン−ソース電圧
を調整することで、記憶領域にトラップされる電子量を
調整することができる。図１〜図３における電子のトラ
ップ状態と、さらに、書込まない状態とを含めた４状態
の電子のトラップ状態を発生させることにより、不揮発
性メモリセルは４段階のしきい値を有することとなる。
よって、記憶領域Ｌ２においては２ビット分のデータ蓄
積が可能となる。さらに、記憶領域Ｌ１においても記憶
領域Ｌ２の場合と同様にドレイン−ソース電圧を制御す
ることで、２ビット分のデータを記憶できる。その結
果、ドレイン−ソース間電圧の制御により、各不揮発性
メモリセルにつき４ビット分のデータを蓄積させること
ができる。
【００５１】なお、図１〜図３において、トラップされ
る電子量を減少させるとき、ソース電圧を調整したが、
ソース電圧を固定して、ドレイン電圧を下げることで
も、記憶領域Ｌ２にトラップされる電子量は減少する。
また、制御ゲート２１に印加する電圧を下げることで
も、記憶領域Ｌ２にトラップされる電子量は減少する。
る電子量を減少させるとき、ソース電圧を調整したが、
ソース電圧を固定して、ドレイン電圧を下げることで
も、記憶領域Ｌ２にトラップされる電子量は減少する。
また、制御ゲート２１に印加する電圧を下げることで
も、記憶領域Ｌ２にトラップされる電子量は減少する。
【００５２】以上の説明では、電子がトラップされる領
域として、ＯＮＯ膜で説明したが、電子がトラップされ
る領域は、絶縁層とトラップ層とのいかなる組合せでも
よい。また、電子がトラップされる領域は、絶縁層とト
ラップ層とが積層化したものでもよい。積層化した場合
には、上層のトラップ層にトラップされた電子が下層に
抜けにくい特性を有する。
域として、ＯＮＯ膜で説明したが、電子がトラップされ
る領域は、絶縁層とトラップ層とのいかなる組合せでも
よい。また、電子がトラップされる領域は、絶縁層とト
ラップ層とが積層化したものでもよい。積層化した場合
には、上層のトラップ層にトラップされた電子が下層に
抜けにくい特性を有する。
【００５３】なお、以降の本実施の形態における説明に
おいては、ソース電圧を調整する方法について説明す
る。
おいては、ソース電圧を調整する方法について説明す
る。
【００５４】図４〜図６は、図１〜図３において記憶領
域Ｌ２にトラップされたデータの読出方法について説明
するための図である。
域Ｌ２にトラップされたデータの読出方法について説明
するための図である。
【００５５】図４は、図１に示した書込動作が終了した
不揮発性メモリセルの読出動作について示す。図４を参
照して、不揮発性メモセルの拡散層７Ａには１．５Ｖの
電圧が印加される。また、拡散層７Ｂには０Ｖの電圧が
印加される。制御ゲート２１には３Ｖの電圧が印加さ
れ、半導体基板１には０Ｖの電圧が印加される。よっ
て、書込動作では、拡散層７Ｂから拡散層７Ａに電流が
流れるのに対し、読出動作では、拡散層７Ａから拡散層
７Ｂに電流が流れる。すなわち、書込動作と読出動作と
では、電流の流れは逆になる。以上の動作により、記憶
領域Ｌ２に記憶された電子量をしきい値として検出でき
る。
不揮発性メモリセルの読出動作について示す。図４を参
照して、不揮発性メモセルの拡散層７Ａには１．５Ｖの
電圧が印加される。また、拡散層７Ｂには０Ｖの電圧が
印加される。制御ゲート２１には３Ｖの電圧が印加さ
れ、半導体基板１には０Ｖの電圧が印加される。よっ
て、書込動作では、拡散層７Ｂから拡散層７Ａに電流が
流れるのに対し、読出動作では、拡散層７Ａから拡散層
７Ｂに電流が流れる。すなわち、書込動作と読出動作と
では、電流の流れは逆になる。以上の動作により、記憶
領域Ｌ２に記憶された電子量をしきい値として検出でき
る。
【００５６】図５は、図２に示した書込動作が終了した
不揮発性メモリセルの読出動作について示す。図５も図
４と同様に、拡散層７Ａに１．５Ｖの電圧が印加され、
拡散層７Ｂに０Ｖの電圧が印加され、制御ゲート２１に
３Ｖの電圧が印加される。その結果、記憶領域Ｌ２に記
憶されたデータの読出動作が行なわれる。
不揮発性メモリセルの読出動作について示す。図５も図
４と同様に、拡散層７Ａに１．５Ｖの電圧が印加され、
拡散層７Ｂに０Ｖの電圧が印加され、制御ゲート２１に
３Ｖの電圧が印加される。その結果、記憶領域Ｌ２に記
憶されたデータの読出動作が行なわれる。
【００５７】図６は図３に示した書込動作が終了した不
揮発性メモリセルの読出動作について示す。図６も図４
および図５と同じ電圧の印加により、記憶領域Ｌ２に記
憶されたデータを読出す。
揮発性メモリセルの読出動作について示す。図６も図４
および図５と同じ電圧の印加により、記憶領域Ｌ２に記
憶されたデータを読出す。
【００５８】以上に示すように、読出動作では、記憶領
域Ｌ２にトラップされた電子量をしきい値として検出す
ることで、多段階にトラップされた電子量を読出すこと
ができる。
域Ｌ２にトラップされた電子量をしきい値として検出す
ることで、多段階にトラップされた電子量を読出すこと
ができる。
【００５９】図７〜図９は、図１〜図３において記憶領
域Ｌ２にトラップされたデータの消去方法について説明
するための図である。
域Ｌ２にトラップされたデータの消去方法について説明
するための図である。
【００６０】図７は図１に示した書込動作が終了した不
揮発性メモリセルの消去動作について、図８は図２に示
した書込動作が終了した不揮発性メモリセルの消去動作
について、図９は図３に示した書込動作が終了した不揮
発性メモリセルの消去動作についてそれぞれ示してい
る。図７〜図９を参照して、消去動作では、図７〜図９
いずれの場合も、制御ゲート２１は、たとえば−６Ｖと
いった負電圧を印可され、半導体基板１は、たとえば４
Ｖといった正電圧を印加される。また、拡散層７Ａおよ
び７Ｂはいずれもフローティング状態とする。その結
果、記憶領域Ｌ２にトラップされた電子は半導体基板１
に引き抜かれる。このように、この発明の実施の形態に
よる半導体記憶装置では、消去動作は不揮発性メモリセ
ルの絶縁膜（ＯＮＯ膜）にトラップされた電子を引き抜
くことで行なわれるため、オーバーイレーズは起こらな
い。
揮発性メモリセルの消去動作について、図８は図２に示
した書込動作が終了した不揮発性メモリセルの消去動作
について、図９は図３に示した書込動作が終了した不揮
発性メモリセルの消去動作についてそれぞれ示してい
る。図７〜図９を参照して、消去動作では、図７〜図９
いずれの場合も、制御ゲート２１は、たとえば−６Ｖと
いった負電圧を印可され、半導体基板１は、たとえば４
Ｖといった正電圧を印加される。また、拡散層７Ａおよ
び７Ｂはいずれもフローティング状態とする。その結
果、記憶領域Ｌ２にトラップされた電子は半導体基板１
に引き抜かれる。このように、この発明の実施の形態に
よる半導体記憶装置では、消去動作は不揮発性メモリセ
ルの絶縁膜（ＯＮＯ膜）にトラップされた電子を引き抜
くことで行なわれるため、オーバーイレーズは起こらな
い。
【００６１】以上に示すように、消去動作時において
は、基板方向に電子を引き抜くため、半導体記憶装置
は、消去ビットの単位で半導体基板を独立分離させる構
成となる。具体的には、不揮発性メモリセルがＮ型シリ
コン上に形成される場合は、Ｎ型シリコンをＰ型シリコ
ンで囲み他の領域と分離させる。また、不揮発性メモリ
セルがＰ型シリコン上に形成される場合には、Ｐ型シリ
コンをＮ型シリコンで囲み、他の領域と分離させる。
は、基板方向に電子を引き抜くため、半導体記憶装置
は、消去ビットの単位で半導体基板を独立分離させる構
成となる。具体的には、不揮発性メモリセルがＮ型シリ
コン上に形成される場合は、Ｎ型シリコンをＰ型シリコ
ンで囲み他の領域と分離させる。また、不揮発性メモリ
セルがＰ型シリコン上に形成される場合には、Ｐ型シリ
コンをＮ型シリコンで囲み、他の領域と分離させる。
【００６２】図１０はメモリセルアレイブロックごとに
消去動作が可能な半導体記憶装置の全体構成を示す回路
図である。
消去動作が可能な半導体記憶装置の全体構成を示す回路
図である。
【００６３】図１０を参照して、半導体記憶装置５０
は、複数のメモリセルアレイブロックＭＡ１〜ＭＡ４
と、複数のロウデコーダＲＤ１〜ＲＤ４と、複数のコラ
ムデコーダＣＤ１〜ＣＤ４と、複数の分配デコーダＤＤ
１〜ＤＤ４と、消去電位発生回路５１とを含む。
は、複数のメモリセルアレイブロックＭＡ１〜ＭＡ４
と、複数のロウデコーダＲＤ１〜ＲＤ４と、複数のコラ
ムデコーダＣＤ１〜ＣＤ４と、複数の分配デコーダＤＤ
１〜ＤＤ４と、消去電位発生回路５１とを含む。
【００６４】複数のメモリセルアレイブロックＭＡ１〜
ＭＡ４の各々は、図示しない複数のワード線と複数のビ
ット線と、複数のメモリセルとを含む。ロウデコーダＲ
Ｄ１は、アドレス信号を受け、メモリセルアレイブロッ
クＭＡ１内の行アドレスを指定する。また、コラムデコ
ーダＣＤ１はアドレス信号を受け、メモリセルアレイＭ
Ａ２内の列アドレスを指定する。同様に、ロウデコーダ
ＲＤ２およびコラムデコーダＣＤ２はメモリセルアレイ
ブロックＭＡ２内の行アドレス、列アドレスをそれぞれ
指定する。ロウデコーダＲＤ３およびコラムデコーダＣ
Ｄ３はメモリセルアレイブロックＭＡ３内の行アドレ
ス、列アドレスをそれぞれ指定する。ロウデコーダＲＤ
４およびコラムデコーダＣＤ４はメモリセルアレイブロ
ックＭＡ４内の行アドレス、列アドレスをそれぞれ指定
する。
ＭＡ４の各々は、図示しない複数のワード線と複数のビ
ット線と、複数のメモリセルとを含む。ロウデコーダＲ
Ｄ１は、アドレス信号を受け、メモリセルアレイブロッ
クＭＡ１内の行アドレスを指定する。また、コラムデコ
ーダＣＤ１はアドレス信号を受け、メモリセルアレイＭ
Ａ２内の列アドレスを指定する。同様に、ロウデコーダ
ＲＤ２およびコラムデコーダＣＤ２はメモリセルアレイ
ブロックＭＡ２内の行アドレス、列アドレスをそれぞれ
指定する。ロウデコーダＲＤ３およびコラムデコーダＣ
Ｄ３はメモリセルアレイブロックＭＡ３内の行アドレ
ス、列アドレスをそれぞれ指定する。ロウデコーダＲＤ
４およびコラムデコーダＣＤ４はメモリセルアレイブロ
ックＭＡ４内の行アドレス、列アドレスをそれぞれ指定
する。
【００６５】消去電位発生回路５１は消去動作時に各メ
モリセルアレイブロックＭＡ１〜ＭＡ４に消去電位ＶＣ
ＣＥを供給する。分配デコーダＤＤ１は消去電位ＶＣＣ
Ｅと接地電位ＧＮＤとを受け、書込動作時に、接地電位
ＧＮＤを信号線ＤＬ１を介してメモリセルアレイブロッ
クＭＡ１に供給する。また、分配デコーダＤＤ１は、消
去動作時に、消去電位ＶＣＣＥを信号線ＤＬ１を介して
メモリセルアレイブロックＭＡ１に供給する。分配デコ
ーダＤＤ２〜ＤＤ４もそれぞれ信号線ＤＬ２〜ＤＬ４を
介してメモリセルアレイブロックＭＡ２〜ＭＡ４に対
し、分配デコーダＤＤ１と同様の動作を行なう。
モリセルアレイブロックＭＡ１〜ＭＡ４に消去電位ＶＣ
ＣＥを供給する。分配デコーダＤＤ１は消去電位ＶＣＣ
Ｅと接地電位ＧＮＤとを受け、書込動作時に、接地電位
ＧＮＤを信号線ＤＬ１を介してメモリセルアレイブロッ
クＭＡ１に供給する。また、分配デコーダＤＤ１は、消
去動作時に、消去電位ＶＣＣＥを信号線ＤＬ１を介して
メモリセルアレイブロックＭＡ１に供給する。分配デコ
ーダＤＤ２〜ＤＤ４もそれぞれ信号線ＤＬ２〜ＤＬ４を
介してメモリセルアレイブロックＭＡ２〜ＭＡ４に対
し、分配デコーダＤＤ１と同様の動作を行なう。
【００６６】図１１は、図１０中の線分Ａ−Ａでの断面
図である。図１０を参照して、ｐ型の半導体基板５２の
主表面には、所定の間隔を隔ててｎウェル３３，３７，
４１，４５が形成されている。半導体基板５２の主表面
であって、かつ、ｎウェル３０の領域内にｐウェル３２
が形成されている。同様に、半導体基板５２の主表面で
あって、かつ、ｎウェル３７，４１，４５の領域内にそ
れぞれｐウェル３６，４０，４４が形成されている。
図である。図１０を参照して、ｐ型の半導体基板５２の
主表面には、所定の間隔を隔ててｎウェル３３，３７，
４１，４５が形成されている。半導体基板５２の主表面
であって、かつ、ｎウェル３０の領域内にｐウェル３２
が形成されている。同様に、半導体基板５２の主表面で
あって、かつ、ｎウェル３７，４１，４５の領域内にそ
れぞれｐウェル３６，４０，４４が形成されている。
【００６７】ｐウェル３２は図１０中のメモリセルアレ
イブロックＭＡ１の領域に相当する。また、ｐウェル３
６は図１０中のメモリセルアレイブロックＭＡ２の領域
に相当する。ｐウェル４０は図１０中のメモリセルアレ
イブロックＭＡ３の領域に相当する。ｐウェル４４は図
１０中のメモリセルアレイブロックＭＡ４の領域に相当
する。信号線ＤＬ１はｐウェル３２内の高濃度領域３１
とｎウェル３３内の高濃度領域３０にそれぞれ接続され
る。また、信号線ＤＬ２はｐウェル３６内の高濃度領域
３５とｎウェル３７内の高濃度領域３４とに接続され
る。信号線ＤＬ３はｐウェル４０内の高濃度領域３９と
ｎウェル４１内の高濃度領域３８とに接続される。信号
線ＤＬ４はｎウェル４５内の高濃度領域４２とｐウェル
４４内の高濃度領域４３とに接続される。なお、半導体
基板５２には、接地電位ＧＮＤが供給される。
イブロックＭＡ１の領域に相当する。また、ｐウェル３
６は図１０中のメモリセルアレイブロックＭＡ２の領域
に相当する。ｐウェル４０は図１０中のメモリセルアレ
イブロックＭＡ３の領域に相当する。ｐウェル４４は図
１０中のメモリセルアレイブロックＭＡ４の領域に相当
する。信号線ＤＬ１はｐウェル３２内の高濃度領域３１
とｎウェル３３内の高濃度領域３０にそれぞれ接続され
る。また、信号線ＤＬ２はｐウェル３６内の高濃度領域
３５とｎウェル３７内の高濃度領域３４とに接続され
る。信号線ＤＬ３はｐウェル４０内の高濃度領域３９と
ｎウェル４１内の高濃度領域３８とに接続される。信号
線ＤＬ４はｎウェル４５内の高濃度領域４２とｐウェル
４４内の高濃度領域４３とに接続される。なお、半導体
基板５２には、接地電位ＧＮＤが供給される。
【００６８】以上の構成を有する半導体記憶装置の消去
動作について説明する。はじめに、半導体記憶装置５０
において、書込読出動作を行なう場合は、分配デコーダ
ＤＤ１〜ＤＤ４はそれぞれメモリセルアレイブロックＭ
Ａ１〜ＭＡ４に対して接地電位ＧＮＤを供給する。その
結果、各メモリセルアレイブロックＭＡ１〜ＭＡ４で
は、半導体基板５２への電子の引き抜きは起こらない。
動作について説明する。はじめに、半導体記憶装置５０
において、書込読出動作を行なう場合は、分配デコーダ
ＤＤ１〜ＤＤ４はそれぞれメモリセルアレイブロックＭ
Ａ１〜ＭＡ４に対して接地電位ＧＮＤを供給する。その
結果、各メモリセルアレイブロックＭＡ１〜ＭＡ４で
は、半導体基板５２への電子の引き抜きは起こらない。
【００６９】次に、半導体記憶装置５０において、メモ
リセルアレイブロック対してのみ消去動作を行なう場
合、分配デコーダＤＤ１はｐウェル３２およびｎウェル
３３に対して消去電位発生回路５１から出力された消去
電位ＶＣＣＥを出力する。一方、その他の分配デコーダ
ＤＤ２〜ＤＤ４は各メモリセルアレイブロックＭＡ２〜
ＭＡ４に対して接地電位ＧＮＤを供給する。その結果、
メモリセルアレイブロックＭＡ１に相当する領域である
ｐウェル３２およびｎウェル３３に対してのみ、消去電
位を供給することができる。よって、メモリセルアレイ
ブロックＭＡ１内の複数のメモリセルに対してのみ、消
去動作を行なうことができる。
リセルアレイブロック対してのみ消去動作を行なう場
合、分配デコーダＤＤ１はｐウェル３２およびｎウェル
３３に対して消去電位発生回路５１から出力された消去
電位ＶＣＣＥを出力する。一方、その他の分配デコーダ
ＤＤ２〜ＤＤ４は各メモリセルアレイブロックＭＡ２〜
ＭＡ４に対して接地電位ＧＮＤを供給する。その結果、
メモリセルアレイブロックＭＡ１に相当する領域である
ｐウェル３２およびｎウェル３３に対してのみ、消去電
位を供給することができる。よって、メモリセルアレイ
ブロックＭＡ１内の複数のメモリセルに対してのみ、消
去動作を行なうことができる。
【００７０】同様に、メモリセルアレイブロックＭＡ１
〜ＭＡ４の任意のメモリセルアレイブロックを選択し
て、選択したメモリセルアレイブロック内のメモリセル
に対してのみ消去動作を行なうことができる。
〜ＭＡ４の任意のメモリセルアレイブロックを選択し
て、選択したメモリセルアレイブロック内のメモリセル
に対してのみ消去動作を行なうことができる。
【００７１】本発明による半導体記憶装置で用いるメモ
リセルは、フローティングゲートを有する不揮発性メモ
リセルと比較して、ゲートと半導体基板との距離が短
い。そのため、従来の半導体記憶装置の構造では、消去
時のゲート−半導体基板間電圧が大きい。よって、従来
の半導体記憶装置では、単独に電変化させると電位変化
に時間がかかり、効率的でない。
リセルは、フローティングゲートを有する不揮発性メモ
リセルと比較して、ゲートと半導体基板との距離が短
い。そのため、従来の半導体記憶装置の構造では、消去
時のゲート−半導体基板間電圧が大きい。よって、従来
の半導体記憶装置では、単独に電変化させると電位変化
に時間がかかり、効率的でない。
【００７２】本発明の半導体記憶装置の構造では、メモ
リセルアレイブロックごとで消去を行なうことで、半導
体基板電位の変化を高速にし、消去時間の短縮化を図る
ことができる。
リセルアレイブロックごとで消去を行なうことで、半導
体基板電位の変化を高速にし、消去時間の短縮化を図る
ことができる。
【００７３】さらに、複数のメモリセルアレイブロック
を形成することで、拡散ビット線と半導体基板との間の
接合容量を従来の構造より小さくすることができる。
を形成することで、拡散ビット線と半導体基板との間の
接合容量を従来の構造より小さくすることができる。
【００７４】以上に示した多段階の電子をトラップする
ための回路について、以下説明する。
ための回路について、以下説明する。
【００７５】図１２はこの発明の実施の形態における半
導体記憶装置の構成を示す概略ブロック図である。
導体記憶装置の構成を示す概略ブロック図である。
【００７６】図１２を参照して、半導体記憶装置１００
は、アドレス信号入力端子２と、データ信号端子３と、
制御信号入力端子４と、アドレス入力バッファ５と、デ
ータ入出力バッファ６と、制御信号バッファ１７と、制
御回路１８と、書込読出回路２２０と、ロウデコーダ１
１と、メモリセルアレイ１２とを含む。
は、アドレス信号入力端子２と、データ信号端子３と、
制御信号入力端子４と、アドレス入力バッファ５と、デ
ータ入出力バッファ６と、制御信号バッファ１７と、制
御回路１８と、書込読出回路２２０と、ロウデコーダ１
１と、メモリセルアレイ１２とを含む。
【００７７】アドレス入力バッファ５は、アドレス信号
入力端子２から入力される外部アドレス信号を受け、内
部アドレス信号Ａ０〜Ａｎを出力する。
入力端子２から入力される外部アドレス信号を受け、内
部アドレス信号Ａ０〜Ａｎを出力する。
【００７８】データ入出力バッファ６は、データ信号端
子３を介して外部とデータのやり取りを行なう。
子３を介して外部とデータのやり取りを行なう。
【００７９】制御信号バッファ１７は、制御信号入力端
子４を介して外部制御信号を受け、内部制御信号を出力
する。制御回路１８は内部制御信号を受け、メモリセル
アレイ１２全体を制御するための各種信号を出力する。
子４を介して外部制御信号を受け、内部制御信号を出力
する。制御回路１８は内部制御信号を受け、メモリセル
アレイ１２全体を制御するための各種信号を出力する。
【００８０】メモリセルアレイ１２は、行に配列される
複数のワード線と、列に配列される複数のビット線と、
行列に配置される複数の不揮発性メモリセルとを含む。
メモリセルアレイ１２には、ロウデコーダ１１が配置さ
れる。
複数のワード線と、列に配列される複数のビット線と、
行列に配置される複数の不揮発性メモリセルとを含む。
メモリセルアレイ１２には、ロウデコーダ１１が配置さ
れる。
【００８１】ロウデコーダ１１はアドレス入力バッファ
５から出力される内部アドレス信号Ａ０〜Ａｎを受け、
ワード線を選択する。
５から出力される内部アドレス信号Ａ０〜Ａｎを受け、
ワード線を選択する。
【００８２】書込読出回路２２０は、アドレス信号から
出力される内部アドレス信号Ａ０〜Ａｎとデータ入出力
バッファから出力されるデータ信号ＤＱと、制御回路１
８から出力される制御信号とを受けて、メモリセルアレ
イ１２内の複数の不揮発性メモリセルに対して書込動作
を行なう。また、書込読出回路２２０は、内部アドレス
信号Ａ０〜Ａｎと制御信号とを受けて、メモリセルアレ
イ１２内の複数の不揮発性メモリセルに対して読出動作
を行なう。読み出されたデータはデータ入出力バッファ
６およびデータ信号端子３を介して外部へ出力される。
出力される内部アドレス信号Ａ０〜Ａｎとデータ入出力
バッファから出力されるデータ信号ＤＱと、制御回路１
８から出力される制御信号とを受けて、メモリセルアレ
イ１２内の複数の不揮発性メモリセルに対して書込動作
を行なう。また、書込読出回路２２０は、内部アドレス
信号Ａ０〜Ａｎと制御信号とを受けて、メモリセルアレ
イ１２内の複数の不揮発性メモリセルに対して読出動作
を行なう。読み出されたデータはデータ入出力バッファ
６およびデータ信号端子３を介して外部へ出力される。
【００８３】図１３は図１２中の書込読出回路による書
込動作の一例を説明するためのブロック図である。
込動作の一例を説明するためのブロック図である。
【００８４】図１３を参照して、書込読出回路２２０は
第１制御回路２００と第２制御回路３００と複数の第１
スイッチ回路ＳＷ５０〜ＳＷ５４と複数の第２スイッチ
回路ＳＷ６０〜ＳＷ６４とを含む。
第１制御回路２００と第２制御回路３００と複数の第１
スイッチ回路ＳＷ５０〜ＳＷ５４と複数の第２スイッチ
回路ＳＷ６０〜ＳＷ６４とを含む。
【００８５】第１スイッチ回路ＳＷ５０〜５４は第１制
御回路２００に接続される。また、第２スイッチ回路Ｓ
Ｗ６０〜６４は第２制御回路３００に接続される。
御回路２００に接続される。また、第２スイッチ回路Ｓ
Ｗ６０〜６４は第２制御回路３００に接続される。
【００８６】メモリセルアレイ１２は複数のビット線Ｂ
Ｌ０〜ＢＬ４と複数の不揮発性メモリセルＭＣ０〜ＭＣ
３とワード線ＷＬを含む。なお、図１３では説明を容易
にするため、メモリセルアレイ１２の回路構成を簡略化
しており、実際には図２２に示すように複数のワード線
と複数のビット線と複数の不揮発性メモリセルとを含
む。
Ｌ０〜ＢＬ４と複数の不揮発性メモリセルＭＣ０〜ＭＣ
３とワード線ＷＬを含む。なお、図１３では説明を容易
にするため、メモリセルアレイ１２の回路構成を簡略化
しており、実際には図２２に示すように複数のワード線
と複数のビット線と複数の不揮発性メモリセルとを含
む。
【００８７】ビット線ＢＬ０は第１スイッチ回路ＳＷ５
０と第２スイッチ回路ＳＷ６０とに接続される。同様
に、ビット線ＢＬ１は第１スイッチ回路ＳＷ５１と第２
スイッチ回路ＳＷ６１とに接続される。ビット線ＢＬ２
は第１スイッチ回路ＳＷ５２と第２スイッチ回路ＳＷ６
２とに接続される。ビット線ＢＬ３は第１スイッチ回路
ＳＷ５３と第２スイッチ回路ＳＷ６３とに接続される。
ビット線ＢＬ４は第１スイッチ回路ＳＷ５４と第２スイ
ッチ回路ＳＷ６４とに接続される。
０と第２スイッチ回路ＳＷ６０とに接続される。同様
に、ビット線ＢＬ１は第１スイッチ回路ＳＷ５１と第２
スイッチ回路ＳＷ６１とに接続される。ビット線ＢＬ２
は第１スイッチ回路ＳＷ５２と第２スイッチ回路ＳＷ６
２とに接続される。ビット線ＢＬ３は第１スイッチ回路
ＳＷ５３と第２スイッチ回路ＳＷ６３とに接続される。
ビット線ＢＬ４は第１スイッチ回路ＳＷ５４と第２スイ
ッチ回路ＳＷ６４とに接続される。
【００８８】いま、不揮発性メモリセルＭＣ１の記憶領
域Ｌ２にＨレベルのデータを、メモリセルＭＣ２の記憶
領域Ｌ１にＨレベルのデータを書込むとする。このと
き、書込読出回路２２０内の第１制御回路２００はアド
レス信号Ａ０〜Ａｎを受け、第１スイッチ回路ＳＷ５２
をオンし、ビット線ＢＬ２に対して書込電位ＶＣＣＷの
供給を行なう。また、第２制御回路３００は、アドレス
信号Ａ０〜Ａｎとデータ信号ＤＱとを受け、第２スイッ
チ信号ＳＷ６１とＳＷ６３とをオンし、ビット線ＢＬ１
とＢＬ３とに対してソース電位Ｖｇを供給する。その結
果、メモリセルＭＣ１とＭＣ２とは書込電位ＶＣＣＷと
ソース電位Ｖｇの電位差に応答したデータが書込まれ
る。その他のビット線ＢＬ０とＢＬ４と第１制御回路お
よび第２制御回路いずれにも接続されないため、フロー
ティング状態となる。その結果、書込電流は流れない。
域Ｌ２にＨレベルのデータを、メモリセルＭＣ２の記憶
領域Ｌ１にＨレベルのデータを書込むとする。このと
き、書込読出回路２２０内の第１制御回路２００はアド
レス信号Ａ０〜Ａｎを受け、第１スイッチ回路ＳＷ５２
をオンし、ビット線ＢＬ２に対して書込電位ＶＣＣＷの
供給を行なう。また、第２制御回路３００は、アドレス
信号Ａ０〜Ａｎとデータ信号ＤＱとを受け、第２スイッ
チ信号ＳＷ６１とＳＷ６３とをオンし、ビット線ＢＬ１
とＢＬ３とに対してソース電位Ｖｇを供給する。その結
果、メモリセルＭＣ１とＭＣ２とは書込電位ＶＣＣＷと
ソース電位Ｖｇの電位差に応答したデータが書込まれ
る。その他のビット線ＢＬ０とＢＬ４と第１制御回路お
よび第２制御回路いずれにも接続されないため、フロー
ティング状態となる。その結果、書込電流は流れない。
【００８９】図１４は図１２中の書込読出回路による書
込動作の他の例を説明するためのブロック図である。
込動作の他の例を説明するためのブロック図である。
【００９０】図１４を参照して、不揮発性メモリセルＭ
Ｃ１の記憶領域Ｌ２にＨレベルのデータを、メモリセル
ＭＣ２の記憶領域Ｌ１にＬレベルのデータを書込むとす
る。このとき、書込読出回路２２０内の第１制御回路２
００はアドレス信号Ａ０〜Ａｎを受け、第１スイッチ回
路ＳＷ５２をオンする。また、第２制御回路３００は、
アドレス信号Ａ０〜Ａｎとデータ信号ＤＱとを受け、第
２スイッチ信号ＳＷ６１のみをオンし、ビット線ＢＬ１
に対してソース電位Ｖｇを供給する。その結果、メモリ
セルＭＣ１にＨレベルのデータが書込まれ、ＭＣ２には
書込電流が流れない。
Ｃ１の記憶領域Ｌ２にＨレベルのデータを、メモリセル
ＭＣ２の記憶領域Ｌ１にＬレベルのデータを書込むとす
る。このとき、書込読出回路２２０内の第１制御回路２
００はアドレス信号Ａ０〜Ａｎを受け、第１スイッチ回
路ＳＷ５２をオンする。また、第２制御回路３００は、
アドレス信号Ａ０〜Ａｎとデータ信号ＤＱとを受け、第
２スイッチ信号ＳＷ６１のみをオンし、ビット線ＢＬ１
に対してソース電位Ｖｇを供給する。その結果、メモリ
セルＭＣ１にＨレベルのデータが書込まれ、ＭＣ２には
書込電流が流れない。
【００９１】同様に、不揮発性メモリセルＭＣ１の記憶
領域Ｌ２にＬレベルのデータを、メモリセルＭＣ２の記
憶領域Ｌ１にＬレベルのデータを書込む場合は、第１制
御回路２００の動作は図１３および図１４とで同じであ
るが、第２制御回路３００は全ての第２スイッチ回路Ｓ
Ｗ６０〜ＳＷ６４をオフとする。その結果、メモリセル
ＭＣ１およびＭＣ２には書込電流が流れない。
領域Ｌ２にＬレベルのデータを、メモリセルＭＣ２の記
憶領域Ｌ１にＬレベルのデータを書込む場合は、第１制
御回路２００の動作は図１３および図１４とで同じであ
るが、第２制御回路３００は全ての第２スイッチ回路Ｓ
Ｗ６０〜ＳＷ６４をオフとする。その結果、メモリセル
ＭＣ１およびＭＣ２には書込電流が流れない。
【００９２】なお、図１４は、ビット線にスイッチ回路
がそれぞれ２個配置されているが、１個にすることも可
能である。その場合には、制御回路中に書込電位ＶＣＣ
Ｗおよびソース電位Ｖｇの供給デコーダを配置する。
がそれぞれ２個配置されているが、１個にすることも可
能である。その場合には、制御回路中に書込電位ＶＣＣ
Ｗおよびソース電位Ｖｇの供給デコーダを配置する。
【００９３】図１５は、図１２中の書込読出回路により
読出動作の一例を説明するためのブロック図である。
読出動作の一例を説明するためのブロック図である。
【００９４】図１５を参照して、不揮発性メモリセルＭ
Ｃ１の記憶領域Ｌ２のデータとメモリセルＭＣ２の記憶
領域Ｌ１のデータと読出すとする。
Ｃ１の記憶領域Ｌ２のデータとメモリセルＭＣ２の記憶
領域Ｌ１のデータと読出すとする。
【００９５】このとき、書込読出回路２２０内の第１制
御回路２００はアドレス信号Ａ０〜Ａｎを受け、第１ス
イッチ回路ＳＷ５２をオンする。このとき第１制御回路
２００は、ビット線ＢＬ２に対して接地電位の供給を行
なう。また、第２制御回路３００は、アドレス信号Ａ０
〜Ａｎを受け、第２スイッチ信号ＳＷ６１とＳＷ６３と
をオンし、ビット線ＢＬ１とＢＬ３とを図示しないセン
スアンプにそれぞれ接続する。その結果、メモリセルＭ
Ｃ１とＭＣ２のデータが読出される。
御回路２００はアドレス信号Ａ０〜Ａｎを受け、第１ス
イッチ回路ＳＷ５２をオンする。このとき第１制御回路
２００は、ビット線ＢＬ２に対して接地電位の供給を行
なう。また、第２制御回路３００は、アドレス信号Ａ０
〜Ａｎを受け、第２スイッチ信号ＳＷ６１とＳＷ６３と
をオンし、ビット線ＢＬ１とＢＬ３とを図示しないセン
スアンプにそれぞれ接続する。その結果、メモリセルＭ
Ｃ１とＭＣ２のデータが読出される。
【００９６】図１６は図１２中の書込読出回路およびメ
モリセルアレイの詳細な構成を示す回路図である。
モリセルアレイの詳細な構成を示す回路図である。
【００９７】図１６を参照して、第１制御回路２００は
複数の論理ゲート２１０〜２１８と、第１電位発生回路
２０１とを含む。
複数の論理ゲート２１０〜２１８と、第１電位発生回路
２０１とを含む。
【００９８】論理ゲート２１０〜２１３はそれぞれ３つ
の入力端子からアドレス信号Ａ０〜Ａｎを受け、ＡＮＤ
論理演算結果を出力する。論理ゲート２１４は論理ゲー
ト２１０の出力信号と論理ゲート２１０に隣接した図示
しない論理ゲートの出力信号とを受けてＡＮＤ論理演算
結果を出力する。同様に、論理ゲート２１５は、論理ゲ
ート２１０の出力信号と論理ゲート２１１の出力信号と
を受けて、ＡＮＤ論理演算結果を出力する。論理ゲート
２１６は論理ゲート２１１の出力信号と論理ゲート２１
２の出力信号とを受け、ＡＮＤ論理演算結果を出力す
る。論理ゲート２１７は論理ゲート２１２の出力信号と
論理ゲート２１３の出力信号とを受け、ＡＮＤ論理演算
結果を出力する。論理ゲート２１８は論理ゲート２１３
の出力信号と論理ゲート２１３に隣接された図示しない
論理ゲートの出力信号とを受け、ＡＮＤ論理演算結果を
出力する。
の入力端子からアドレス信号Ａ０〜Ａｎを受け、ＡＮＤ
論理演算結果を出力する。論理ゲート２１４は論理ゲー
ト２１０の出力信号と論理ゲート２１０に隣接した図示
しない論理ゲートの出力信号とを受けてＡＮＤ論理演算
結果を出力する。同様に、論理ゲート２１５は、論理ゲ
ート２１０の出力信号と論理ゲート２１１の出力信号と
を受けて、ＡＮＤ論理演算結果を出力する。論理ゲート
２１６は論理ゲート２１１の出力信号と論理ゲート２１
２の出力信号とを受け、ＡＮＤ論理演算結果を出力す
る。論理ゲート２１７は論理ゲート２１２の出力信号と
論理ゲート２１３の出力信号とを受け、ＡＮＤ論理演算
結果を出力する。論理ゲート２１８は論理ゲート２１３
の出力信号と論理ゲート２１３に隣接された図示しない
論理ゲートの出力信号とを受け、ＡＮＤ論理演算結果を
出力する。
【００９９】第１電位発生回路２０１はＮチャネルＭＯ
ＳトランジスタＱＮ２０１とＱＮ２０２とを含む。トラ
ンジスタＱＮ２０１は所定の書込電位ノードＶＣＣＷと
出力ノードＮ２０１との間に接続され、そのゲートには
書込信号ＷＲＩＴＥが入力される。また、トランジスタ
ＱＮ２０２は接地ノードＧＮＤと出力ノードＮ２０１と
の間に接続され、そのゲートには読出信号ＲＥＡＤが入
力される。
ＳトランジスタＱＮ２０１とＱＮ２０２とを含む。トラ
ンジスタＱＮ２０１は所定の書込電位ノードＶＣＣＷと
出力ノードＮ２０１との間に接続され、そのゲートには
書込信号ＷＲＩＴＥが入力される。また、トランジスタ
ＱＮ２０２は接地ノードＧＮＤと出力ノードＮ２０１と
の間に接続され、そのゲートには読出信号ＲＥＡＤが入
力される。
【０１００】第１スイッチ回路ＳＷ５０〜ＳＷ５４はＮ
チャネルＭＯＳトランジスタで構成される。第１スイッ
チ回路ＳＷ５０はビット線ＢＬ０と出力ノードＮ２０１
との間に接続され、そのゲートには論理ゲート２１４の
出力信号が入力される。第１スイッチ回路ＳＷ５１はビ
ット線ＢＬ１と出力ノードＮ２０１との間に接続され、
そのゲートには論理ゲート２１５の出力信号が入力され
る。第１スイッチ回路ＳＷ５２はビット線ＢＬ２と出力
ノードＮ２０１との間に接続され、そのゲートには論理
ゲート２１６の出力信号が入力される。第１スイッチ回
路ＳＷ５３はビット線ＢＬ３と出力ノードＮ２０１との
間に接続され、そのゲートには論理ゲート２１７の出力
信号が入力される。第１スイッチ回路ＳＷ５４はビット
線ＢＬ４と出力ノードＮ２０１との間に接続され、その
ゲートには論理ゲート２１８の出力信号が入力される。
チャネルＭＯＳトランジスタで構成される。第１スイッ
チ回路ＳＷ５０はビット線ＢＬ０と出力ノードＮ２０１
との間に接続され、そのゲートには論理ゲート２１４の
出力信号が入力される。第１スイッチ回路ＳＷ５１はビ
ット線ＢＬ１と出力ノードＮ２０１との間に接続され、
そのゲートには論理ゲート２１５の出力信号が入力され
る。第１スイッチ回路ＳＷ５２はビット線ＢＬ２と出力
ノードＮ２０１との間に接続され、そのゲートには論理
ゲート２１６の出力信号が入力される。第１スイッチ回
路ＳＷ５３はビット線ＢＬ３と出力ノードＮ２０１との
間に接続され、そのゲートには論理ゲート２１７の出力
信号が入力される。第１スイッチ回路ＳＷ５４はビット
線ＢＬ４と出力ノードＮ２０１との間に接続され、その
ゲートには論理ゲート２１８の出力信号が入力される。
【０１０１】メモリセルアレイ１２は複数のワード線Ｗ
Ｌと複数のビット線ＢＬ０〜ＢＬ４と複数の不揮発性メ
モリセルアレイＭＣとを含む。
Ｌと複数のビット線ＢＬ０〜ＢＬ４と複数の不揮発性メ
モリセルアレイＭＣとを含む。
【０１０２】第２スイッチ回路ＳＷ６５〜ＳＷ６９はそ
れぞれＮチャネルＭＯＳトランジスタで構成される。第
２スイッチ回路ＳＷ６５はビット線ＢＬ０とデータ入出
力線／ＩＯとの間に接続される。第２スイッチ回路ＳＷ
６６はビット線ＢＬ１とデータ入出力線／ＩＯとの間に
説明される。第２スイッチ回路ＳＷ６７はビット線ＢＬ
２とデータ入出力線ＩＯとの間に接続される。第２スイ
ッチ回路ＳＷ６８はビット線ＢＬ３とデータ入出力線Ｉ
Ｏとの間に接続される。第２スイッチ回路ＳＷ６９はビ
ット線ＢＬ４とデータ入出力線／ＩＯとの間に接続され
る。
れぞれＮチャネルＭＯＳトランジスタで構成される。第
２スイッチ回路ＳＷ６５はビット線ＢＬ０とデータ入出
力線／ＩＯとの間に接続される。第２スイッチ回路ＳＷ
６６はビット線ＢＬ１とデータ入出力線／ＩＯとの間に
説明される。第２スイッチ回路ＳＷ６７はビット線ＢＬ
２とデータ入出力線ＩＯとの間に接続される。第２スイ
ッチ回路ＳＷ６８はビット線ＢＬ３とデータ入出力線Ｉ
Ｏとの間に接続される。第２スイッチ回路ＳＷ６９はビ
ット線ＢＬ４とデータ入出力線／ＩＯとの間に接続され
る。
【０１０３】第２制御回路３５０は第２電位発生回路４
００とタイマ回路５００とＮチャネルＭＯＳトランジス
タ７６〜８５と、論理ゲート３１１〜３２９とを含む。
００とタイマ回路５００とＮチャネルＭＯＳトランジス
タ７６〜８５と、論理ゲート３１１〜３２９とを含む。
【０１０４】トランジスタＱＮ７６は第２スイッチ回路
ＳＷ６５のゲートと信号線ＴＢとの間に接続される。ト
ランジスタＱＮ７７は第２スイッチ回路ＳＷ６５のゲー
トと信号線ＴＡとの間に接続される。同様に、トランジ
スタＱＮ７８は第２スイッチ回路ＳＷ６６のゲートと信
号線ＴＢとの間に接続され、トランジスタＱＮ７９は第
２スイッチ回路ＳＷ６６のゲートと信号線ＴＡとの間に
接続される。トランジスタＱＮ８０は第２スイッチ回路
ＳＷ６７のゲートと信号線ＴＢとの間に接続され、トラ
ンジスタＱＮ８１は第２スイッチ回路ＳＷ６７のゲート
と信号線ＴＡとの間に接続される。トランジスタＱＮ８
２は第２スイッチ回路ＳＷ６８のゲートと信号線ＴＢと
の間に接続され、トランジスタＱＮ８３は第２スイッチ
回路ＳＷ６８のゲートと信号線ＴＡとの間に接続され
る。トランジスタＱＮ８４は第２スイッチ回路ＳＷ６９
のゲートと信号線ＴＢとの間に接続され、トランジスタ
ＱＮ８５は第２スイッチ回路ＳＷ６９のゲートと信号線
ＴＡとの間に接続される。
ＳＷ６５のゲートと信号線ＴＢとの間に接続される。ト
ランジスタＱＮ７７は第２スイッチ回路ＳＷ６５のゲー
トと信号線ＴＡとの間に接続される。同様に、トランジ
スタＱＮ７８は第２スイッチ回路ＳＷ６６のゲートと信
号線ＴＢとの間に接続され、トランジスタＱＮ７９は第
２スイッチ回路ＳＷ６６のゲートと信号線ＴＡとの間に
接続される。トランジスタＱＮ８０は第２スイッチ回路
ＳＷ６７のゲートと信号線ＴＢとの間に接続され、トラ
ンジスタＱＮ８１は第２スイッチ回路ＳＷ６７のゲート
と信号線ＴＡとの間に接続される。トランジスタＱＮ８
２は第２スイッチ回路ＳＷ６８のゲートと信号線ＴＢと
の間に接続され、トランジスタＱＮ８３は第２スイッチ
回路ＳＷ６８のゲートと信号線ＴＡとの間に接続され
る。トランジスタＱＮ８４は第２スイッチ回路ＳＷ６９
のゲートと信号線ＴＢとの間に接続され、トランジスタ
ＱＮ８５は第２スイッチ回路ＳＷ６９のゲートと信号線
ＴＡとの間に接続される。
【０１０５】論理ゲート３２０は論理ゲート３１６の出
力信号と論理ゲート３１１の出力信号とを受け、ＡＮＤ
論理演算結果をトランジスタＱＮ７６のゲートに出力す
る。論理ゲート３２１は論理ゲート３１６に隣接する図
示しない論理ゲートの出力信号と論理ゲート３１１の出
力信号とを受け、ＡＮＤ論理演算結果をトランジスタＱ
Ｎ７７に出力する。論理ゲート３２２は論理ゲート３１
７の出力信号と論理ゲート３１２の出力信号とを受け、
ＡＮＤ論理演算結果をトランジスタＱＮ７８のゲートに
出力する。論理ゲート３２３は論理ゲート３１６の出力
信号と論理ゲート３１２の出力信号とを受け、ＡＮＤ論
理演算結果をトランジスタＱＮ７９のゲートに出力す
る。論理ゲート３２４は論理ゲート３１８の出力信号と
論理ゲート３１３の出力信号とを受け、ＡＮＤ論理演算
結果をトランジスタＱＮ８０のゲートに出力する。論理
ゲート３２５は論理ゲート３１７の出力信号と論理ゲー
ト３１３の出力信号とを受け、ＡＮＤ論理演算結果をト
ランジスタＱＮ８１のゲートに出力する。論理ゲート３
２６は論理ゲート３１９の出力信号と論理ゲート３１４
の出力信号とを受け、ＡＮＤ論理演算結果をトランジス
タＱＮ８２のゲートに出力する。論理ゲート３２７は論
理ゲート３１８の出力信号と論理ゲート３１４の出力信
号とを受け、ＡＮＤ論理演算結果をトランジスタＱＮ８
３のゲートに出力する。論理ゲート３２８は論理ゲート
３１９に隣接する図示しない論理ゲートの出力信号と論
理ゲート３１５の出力信号とを受け、ＡＮＤ論理演算結
果をトランジスタＱＮ８４のゲートに出力する。論理ゲ
ート３２９は論理ゲート３１９の出力信号と論理ゲート
３１５の出力信号とを受け、ＡＮＤ論理演算結果をトラ
ンジスタＱＮ８５のゲートに出力する。
力信号と論理ゲート３１１の出力信号とを受け、ＡＮＤ
論理演算結果をトランジスタＱＮ７６のゲートに出力す
る。論理ゲート３２１は論理ゲート３１６に隣接する図
示しない論理ゲートの出力信号と論理ゲート３１１の出
力信号とを受け、ＡＮＤ論理演算結果をトランジスタＱ
Ｎ７７に出力する。論理ゲート３２２は論理ゲート３１
７の出力信号と論理ゲート３１２の出力信号とを受け、
ＡＮＤ論理演算結果をトランジスタＱＮ７８のゲートに
出力する。論理ゲート３２３は論理ゲート３１６の出力
信号と論理ゲート３１２の出力信号とを受け、ＡＮＤ論
理演算結果をトランジスタＱＮ７９のゲートに出力す
る。論理ゲート３２４は論理ゲート３１８の出力信号と
論理ゲート３１３の出力信号とを受け、ＡＮＤ論理演算
結果をトランジスタＱＮ８０のゲートに出力する。論理
ゲート３２５は論理ゲート３１７の出力信号と論理ゲー
ト３１３の出力信号とを受け、ＡＮＤ論理演算結果をト
ランジスタＱＮ８１のゲートに出力する。論理ゲート３
２６は論理ゲート３１９の出力信号と論理ゲート３１４
の出力信号とを受け、ＡＮＤ論理演算結果をトランジス
タＱＮ８２のゲートに出力する。論理ゲート３２７は論
理ゲート３１８の出力信号と論理ゲート３１４の出力信
号とを受け、ＡＮＤ論理演算結果をトランジスタＱＮ８
３のゲートに出力する。論理ゲート３２８は論理ゲート
３１９に隣接する図示しない論理ゲートの出力信号と論
理ゲート３１５の出力信号とを受け、ＡＮＤ論理演算結
果をトランジスタＱＮ８４のゲートに出力する。論理ゲ
ート３２９は論理ゲート３１９の出力信号と論理ゲート
３１５の出力信号とを受け、ＡＮＤ論理演算結果をトラ
ンジスタＱＮ８５のゲートに出力する。
【０１０６】図１７は図１６の第２電位発生回路４００
の構成を示す回路図である。図１７を参照して、第２電
位発生回路４００は、ＮチャネルＭＯＳトランジスタＱ
Ｎ４０１〜ＱＮ４０４と、センスアンプ５１０，４０２
と復号化回路４０３と、レベル発生回路１２０および１
２１と、ラッチ回路ＬＴ２１〜ＬＴ２４とを含む。
の構成を示す回路図である。図１７を参照して、第２電
位発生回路４００は、ＮチャネルＭＯＳトランジスタＱ
Ｎ４０１〜ＱＮ４０４と、センスアンプ５１０，４０２
と復号化回路４０３と、レベル発生回路１２０および１
２１と、ラッチ回路ＬＴ２１〜ＬＴ２４とを含む。
【０１０７】トランジスタＱＮ４０３はデータ入出力線
ＩＯとレベル発生回路１２０との間に接続され、そのゲ
ートは書込信号ＷＲＩＴＥを受ける。トランジスタＱＮ
４０１はデータ入出力線ＩＯとセンスアンプ５１０との
間に接続され、そのゲートは読出信号ＲＥＡＤを受け
る。トランジスタＱＮ４０２はデータ入出力線／ＩＯと
センスアンプ５１１との間に接続され、そのゲートは読
出信号ＲＥＡＤを受ける。トランジスタＱＮ４０４はデ
ータ入出力線／ＩＯとレベル発生回路１２１との間に接
続され、そのゲートは書込信号ＷＲＩＴＥを受ける。
ＩＯとレベル発生回路１２０との間に接続され、そのゲ
ートは書込信号ＷＲＩＴＥを受ける。トランジスタＱＮ
４０１はデータ入出力線ＩＯとセンスアンプ５１０との
間に接続され、そのゲートは読出信号ＲＥＡＤを受け
る。トランジスタＱＮ４０２はデータ入出力線／ＩＯと
センスアンプ５１１との間に接続され、そのゲートは読
出信号ＲＥＡＤを受ける。トランジスタＱＮ４０４はデ
ータ入出力線／ＩＯとレベル発生回路１２１との間に接
続され、そのゲートは書込信号ＷＲＩＴＥを受ける。
【０１０８】ラッチ回路ＬＴ２１〜ＬＴ２４は、書込動
作時に不揮発性メモリセルの各記憶領域Ｌ１またはＬ２
に記憶すべきデータ信号ＤＱ１〜ＤＱ４をそれぞれラッ
チする。ラッチ回路ＬＴ２１はデータ信号ＤＱ１をラッ
チし、ラッチ回路ＬＴ２２はデータ信号ＤＱ２をラッチ
する。また、ラッチ回路ＬＴ２３はデータ信号ＤＱ３を
ラッチし、ラッチ回路ＬＴ２４はデータ信号ＤＱ４をラ
ッチする。レベル発生回路１２０および１２１は４種類
の電位を発生できる。なお、その内の１種類はフローテ
ィング電位である。レベル発生回路１２０はラッチ回路
ＬＴ２１およびＬＴ２１に記憶されたデータ信号ＤＱ１
およびＤＱ２の組合せに応答した電位を選択してソース
電圧として出力する。同様に、レベル発生回路１２１は
ラッチ回路ＬＴ２３およびＬＴ２４に記憶されたデータ
信号ＤＱ３およびＤＱ４の組合せに応答した電位を選択
してソース電圧として出力する。
作時に不揮発性メモリセルの各記憶領域Ｌ１またはＬ２
に記憶すべきデータ信号ＤＱ１〜ＤＱ４をそれぞれラッ
チする。ラッチ回路ＬＴ２１はデータ信号ＤＱ１をラッ
チし、ラッチ回路ＬＴ２２はデータ信号ＤＱ２をラッチ
する。また、ラッチ回路ＬＴ２３はデータ信号ＤＱ３を
ラッチし、ラッチ回路ＬＴ２４はデータ信号ＤＱ４をラ
ッチする。レベル発生回路１２０および１２１は４種類
の電位を発生できる。なお、その内の１種類はフローテ
ィング電位である。レベル発生回路１２０はラッチ回路
ＬＴ２１およびＬＴ２１に記憶されたデータ信号ＤＱ１
およびＤＱ２の組合せに応答した電位を選択してソース
電圧として出力する。同様に、レベル発生回路１２１は
ラッチ回路ＬＴ２３およびＬＴ２４に記憶されたデータ
信号ＤＱ３およびＤＱ４の組合せに応答した電位を選択
してソース電圧として出力する。
【０１０９】復号化回路４０３は読出動作時に、センス
アンプ５１０，４０２から出力された検知結果に基づい
て、４値のデータを出力する。
アンプ５１０，４０２から出力された検知結果に基づい
て、４値のデータを出力する。
【０１１０】図１８は図１６中のタイマ回路５００の構
成を示す回路図である。図１８を参照して、タイマ回路
５００は複数のラッチ回路ＬＴ１１〜ＬＴ１４と、セレ
クタ５０１，５０２と、スイッチタイマ５０３とを含
む。
成を示す回路図である。図１８を参照して、タイマ回路
５００は複数のラッチ回路ＬＴ１１〜ＬＴ１４と、セレ
クタ５０１，５０２と、スイッチタイマ５０３とを含
む。
【０１１１】ラッチ回路ＬＴ１１およびＬＴ１２はメモ
リセルＭＣの記憶領域Ｌ２に記憶するデータをそれぞれ
記憶する。ラッチ回路ＬＴ１３およびＬＴ１４はメモリ
セルＭＣの記憶領域Ｌ１に記憶するデータをそれぞれ記
憶する。
リセルＭＣの記憶領域Ｌ２に記憶するデータをそれぞれ
記憶する。ラッチ回路ＬＴ１３およびＬＴ１４はメモリ
セルＭＣの記憶領域Ｌ１に記憶するデータをそれぞれ記
憶する。
【０１１２】スイッチタイマ５０３はＨレベルのパルス
信号であるスイッチ信号ＳＳ１と、Ｌレベルの信号であ
るスイッチ信号ＳＳ２とをそれぞれ出力する。セレクタ
５０１はスイッチタイマ５０３から出力される２つのス
イッチ信号ＳＳを受け、ラッチ回路ＬＴ１１およびＬＴ
１２にラッチされたデータの組合せに応じたスイッチ信
号ＳＳを信号線ＴＢに出力する。同様にセレクタ５０２
はスイッチタイマ５０３から出力される２つのスイッチ
信号ＳＳを受け、ラッチ回路ＬＴ１３およびＬＴ１４に
ラッチされたデータの組合せに応じたスイッチ信号ＳＳ
を信号線ＴＡに出力する。
信号であるスイッチ信号ＳＳ１と、Ｌレベルの信号であ
るスイッチ信号ＳＳ２とをそれぞれ出力する。セレクタ
５０１はスイッチタイマ５０３から出力される２つのス
イッチ信号ＳＳを受け、ラッチ回路ＬＴ１１およびＬＴ
１２にラッチされたデータの組合せに応じたスイッチ信
号ＳＳを信号線ＴＢに出力する。同様にセレクタ５０２
はスイッチタイマ５０３から出力される２つのスイッチ
信号ＳＳを受け、ラッチ回路ＬＴ１３およびＬＴ１４に
ラッチされたデータの組合せに応じたスイッチ信号ＳＳ
を信号線ＴＡに出力する。
【０１１３】以上の回路構成を有する不揮発性半導体記
憶装置において、図１６中のメモリセルＭＣ１の記憶領
域Ｌ２とＭＣ２の記憶領域Ｌ１とデータを書込む時の書
込読出回路２２０の動作について説明する。
憶装置において、図１６中のメモリセルＭＣ１の記憶領
域Ｌ２とＭＣ２の記憶領域Ｌ１とデータを書込む時の書
込読出回路２２０の動作について説明する。
【０１１４】書込信号ＷＲＩＴＥがＨレベルとなったと
き、アドレス信号Ａ０〜Ａｎにより論理ゲート２１１の
出力信号と論理ゲート２１２の出力信号とがともにＨレ
ベルになる。その結果、論理ゲート２１６の出力信号が
Ｈレベルとなり、第１スイッチ回路ＳＷ５２はオンされ
る。
き、アドレス信号Ａ０〜Ａｎにより論理ゲート２１１の
出力信号と論理ゲート２１２の出力信号とがともにＨレ
ベルになる。その結果、論理ゲート２１６の出力信号が
Ｈレベルとなり、第１スイッチ回路ＳＷ５２はオンされ
る。
【０１１５】また、アドレス信号Ａ０〜Ａｎにより論理
ゲート３１７の出力信号と論理ゲート３１８の出力信号
とがともにＨレベルとなる。よって、論理ゲート３２２
の出力信号と論理ゲート３２７の出力信号がともにＨレ
ベルとなる。その結果、トランジスタＱＮ７８とトラン
ジスタＱＮ８３とは共にオンされる。
ゲート３１７の出力信号と論理ゲート３１８の出力信号
とがともにＨレベルとなる。よって、論理ゲート３２２
の出力信号と論理ゲート３２７の出力信号がともにＨレ
ベルとなる。その結果、トランジスタＱＮ７８とトラン
ジスタＱＮ８３とは共にオンされる。
【０１１６】なお、このときデータ信号線対ＩＯおよび
／ＩＯの電位は以下のように決定される。
／ＩＯの電位は以下のように決定される。
【０１１７】第２電位発生回路４００内のレベル発生回
路１２０は、ラッチ回路ＬＴ２１およびＬＴ２２にラッ
チされたデータ信号ＤＱ１およびＤＱ２の組合せにより
選択された電圧をソース電圧としてデータ信号線ＩＯに
出力する。
路１２０は、ラッチ回路ＬＴ２１およびＬＴ２２にラッ
チされたデータ信号ＤＱ１およびＤＱ２の組合せにより
選択された電圧をソース電圧としてデータ信号線ＩＯに
出力する。
【０１１８】同じく、レベル発生回路１２１は、ラッチ
回路ＬＴ２３およびＬＴ２４にラッチされたデータ信号
ＤＱ３およびＤＱ４の組合せにより選択された電圧をソ
ース電圧としてデータ信号線／ＩＯに出力する。
回路ＬＴ２３およびＬＴ２４にラッチされたデータ信号
ＤＱ３およびＤＱ４の組合せにより選択された電圧をソ
ース電圧としてデータ信号線／ＩＯに出力する。
【０１１９】一方、第２スイッチ回路ＳＷ６６は信号線
ＴＢにより伝達されるスイッチ信号ＳＳ１がＨレベルの
期間中にスイッチをオンし、その結果ビット線ＢＬ１の
電位はソース電位を維持する。同様に第２スイッチ回路
ＳＷ８３は信号線ＴＡにより伝達されるスイッチ信号Ｓ
Ｓ１がＨレベルの期間中にスイッチをオンし、その結果
ビット線ＢＬ３の電位はソース電位を維持する。
ＴＢにより伝達されるスイッチ信号ＳＳ１がＨレベルの
期間中にスイッチをオンし、その結果ビット線ＢＬ１の
電位はソース電位を維持する。同様に第２スイッチ回路
ＳＷ８３は信号線ＴＡにより伝達されるスイッチ信号Ｓ
Ｓ１がＨレベルの期間中にスイッチをオンし、その結果
ビット線ＢＬ３の電位はソース電位を維持する。
【０１２０】その他の第２スイッチ回路６５，６７，６
９はオフされたままである。よって、ビット線ＢＬ２の
電位は書込電位ＶＣＣＷに維持される。
９はオフされたままである。よって、ビット線ＢＬ２の
電位は書込電位ＶＣＣＷに維持される。
【０１２１】よって、不揮発性メモリセルＭＣ１では、
不揮発性メモリセルＭＣ１に接続されたビット線ＢＬ１
およびＢＬ２のうち、ビット線ＢＬ２が書込電圧（ドレ
イン電圧）ＶＣＣＷに維持され、ビット線ＢＬ１がレベ
ル発生回路１２０により出力されたソース電圧に維持さ
れる。よって、不揮発性メモリセルＭＣ１内の記憶領域
Ｌ２は、ビット線ＢＬ２とＢＬ１との間のドレイン−ソ
ース電圧に応じた電子量をトラップする。また、不揮発
性メモリセルＭＣ２では、不揮発性メモリセルＭＣ２に
接続されたビット線ＢＬ２およびＢＬ３のうち、ビット
線ＢＬ２が先述したようにドレイン電圧に維持され、ビ
ット線ＢＬ３がレベル発生回路１２１により出力された
ソース電圧に維持される。よって、不揮発性メモリセル
ＭＣ２内の記憶領域Ｌ１は、ビット線ＢＬ２とＢＬ３と
の間のドレイン−ソース電圧に応じた電子量をトラップ
する。
不揮発性メモリセルＭＣ１に接続されたビット線ＢＬ１
およびＢＬ２のうち、ビット線ＢＬ２が書込電圧（ドレ
イン電圧）ＶＣＣＷに維持され、ビット線ＢＬ１がレベ
ル発生回路１２０により出力されたソース電圧に維持さ
れる。よって、不揮発性メモリセルＭＣ１内の記憶領域
Ｌ２は、ビット線ＢＬ２とＢＬ１との間のドレイン−ソ
ース電圧に応じた電子量をトラップする。また、不揮発
性メモリセルＭＣ２では、不揮発性メモリセルＭＣ２に
接続されたビット線ＢＬ２およびＢＬ３のうち、ビット
線ＢＬ２が先述したようにドレイン電圧に維持され、ビ
ット線ＢＬ３がレベル発生回路１２１により出力された
ソース電圧に維持される。よって、不揮発性メモリセル
ＭＣ２内の記憶領域Ｌ１は、ビット線ＢＬ２とＢＬ３と
の間のドレイン−ソース電圧に応じた電子量をトラップ
する。
【０１２２】なお、メモリセルＭＣ１をＮチャネルＭＯ
Ｓトランジスタとしているため、電位をトラップするこ
とでしきい値が上昇するが、メモリセルＭＣ１をＰチャ
ネルＭＯＳトランジスタとした場合は、ホールをトラッ
プすることでしきい値が上昇する。
Ｓトランジスタとしているため、電位をトラップするこ
とでしきい値が上昇するが、メモリセルＭＣ１をＰチャ
ネルＭＯＳトランジスタとした場合は、ホールをトラッ
プすることでしきい値が上昇する。
【０１２３】同様に、信号線ＴＡを伝達するスイッチ信
号ＳＳはラッチ回路ＬＴ１３およびＬＴ１４にラッチさ
れたデータの組合せにより決定される。
号ＳＳはラッチ回路ＬＴ１３およびＬＴ１４にラッチさ
れたデータの組合せにより決定される。
【０１２４】以上の動作により、メモリセルＭＣ１の記
憶領域Ｌ２およびメモリセルＭＣ２の記憶領域Ｌ１にそ
れぞれ２ビットのデータを記憶することができる。
憶領域Ｌ２およびメモリセルＭＣ２の記憶領域Ｌ１にそ
れぞれ２ビットのデータを記憶することができる。
【０１２５】次にメモリセルＭＣ１の記憶領域Ｌ２のデ
ータとメモリセルＭＣ２の記憶領域Ｌ１のデータを読出
す動作について説明する。
ータとメモリセルＭＣ２の記憶領域Ｌ１のデータを読出
す動作について説明する。
【０１２６】読出信号ＲＥＡＤが活性化した場合、読出
動作においても第１スイッチ回路ＳＷ５２がオンされ、
その他の第１スイッチ回路ＳＷ５０，ＳＷ５１，ＳＷ５
３，ＳＷ５４はオフとなる。また、第１電位発生回路２
０１内のトランジスタＱＮ２０２がオンされ、出力ノー
ドＮ２０１の電位は接地電位ＧＮＤに維持される。
動作においても第１スイッチ回路ＳＷ５２がオンされ、
その他の第１スイッチ回路ＳＷ５０，ＳＷ５１，ＳＷ５
３，ＳＷ５４はオフとなる。また、第１電位発生回路２
０１内のトランジスタＱＮ２０２がオンされ、出力ノー
ドＮ２０１の電位は接地電位ＧＮＤに維持される。
【０１２７】また書込動作と同じく、第２スイッチ回路
ＳＷ６６およびＳＷ６８がオンされる。なお、このと
き、図示しない書込電位ＶＣＣＷノードから書込電位Ｖ
ＣＣＲが供給され、信号線ＴＡの電位および信号線ＴＢ
の電位は共に読出電位ＶＣＣＲに維持される。
ＳＷ６６およびＳＷ６８がオンされる。なお、このと
き、図示しない書込電位ＶＣＣＷノードから書込電位Ｖ
ＣＣＲが供給され、信号線ＴＡの電位および信号線ＴＢ
の電位は共に読出電位ＶＣＣＲに維持される。
【０１２８】その結果、ビット線ＢＬ１からメモリセル
ＭＣ１を通ってビット線ＢＬ２へ電流が流れ、メモリセ
ルＭＣ１の記憶領域Ｌ２に対して読出動作が行なわれ
る。また、ビット線ＢＬ３からメモリセルＭＣ２を通っ
てビット線ＢＬ２へ電流が流れ、メモリセルＭＣ２の記
憶領域Ｌ１に対して読出動作が行なわれる。
ＭＣ１を通ってビット線ＢＬ２へ電流が流れ、メモリセ
ルＭＣ１の記憶領域Ｌ２に対して読出動作が行なわれ
る。また、ビット線ＢＬ３からメモリセルＭＣ２を通っ
てビット線ＢＬ２へ電流が流れ、メモリセルＭＣ２の記
憶領域Ｌ１に対して読出動作が行なわれる。
【０１２９】第２電位発生回路４００では、読出信号Ｒ
ＥＡＤが活性化されるため、トランジスタＱＮ５０１お
よびＱＮ５０２がオンされる。よって、データ入出力線
ＩＯにセンスアンプ５１０が接続され、データ入出力線
／ＩＯにセンスアンプ５１１が接続される。
ＥＡＤが活性化されるため、トランジスタＱＮ５０１お
よびＱＮ５０２がオンされる。よって、データ入出力線
ＩＯにセンスアンプ５１０が接続され、データ入出力線
／ＩＯにセンスアンプ５１１が接続される。
【０１３０】よって、センスアンプ５１０はビット線Ｂ
Ｌ１からメモリセルＭＣ１に流れる電流を検出し、検出
結果を復号化回路４０３へ出力する。また、センスアン
プ５１１はビット線ＢＬ３からメモリセルＭＣ２に流れ
る電流を検出し、検出結果を復号化回路４０３へ出力す
る。復号化回路４０３はセンスアンプ５１０から出力さ
れた検出結果を２ビットのデータに復号する。また、セ
ンスアンプ５１１から出力された検出結果についても２
ビットのデータに復号する。
Ｌ１からメモリセルＭＣ１に流れる電流を検出し、検出
結果を復号化回路４０３へ出力する。また、センスアン
プ５１１はビット線ＢＬ３からメモリセルＭＣ２に流れ
る電流を検出し、検出結果を復号化回路４０３へ出力す
る。復号化回路４０３はセンスアンプ５１０から出力さ
れた検出結果を２ビットのデータに復号する。また、セ
ンスアンプ５１１から出力された検出結果についても２
ビットのデータに復号する。
【０１３１】以上の動作により、４ビットのデータを同
時に読出すこともできる。本発明の実施の形態における
半導体記憶装置は４ビットのデータの同時書込動作をソ
ース電圧を変化させることで行なうことができる。４ビ
ットのデータの同時読出動作も行なうことができる。よ
って、スループットが向上される。また、４ビットのデ
ータを同時に書込めるように、書込データを用いてビッ
ト線ＢＬの電位を制御するため、書込読出回路をメモリ
セルアレイ外の周辺部に配置できる。よって、メモリセ
ルアレイ内の素子数を削減できる。また、書込時はデー
タ入出力線対ＩＯおよび／ＩＯを利用してビット線の電
位制御を行なう。その結果、メモリセルアレイ内の素子
数が削減できる。
時に読出すこともできる。本発明の実施の形態における
半導体記憶装置は４ビットのデータの同時書込動作をソ
ース電圧を変化させることで行なうことができる。４ビ
ットのデータの同時読出動作も行なうことができる。よ
って、スループットが向上される。また、４ビットのデ
ータを同時に書込めるように、書込データを用いてビッ
ト線ＢＬの電位を制御するため、書込読出回路をメモリ
セルアレイ外の周辺部に配置できる。よって、メモリセ
ルアレイ内の素子数を削減できる。また、書込時はデー
タ入出力線対ＩＯおよび／ＩＯを利用してビット線の電
位制御を行なう。その結果、メモリセルアレイ内の素子
数が削減できる。
【０１３２】［実施の形態２］実施の形態１における半
導体記憶装置では、４ビット同時に書込動作を行なった
が、不揮発性メモリセルの２つの記憶領域を用いて３ビ
ット同時の書込動作も行なうことができる。
導体記憶装置では、４ビット同時に書込動作を行なった
が、不揮発性メモリセルの２つの記憶領域を用いて３ビ
ット同時の書込動作も行なうことができる。
【０１３３】図１９はこの発明の実施の形態２における
半導体記憶装置内の書込読出回路およびメモリセルアレ
イの詳細な構成を示す回路図である。
半導体記憶装置内の書込読出回路およびメモリセルアレ
イの詳細な構成を示す回路図である。
【０１３４】図１９を参照して、図１６と比較して、第
２電位発生回路４００の代わりに第２電位発生回路６０
０が設置されている。またタイマ回路５００の代わりに
タイマ回路７００が設置されている。
２電位発生回路４００の代わりに第２電位発生回路６０
０が設置されている。またタイマ回路５００の代わりに
タイマ回路７００が設置されている。
【０１３５】その他の回路構成については図１６と同じ
であるためその説明は繰り返さない。
であるためその説明は繰り返さない。
【０１３６】図２０は図１９中の第２電位発生回路６０
０の構成を示す回路図である。図２０を参照して、第２
電位発生回路６００は図１７の第２電位発生回路４００
と比較して、復号化回路４０３の代わりに復号化回路６
０１を含む。また、新たに、レベル発生回路１５０と、
スイッチ回路１６０および１６１と、スイッチ制御回路
１５１と、ラッチ回路ＬＴ３０〜ＬＴ３２とを含む。
０の構成を示す回路図である。図２０を参照して、第２
電位発生回路６００は図１７の第２電位発生回路４００
と比較して、復号化回路４０３の代わりに復号化回路６
０１を含む。また、新たに、レベル発生回路１５０と、
スイッチ回路１６０および１６１と、スイッチ制御回路
１５１と、ラッチ回路ＬＴ３０〜ＬＴ３２とを含む。
【０１３７】復号化回路６０１はセンスアンプ５１０の
検出結果とセンスアンプ５１１の検出結果とに応じて、
３ビットのデータを出力する。
検出結果とセンスアンプ５１１の検出結果とに応じて、
３ビットのデータを出力する。
【０１３８】トランジスタＱＮ４０３はデータ入出力線
ＩＯとスイッチ回路１６０との間に接続され、そのゲー
トは書込信号ＷＲＩＴＥを受ける。トランジスタＱＮ４
０４はデータ入出力線／ＩＯとスイッチ回路１６１との
間に接続され、そのゲートは書込信号ＷＲＩＴＥを受け
る。
ＩＯとスイッチ回路１６０との間に接続され、そのゲー
トは書込信号ＷＲＩＴＥを受ける。トランジスタＱＮ４
０４はデータ入出力線／ＩＯとスイッチ回路１６１との
間に接続され、そのゲートは書込信号ＷＲＩＴＥを受け
る。
【０１３９】レベル発生回路１５０は信号線ＶＬ１とＶ
Ｌ２とにそれぞれ異なる電圧を出力する。スイッチ回路
１６０および１６１はともに信号線ＶＬ１およびＶＬ２
に接続される。また、スイッチ回路１６０はスイッチ制
御線ＳＷＬ１およびＳＷＬ２と接続される。スイッチ回
路１６１はスイッチ制御線ＳＷＬ３およびＳＷＬ４と接
続される。
Ｌ２とにそれぞれ異なる電圧を出力する。スイッチ回路
１６０および１６１はともに信号線ＶＬ１およびＶＬ２
に接続される。また、スイッチ回路１６０はスイッチ制
御線ＳＷＬ１およびＳＷＬ２と接続される。スイッチ回
路１６１はスイッチ制御線ＳＷＬ３およびＳＷＬ４と接
続される。
【０１４０】ラッチ回路ＬＴ５０〜ＬＴ５２は書込動作
時に、不揮発性メモリセルの２つの記憶領域に記憶する
データ信号ＤＱ５０〜ＤＱ５２をそれぞれラッチする。
時に、不揮発性メモリセルの２つの記憶領域に記憶する
データ信号ＤＱ５０〜ＤＱ５２をそれぞれラッチする。
【０１４１】スイッチ制御回路１５１は書込動作時に、
ラッチ回路ＬＴ５０〜ＬＴ５２にラッチされたデータ信
号ＤＱ５０〜ＤＱ５２の組合せに応じて、スイッチ回路
１６０および１６１を制御する。
ラッチ回路ＬＴ５０〜ＬＴ５２にラッチされたデータ信
号ＤＱ５０〜ＤＱ５２の組合せに応じて、スイッチ回路
１６０および１６１を制御する。
【０１４２】スイッチ制御回路１５１は、データ信号Ｄ
Ｑ５０とデータ信号ＤＱ５１の組合せでスイッチ回路１
６０を制御する。具体的には、データ信号ＤＱ５０およ
びデータ信号ＤＱ５１が共にＨレベルであるときは、ス
イッチ回路１６０は信号線ＶＬ１を選択し、トランジス
タＱＮ４０３と信号線ＶＬ１とを接続する。また、デー
タ信号ＤＱ５０がＬレベルでデータ信号ＤＱ５１がＨレ
ベルのときは、スイッチ回路１６０は信号線ＶＬ２を選
択し、トランジスタＱＮ４０３と信号線ＶＬ２とを接続
する。また、データ信号ＤＱ５１がＬレベルのときは、
データ信号ＤＱ５０に関わらず、スイッチ回路１６０は
信号線ＶＬ１およびＶＬ２の両方を選択しない。よっ
て、このときはデータ信号線ＩＯはフローティング状態
となる。
Ｑ５０とデータ信号ＤＱ５１の組合せでスイッチ回路１
６０を制御する。具体的には、データ信号ＤＱ５０およ
びデータ信号ＤＱ５１が共にＨレベルであるときは、ス
イッチ回路１６０は信号線ＶＬ１を選択し、トランジス
タＱＮ４０３と信号線ＶＬ１とを接続する。また、デー
タ信号ＤＱ５０がＬレベルでデータ信号ＤＱ５１がＨレ
ベルのときは、スイッチ回路１６０は信号線ＶＬ２を選
択し、トランジスタＱＮ４０３と信号線ＶＬ２とを接続
する。また、データ信号ＤＱ５１がＬレベルのときは、
データ信号ＤＱ５０に関わらず、スイッチ回路１６０は
信号線ＶＬ１およびＶＬ２の両方を選択しない。よっ
て、このときはデータ信号線ＩＯはフローティング状態
となる。
【０１４３】同様に、データ信号ＤＱ５２がＨレベルで
データ信号ＤＱ５１がＬレベルのときは、スイッチ回路
１６１は信号線ＶＬ１を選択し、トランジスタＱＮ４０
４と信号線ＶＬ１とを接続する。また、データ信号ＤＱ
５２およびＤＱ５１が共にＬレベルのときは、スイッチ
回路１６１は信号線ＶＬ２を選択する。また、データ信
号ＤＱ５１がＨレベルのときは、データ信号ＤＱ５２に
関わらず、スイッチ回路１６１は信号線ＶＬ１およびＶ
Ｌ２の両方を選択しない。よって、このときは、データ
信号線／ＩＯはフローティング状態となる。
データ信号ＤＱ５１がＬレベルのときは、スイッチ回路
１６１は信号線ＶＬ１を選択し、トランジスタＱＮ４０
４と信号線ＶＬ１とを接続する。また、データ信号ＤＱ
５２およびＤＱ５１が共にＬレベルのときは、スイッチ
回路１６１は信号線ＶＬ２を選択する。また、データ信
号ＤＱ５１がＨレベルのときは、データ信号ＤＱ５２に
関わらず、スイッチ回路１６１は信号線ＶＬ１およびＶ
Ｌ２の両方を選択しない。よって、このときは、データ
信号線／ＩＯはフローティング状態となる。
【０１４４】以上の方法により、書込動作時は、２つの
記憶領域に書込まれる３つのデータの組合せにより、信
号線ＩＯおよび／ＩＯに所定の電圧が出力される。すな
わち、書込まれるデータの組合せに応答して、ソース電
圧が決定される。
記憶領域に書込まれる３つのデータの組合せにより、信
号線ＩＯおよび／ＩＯに所定の電圧が出力される。すな
わち、書込まれるデータの組合せに応答して、ソース電
圧が決定される。
【０１４５】その他の回路構成は図１７と同じであるた
め、その説明は繰り返さない。図２１は図１９中のタイ
マ回路７００の構成を示す回路図である。
め、その説明は繰り返さない。図２１は図１９中のタイ
マ回路７００の構成を示す回路図である。
【０１４６】図２１を参照して、タイマ回路７００はセ
レクタ７０１および７０２と、スイッチタイマ７０３
と、ラッチ回路ＬＴ７１〜ＬＴ７３とを含む。
レクタ７０１および７０２と、スイッチタイマ７０３
と、ラッチ回路ＬＴ７１〜ＬＴ７３とを含む。
【０１４７】ラッチ回路ＬＴ７１〜ＬＴ７３は互いに隣
接する２つのメモリセルＭＣの互いに異なる記憶領域に
記憶するデータをラッチする。たとえば、図１９中のメ
モリセルＭＣ１の記憶領域Ｌ２とメモリセルＭＣ２の記
憶領域Ｌ１とで３つのデータを記憶する場合、ラッチ回
路ＬＴ７１〜ＬＴ７３にその３つのデータＤ５０〜Ｄ５
２がそれぞれラッチされる。
接する２つのメモリセルＭＣの互いに異なる記憶領域に
記憶するデータをラッチする。たとえば、図１９中のメ
モリセルＭＣ１の記憶領域Ｌ２とメモリセルＭＣ２の記
憶領域Ｌ１とで３つのデータを記憶する場合、ラッチ回
路ＬＴ７１〜ＬＴ７３にその３つのデータＤ５０〜Ｄ５
２がそれぞれラッチされる。
【０１４８】スイッチタイマ７０３は所定期間Ｈレベル
のパルスとしてのスイッチ信号ＳＳ３とＬレベルを維持
するスイッチ信号ＳＳ４とをそれぞれ出力する。セレク
タ７０１はスイッチタイマ７０３から出力される２つの
スイッチ信号ＳＳを受け、ラッチ回路ＬＴ７１およびＬ
Ｔ７２にラッチされたデータの組合せに応じたスイッチ
信号ＳＳを信号線ＴＢに出力する。同様にセレクタ７０
２はスイッチタイマ７０３から出力される２つのスイッ
チ信号ＳＳを受け、ラッチ回路ＬＴ７２およびＬＴ７３
にラッチされたデータの組合せに応じたスイッチ信号Ｓ
Ｓを信号線ＴＡに出力する。
のパルスとしてのスイッチ信号ＳＳ３とＬレベルを維持
するスイッチ信号ＳＳ４とをそれぞれ出力する。セレク
タ７０１はスイッチタイマ７０３から出力される２つの
スイッチ信号ＳＳを受け、ラッチ回路ＬＴ７１およびＬ
Ｔ７２にラッチされたデータの組合せに応じたスイッチ
信号ＳＳを信号線ＴＢに出力する。同様にセレクタ７０
２はスイッチタイマ７０３から出力される２つのスイッ
チ信号ＳＳを受け、ラッチ回路ＬＴ７２およびＬＴ７３
にラッチされたデータの組合せに応じたスイッチ信号Ｓ
Ｓを信号線ＴＡに出力する。
【０１４９】以上の回路構成を有する書込読出回路の動
作については、実施の形態１と同様であるため、その説
明は繰り返さない。
作については、実施の形態１と同様であるため、その説
明は繰り返さない。
【０１５０】本発明の実施の形態における半導体記憶装
置は３ビットのデータの同時書込動作をソース電圧を変
化させることで行なうことができる。また、３ビットの
データの同時読出動作も行なうことができる。よって、
スループットが向上される。また、３ビットのデータを
同時に書込めるように、書込データを用いてビット線Ｂ
Ｌの電位を制御するため、書込読出回路をメモリセルア
レイ外の周辺部に配置できる。よって、メモリセルアレ
イ内の素子数を削減できる。また、書込時はデータ入出
力線対ＩＯおよび／ＩＯを利用してビット線の電位制御
を行なう。その結果、メモリセルアレイ内の素子数が削
減できる。
置は３ビットのデータの同時書込動作をソース電圧を変
化させることで行なうことができる。また、３ビットの
データの同時読出動作も行なうことができる。よって、
スループットが向上される。また、３ビットのデータを
同時に書込めるように、書込データを用いてビット線Ｂ
Ｌの電位を制御するため、書込読出回路をメモリセルア
レイ外の周辺部に配置できる。よって、メモリセルアレ
イ内の素子数を削減できる。また、書込時はデータ入出
力線対ＩＯおよび／ＩＯを利用してビット線の電位制御
を行なう。その結果、メモリセルアレイ内の素子数が削
減できる。
【０１５１】今回開示された実施の形態はすべての点で
例示であって制限的なものではないと解釈されるべきで
ある。本発明の範囲は上述した実施の形態ではなく特許
請求の範囲によって定められ、特許請求の範囲と均等の
意味およびその範囲内でのすべての変更が含まれること
を意図するものである。
例示であって制限的なものではないと解釈されるべきで
ある。本発明の範囲は上述した実施の形態ではなく特許
請求の範囲によって定められ、特許請求の範囲と均等の
意味およびその範囲内でのすべての変更が含まれること
を意図するものである。
【０１５２】
【発明の効果】この発明による半導体記憶装置は各メモ
リセルに対して３ビット以上のデータの同時書込動作を
ソース電圧を変化させることで行なうことができる。よ
って、スループットが向上される。また、３ビット以上
のデータを同時に書込めるように、書込データを用いて
ビット線ＢＬの電位を制御するため、書込読出回路をメ
モリセルアレイ外の周辺部に配置できる。よって、メモ
リセルアレイ内の素子数を削減できる。また、書込時は
データ入出力線対ＩＯおよび／ＩＯを利用してビット線
の電位制御を行なう。その結果、メモリセルアレイ内の
素子数が削減できる。
リセルに対して３ビット以上のデータの同時書込動作を
ソース電圧を変化させることで行なうことができる。よ
って、スループットが向上される。また、３ビット以上
のデータを同時に書込めるように、書込データを用いて
ビット線ＢＬの電位を制御するため、書込読出回路をメ
モリセルアレイ外の周辺部に配置できる。よって、メモ
リセルアレイ内の素子数を削減できる。また、書込時は
データ入出力線対ＩＯおよび／ＩＯを利用してビット線
の電位制御を行なう。その結果、メモリセルアレイ内の
素子数が削減できる。
【図１】 本発明の実施の形態における半導体記憶装置
のデータ記憶方法について説明するための図である。
のデータ記憶方法について説明するための図である。
【図２】 本発明の実施の形態における半導体記憶装置
のデータ記憶方法について説明するための他の例の図で
ある。
のデータ記憶方法について説明するための他の例の図で
ある。
【図３】 本発明の実施の形態における半導体記憶装置
のデータ記憶方法について説明するための他の例の図で
ある。
のデータ記憶方法について説明するための他の例の図で
ある。
【図４】 図１において記憶領域にトラップされたデー
タの読出方法について説明するための図である。
タの読出方法について説明するための図である。
【図５】 図２において記憶領域にトラップされたデー
タの読出方法について説明するための図である。
タの読出方法について説明するための図である。
【図６】 図３において記憶領域にトラップされたデー
タの読出方法について説明するための図である。
タの読出方法について説明するための図である。
【図７】 図１に示した書込動作が終了した不揮発性メ
モリセルの消去動作について説明するための図である。
モリセルの消去動作について説明するための図である。
【図８】 図２に示した書込動作が終了した不揮発性メ
モリセルの消去動作について説明するための図である。
モリセルの消去動作について説明するための図である。
【図９】 図３に示した書込動作が終了した不揮発性メ
モリセルの消去動作について説明するための図である。
モリセルの消去動作について説明するための図である。
【図１０】 メモリセルアレイブロックごとに消去動作
が可能な半導体記憶装置の全体構成を示す回路図であ
る。
が可能な半導体記憶装置の全体構成を示す回路図であ
る。
【図１１】 図１０中の線分Ａ−Ａでの断面図である。
【図１２】 この発明の実施の形態における半導体記憶
装置の構成を示す概略ブロック図である。
装置の構成を示す概略ブロック図である。
【図１３】 図１２中の書込読出回路による書込動作の
一例を説明するためのブロック図である。
一例を説明するためのブロック図である。
【図１４】 図１２中の書込読出回路による書込動作の
他の例を説明するためのブロック図である。
他の例を説明するためのブロック図である。
【図１５】 図１２中の書込読出回路により読出動作の
一例を説明するためのブロック図である。
一例を説明するためのブロック図である。
【図１６】 図１２中の書込読出回路およびメモリセル
アレイの詳細な構成を示す回路図である。
アレイの詳細な構成を示す回路図である。
【図１７】 図１６の第２電位発生回路４００の構成を
示す回路図である。
示す回路図である。
【図１８】 図１６中のタイマ回路５００の構成を示す
回路図である。
回路図である。
【図１９】 この発明の実施の形態２における半導体記
憶装置内の書込読出回路およびメモリセルアレイの詳細
な構成を示す回路図である。
憶装置内の書込読出回路およびメモリセルアレイの詳細
な構成を示す回路図である。
【図２０】 図１９中の第２電位発生回路６００の構成
を示す回路図である。
を示す回路図である。
【図２１】 図１９中のタイマ回路７００の構成を示す
回路図である。
回路図である。
【図２２】 従来の不揮発性半導体記憶装置のメモリセ
ルアレイの構成を示す回路図である。
ルアレイの構成を示す回路図である。
【図２３】 図２２中の不揮発性メモリセルの断面図で
ある。
ある。
【図２４】 不揮発性メモリセル内の記憶領域Ｌ１に対
するデータの書込動作について示した図である。
するデータの書込動作について示した図である。
【図２５】 不揮発性メモリセル内の記憶領域Ｌ１に対
するデータの読出動作について示した図である。
するデータの読出動作について示した図である。
【図２６】 不揮発性メモリセル内の記憶領域Ｌ２に対
するデータの書込動作について示した図である。
するデータの書込動作について示した図である。
【図２７】 不揮発性メモリセル内の記憶領域Ｌ２に対
するデータの読出動作について示した図である。
するデータの読出動作について示した図である。
【図２８】 図２２のメモリセルアレイを有する不揮発
性メモリセルの書込動作を説明するための図である。
性メモリセルの書込動作を説明するための図である。
１ 半導体基板、２ アドレス信号入力端子、３ デー
タ信号端子、４ 制御信号入力端子、５ アドレス入力
バッファ、６ データ入出力バッファ、７Ａ，７Ｂ 拡
散層、８，１０ 酸化膜、９ 窒化膜、１１ ロウデコ
ーダ、１２ メモリセルアレイ、１７ 制御信号バッフ
ァ、１８ 制御回路、２１ 制御ゲート、１００ 半導
体記憶装置、１２０，１２１，１５０ レベル発生回
路、１５１スイッチ制御回路、１６０，１６１ スイッ
チ回路、２００ 制御回路、２０１ 第１電位発生回
路、２２０ 書込読出回路、３００，３５０ 制御回
路、４００，６００ 第２電位発生回路、４０３，６０
１ 復号化回路、５００，７００ タイマ回路、５０
１，５０２，７０１，７０２ セレクタ、５０３，７０
３スイッチタイマ。
タ信号端子、４ 制御信号入力端子、５ アドレス入力
バッファ、６ データ入出力バッファ、７Ａ，７Ｂ 拡
散層、８，１０ 酸化膜、９ 窒化膜、１１ ロウデコ
ーダ、１２ メモリセルアレイ、１７ 制御信号バッフ
ァ、１８ 制御回路、２１ 制御ゲート、１００ 半導
体記憶装置、１２０，１２１，１５０ レベル発生回
路、１５１スイッチ制御回路、１６０，１６１ スイッ
チ回路、２００ 制御回路、２０１ 第１電位発生回
路、２２０ 書込読出回路、３００，３５０ 制御回
路、４００，６００ 第２電位発生回路、４０３，６０
１ 復号化回路、５００，７００ タイマ回路、５０
１，５０２，７０１，７０２ セレクタ、５０３，７０
３スイッチタイマ。
フロントページの続き
(51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考）
Ｈ０１Ｌ 27/115 Ｈ０１Ｌ 27/10 ４３４
29/788 29/78 ３７１
29/792
Ｆターム(参考） 5B025 AA07 AC04 AD04 AD08 AD09
AE00 AE05
5F083 EP18 EP23 ER02 ER13 ER19
ER22 ER23 ER29 ER30 GA01
GA15 ZA21
5F101 BA45 BB05 BC11 BD10 BE02
BE05 BE07 BF05
Claims (5)
- 【請求項１】 行方向に配列された複数のワード線と、 列方向に配列された複数のビット線と、 各々がデータを記憶する記憶領域を少なくとも１つ有
し、行方向および列方向に配置された複数のメモリセル
と、 前記複数のメモリセルに複数のデータを書込む書込回路
とを含み、 前記行方向に配置された複数のメモリセルは直列に接続
され、そのゲートはその行方向に配置されたワード線に
接続され、 前記複数のビット線は、前記複数のメモリセルに対応し
て接続され、 前記複数のメモリセルの各々は、前記記憶領域に蓄積す
る電荷量に基づいて３値以上の複数のデータを記憶し、 前記書込回路は、 書込動作の対象となるメモリセルに接続された複数のビ
ット線を選択するビット線選択回路と、 前記選択された複数のビット線に、前記複数のデータの
組合せに対応した複数の所定電位を供給する電位供給回
路とを含み、 前記電位供給回路は、前記選択された複数のビット線の
うち、前記書込動作の対象となるメモリセルのドレイン
に接続されたビット線に対しては所定の第１の電位を供
給し、前記書込動作の対象となるメモリセルのソースに
接続されたビット線に対しては前記複数のデータの組合
せに対応して決定される第２の電位を供給する、半導体
記憶装置。 - 【請求項２】 前記ビット線選択回路は、前記連続して
配列された複数のメモリセルのうち、書込動作の対象と
なる互いに隣接する２つのメモリセルに接続された複数
のビット線を選択し、 前記電位供給回路は、前記選択された複数のビット線の
うち、前記書込動作の対象となる互いに隣接する２つの
メモリセルのドレインに接続された１または２本のビッ
ト線に対して前記第１の電位を供給し、前記書込動作の
対象となる互いに隣接する２つのメモリセルのソースに
接続された１または２本のビット線に対して前記複数の
データの組合せに基づいて決定される前記第２の電位を
供給する、請求項１に記載の半導体記憶装置。 - 【請求項３】 前記電位供給回路は、 前記第１の電位を出力する第１電位発生回路と、 前記第２の電位を出力する第２電位発生回路とを含み、 前記第２電位発生回路は、 複数の電位を発生する複数電位発生回路と、 前記複数のデータの組合せに応答して、前記複数の電位
から前記複数のデータの組合せに対応した電位を前記第
２の電位として選択する選択回路とを含む、請求項１ま
たは請求項２に記載の半導体記憶装置。 - 【請求項４】 主表面を形成する半導体基板と、 複数のメモリセルを有するメモリセルアレイと、 前記複数のメモリセルのうち、選択されたメモリセルに
対して書込電位を印加する書込回路とを含み、 前記メモリセルは、 前記半導体基板の主表面に形成された第１および第２の
導電領域と、 前記半導体基板の主表面であって、前記第１の導電領域
と前記第２の導電領域との間に形成され、書込動作時に
チャネルホットエレクトロンが発生するチャネル領域
と、 前記半導体基板の主表面上であって、前記チャネル領域
上に形成される第１の絶縁膜と、 前記第１の絶縁膜上に形成され、複数の記憶領域を有す
る電荷記憶膜と、 前記電荷記憶膜上に形成される第２の絶縁膜と、 前記第２の絶縁膜上に形成される導電層とを含み、 前記書込回路は、書込動作時、前記メモリセルに書込む
複数のデータの組合せに応答した電位差に、前記メモリ
セルの前記第１の導電領域と前記第２の導電領域との間
の電位差を設定する、半導体記憶装置。 - 【請求項５】 主表面を有する第１導電型の半導体基板
と、 前記半導体基板の主表面に所定の間隔を隔てて形成され
る第２導電型の複数の第１の導電領域と、 前記半導体基板の主表面に形成され、かつ、その各々が
前記複数の第１の導電領域の各々の領域内に形成された
前記第１導電型の複数の第２の導電領域と、 各々が前記複数の第２の導電領域の各々の領域内に形成
された複数のメモリセルアレイとを含み、 前記複数のメモリセルアレイの各々は、複数のメモリセ
ルを含み、 前記複数のメモリセルの各々は、 前記半導体基板の主表面に形成された第３および第４の
導電領域と、 前記半導体基板の主表面であって、前記第３の導電領域
と前記第４の導電領域との間に形成され、書込動作時に
チャネルホットエレクトロンが発生するチャネル領域
と、 前記半導体基板の主表面上であって、前記チャネル領域
上に形成される第１の絶縁膜と、 前記第１の絶縁膜上に形成され、複数の記憶領域を有す
る電荷記憶膜と、 前記電荷記憶膜上に形成される第２の絶縁膜と、 前記第２の絶縁膜上に形成される導電層とを含み、 前記複数の第１の導電領域と前記複数の第２の導電領域
とには、所定の電位が供給される、半導体記憶装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002149575A JP2003346488A (ja) | 2002-05-23 | 2002-05-23 | 半導体記憶装置 |
| US10/305,000 US6829173B2 (en) | 2002-05-23 | 2002-11-27 | Semiconductor memory device capable of accurately writing data |
| CN03104318.6A CN1271714C (zh) | 2002-05-23 | 2003-01-30 | 可正确写入数据的半导体存储装置 |
| CN200610058827.3A CN1822370A (zh) | 2002-05-23 | 2003-01-30 | 可正确写入数据的半导体存储装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002149575A JP2003346488A (ja) | 2002-05-23 | 2002-05-23 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003346488A true JP2003346488A (ja) | 2003-12-05 |
Family
ID=29545273
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002149575A Pending JP2003346488A (ja) | 2002-05-23 | 2002-05-23 | 半導体記憶装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6829173B2 (ja) |
| JP (1) | JP2003346488A (ja) |
| CN (2) | CN1271714C (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005328023A (ja) * | 2004-05-11 | 2005-11-24 | Hynix Semiconductor Inc | Ｎａｎｄフラッシュメモリ素子及びそのウェル形成方法 |
| JP2006309811A (ja) * | 2005-04-26 | 2006-11-09 | Oki Electric Ind Co Ltd | メモリアレイ回路 |
| WO2007069322A1 (ja) * | 2005-12-15 | 2007-06-21 | Spansion Llc | 半導体装置およびその制御方法 |
| JP2008004164A (ja) * | 2006-06-22 | 2008-01-10 | Sharp Corp | 半導体記憶装置及びこれを備えた電子機器 |
| JP2009245527A (ja) * | 2008-03-31 | 2009-10-22 | Rohm Co Ltd | 半導体記憶装置 |
| US7679964B2 (en) | 2006-02-03 | 2010-03-16 | Samsung Electronics Co., Ltd. | Semiconductor memory device controlling program voltage according to the number of cells to be programmed and method of programming the same |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6977998B2 (en) * | 2001-12-17 | 2005-12-20 | International Business Machines Corporation | Destination device billing according to call recipient |
| US7187589B2 (en) * | 2005-05-11 | 2007-03-06 | Infineon Technologies Flash Gmbh & Co. Kg | Non-volatile semiconductor memory and method for writing data into a non-volatile semiconductor memory |
| US7295477B2 (en) * | 2005-09-16 | 2007-11-13 | Infineon Technologies Flash Gmbh & Co. Kg | Semiconductor memory device and method for writing data into the semiconductor memory device |
| WO2007088626A1 (ja) * | 2006-02-02 | 2007-08-09 | Renesas Technology Corp. | 半導体装置 |
| KR101320519B1 (ko) * | 2006-07-27 | 2013-10-23 | 삼성전자주식회사 | 패스 트랜지스터를 갖는 비휘발성 메모리 소자 및 그 동작방법 |
| JP5052991B2 (ja) * | 2007-05-21 | 2012-10-17 | ラピスセミコンダクタ株式会社 | メモリセルアレイ及び半導体記憶装置 |
| JP2009301600A (ja) * | 2008-06-10 | 2009-12-24 | Panasonic Corp | 不揮発性半導体記憶装置および信号処理システム |
| JP7112060B2 (ja) * | 2018-12-26 | 2022-08-03 | ルネサスエレクトロニクス株式会社 | 半導体装置およびその電源制御方法 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3202545B2 (ja) * | 1995-07-05 | 2001-08-27 | 株式会社東芝 | 半導体記憶装置及びその設計方法 |
| WO2004090908A1 (ja) * | 1996-06-11 | 2004-10-21 | Nobuyoshi Takeuchi | ベリファイ機能を有する不揮発性記憶装置 |
| US6768165B1 (en) * | 1997-08-01 | 2004-07-27 | Saifun Semiconductors Ltd. | Two bit non-volatile electrically erasable and programmable semiconductor memory cell utilizing asymmetrical charge trapping |
| JP2001110918A (ja) | 1999-10-04 | 2001-04-20 | Fujitsu Ltd | 不揮発性半導体記憶装置 |
-
2002
- 2002-05-23 JP JP2002149575A patent/JP2003346488A/ja active Pending
- 2002-11-27 US US10/305,000 patent/US6829173B2/en not_active Expired - Fee Related
-
2003
- 2003-01-30 CN CN03104318.6A patent/CN1271714C/zh not_active Expired - Fee Related
- 2003-01-30 CN CN200610058827.3A patent/CN1822370A/zh active Pending
Cited By (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005328023A (ja) * | 2004-05-11 | 2005-11-24 | Hynix Semiconductor Inc | Ｎａｎｄフラッシュメモリ素子及びそのウェル形成方法 |
| JP2006309811A (ja) * | 2005-04-26 | 2006-11-09 | Oki Electric Ind Co Ltd | メモリアレイ回路 |
| JP4606239B2 (ja) * | 2005-04-26 | 2011-01-05 | Ｏｋｉセミコンダクタ株式会社 | メモリアレイ回路 |
| WO2007069322A1 (ja) * | 2005-12-15 | 2007-06-21 | Spansion Llc | 半導体装置およびその制御方法 |
| US7468909B2 (en) | 2005-12-15 | 2008-12-23 | Spansion Llc | Semiconductor device and method of controlling the same |
| US8018767B2 (en) | 2005-12-15 | 2011-09-13 | Spansion, Llc | Semiconductor device and method of controlling the same |
| JP5015008B2 (ja) * | 2005-12-15 | 2012-08-29 | スパンション エルエルシー | 半導体装置およびその制御方法 |
| US8325523B2 (en) | 2005-12-15 | 2012-12-04 | Spansion Llc | Semiconductor device and method of controlling the same |
| US8787089B2 (en) | 2005-12-15 | 2014-07-22 | Spansion Llc | Semiconductor device and method of controlling the same |
| US7679964B2 (en) | 2006-02-03 | 2010-03-16 | Samsung Electronics Co., Ltd. | Semiconductor memory device controlling program voltage according to the number of cells to be programmed and method of programming the same |
| JP2008004164A (ja) * | 2006-06-22 | 2008-01-10 | Sharp Corp | 半導体記憶装置及びこれを備えた電子機器 |
| JP2009245527A (ja) * | 2008-03-31 | 2009-10-22 | Rohm Co Ltd | 半導体記憶装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN1459862A (zh) | 2003-12-03 |
| US6829173B2 (en) | 2004-12-07 |
| CN1271714C (zh) | 2006-08-23 |
| US20030218910A1 (en) | 2003-11-27 |
| CN1822370A (zh) | 2006-08-23 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR960003398B1 (ko) | 소거모드시에 워드선에 부전압을 인가하는 행디코더회로를 갖춘 불휘발성 반도체기억장치 | |
| US11710523B2 (en) | Apparatus for discharging control gates after performing a sensing operation on a memory cell | |
| KR20010030062A (ko) | 불휘발성 반도체 기억 장치 | |
| US11715536B2 (en) | Apparatus for mitigating program disturb | |
| JP2006228275A (ja) | 半導体記憶装置及びその書き込み方法 | |
| JP2003346488A (ja) | 半導体記憶装置 | |
| JP6027665B1 (ja) | 不揮発性半導体記憶装置 | |
| US7436716B2 (en) | Nonvolatile memory | |
| KR950008674B1 (ko) | 불휘발성 반도체 기억장치 및 그의 데이타소거방법 | |
| US6141255A (en) | 1 transistor cell for EEPROM application | |
| JP6122478B1 (ja) | 不揮発性半導体記憶装置 | |
| JPH065085A (ja) | 不揮発性半導体記憶装置 | |
| JP3400214B2 (ja) | 不揮発性半導体記憶装置 | |
| JP2542110B2 (ja) | 不揮発性半導体記憶装置 | |
| JPH10275484A (ja) | 不揮発性半導体記憶装置 | |
| Micheloni et al. | 3D Stacked NAND Flash Memories | |
| JP2011216169A (ja) | 半導体メモリ | |
| US6744672B2 (en) | Non-volatile semiconductor memory device capable of high-speed data reading | |
| JP5101401B2 (ja) | 半導体記憶装置 | |
| JPH0660679A (ja) | 不揮発性半導体記憶装置 | |
| JP2000031438A (ja) | 半導体記憶装置 | |
| JPH09102198A (ja) | 半導体メモリ装置及びその制御方法 | |
| JPH09213090A (ja) | 不揮発性半導体記憶装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050428 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070911 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20080507 |