JP2008004164A - 半導体記憶装置及びこれを備えた電子機器 - Google Patents
半導体記憶装置及びこれを備えた電子機器 Download PDFInfo
- Publication number
- JP2008004164A JP2008004164A JP2006172498A JP2006172498A JP2008004164A JP 2008004164 A JP2008004164 A JP 2008004164A JP 2006172498 A JP2006172498 A JP 2006172498A JP 2006172498 A JP2006172498 A JP 2006172498A JP 2008004164 A JP2008004164 A JP 2008004164A
- Authority
- JP
- Japan
- Prior art keywords
- memory
- memory cell
- insulating film
- memory device
- semiconductor memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Images
Landscapes
- Read Only Memory (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
【解決手段】仮想接地アレイ構造により構成されたメモリセルアレイ内のメモリセルをプログラムする際、制御部100は、同一のワード線にゲート電極が接続された2つのメモリセルに並列にプログラムを行うように制御する。同一の制御線34s1、34s2、34s3、34s4に各2つのパスゲート35p1、35p5;35p2、35p6;35p3、35p7;35p4、35p8のゲート電極が接続されている。
【選択図】図3
Description
それぞれ電界効果型のトランジスタからなる複数のメモリセルがワード線を共有し、かつ、上記メモリセルは、隣接するメモリセルとビット線を共有する仮想接地アレイ構造を有するメモリセルアレイと、
上記ワード線を共有する少なくとも2つのメモリセルを並列してプログラムする制御部と
を備えることを特徴としている。
複数の制御線と、
それぞれ電界効果型のトランジスタからなる同極性の複数のパスゲートと
を備え、
上記各制御線毎に、少なくとも2つの上記パスゲートのゲート電極が接続されると共に、上記パスゲートは、それぞれ、隣接するビット線間に接続されており、
上記制御部は、プログラムすべき少なくとも2つのメモリセルのそれぞれの両側のビット線間に接続された上記パスゲートをオフにする一方、プログラムすべきでないメモリセルの両側のビット線間に接続された上記パスゲートをオンにするように、上記制御線の電位を制御する。
上記メモリセルアレイは、m(mは整数、m≧4)段のメモリセルが直列に接続されており、
上記制御部は、k番目のメモリセルと、{n+(k−1)}番目のメモリセルとを並列にプログラムする(ここで、n、kは、整数、1≦k<n<m、かつ、n+(k−1)≦m)。
上記メモリセルアレイは、m(mは整数、m≧4)段のメモリセルが直列に接続されており、
上記制御部は、(n−k)番目のメモリセルと、{n+(k−1)}番目のメモリセルとを並列にプログラムする(ここで、n、kは、整数、1≦k<n<m、かつ、n+(k−1)≦m)。
上記メモリセルは、
半導体層上にゲート絶縁膜を介して形成されたゲート電極と、
このゲート電極下に上記ゲート絶縁膜を介して配置されたチャネル領域と、
このチャネル領域の両側に配置されると共に、上記チャネル領域の導電型と逆導電型を有する拡散領域と、
上記ゲート電極の両側に形成されて、電荷または分極を保持する機能を有するメモリ機能体と
を有する。
上記メモリセルは、
半導体層と、
ゲート電極と、
上記半導体層と上記ゲート電極との間に設けた複合ゲート絶縁膜と、
上記ゲート電極下に上記複合ゲート絶縁膜を介して配置されたチャネル領域と、
このチャネル領域の両側に配置されると共に、上記チャネル領域と逆導電型を有する第1及び第2の拡散領域と
を備え、
上記複合ゲート絶縁膜は、
上記ゲート電極と接する第1の絶縁膜と、
上記チャネル領域と接する第3の絶縁膜と、
上記第1の絶縁膜と第3の絶縁膜との間にある第2の絶縁膜と
を含み、
上記第2の絶縁膜は、
上記第1の拡散領域と上記チャネル領域の境界の上方に位置する第1の記憶領域と、
上記第2の拡散領域と上記チャネル領域との境界の上方に位置する第2の記憶領域と
を含む。
図3は、本発明の半導体記憶装置の実施形態1を示す。
図5は、本発明の半導体記憶装置の実施形態2を示す。
上述した実施形態1または2の半導体記憶装置が組み込まれた携帯電子機器の一例である携帯電話を、図6に示す。
14、25 P型ウェル領域
13 ゲート絶縁膜
28 複合ゲート絶縁膜
11、21 ゲート電極
15a、15b、26a、26b 拡散領域
12a、12b メモリ機能体
27a、27b 記憶領域
31w1〜31w3、41w1〜41w3、51w1〜51w3 ワード線
32b1〜32b9、42b1〜42b3、52b1〜52b9 ビット線
100 制御部
Claims (7)
- それぞれ電界効果型のトランジスタからなる複数のメモリセルがワード線を共有し、かつ、上記メモリセルは、隣接するメモリセルとビット線を共有する仮想接地アレイ構造を有するメモリセルアレイと、
上記ワード線を共有する少なくとも2つのメモリセルを並列してプログラムする制御部と
を備えることを特徴とする半導体記憶装置。 - 請求項1に記載の半導体記憶装置において、
複数の制御線と、
それぞれ電界効果型のトランジスタからなる同極性の複数のパスゲートと
を備え、
上記各制御線毎に、少なくとも2つの上記パスゲートのゲート電極が接続されると共に、上記パスゲートは、それぞれ、隣接するビット線間に接続されており、
上記制御部は、プログラムすべき少なくとも2つのメモリセルのそれぞれの両側のビット線間に接続された上記パスゲートをオフにする一方、プログラムすべきでないメモリセルの両側のビット線間に接続された上記パスゲートをオンにするように、上記制御線の電位を制御することを特徴とする半導体記憶装置。 - 請求項1または2に記載の半導体記憶装置において、
上記メモリセルアレイは、m(mは整数、m≧4)段のメモリセルが直列に接続されており、
上記制御部は、k番目のメモリセルと、{n+(k−1)}番目のメモリセルとを並列にプログラムする(ここで、n、kは、整数、1≦k<n<m、かつ、n+(k−1)≦≦m)
ことを特徴とする半導体記憶装置。 - 請求項1または2に記載の半導体記憶装置において、
上記メモリセルアレイは、m(mは整数、m≧4)段のメモリセルが直列に接続されており、
上記制御部は、(n−k)番目のメモリセルと、{n+(k−1)}番目のメモリセルとを並列にプログラムする(ここで、n、kは、整数、1≦k<n<m、かつ、n+(k−1)≦m)
ことを特徴とする半導体記憶装置。 - 請求項1または2に記載の半導体記憶装置において、
上記メモリセルは、
半導体層上にゲート絶縁膜を介して形成されたゲート電極と、
このゲート電極下に上記ゲート絶縁膜を介して配置されたチャネル領域と、
このチャネル領域の両側に配置されると共に、上記チャネル領域の導電型と逆導電型を有する拡散領域と、
上記ゲート電極の両側に形成されて、電荷または分極を保持する機能を有するメモリ機能体と
を有することを特徴とする半導体記憶装置。 - 請求項1または2に記載の半導体記憶装置において、
上記メモリセルは、
半導体層と、
ゲート電極と、
上記半導体層と上記ゲート電極との間に設けた複合ゲート絶縁膜と、
上記ゲート電極下に上記複合ゲート絶縁膜を介して配置されたチャネル領域と、
このチャネル領域の両側に配置されると共に、上記チャネル領域と逆導電型を有する第1及び第2の拡散領域と
を備え、
上記複合ゲート絶縁膜は、
上記ゲート電極と接する第1の絶縁膜と、
上記チャネル領域と接する第3の絶縁膜と、
上記第1の絶縁膜と第3の絶縁膜との間にある第2の絶縁膜と
を含み、
上記第2の絶縁膜は、
上記第1の拡散領域と上記チャネル領域の境界の上方に位置する第1の記憶領域と、
上記第2の拡散領域と上記チャネル領域との境界の上方に位置する第2の記憶領域と
を含むことを特徴とする半導体記憶装置。 - 請求項1または2に記載の半導体記憶装置を備えることを特徴とする電子機器。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006172498A JP4916785B2 (ja) | 2006-06-22 | 2006-06-22 | 半導体記憶装置及びこれを備えた電子機器 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006172498A JP4916785B2 (ja) | 2006-06-22 | 2006-06-22 | 半導体記憶装置及びこれを備えた電子機器 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2008004164A true JP2008004164A (ja) | 2008-01-10 |
JP4916785B2 JP4916785B2 (ja) | 2012-04-18 |
Family
ID=39008426
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2006172498A Expired - Fee Related JP4916785B2 (ja) | 2006-06-22 | 2006-06-22 | 半導体記憶装置及びこれを備えた電子機器 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4916785B2 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2010027162A (ja) | 2008-07-22 | 2010-02-04 | Oki Semiconductor Co Ltd | 不揮発性半導体メモリおよび不揮発性半導体メモリのデータ書込み方法 |
Citations (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0757487A (ja) * | 1993-08-13 | 1995-03-03 | Nec Corp | 仮想接地型半導体記憶装置 |
JPH09198889A (ja) * | 1996-01-08 | 1997-07-31 | Siemens Ag | マトリックス‐メモリ |
JP2002279789A (ja) * | 2001-03-19 | 2002-09-27 | Sony Corp | 不揮発性半導体記憶装置とそのプログラム方法 |
JP2003346488A (ja) * | 2002-05-23 | 2003-12-05 | Mitsubishi Electric Corp | 半導体記憶装置 |
JP2004528720A (ja) * | 2001-05-31 | 2004-09-16 | サンディスク コーポレイション | デュアルセルの読み出しおよび書き込み技法 |
JP2006065968A (ja) * | 2004-08-27 | 2006-03-09 | Oki Electric Ind Co Ltd | 半導体記憶装置のデータ書き込み回路およびデータ書き込み方法 |
JP2007149181A (ja) * | 2005-11-25 | 2007-06-14 | Sharp Corp | 半導体記憶装置 |
-
2006
- 2006-06-22 JP JP2006172498A patent/JP4916785B2/ja not_active Expired - Fee Related
Patent Citations (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0757487A (ja) * | 1993-08-13 | 1995-03-03 | Nec Corp | 仮想接地型半導体記憶装置 |
JPH09198889A (ja) * | 1996-01-08 | 1997-07-31 | Siemens Ag | マトリックス‐メモリ |
JP2002279789A (ja) * | 2001-03-19 | 2002-09-27 | Sony Corp | 不揮発性半導体記憶装置とそのプログラム方法 |
JP2004528720A (ja) * | 2001-05-31 | 2004-09-16 | サンディスク コーポレイション | デュアルセルの読み出しおよび書き込み技法 |
JP2003346488A (ja) * | 2002-05-23 | 2003-12-05 | Mitsubishi Electric Corp | 半導体記憶装置 |
JP2006065968A (ja) * | 2004-08-27 | 2006-03-09 | Oki Electric Ind Co Ltd | 半導体記憶装置のデータ書き込み回路およびデータ書き込み方法 |
JP2007149181A (ja) * | 2005-11-25 | 2007-06-14 | Sharp Corp | 半導体記憶装置 |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2010027162A (ja) | 2008-07-22 | 2010-02-04 | Oki Semiconductor Co Ltd | 不揮発性半導体メモリおよび不揮発性半導体メモリのデータ書込み方法 |
Also Published As
Publication number | Publication date |
---|---|
JP4916785B2 (ja) | 2012-04-18 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US7573745B2 (en) | Multiple use memory chip | |
US7450418B2 (en) | Non-volatile memory and operating method thereof | |
EP1426974A2 (en) | Semiconductor memory device and erase method for memory array | |
US9214465B2 (en) | Structures and operational methods of non-volatile dynamic random access memory devices | |
US7355893B2 (en) | Semiconductor memory device and method for writing to semiconductor memory device | |
US20160019971A1 (en) | Nonvolatile semiconductor memory device and method of controlling the same | |
JP2007088216A (ja) | 半導体装置とその駆動方法 | |
CN1937078B (zh) | 多重操作模式的非易失性存储器 | |
KR100639827B1 (ko) | Eeprom 응용을 위한 1 트랜지스터 셀 | |
US20020163031A1 (en) | Dual-bit flash memory built from a discontinuous floating gate | |
US20090201733A1 (en) | Flash memory device | |
US9564231B2 (en) | Non-volatile memory device and corresponding operating method with stress reduction | |
JP4724564B2 (ja) | 不揮発性半導体記憶装置 | |
JP4916785B2 (ja) | 半導体記憶装置及びこれを備えた電子機器 | |
EP1274091B1 (en) | Nonvolatile semiconductor memory device with block architecture and minimized load on the internal voltage supply | |
US7965549B2 (en) | Semiconductor integrated circuit device and method of operating same | |
JP2005191542A (ja) | 半導体記憶装置 | |
CN111527547A (zh) | 用于使用电流倍增器在非易失性存储器中存储和检索多位数据的系统和方法 | |
JP4594191B2 (ja) | 半導体記憶装置及びこれを備えた電子機器 | |
JP4917363B2 (ja) | 半導体記憶装置およびそれを備えた電子機器 | |
US8908412B2 (en) | Array architecture for reduced voltage, low power, single poly EEPROM | |
JP2024001222A (ja) | 半導体記憶装置 | |
CN115731965A (zh) | 包含栅极泄漏晶体管的存储器装置 | |
JP2551358B2 (ja) | フラッシュ型不揮発性半導体記憶装置 | |
WO2005101422A2 (en) | Non-volatile memory array |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20080806 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20110726 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20110909 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20120124 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20120125 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20150203 Year of fee payment: 3 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
LAPS | Cancellation because of no payment of annual fees |