JPH09198889A - マトリックス‐メモリ - Google Patents

マトリックス‐メモリ

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JPH09198889A
JPH09198889A JP1009197A JP1009197A JPH09198889A JP H09198889 A JPH09198889 A JP H09198889A JP 1009197 A JP1009197 A JP 1009197A JP 1009197 A JP1009197 A JP 1009197A JP H09198889 A JPH09198889 A JP H09198889A
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JP
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bit lines
transistor
pair
memory
control
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Application number
JP1009197A
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Paul-Werner Von Basse
フオン バツセ パウル‐ウエルナー
Roland Dr Thewes
テウエス ローラント
Doris Dr Schmitt-Landsiedel
シユミツト‐ラントジーデル ドリス
Michael Dr Bollu
ボル ミヒアエル
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Siemens AG
Original Assignee
Siemens AG
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Publication date
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    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/10—Decoders
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
    • G11C17/08—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements
    • G11C17/10—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements in which contents are determined during manufacturing by a predetermined arrangement of coupling elements, e.g. mask-programmable ROM
    • G11C17/12—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements in which contents are determined during manufacturing by a predetermined arrangement of coupling elements, e.g. mask-programmable ROM using field-effect devices
    • G11C17/126—Virtual ground arrays

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  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Read Only Memory (AREA)
  • Static Random-Access Memory (AREA)
  • Semiconductor Memories (AREA)

Abstract

(57)【要約】 【課題】 読出される信号の低レベルが比較的高く、読
出し時間が信号の大きさと共に双曲線関数的に長くな
り、また時間制御が臨界的であるという従来のマトリッ
クス‐メモリの欠点を回避する。 【解決手段】 マトリックス‐メモリが、ワード線ＷＬ
およびビット線ＢＬを介してアドレス指定され得るメモ
リトランジスタ１の行ごとおよび列ごとの配置を有し、
また制御線ＳＴを介して駆動可能であり、また読出すべ
きメモリセルが位置している列を例外としてそれぞれ行
領域のすべての列、すなわちビット線を短絡し得る制御
トランジスタ２を有する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、メモリトランジス
タとしてのトランジスタの行および列ごとの配置を有す
るそれぞれ１つのマトリックス‐メモリを形成する論理
和セグメントに分割されているマトリックス‐メモリに
関する。
【０００２】
【従来の技術】仮想接地（virtual ground) を有するＮ
ＯＲ‐メモリセルはＲＯＭマトリックス‐メモリのなか
の最も簡単なメモリセルである。このメモリセルは、Ｍ
ＯＳトランジスタから成っており、そのなかに１ビット
の情報がしきい電圧の高さにより、すなわちゲートへの
特定の電位の印加の際にソースとドレインとの間に、
“０”が記憶されているか“１”が記憶されているかに
応じて電流が流れることにより記憶される。メモリセル
はそれぞれ２つのビット線の間に配置されており、また
行ごとにワード線により駆動される。
【０００３】メモリセルの読出しの前にすべてのビット
線がある電位に、たとえば供給電圧ＶDDに予充電され
る。すべてのワード線は低い電位に、たとえば供給電圧
ＶSSにある。メモリセルの読出しの際に、読出すべきセ
ルが位置しているワード線は高い電位に上げられ、また
読出すべきセルが位置しているビット線は低い電位に下
げられる。セルが低いしきいを有するＭＯＳＦＥＴを含
んでいるならば、このＭＯＳＦＥＴは導通状態になり、
また低い電位にあるビット線を介して、まだ高い電位に
あった隣接するビット線を放電させる。それに対して、
セルが高いしきい電圧を有するＭＯＳＦＥＴを含んでい
るならば、このＭＯＳＦＥＴは遮断状態にとどまり、ま
た隣接するビット線の電位を変更しない。
【０００４】読出すべきセルだけでなく、等しいワード
線におけるすべての隣接するセルが低いしきいのＭＯＳ
トランジスタを含んでいるならば、これらの隣接するＭ
ＯＳトランジスタが次々と導通状態になり、またすべて
の隣接するビット線を互いに接続する。すなわち、１つ
のビット線が放電されるだけでなく、十分に長い時間の
後にすべてのセル領域が放電される。従ってこの装置は
２つの欠点、すなわち一方では隣接セルの情報に関係
し、他方では固定的な評価時間の際に信号レベルが隣接
セルの情報に関係するという欠点を有する。
【０００５】上記の欠点を回避するため、ビット線の充
電後に、読出すべきセルが接続されているワード線が予
充電電位よりもはるかに小さい電位に高められる。続い
て読出すべきセルが接続されているビット線が低い電位
に下げられる。次の次のセルのＭＯＳトランジスタが導
通状態になると直ちに、ワード線も低い電位（ＶSS）に
下げられる。それによって放電過程は終了される。この
放電制御の欠点は、読出される信号の低レベルが比較的
高いこと、読出し時間が信号の大きさと共に双曲線関数
的に長くなること、また読出し時間が信号スパンにより
著しく変化するので、時間制御が臨界的であることであ
る。
【０００６】上記の方法よりも複雑な方法は「ＩＥＥＥ
電子デバイスレターズ１２」第４５０〜４５２頁（１９
９１年）、「ＩＥＤＭ９１」第３１１〜３１４頁および
「１９９３ＶＬＳＩＴＳＡ」第３３６〜３３８頁のボア
ズ・エチアン（Ｂｏａｚ Ｅｔｉａｎ）ほか著の刊行物
に記載されている。
【０００７】
【発明が解決しようとする課題】本発明の課題は、上記
の欠点を回避したマトリックス‐メモリを提供すること
にある。
【０００８】
【課題を解決するための手段】この課題は本発明によれ
ば請求項１の特徴により解決される。本発明の実施態様
は請求項２以下に記載されている。
【０００９】本発明によるマトリックス‐メモリでは、
個々のビット線の放電の代わりにメモリセルから成るす
べてのマトリックスまたはこのマトリックスの少なくと
も１つのセグメントが電流通過に関して検査される。す
なわち原理的には、もし考慮の対象となっている唯一の
電気的接続が読出すべき（記憶されている情報を検査す
べき）セルを１つ含みそれ以外は互いに短絡されている
ビット線のみを含んでいるならば、マトリックス‐メモ
リを通って横方向の電流の流れが可能であるか否かが確
かめられる。すなわち、読出すべきセルに隣接している
両ビット線を除いて、すべてのビット線が互いに導電的
に接続され、読出すべきセルが当該のワード線を介して
能動化され、またセルのマトリックスまたはそのセグメ
ントのコーナーから向かい合うコーナーへ電流を送るこ
とが試みられる。このようにして当該のセルが導通して
いるか否かが検査される。この方法においては読出すべ
きセルのみかすべての電流経路のなかに位置しているの
で、この電流経路に沿って電流が流れ得るか否かを確か
めることによって、その情報が読出され得る。当該のセ
ルのトランジスタが小さいしきい電圧を有するならば、
電流経路は低抵抗を有する。このセル内のトランジスタ
のしきい電圧が大きいならば、電流経路は高抵抗にとど
まり、また電圧を与えられた際に電流が流れないか、非
常に小さい電流しか流れない。
【００１０】そのために追加的なトランジスタが、読出
すべきセルの両側に接続されているビット線を除いて、
すべてのビット線を互いに短絡する制御トランジスタと
して使用される。これらの制御トランジスタを２進デコ
ーダとしての制御トランジスタにより置換することもで
きる。この２進デコーダは占有面積がはるかに小さくて
すむ。なぜならば、２進デコーダのアドレス線の数が、
２つの短絡するビット線の間に配置されている制御トラ
ンジスタを個々に駆動する制御線の数よりは小さいから
である。
【００１１】本発明によるメモリおよびその読出し方法
により下記の利点が得られる。 １．読出された情報が一義的である。すなわち、電流通
過検査が読出されるセルの情報内容のみを与える（低抵
抗または高抵抗）。情報が隣接セルの状態に関係しな
い。 ２．読出し過程が時間に関し臨界的でない。すなわち、
電流通過検査により測定時間と無関係に常に、電流経路
が高抵抗か低抵抗かについての結果が得られる。この結
果はもはや隣接メモリセルにより影響されることはな
い。なぜならば、これらのメモリセルはビット線を介し
て短絡されているからである。
【００１２】電流通過検査は以下の種々の仕方で実行さ
れ得る。 １．一定に保たれた電流の強さにおいて電流経路に沿う
電圧降下を測定する。 ２．電流経路に電圧を与えた後に、流れる電流を測定す
る。 ３．検査すべき電流経路を両側から特定の電位に充電
し、また続いて両端の一方を放電させる。電流経路が導
通であれば（低抵抗セル）、電流経路の他方の端部は一
緒に放電され、さもなければ、この端部における電位は
不変にとどまる。
【００１３】上記の第１および第２の方法は高い電力を
使用する。それに対して第３の方法は非常にわずかな電
力しか使用しない。なぜならば電流通過検査のために導
線のキャパシタンスの充電のみが必要であり、静的な電
流は流れないからである。
【００１４】
【実施例】以下に本発明によるマトリックス‐メモリ
を、それぞれ異なる実施例の概要を示す図１ないし図３
に詳細に説明する。
【００１５】以下に説明する実施例ではメモリトランジ
スタおよび制御トランジスタはそれぞれ電界効果トラン
ジスタである。メモリトランジスタおよび／または制御
トランジスタはまたバイポーラトランジスタであっても
よい。メモリトランジスタのバイポーラトランジスタは
同じ方法により接続される。すなわち、セル領域の各行
において、隣接するトランジスタのエミッタおよびコレ
クタが互いに接続される。バイポーラトランジスタの駆
動はベース端子を介して行われる。
【００１６】図１にはメモリトランジスタ１のマトリッ
クス状配置が示されている。これらのメモリトランジス
タのソースおよびドレイン端子はそれぞれビット線ＢＬ
と接続されている。ゲート端子は行ごとにワード線ＷＬ
と接続されている。ビット線ＢＬは、外側の２つを例外
として、メモリトランジスタのそれぞれ２つの列に共通
である。能動化されたワード線の読出されるべきでない
メモリトランジスタをビット線を介して短絡し得るよう
に、それぞれソースおよびドレインにより２つの隣接す
るビット線の間に接続されておりまたゲート端子により
それぞれ制御線ＳＴと接続されている制御トランジスタ
２が存在している。これらの制御線ＳＴを介してゲート
における電位がこれらの制御トランジスタ２の各々に対
して個々に設定され得る。このようにしてすべての制御
トランジスタが、読出すべきセルの列のなかに配置され
ているものを除いて、導通状態にされ得る。導通してい
る制御トランジスタに隣接するビット線はそれにより短
絡される。当該のワード線を介して、読出すべきセルが
配置されているセルの行が能動化されると、最も外側の
両ビット線の間に電圧が与えられ、またそれによって直
接的に、読出すべきセルが導通しているか否かが検査さ
れる。図１に示されている回路図は本発明によるマトリ
ックス‐メモリの断片であり、このメモリはすべての側
に向かって任意に広げることができる。
【００１７】図２は制御トランジスタの配置の図１に示
されている回路図の下側部分の代替的な実施例を示す。
この配置は２進デコーダの配置に相当する。制御トラン
ジスタ２はこの配置にすべての行が対として存在してお
り、またこのような対の１つの行に制御トランジスタが
正確に、この対の第２の行に制御トランジスタが存在し
ていない個所に存在するように配置されている。こうし
て制御トランジスタの配置の各行にはそれに対して相補
性の行が設けられている。図２には、それぞれ相補性の
行に属する制御線は符号にバーを付されている。たとえ
ば図２において左から３番目のビット線と４番目のビッ
ト線との間に配置されているメモリセルが検査されるべ
きであれば、すべてのその他のビット線の相互間の短絡
が、制御線バーＡ０、Ａ１およびバーＡ２が、それ接続
されている制御トランジスタが導通状態になるような電
位に置かれることによって達成される。
【００１８】図２による制御トランジスタの配置ではこ
の配置の列は２進デコーダの出力端に相当し、また制御
線はこの２進デコーダの入力端に相当する。このような
２進デコーダは原理的に、２n 出力端の全体がｎ回分割
されるように構成され、先行の分割の部分集合がそれぞ
れ半分にされる。たとえばｎ＝４の際には１６の出力端
（番号１ないし番号１６）が先ず各８つの出力端（番号
１ないし番号８および番号９ないし番号１６）の２つの
部分集合に分割され、これらの部分集合の各々が各４つ
の出力端（番号１ないし番号４および番号５ないし番号
８または番号９ないし番号１２および番号１３ないし番
号１６）の２つの部分集合に分割され、これらの部分集
合がさらに各２つの出力端（番号１および２、番号３お
よび４など）の部分集合に分割され、また次いで個々の
出力端への第４および最後の分割が行われる。特定の出
力端が、これらの分割の各々において１つの部分集合が
選択されることによって、アドレス指定され得る。たと
えば、第１の分割において８つの出力端（番号１ないし
番号８）の第１の部分集合が選択されることによって、
第５の出力端が選択される。この部分集合の後続の分割
では４つの出力端（番号５ないし番号８）の第２の部分
集合が選択される。それに続く分割では２つの出力端
（番号５および６）の第１の部分集合が選択され、また
最後にこの部分集合での最終の分割で第１の出力端が選
択される。図２の回路図では制御線Ａ２によりビット線
の間の４つの列の左に記入されている部分集合が短絡さ
れる。制御線Ａ１により４つの列の部分集合の２つの左
の列がそれぞれ間に位置しているビット線がそれぞれ短
絡される。制御線バーＡ１は４つの列のこのような部分
集合の２つの右の列がそれぞれ間に位置しているビット
線をそれぞれ短絡する。２つの列のこれらの部分集合に
おいてそれぞれ上側の制御線Ａ０およびそれに対して相
補性の制御線バーＡ０がそれぞれ左または右の制御トラ
ンジスタを導通させる。すなわち隣接するビット線を短
絡する。この説明に相応して２進デコーダとしてのこの
ような配置が原理的に任意の数のビット線に対して行わ
れ得る。制御トランジスタを配置すべき列の数が２n と
２n+1 との間であれば、２n 列の部分集合および残りの
数の列を有する部分集合への分割が行われる。別の分割
は、そのつどの数が思考的に２の冪に拡大され、分割が
行われ、また剰余の列の数が簡単に省略されることによ
って、相応に進められる。
【００１９】本発明によるマトリックス‐メモリでは上
記の読出し方法により、１つのセルを読出すために、す
べてのメモリセル領域が検査される。大きいメモリでは
読出し過程は大きい合計容量のために、また長い電流経
路のために遅くなる。それに対して，セル領域を小さい
セグメントに分割すれば、読出し過程ははるかに加速さ
れ得る。これらのセグメントの各個はたとえば図１また
は図２の実施例に相応して上記の説明のようにマトリッ
クス‐メモリのように構成されている。好ましくはセグ
メントへの全メモリの分割は同様にマトリックスの形態
で行われる。その場合、セグメントは行ごとに、また列
ごとにマトリックス内に配置されている。同一の行のセ
グメントは同一の数のワード線を有し、また同一の列の
セグメントは同一の数のビット線を有する。１つのセル
の読出しの際には上記の読出し方法に相応してそれぞ
れ、セルが位置している全セグメントが電流通過に関し
て検査される。１つのセグメントが選択され得るよう
に、同じく制御線を設けられている選択トランジスタを
介して選択すべきセグメントは接続され得る外部ビット
線がセグメントの間に存在している。
【００２０】図３はこのような配置の回路図の断片を示
す。２つの外部ビット線ＢＥと１つのセグメントを選択
するための２つの制御線ＳＴ０、ＳＴ１の間に１つのこ
のようなセグメント４が配置されている。この回路図は
すべての方向に任意に続き、このことはセグメント４に
境を接して右に別のセグメントをつなぐことにより示さ
れている。セグメント４には、ここでは２つのセル領域
半部ＺＦＨに配置されている付設のメモリトランジスタ
１が位置している。これらのセル領域半部の間に、この
例では２進デコーダＢＤとして配置されている制御トラ
ンジスタ２が位置している。メモリトランジスタに通ず
るワード線ＷＬ0 、…、ＷＬn 、ＷＬn+ 1 、…、ＷＬm
がセル領域半部に記入されている。２進デコーダＢＤを
駆動するため制御線バーＢＡ０、ＢＡ０、バーＢＡ１、
ＢＡ１が存在している。個々のセグメントに付設のビッ
ト線は内部ビット線ＢＩである。配置はここでは、２つ
の隣接する内部ビット線ＢＩの間にそれぞれメモリトラ
ンジスタ１および制御トランジスタ２が接続されている
ように行われている。セグメントの最も外側の内部ビッ
ト線はそれぞれ１つの側でのみメモリトランジスタおよ
び制御トランジスタと接続されている。これらの最も外
側の内部ビット線ＢＩの間で電流通過検査が行われる。
この目的で外部ビット線ＢＥはセグメント４の両側に設
けられている。上側の制御線ＳＴ０を介して、選択トラ
ンジスタ３として設けられている電界効果トランジスタ
が導通状態に切換えられる。これらの選択トランジスタ
３はセグメントの最も外側の内部ビット線を外部ビット
線と接続する。このようにして当該のセグメントが電流
通過検査のために選択される。セグメントの内部の読出
し過程は上記のように行われる。好ましくは２つの側の
外部ビット線が選択トランジスタを介してセグメントと
接続されている。このようにしてセグメントの選択が可
能なかぎり少数の外部ビット線により行われ得る。付設
の制御線ＳＴ０、ＳＴ１を介してのセグメントの選択は
原理的にワード線を介してのメモリセルの能動化のよう
に行われる。
【００２１】マトリックス‐メモリのこの実施例により
１つのセルの情報の読出し過程の加速に加えて下記の利
点が得られる。 １．より多くのセグメントのなかのセルからの同時の並
列の読出しがこれらのセグメントの一回の充電の後に可
能である。各々の選択されたセグメントのなかで１つの
メモリセルが呼び出されるので、より多くのセルが同時
に読出される。これらのセルの情報は並列に、たとえば
シフトレジスタに蓄積され、また直列に取り出され得
る。このようにして、なかんずくデータが読出し過程の
間にシフトレジスタからシフトアウトされるならば、よ
り高いデータレートが得られる。 ２．必要なダイナミックなキャパシタンスにより条件付
けられる電力が小さくされる。なぜならば、より多くの
セグメントが全メモリのただ１つの部分を形成するから
である。 ３．予充電の後に選択されたセグメントのすべての導線
が等しい電位にあり、また平衡電流が流れ得ないので、
制御トランジスタ（たとえば２進デコーダ）の電位が予
充電の過程の間に設定される。 ４．読出し過程を制御する周辺回路の占有面積がワード
線の方向にもビット線の方向にも縮小され得る。ビット
線の方向では、すべてのビット線の代わりに外部ビット
線ＢＥ（図３）のみがセル領域から導出されるからであ
る。ワード線の方向では、セグメントがすべて同一の数
のワード線を利用する場合に、全セル領域に対する１つ
のワード‐デコーダの代わりに１つのセグメントに対し
てただ１つのワード‐デコーダが使用されるからであ
る。すべてのセグメントに、その場合、同一のワード線
が選択線として導かれる。
【００２２】図３によるこのセグメント化された配置の
好ましい実施例では各外部ビット線がそれぞれ両側に隣
接するセグメントに対して利用される。このようにして
多数の外部ビット線が節減され得る。外部ビット線を介
して同時に２つの隣接するセグメントが選択されないよ
うに、行ごとに互いに隣接するセグメントに対してそれ
ぞれ異なる制御線ＳＴ０、ＳＴ１が設けられており、こ
れらの制御線が交互にセグメントを選択する。図３に示
されているセグメント４を選択するために設けられてい
る選択トランジスタ３はたとえば上側の制御線ＳＴ０を
介して導通状態に切換えられる。右方に境を接するセグ
メントには、下側の制御線ＳＴ１を介して導通状態に切
換えられる選択トランジスタが存在している。こうし
て、これらの隣接する両セグメントは交互に選択され得
る。また、共通の外部ビット線が同時に隣接する両セグ
メントにより利用されない。セグメントの選択のために
設けられている選択トランジスタ３の行は図３中にセグ
メント選択範囲ＳＡと記入されている。１つのセグメン
トの制御トランジスタおよびメモリトランジスタは図１
および図２の回路図に類似して配置されていてよい。同
じく図１および図２の実施例において、図３に相応して
２つのセル領域半部へのマトリックス‐メモリの分割が
行われるように、制御トランジスタがメモリトランジス
タの間に配置されていてよい。セル領域またはセル領域
セグメントを一層多くのセル領域部分に分割すること
も、その間に配置された制御トランジスタにより同じく
可能である。
【図面の簡単な説明】
【図１】本発明の一実施例を示すマトリックス配置図。
【図２】本発明の別の実施例を示すマトリックス配置
図。
【図３】セグメントを選択するための本発明の実施例を
示すマトリックス配置図。
【符号の説明】
１ メモリトランジスタ ２ 制御トランジスタ ３ 選択トランジスタ ４ セグメント Ａ０〜Ａ２ 制御線 ＢＤ ２進デコーダ ＢＥ 外部ビット線 ＢＩ 特別なビット線 ＢＬ ビット線 ＳＡ セグメント選択範囲 ＳＴ 制御トランジスタ ＳＴ０、ＳＴ１ 制御線 ＷＬ ワード線
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ドリス シユミツト‐ラントジーデル ドイツ連邦共和国 85521 オツトーブル ン ルートヴイツヒ‐トーマ‐シユトラー セ ４ (72)発明者 ミヒアエル ボル ドイツ連邦共和国 81671 ミユンヘン ヘヒトゼーシユトラーセ 13ベー

Claims (6)

    【特許請求の範囲】
  1. 【請求項１】 論理和セグメント（４）に分割されてい
    るマトリックス‐メモリであって、これらのセグメント
    がそれぞれ、メモリトランジスタ（１）としてのトラン
    ジスタが行および列ごとに配置されているマトリックス
    ‐メモリを形成しており、 メモリトランジスタ（１）のソースおよびドレイン端子
    またはエミッタおよびコレクタ端子がそれぞれビット線
    （ＢＬ）と、またそれらのゲート端子またはベース端子
    がそれぞれワード線（ＷＬ）と接続されており、 制御トランジスタ（２）としてのトランジスタが存在し
    ており、これらのソースおよびドレイン端子またはエミ
    ッタおよびコレクタ端子がそれぞれこれらのビット線
    （ＢＬ）の１つと、またこれらのゲート端子またはベー
    ス端子がそれぞれ制御線（ＳＴ）と接続されており、ま
    たこれらの制御トランジスタ（２）の配置が、ビット線
    の対の両方のビット線に接続されているメモリトランジ
    スタが存在しているビット線（ＢＬ）の各対に対して、
    この制御線（ＳＴ）に与えられている電位の設定が、こ
    れらの制御トランジスタのこのような部分が導通状態に
    なるように、制御トランジスタによりこの対のビット線
    の間の電気的に伝導性の接続が生じさせられないよう
    に、またこの別の対の両方のビット線に接続されている
    メモリトランジスタが存在しているビット線の各々の別
    の対に少なくとも１つの制御トランジスタによりこの別
    の対のビット線の間の電気的に伝導性の接続が生じさせ
    られるように行われており、またその際に、 同一のセグメントの他のビット線と共にのみ、この対の
    両方のビット線に接続されているメモリトランジスタ
    （１）が存在しているビット線の対を形成するこのよう
    なセグメント（４）の各々の特別なビット線（ＢＩ）
    に、外部ビット線（ＢＥ）、選択トランジスタ（３）と
    してのトランジスタおよび制御線（ＳＴ０、ＳＴ１）が
    存在しており、 この選択トランジスタ（３）のソース端子およびドレイ
    ン端子またはエミッタ端子およびコレクタ端子がそれぞ
    れこの特別なビット線（ＢＩ）またはこの外部ビット線
    （ＢＥ）と接続されており、またこの選択トランジスタ
    のゲート端子およびベース端子がこの制御線（ＳＴ０、
    ＳＴ１）と接続されていることを特徴とするマトリック
    ス‐メモリ。
  2. 【請求項２】 各セグメントにおいて、ビット線（Ｂ
    Ｅ）の各対に、この対の両方のビット線に接続されてい
    るメモリトランジスタ（１）が存在しており、また制御
    トランジスタ（２）が存在しており、そのソース端子お
    よびそのドレイン端子またはそのエミッタ端子およびそ
    のコレクタ端子がそれぞれこの対のビット線に接続され
    ており、また各制御トランジスタに固有の制御線（Ｓ
    Ｔ）が存在していることを特徴とする請求項１記載のマ
    トリックス‐メモリ。
  3. 【請求項３】 各セグメントにおいて、制御トランジス
    タ（ＳＴ）の配置がビット線（ＢＬ）の対と同数の出力
    端を有する２進デコーダの配置に相当し、それらにこの
    ような対の両方のビット線に接続されているメモリトラ
    ンジスタ（１）が存在していることを特徴とする請求項
    １記載のマトリックス‐メモリ。
  4. 【請求項４】 各セグメントにおいて、２つのビット線
    を例外としてすべてのビット線（ＢＥ）がそれぞれ２つ
    の他のビット線と共にビット線の各１つの対を形成して
    おり、この対に、この対の両方のビット線に接続されて
    いるメモリトランジスタ（１）が存在していることを特
    徴とする請求項１ないし３の１つに記載のマトリックス
    ‐メモリ。
  5. 【請求項５】 ２つの外部ビット線を例外として、すべ
    ての外部ビット線（ＢＥ）がそれぞれ２つの他の外部ビ
    ット線と共に外部ビット線の各対１つの対を形成してお
    り、この対に、選択トランジスタ（３）を介してこの対
    の両方の外部ビット線に接続されているセグメント
    （４）が存在していることを特徴とする請求項１ないし
    ３の１つに記載のマトリックス‐メモリ。
  6. 【請求項６】 それぞれ同一の外部ビット線（ＢＥ）と
    接続されているすべての選択トランジスタ（３）が異な
    る制御線（ＳＴ０、ＳＴ１）と接続されていることを特
    徴とする請求項５記載のマトリックス‐メモリ。
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