JP2842819B2 - 半導体メモリ回路 - Google Patents
半導体メモリ回路Info
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Description
【０００１】
【発明の属する技術分野】本発明は半導体メモリ回路に
関し、特に大容量のマスクＲＯＭやフラッシュメモリ等
の縦積型メモリセルを用いる半導体メモリ回路に関す
る。
関し、特に大容量のマスクＲＯＭやフラッシュメモリ等
の縦積型メモリセルを用いる半導体メモリ回路に関す
る。
【０００２】
【従来の技術】近年、半導体メモリ回路の大容量化が進
むにつれて、新しい応用分野が開ける可能性が出て来て
いる。例えば、この種のメモリの一つであるフラッシュ
メモリは、バッテリのバックアップなしにデータをスト
アできること、ＤＲＡＭ並の大容量化が容易であること
などから、将来フロッピデスク等の磁気・光媒体の領域
も含む大きな市場やさらに広範囲のアプリケーションが
期待されている。
むにつれて、新しい応用分野が開ける可能性が出て来て
いる。例えば、この種のメモリの一つであるフラッシュ
メモリは、バッテリのバックアップなしにデータをスト
アできること、ＤＲＡＭ並の大容量化が容易であること
などから、将来フロッピデスク等の磁気・光媒体の領域
も含む大きな市場やさらに広範囲のアプリケーションが
期待されている。
【０００３】その中で、メモリセルを縦に縦続接続する
いわゆる縦積型メモリセルを用いる半導体メモリは、そ
のソース・ドレインを隣接セル同士で共有するためにセ
ルサイズを小さくできので、上述した大容量化に適して
いる。
いわゆる縦積型メモリセルを用いる半導体メモリは、そ
のソース・ドレインを隣接セル同士で共有するためにセ
ルサイズを小さくできので、上述した大容量化に適して
いる。
【０００４】従来のこの種の縦積型メモリセルを用いる
半導体メモリ回路をブロックで示す図８を参照すると、
この従来の半導体メモリ回路は、センスアンプ１と、そ
れぞれ８個の縦積型のメモリセル（以下縦積メモリセ
ル）から成る４個のブロックから成る８個のメモリセル
部１１〜１８と、メモリセル部１１〜１８に対応しＹセ
レクト信号Ｙ０〜Ｙ７をゲート信号とし各メモリセルに
接続されたディジット線ＤＧをソースに接続し共通接続
したドレインをセンスアンプ１に接続するする選択用の
トランジスタＮ６１〜Ｎ６８から成るＹセレクタ６と、
メモリセル部１１〜１８に対応し信号Ｄ０〜Ｄ７をゲー
ト信号としソースを接地しドレインを各デジット線ＤＧ
に接続する選択用のトランジスタＮ７１〜Ｎ７８から成
る放電用のＹＧセレクタ７と、各メモリセルのゲート信
号すなわちワードセレクト信号ＸＭ０〜ＸＭ７を供給す
るワード線ＸＭ０〜ＸＭ７とを備える。
半導体メモリ回路をブロックで示す図８を参照すると、
この従来の半導体メモリ回路は、センスアンプ１と、そ
れぞれ８個の縦積型のメモリセル（以下縦積メモリセ
ル）から成る４個のブロックから成る８個のメモリセル
部１１〜１８と、メモリセル部１１〜１８に対応しＹセ
レクト信号Ｙ０〜Ｙ７をゲート信号とし各メモリセルに
接続されたディジット線ＤＧをソースに接続し共通接続
したドレインをセンスアンプ１に接続するする選択用の
トランジスタＮ６１〜Ｎ６８から成るＹセレクタ６と、
メモリセル部１１〜１８に対応し信号Ｄ０〜Ｄ７をゲー
ト信号としソースを接地しドレインを各デジット線ＤＧ
に接続する選択用のトランジスタＮ７１〜Ｎ７８から成
る放電用のＹＧセレクタ７と、各メモリセルのゲート信
号すなわちワードセレクト信号ＸＭ０〜ＸＭ７を供給す
るワード線ＸＭ０〜ＸＭ７とを備える。
【０００５】メモリセル部１１〜１８は、Ｘブロックセ
レクト信号ＸＢ０１〜ＸＢ６７をゲート信号としメモリ
セルに直列に接続したブロックセレクタを含む。ブロッ
クセレクタの各トランジスタおよびメモリセル部１１〜
１８の各メモリセルは、Ｎ型エンハンストランジスタを
表す白丸またはＮ型ディプレショントランジスタを表す
黒丸でそれぞれ示している。
レクト信号ＸＢ０１〜ＸＢ６７をゲート信号としメモリ
セルに直列に接続したブロックセレクタを含む。ブロッ
クセレクタの各トランジスタおよびメモリセル部１１〜
１８の各メモリセルは、Ｎ型エンハンストランジスタを
表す白丸またはＮ型ディプレショントランジスタを表す
黒丸でそれぞれ示している。
【０００６】メモリセル部１１〜１８の各ブロックの縦
積メモリセルの最終段のソースは接地電位に接続されて
いる。
積メモリセルの最終段のソースは接地電位に接続されて
いる。
【０００７】次に図８を参照して従来の半導体メモリの
動作について説明すると、Ｙセレクト信号Ｙ０〜Ｙ７，
Ｘブロックセレクト信号ＸＢ０１〜ＸＢ６７，ワードセ
レクト信号ＸＭ０〜ＸＭ７の３種類のセレクト信号の各
々１つのセレクト信号を選択状態にし、残りを非選択状
態とすることにより、１つのメモリセルを選択し、選択
されたメモリセル（以下選択メモリセル）とセンスアン
プ１、選択メモリセルと接地電位との間を導通状態とす
る。
動作について説明すると、Ｙセレクト信号Ｙ０〜Ｙ７，
Ｘブロックセレクト信号ＸＢ０１〜ＸＢ６７，ワードセ
レクト信号ＸＭ０〜ＸＭ７の３種類のセレクト信号の各
々１つのセレクト信号を選択状態にし、残りを非選択状
態とすることにより、１つのメモリセルを選択し、選択
されたメモリセル（以下選択メモリセル）とセンスアン
プ１、選択メモリセルと接地電位との間を導通状態とす
る。
【０００８】ここでＹセレクタ６はトランジスタＮ６１
〜Ｎ６８の各々のゲート信号すなわちＹセレクト信号Ｙ
０〜Ｙ７の１つをを’Ｈ’とすることで選択状態とな
り、ブロックセレクタ、およびワード線は各セレクト信
号を’Ｌ’とすることで選択状態となる。選択メモリセ
ルがＮ型エンハンストランジスタであれば遮断状態とな
り、Ｎ型ディプレショントランジスタであれば導通状態
となる。選択メモリセルが遮断状態であれば、センスア
ンプ１から接地電位への電流経路は無くなり、導通状態
であれば選択メモリセルを経由してセンスアンプ１から
接地電位に電流が流れる。センスアンプ１はセンスアン
プから電流が流れているか否かにより出力の’Ｌ’，’
Ｈ’を決めることでメモリセルのデータの読出しを行
う。放電用ＹＧセレクタ７は選択されたディジット線の
電位をデータ読み出し後接地電位に復帰する時に導通状
態とする。
〜Ｎ６８の各々のゲート信号すなわちＹセレクト信号Ｙ
０〜Ｙ７の１つをを’Ｈ’とすることで選択状態とな
り、ブロックセレクタ、およびワード線は各セレクト信
号を’Ｌ’とすることで選択状態となる。選択メモリセ
ルがＮ型エンハンストランジスタであれば遮断状態とな
り、Ｎ型ディプレショントランジスタであれば導通状態
となる。選択メモリセルが遮断状態であれば、センスア
ンプ１から接地電位への電流経路は無くなり、導通状態
であれば選択メモリセルを経由してセンスアンプ１から
接地電位に電流が流れる。センスアンプ１はセンスアン
プから電流が流れているか否かにより出力の’Ｌ’，’
Ｈ’を決めることでメモリセルのデータの読出しを行
う。放電用ＹＧセレクタ７は選択されたディジット線の
電位をデータ読み出し後接地電位に復帰する時に導通状
態とする。
【０００９】この読出し電流は、センスアンプ１からＹ
セレクタ６の選択トランジスタ，ディジット線ＤＧ，ブ
ロックセレクタのうちの選択トランジスタおよび縦積メ
モリセルを経由し接地電位に流れる。
セレクタ６の選択トランジスタ，ディジット線ＤＧ，ブ
ロックセレクタのうちの選択トランジスタおよび縦積メ
モリセルを経由し接地電位に流れる。
【００１０】
【発明が解決しようとする課題】上述した従来の半導体
メモリ回路は、読出し時のセンスアンプから接地電位へ
の電流経路がセンスアンプとＹセレクタとディジット線
とブロックセレクタと縦積メモリセルとの直列接続であ
るため導通抵抗が大きく、選択メモリセルが導通状態で
あっても電流は微小となってしまうため、センスアンプ
の電流感度を高くする必要があり、この結果他の回路動
作等によるノイズに対し影響を受け易くなり誤動作を生
ずるという欠点があった。
メモリ回路は、読出し時のセンスアンプから接地電位へ
の電流経路がセンスアンプとＹセレクタとディジット線
とブロックセレクタと縦積メモリセルとの直列接続であ
るため導通抵抗が大きく、選択メモリセルが導通状態で
あっても電流は微小となってしまうため、センスアンプ
の電流感度を高くする必要があり、この結果他の回路動
作等によるノイズに対し影響を受け易くなり誤動作を生
ずるという欠点があった。
【００１１】また、この種の半導体メモリ回路では、回
路面積の削減要求が強く、メモリセルの縦積段数の増
加、あるいはセンスアンプ１台に対するメモリセル列の
増加等で解決可能であるがいずれの場合でもさらに読出
し電流が小さくなるという欠点があった。
路面積の削減要求が強く、メモリセルの縦積段数の増
加、あるいはセンスアンプ１台に対するメモリセル列の
増加等で解決可能であるがいずれの場合でもさらに読出
し電流が小さくなるという欠点があった。
【００１２】
【課題を解決するための手段】本発明の半導体メモリ回
路は、各々のゲートに対応するワード線を接続した複数
のメモリセルトランジスタを列方向に縦続接続したメモ
リセル列を有するメモリセル部を備え、前記メモリセル
列の一端をデジット線および列選択スイッチを経由して
センスアンプに接続し前記メモリセル列のいずれかのメ
モリセルの導通状態への遷移に応答して発生するセンス
電流を前記センスアンプで検出する半導体メモリ回路い
て、一端を前記メモリセル列の他端に他端を電源に接続
した抵抗素子と、前記抵抗素子の前記一端に制御入力端
を接続し前記メモリセルの導通状態への前記遷移時に前
記抵抗素子を流れる電流対応の前記制御入力端の電位変
化に応答して前記デジット線と前記電源との間を導通状
態とするスイッチ素子とを有し、前記センス電流を増強
するセンス電流増強回路を備えて構成されている。
路は、各々のゲートに対応するワード線を接続した複数
のメモリセルトランジスタを列方向に縦続接続したメモ
リセル列を有するメモリセル部を備え、前記メモリセル
列の一端をデジット線および列選択スイッチを経由して
センスアンプに接続し前記メモリセル列のいずれかのメ
モリセルの導通状態への遷移に応答して発生するセンス
電流を前記センスアンプで検出する半導体メモリ回路い
て、一端を前記メモリセル列の他端に他端を電源に接続
した抵抗素子と、前記抵抗素子の前記一端に制御入力端
を接続し前記メモリセルの導通状態への前記遷移時に前
記抵抗素子を流れる電流対応の前記制御入力端の電位変
化に応答して前記デジット線と前記電源との間を導通状
態とするスイッチ素子とを有し、前記センス電流を増強
するセンス電流増強回路を備えて構成されている。
【００１３】
【発明の実施の形態】次に、本発明の第１の実施の形態
を図８と共通の構成要素は共通の文字を付して同様にブ
ロックで示す図１を参照すると、この図に示す本実施の
形態の半導体メモリ回路は、従来と共通のセンスアンプ
１と、Ｙセレクタ６と、ＹＧセレクタ７とに加えて、メ
モリセル部１１〜１８の代りに４つの各縦積メモリセル
のブロックの最終段のセルのソースを共通接続して節点
Ａとしこの節点Ａと接地電位との間に抵抗Ｒ０１とゲー
トにこの節点Ａをドレインにデジット線ＤＧをソースに
接地電位を接続したトランジスタＮ０１とから成る電流
増強回路２１〜２８をそれぞれ備えるほかは従来と同様
のメモリセル部１１Ａ〜１８Ａを備える。
を図８と共通の構成要素は共通の文字を付して同様にブ
ロックで示す図１を参照すると、この図に示す本実施の
形態の半導体メモリ回路は、従来と共通のセンスアンプ
１と、Ｙセレクタ６と、ＹＧセレクタ７とに加えて、メ
モリセル部１１〜１８の代りに４つの各縦積メモリセル
のブロックの最終段のセルのソースを共通接続して節点
Ａとしこの節点Ａと接地電位との間に抵抗Ｒ０１とゲー
トにこの節点Ａをドレインにデジット線ＤＧをソースに
接地電位を接続したトランジスタＮ０１とから成る電流
増強回路２１〜２８をそれぞれ備えるほかは従来と同様
のメモリセル部１１Ａ〜１８Ａを備える。
【００１４】次に、図１を参照して説明の便宜上メモリ
セル部１１Ａを例に本実施の形態の動作について説明す
ると、まず、メモリセルの選択方法およびセンスアンプ
１の動作は上述の従来技術と同一である。次に、選択メ
モリセルが導通状態の場合、選択メモリセルおよび電流
増強回路２１の抵抗Ｒ０１を経由して接地電位に流れる
電流が生ずる。これによって節点Ａの電位が上昇し、ト
ランジスタＮ０１が導通し、ディジット線ＤＧから接地
電位への電流が生ずる。つまり選択メモリセルが導通し
た場合に、従来技術におけるセンスアンプ１から選択メ
モリセルを経由する接地電位への通常電流経路に加え、
トランジスタＮ０１を経由する経路すなわち電流増強経
路が追加される。この電流増強経路はブロックセレク
タ、縦積メモリセルを経由しないのでメモリセルを経由
する通常電流経路に比べ、容易に導通抵抗を低減できセ
ンスアンプ１から接地電位への電流すなわちセンス電流
を大幅に増加することができる。
セル部１１Ａを例に本実施の形態の動作について説明す
ると、まず、メモリセルの選択方法およびセンスアンプ
１の動作は上述の従来技術と同一である。次に、選択メ
モリセルが導通状態の場合、選択メモリセルおよび電流
増強回路２１の抵抗Ｒ０１を経由して接地電位に流れる
電流が生ずる。これによって節点Ａの電位が上昇し、ト
ランジスタＮ０１が導通し、ディジット線ＤＧから接地
電位への電流が生ずる。つまり選択メモリセルが導通し
た場合に、従来技術におけるセンスアンプ１から選択メ
モリセルを経由する接地電位への通常電流経路に加え、
トランジスタＮ０１を経由する経路すなわち電流増強経
路が追加される。この電流増強経路はブロックセレク
タ、縦積メモリセルを経由しないのでメモリセルを経由
する通常電流経路に比べ、容易に導通抵抗を低減できセ
ンスアンプ１から接地電位への電流すなわちセンス電流
を大幅に増加することができる。
【００１５】図１の回路の各部の波形をタイムチャート
で示す図２を参照すると、この図に示すＩＲ０１，ＩＮ
１１，ＩＮ６１，ＩＮ７１は各々抵抗Ｒ０１，トランジ
スタＮ１１，Ｎ６１，Ｎ７１の各電流波形を示し、それ
以外は各々の信号の電圧波形を示す。これより、電流増
強流経路の電流ＩＮ０１が大きくセンス電流の増加に大
きく貢献することがわかる。
で示す図２を参照すると、この図に示すＩＲ０１，ＩＮ
１１，ＩＮ６１，ＩＮ７１は各々抵抗Ｒ０１，トランジ
スタＮ１１，Ｎ６１，Ｎ７１の各電流波形を示し、それ
以外は各々の信号の電圧波形を示す。これより、電流増
強流経路の電流ＩＮ０１が大きくセンス電流の増加に大
きく貢献することがわかる。
【００１６】次に、本発明の第２の実施の形態を図１と
共通の構成要素は共通の文字を付して同様に示す図３を
参照すると、この図に示す本実施の形態の上述の第１の
実施の形態との相違点は、メモリセル部１１Ａ〜１８Ａ
の代りに８個の縦積セルブロックを含むメモリセル部３
１〜３４を備え、これに対応してＹセレクト信号Ｙ０１
〜Ｙ０４をゲート信号とする選択用のトランジスタＮ６
１〜Ｎ６４から成るＹセレクタ６Ａと、信号Ｄ０１〜Ｄ
０４をゲート信号とする選択用のトランジスタＮ７１〜
Ｎ７４から成る放電用のＹＧセレクタ７Ａと、Ｘブロッ
クセレクト信号ＸＢ０〜ＸＢ７をゲート信号としメモリ
セルに直列に接続するブロックセレクタとを備えること
である。
共通の構成要素は共通の文字を付して同様に示す図３を
参照すると、この図に示す本実施の形態の上述の第１の
実施の形態との相違点は、メモリセル部１１Ａ〜１８Ａ
の代りに８個の縦積セルブロックを含むメモリセル部３
１〜３４を備え、これに対応してＹセレクト信号Ｙ０１
〜Ｙ０４をゲート信号とする選択用のトランジスタＮ６
１〜Ｎ６４から成るＹセレクタ６Ａと、信号Ｄ０１〜Ｄ
０４をゲート信号とする選択用のトランジスタＮ７１〜
Ｎ７４から成る放電用のＹＧセレクタ７Ａと、Ｘブロッ
クセレクト信号ＸＢ０〜ＸＢ７をゲート信号としメモリ
セルに直列に接続するブロックセレクタとを備えること
である。
【００１７】また、節点Ａは第１の実施の形態の４つに
対し８つの縦積メモリセルの共通ソースとなる。
対し８つの縦積メモリセルの共通ソースとなる。
【００１８】本実施の形態の半導体メモリの縦積メモリ
セルおよび電流増強回路を含む部分のマスクパターンを
部分的に示す部分破断模式平面図である図４を参照する
と、この図には、Ｎ型拡散領域４０１，４０２と、ポリ
シリ配線５０１〜５０５と、アルミ配線６０１，６０２
と、アルミ配線と拡散領域を接続するコンタクト７０１
〜７０３と、アルミ配線とポリシリ配線とを接続するス
ルーホール７０４とを含む。ポリシリ配線５０３〜５０
５が各々ワード線ＸＭ６，ＸＭ７，ＸＭ７であり、拡散
領域との重畳部分がメモリセルを、ポリシリ配線５０１
と拡散領域４０１との重畳部分がトランジスタＮ０１を
それぞれ形成し、ポリシリ配線５０２と拡散領域４０１
との重畳部分が抵抗Ｒ１をＮ型トランジスタで実現して
いる。コンタクト７０１，７０２およびスルーホール７
０４で接続されている領域が節点Ａであり、また拡散領
域４０１のトランジスタＲ０１，Ｎ０１に挟まれた部分
が接地電位であり、アルミ配線６０１がディジット線で
ある。図４に示すように、デジット線１本当りの縦積メ
モリブロックを本実施の形態のように４列とすることに
より、従来および第１の実施例では困難であった現在の
集積化技術による低回路面積化をマスクパターン上で実
現することが可能となる。
セルおよび電流増強回路を含む部分のマスクパターンを
部分的に示す部分破断模式平面図である図４を参照する
と、この図には、Ｎ型拡散領域４０１，４０２と、ポリ
シリ配線５０１〜５０５と、アルミ配線６０１，６０２
と、アルミ配線と拡散領域を接続するコンタクト７０１
〜７０３と、アルミ配線とポリシリ配線とを接続するス
ルーホール７０４とを含む。ポリシリ配線５０３〜５０
５が各々ワード線ＸＭ６，ＸＭ７，ＸＭ７であり、拡散
領域との重畳部分がメモリセルを、ポリシリ配線５０１
と拡散領域４０１との重畳部分がトランジスタＮ０１を
それぞれ形成し、ポリシリ配線５０２と拡散領域４０１
との重畳部分が抵抗Ｒ１をＮ型トランジスタで実現して
いる。コンタクト７０１，７０２およびスルーホール７
０４で接続されている領域が節点Ａであり、また拡散領
域４０１のトランジスタＲ０１，Ｎ０１に挟まれた部分
が接地電位であり、アルミ配線６０１がディジット線で
ある。図４に示すように、デジット線１本当りの縦積メ
モリブロックを本実施の形態のように４列とすることに
より、従来および第１の実施例では困難であった現在の
集積化技術による低回路面積化をマスクパターン上で実
現することが可能となる。
【００１９】次に、本発明の第３の実施の形態を図３と
共通の構成要素は共通の文字を付して同様に示す図５を
参照すると、この図に示す本実施の形態の上述の第２の
実施の形態との相違点は、メモリセル部３１〜３４の代
りに縦積メモリセル横４列分のブロック４１１〜４１４
の４段計１６個の縦積メモリセルブロックを含むメモリ
セル部４１〜４４を備え、節点Ａはこれら１６個の縦積
セルブロックの共通ソースとしていることである。
共通の構成要素は共通の文字を付して同様に示す図５を
参照すると、この図に示す本実施の形態の上述の第２の
実施の形態との相違点は、メモリセル部３１〜３４の代
りに縦積メモリセル横４列分のブロック４１１〜４１４
の４段計１６個の縦積メモリセルブロックを含むメモリ
セル部４１〜４４を備え、節点Ａはこれら１６個の縦積
セルブロックの共通ソースとしていることである。
【００２０】図４のマスクパターンからわかるように、
ブロック４１１〜４１４の各々につきディジット線１本
を割当ているので、節点Ａ対応のアルミ配線６０２を縦
方向に延長することが可能であり、本実施の形態の１６
列の縦積みメモリセルのソース共通化を実現できる。こ
れによって、第２の実施例に比べてトランジスタＮ０
１，抵抗Ｒ０１の数を半分に低減できるのでさらに面積
の増加を抑圧できる。加えて選択メモリセル導通時のセ
ンスアンプから接地電位への主な電流経路をトランジス
タＮ０１経由としているため縦積メモリセルの段数、ブ
ロックセレクタの段数を増加することが容易であり、こ
の点からも面積の一層の増加の抑圧が可能となる。
ブロック４１１〜４１４の各々につきディジット線１本
を割当ているので、節点Ａ対応のアルミ配線６０２を縦
方向に延長することが可能であり、本実施の形態の１６
列の縦積みメモリセルのソース共通化を実現できる。こ
れによって、第２の実施例に比べてトランジスタＮ０
１，抵抗Ｒ０１の数を半分に低減できるのでさらに面積
の増加を抑圧できる。加えて選択メモリセル導通時のセ
ンスアンプから接地電位への主な電流経路をトランジス
タＮ０１経由としているため縦積メモリセルの段数、ブ
ロックセレクタの段数を増加することが容易であり、こ
の点からも面積の一層の増加の抑圧が可能となる。
【００２１】次に、本発明の第４の実施の形態を図３と
共通の構成要素は共通の文字を付して同様に示す図５を
参照すると、この図に示す本実施の形態の上述の第２の
実施の形態との相違点は、電流増強回路２１の代りに抵
抗Ｒ０１に代わって制御信号Ｃ１をゲート信号とするＮ
型エンハンストランジスタＮ０３と、トランジスタＮ０
１と接地電位との間に制御信号Ｃ２をゲート信号とする
Ｎ型エンハンストランジスタＮ０２とを含む電流増強回
路２１Ａを備えるメモリセル部３１Ａ〜３４Ａを備える
ことである。
共通の構成要素は共通の文字を付して同様に示す図５を
参照すると、この図に示す本実施の形態の上述の第２の
実施の形態との相違点は、電流増強回路２１の代りに抵
抗Ｒ０１に代わって制御信号Ｃ１をゲート信号とするＮ
型エンハンストランジスタＮ０３と、トランジスタＮ０
１と接地電位との間に制御信号Ｃ２をゲート信号とする
Ｎ型エンハンストランジスタＮ０２とを含む電流増強回
路２１Ａを備えるメモリセル部３１Ａ〜３４Ａを備える
ことである。
【００２２】図６の回路の各部の波形をタイムチャート
で示す図７を参照して動作について説明すると、この図
に示すＩＮ０１，ＩＮ０３，ＩＮ６１は各々トランジス
タＮ０１，Ｎ０３，，Ｎ６１の各電流波形を示し、それ
以外は各々の信号の電圧波形を示す。メモリセルの選択
およびメモリセルデータの読出の間、信号Ｃ１を’Ｌ’
としトランジスタＮ０３は遮断状態となっている。この
ため選択メモリセルが導通したとき、この選択メモリセ
ルを経由した電流は節点Ａまでで遮断され接地電位には
流れず、この節点Ａはディジット線ＤＧと同一電位にな
る。信号Ｃ２は、ディジット線の選択および選択ディジ
ット線の充電期間の間’Ｌ’とし、充電終了タイミング
で’Ｈ’とする。抵抗の代りにトランジスタＮ０３を用
いることにより第１の実施例に比べ、節点Ａはより速
く、かつ高い電位となり、トランジスタＮ０１の電流供
給能力が向上し、またディジット線充電時の余分な放電
が無いので、ディジット線ＤＧがより速くデータの読出
し可能電位に達するので読出し速度が向上する。
で示す図７を参照して動作について説明すると、この図
に示すＩＮ０１，ＩＮ０３，ＩＮ６１は各々トランジス
タＮ０１，Ｎ０３，，Ｎ６１の各電流波形を示し、それ
以外は各々の信号の電圧波形を示す。メモリセルの選択
およびメモリセルデータの読出の間、信号Ｃ１を’Ｌ’
としトランジスタＮ０３は遮断状態となっている。この
ため選択メモリセルが導通したとき、この選択メモリセ
ルを経由した電流は節点Ａまでで遮断され接地電位には
流れず、この節点Ａはディジット線ＤＧと同一電位にな
る。信号Ｃ２は、ディジット線の選択および選択ディジ
ット線の充電期間の間’Ｌ’とし、充電終了タイミング
で’Ｈ’とする。抵抗の代りにトランジスタＮ０３を用
いることにより第１の実施例に比べ、節点Ａはより速
く、かつ高い電位となり、トランジスタＮ０１の電流供
給能力が向上し、またディジット線充電時の余分な放電
が無いので、ディジット線ＤＧがより速くデータの読出
し可能電位に達するので読出し速度が向上する。
【００２３】
【発明の効果】以上説明したように、本発明の半導体メ
モリ回路は、センス電流を増強するセンス電流増強回路
を備え、メモリセルのソースを入力とし、ディジット線
と接地電位との電流経路を有する回路を備えることで、
選択メモリセルの導通時のセンス電流を大幅に増加し、
センスアンプの利得を低減可能とすることにより、他の
回路動作等によるノイズの影響を受け難くすることを可
能にするととともに回路面積を削減するという効果があ
る。
モリ回路は、センス電流を増強するセンス電流増強回路
を備え、メモリセルのソースを入力とし、ディジット線
と接地電位との電流経路を有する回路を備えることで、
選択メモリセルの導通時のセンス電流を大幅に増加し、
センスアンプの利得を低減可能とすることにより、他の
回路動作等によるノイズの影響を受け難くすることを可
能にするととともに回路面積を削減するという効果があ
る。
【図１】本発明の半導体メモリ回路の第１の実施の形態
を示すブロック図である。
を示すブロック図である。
【図２】本実施の形態の半導体メモリ回路における動作
の一例を示すタイムチャートである。
の一例を示すタイムチャートである。
【図３】本発明の半導体メモリ回路の第２の実施の形態
を示すブロック図である。
を示すブロック図である。
【図４】本実施の形態の半導体メモリ回路の電流増強回
路を含む部分のマスクパターンを部分的に示す部分破断
模式平面図である。
路を含む部分のマスクパターンを部分的に示す部分破断
模式平面図である。
【図５】本発明の半導体メモリ回路の第３の実施の形態
を示すブロック図である。
を示すブロック図である。
【図６】本発明の半導体メモリ回路の第４の実施の形態
を示すブロック図である。
を示すブロック図である。
【図７】本実施の形態の半導体メモリ回路における動作
の一例を示すタイムチャートである。
の一例を示すタイムチャートである。
【図８】従来の半導体メモリ回路の一例を示すブロック
図である。
図である。
１ センスアンプ ６，６Ａ Ｙセレクタ ７，７Ａ ＡＧセレクタ １１〜１８，１１Ａ〜１８Ａ，３１〜３４，４１〜４
４，３１Ａ〜３４Ａメモリセル部 ２１，２１Ａ 電流増強回路 ＸＭ０〜ＸＭ７ ワード線 ＤＧ ディジット線 Ｒ０１ 抵抗 Ｎ０１〜Ｎ０３，Ｎ６１〜Ｎ６８，Ｎ７１〜Ｎ７８
トランジスタ ４０１，４０２ Ｎ型拡散領域 ５０１〜５０５ ポリシリ配線 ６０１，６０２ アルミ配線 ７０１〜７０３ コンタクト ７０４ スルーホール
４，３１Ａ〜３４Ａメモリセル部 ２１，２１Ａ 電流増強回路 ＸＭ０〜ＸＭ７ ワード線 ＤＧ ディジット線 Ｒ０１ 抵抗 Ｎ０１〜Ｎ０３，Ｎ６１〜Ｎ６８，Ｎ７１〜Ｎ７８
トランジスタ ４０１，４０２ Ｎ型拡散領域 ５０１〜５０５ ポリシリ配線 ６０１，６０２ アルミ配線 ７０１〜７０３ コンタクト ７０４ スルーホール
Claims (5)
- 【請求項１】 各々のゲートに対応するワード線を接続
した複数のメモリセルトランジスタを列方向に縦続接続
したメモリセル列を有するメモリセル部を備え、前記メ
モリセル列の一端をデジット線および列選択スイッチを
経由してセンスアンプに接続し前記メモリセル列のいず
れかのメモリセルの導通状態への遷移に応答して発生す
るセンス電流を前記センスアンプで検出する半導体メモ
リ回路いて、一端を前記メモリセル列の他端に他端を電源に接続した
抵抗素子と、前記抵抗素子の前記一端に制御入力端を接
続し前記メモリセルの導通状態への前記遷移時に前記抵
抗素子を流れる電流対応の前記制御入力端の電位変化に
応答して前記デジット線と前記電源との間を導通状態と
するスイッチ素子とを有し、前 記センス電流を増強する
センス電流増強回路を備えることを特徴とする半導体メ
モリ回路。 - 【請求項２】 前記メモリセル部が、前記他端を共通接
続して前記センス電流増強回路に接続する複数の前記メ
モリセル列を備えることを特徴とする請求項１記載の半
導体メモリ回路。 - 【請求項３】 前記スイッチ素子が、前記デジット線と
電源との間に挿入されゲートを前記抵抗素子の一端に接
続した第１のＭＯＳトランジスタを備えることを特徴と
する請求項２記載の半導体メモリ回路。 - 【請求項４】 前記抵抗素子が、第１の制御信号で制御
される第２のＭＯＳトランジスタを備えることを特徴と
する請求項２記載の半導体メモリ回路。 - 【請求項５】 前記スイッチ素子が、前記第１のＭＯＳ
トランジスタに直列接続され第２の制御信号で制御され
る第３のＭＯＳトランジスタを備えることを特徴とする
請求項２記載の半導体メモリ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33306895A JP2842819B2 (ja) | 1995-12-21 | 1995-12-21 | 半導体メモリ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33306895A JP2842819B2 (ja) | 1995-12-21 | 1995-12-21 | 半導体メモリ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09180474A JPH09180474A (ja) | 1997-07-11 |
| JP2842819B2 true JP2842819B2 (ja) | 1999-01-06 |
Family
ID=18261912
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33306895A Expired - Fee Related JP2842819B2 (ja) | 1995-12-21 | 1995-12-21 | 半導体メモリ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2842819B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4693375B2 (ja) * | 2004-08-02 | 2011-06-01 | 株式会社東芝 | 半導体記憶装置 |
| JP4654671B2 (ja) * | 2004-11-29 | 2011-03-23 | ソニー株式会社 | 半導体記憶装置 |
-
1995
- 1995-12-21 JP JP33306895A patent/JP2842819B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH09180474A (ja) | 1997-07-11 |
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Legal Events
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|---|---|---|---|
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