KR980004972A - 반도체 기억 장치 - Google Patents

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Abstract

2개의 셀 트랜지스터에 공통인 가상 GND선에 감지 증폭기로부터 흘러오는 전류와 선행충전회로에서 흘러오는 전류가 합류하여 오프 셀을 판독하는 것 처럼 보이게 하기 때문에, 본 발명에 개시된 반도체 기억장치는 인접하는 비트선 선택회로(SEL1 및 SEL2)의 비트선 선택 트랜지스터의 배치를 비트선 선택선에 대하여 역배치를 한것으로서, 메모리 셀 트랜지스터(M05)를 선택하는 경우, 비트선은 D6, 가상GND선은 D5로 되고, 이때의 D3는 충전 레벨 상태가 되므로, 비선택 메모리 셀 트랜지스터(M03, M04)를 통해 가상GND선(D5)으로 흘러들어가게 되더라도, 이 전류가 2개의 비선택 메모리 셀 트랜지스터(M03, M04)를 통해 가상 GND선(D5)으로 흘러 들어가므로, 하나의 비선택 메모리 셀 트랜지스터를 통해 들어가는 종래의 반도체 기억회로에서의 전류에 비해서 그 량이 적다.

Description

반도체 기억 장치
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제 3도는 본 발명의 일실시예의 구성도.

Claims (2)

  1. 어레이형상으로 배열된 복수의 메모리셀 트래지스터와, 상기 복수의 메모셀 트랜지스터 중, 열방향의 복수의 메모리셀 트랜지스턴의 드레인과, 소스에 접속된 복수의 비트선 및 가상 접지선과, 상기 비트선 및 가상 접지선에 직교하며, 행방향의 복수의 메모리셀 트랜지스터의 게이트에 접속된 복수의 워드선과, 상기 복수의 워드선에 각각 평행한 각 복수개의 비트선 선택선 및 가상 접지선 선택선과, 복수열의 복수 메모리셀 트랜지스터를 단위로서 설치하고, 상기 비트선 선택선의 전위에 따라서, 당해 복수열의 복수 메모리셀 트랜지스터에 좁속된 상기 비트선 및 가상 접지선을 열단위로 비트선에 선택하는, 각각 복수의 비트선 선택 트랜지스터로 이루어지는 복수의 비트선 선택회로와, 상기 가상 접지선 선택선의 전위에 따라서, 상기 복수의 메모리셀 트래지스터에 접속된 상기 비트선 및 가상 접지선을 열단위로 가상 접지선에 선택하는 가상 접지선 선택회로를 가지며, 상기 비트선 선택회로를 구성하는 복수의 비트선 선택 트랜지스터의 상기 비트선 선택선에 대한 접속배치를, 인접하는 해당 비트선 선택회로에서는 역으로 접속배치한 것을 특징으로 하는 반도체 기억장치.
  2. 제 1항에 있어서, 상기 인업하는 비트선 선택회로의 한쪽에 접속된 제 1의 비트선에 감지 증폭기와 제 1의 선행 충전회로의 한쪽을 전환 접속하여, 다른 쪽의 비트선 선택회로에 접속된 제 2의 비트선에 상기 감지 증폭기와 제 1의 선행충전회로의 다른 쪽을 전환 접속하는 제 1의 선택회로와, 상기 가상 접지선 선택회로에 의해 선택된 가상 접지선을 가상 접지에 접속하고, 비선택 가상 접지선을 제 2의 선행충전회로에 접속하는 제 2의 선택회로를 갖는 것을 특징으로 하는 반도체 기억장치.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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