JP2001344985A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JP2001344985A JP2001344985A JP2000166964A JP2000166964A JP2001344985A JP 2001344985 A JP2001344985 A JP 2001344985A JP 2000166964 A JP2000166964 A JP 2000166964A JP 2000166964 A JP2000166964 A JP 2000166964A JP 2001344985 A JP2001344985 A JP 2001344985A
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- G—PHYSICS
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- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
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- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/08—Address circuits; Decoders; Word-line control circuits
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- G—PHYSICS
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- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/26—Sensing or reading circuits; Data output circuits
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Read Only Memory (AREA)
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】
【課題】 列アドレスの変化と、読み出しデータの変化
に追従して、常に読み出しデータ速度の遅延を最小限に
し、高速で安定した読み出し動作を保証する。 【解決手段】 フラットセルを使用した仮想接地方式の
半導体記憶装置において、Ｙセレクタ回路２、仮想ＧＮ
Ｄセレクタ回路８およびメモリセル部７と、同じ構成を
持ったリファレンスセル部６があり、このリファレンス
セル部６のバンク選択線ＢＳ、ワード線ＷおよびＧＮＤ
選択線ＧＳをメモリセル部７と共通にし、しかもリファ
レンスセル部６のリファレンスセル構成を、参照される
リファレンスセルに隣接するバンクのリファレンスセル
を全てオフビットセルとする。 【効果】 何れのバンクが選択される場合にもメモリセ
ル部とリファレンスセル部の特性が同じになり、読み出
し特性のバンク依存性がなくなる。
に追従して、常に読み出しデータ速度の遅延を最小限に
し、高速で安定した読み出し動作を保証する。 【解決手段】 フラットセルを使用した仮想接地方式の
半導体記憶装置において、Ｙセレクタ回路２、仮想ＧＮ
Ｄセレクタ回路８およびメモリセル部７と、同じ構成を
持ったリファレンスセル部６があり、このリファレンス
セル部６のバンク選択線ＢＳ、ワード線ＷおよびＧＮＤ
選択線ＧＳをメモリセル部７と共通にし、しかもリファ
レンスセル部６のリファレンスセル構成を、参照される
リファレンスセルに隣接するバンクのリファレンスセル
を全てオフビットセルとする。 【効果】 何れのバンクが選択される場合にもメモリセ
ル部とリファレンスセル部の特性が同じになり、読み出
し特性のバンク依存性がなくなる。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体記憶装置に
関し、特に仮想接地方式を採用した読み出し専用の半導
体記憶装置に関するものである。
関し、特に仮想接地方式を採用した読み出し専用の半導
体記憶装置に関するものである。
【０００２】
【従来の技術】一般に、ＲＯＭ（Ｒｅａｄ Ｏｎｌｙ
Ｍｅｍｏｒｙ）やＥＰＲＯＭ（Ｅｒａｓａｂｌｅ ａｎ
ｄ Ｐｒｏｇｒａｍａｂｌｅ ＲＯＭ）などの半導体記
憶装置は一般に、１つのトランジスタで１ビットの情報
を記憶することができる。これらの半導体記憶装置は、
複数のメモリセル用トランジスタが行列状に配置され、
行方向にはワード線と接続され、列方向にはデジット線
と接続されている。あるメモリセルから記憶情報を読み
出す場合は、アドレス信号によって定まるワード線とデ
ジット線にバイアスが印加されると、所定のメモリセル
が選択され、このメモリセルに流れる電流値を検出する
ことで記憶データを読み出す。このメモリセル用トラン
ジスタにはイオン注入などの手段により、供給されるワ
ード線電圧よりも低い閾値電圧を持つセルトランジスタ
（以下、オンビットセルと記す）と、高い閾値電圧を持
つセルトランジスタ（以下、オフビットセルと記す）と
を任意に作り分けることできる。
Ｍｅｍｏｒｙ）やＥＰＲＯＭ（Ｅｒａｓａｂｌｅ ａｎ
ｄ Ｐｒｏｇｒａｍａｂｌｅ ＲＯＭ）などの半導体記
憶装置は一般に、１つのトランジスタで１ビットの情報
を記憶することができる。これらの半導体記憶装置は、
複数のメモリセル用トランジスタが行列状に配置され、
行方向にはワード線と接続され、列方向にはデジット線
と接続されている。あるメモリセルから記憶情報を読み
出す場合は、アドレス信号によって定まるワード線とデ
ジット線にバイアスが印加されると、所定のメモリセル
が選択され、このメモリセルに流れる電流値を検出する
ことで記憶データを読み出す。このメモリセル用トラン
ジスタにはイオン注入などの手段により、供給されるワ
ード線電圧よりも低い閾値電圧を持つセルトランジスタ
（以下、オンビットセルと記す）と、高い閾値電圧を持
つセルトランジスタ（以下、オフビットセルと記す）と
を任意に作り分けることできる。
【０００３】また、チップ面積の低減を目標に開発され
た仮想接地方式の半導体記憶装置では、複数のメモリセ
ルでソースおよびドレインを共通に接続してデジット線
として使用し、さらに、隣接するメモリセルのソースま
たはドレインを共用することで、ドレインコンタクトま
たはソースコンタクトの数を低減し、チップ面積を大幅
に低減している。
た仮想接地方式の半導体記憶装置では、複数のメモリセ
ルでソースおよびドレインを共通に接続してデジット線
として使用し、さらに、隣接するメモリセルのソースま
たはドレインを共用することで、ドレインコンタクトま
たはソースコンタクトの数を低減し、チップ面積を大幅
に低減している。
【０００４】仮想接地方式のメモリセルから記憶情報を
読み出すには、上述と同様に、アドレス信号によって定
まるワード線とデジット線にバイアスを印加して、メモ
リセルに流れる電流値をセンスアンプで検出して記憶デ
ータを読み出す。またそれと同時に、センスアンプの情
報が「１」か「０」かを判別するために、差動回路に供
給するリファレンス信号が必要である。特に、バンク選
択方式の場合、そのバンクを切り替えるたびに信号線、
グランド線あるいはプリチャージ線等の構成が変化し、
それによりデジット線の立ち上がり時間が変化してリフ
ァレンス信号との間に時間差が生じる。また、メモリセ
ルの読み出しビットの隣接ビットがオンビットの場合、
そのオンビットセルを介して電流経路に拡散層等の容量
が付加され、その結果、センスアンプ電流あるいはリフ
ァレンス電流は、付加された容量をチャージアップする
ため一時的に増加するといった問題がある。
読み出すには、上述と同様に、アドレス信号によって定
まるワード線とデジット線にバイアスを印加して、メモ
リセルに流れる電流値をセンスアンプで検出して記憶デ
ータを読み出す。またそれと同時に、センスアンプの情
報が「１」か「０」かを判別するために、差動回路に供
給するリファレンス信号が必要である。特に、バンク選
択方式の場合、そのバンクを切り替えるたびに信号線、
グランド線あるいはプリチャージ線等の構成が変化し、
それによりデジット線の立ち上がり時間が変化してリフ
ァレンス信号との間に時間差が生じる。また、メモリセ
ルの読み出しビットの隣接ビットがオンビットの場合、
そのオンビットセルを介して電流経路に拡散層等の容量
が付加され、その結果、センスアンプ電流あるいはリフ
ァレンス電流は、付加された容量をチャージアップする
ため一時的に増加するといった問題がある。
【０００５】図１２（ａ）は、第１の先行技術における
仮想接地方式の半導体記憶装置のリファレンスセル部の
回路図である。本リファレンスセル部は、２本のバンク
選択線ＢＳと、このバンク選択線がゲートに接続された
トランジスタＴｒｂ０〜Ｔｒｂ３と、トランジスタＴｒ
ｂ０〜Ｔｒｂ３のソースがデジット線となるリファレン
スセルと、Ｘデコーダ（図示せず）に接続されたワード
線Ｗと、４本のＧＮＤ選択線ＧＳと、このＧＮＤ選択線
がゲートに接続されたトランジスタＴｒｇ０〜Ｔｒｇ４
と、から構成されている。
仮想接地方式の半導体記憶装置のリファレンスセル部の
回路図である。本リファレンスセル部は、２本のバンク
選択線ＢＳと、このバンク選択線がゲートに接続された
トランジスタＴｒｂ０〜Ｔｒｂ３と、トランジスタＴｒ
ｂ０〜Ｔｒｂ３のソースがデジット線となるリファレン
スセルと、Ｘデコーダ（図示せず）に接続されたワード
線Ｗと、４本のＧＮＤ選択線ＧＳと、このＧＮＤ選択線
がゲートに接続されたトランジスタＴｒｇ０〜Ｔｒｇ４
と、から構成されている。
【０００６】また、上述のＴｒｂ０、１とＴｒｂ２、３
のドレインはそれぞれ共通に接続され、リファレンスデ
ジット線ＲＤ０とＲＤ１に接続されている。さらに、Ｔ
ｒｇ０〜Ｔｒｇ４の各ドレインは、リファレンスセルの
副仮想ＧＮＤ線となり、Ｔｒｇ０〜Ｔｒｇ３の各ソース
は共通に接続されて、リファレンス仮想ＧＮＤ線ＲＶＧ
１に、Ｔｒｇ４のソースはリファレンス仮想ＧＮＤ線Ｒ
ＶＧ２に接続されている。
のドレインはそれぞれ共通に接続され、リファレンスデ
ジット線ＲＤ０とＲＤ１に接続されている。さらに、Ｔ
ｒｇ０〜Ｔｒｇ４の各ドレインは、リファレンスセルの
副仮想ＧＮＤ線となり、Ｔｒｇ０〜Ｔｒｇ３の各ソース
は共通に接続されて、リファレンス仮想ＧＮＤ線ＲＶＧ
１に、Ｔｒｇ４のソースはリファレンス仮想ＧＮＤ線Ｒ
ＶＧ２に接続されている。
【０００７】この先行技術では、リファレンスセル部の
バンク選択線ＢＳとＧＮＤ選択線ＧＳはＸデコーダから
独立しており、ただ１箇所のＢＡＮＫ［図１２（ａ）で
はＢＡＮＫ３］を選択するために、トランジスタＴｒｂ
１とＴｒｇ２が、オンとなるようにバンク選択線とＧＮ
Ｄ選択線の電位がハイレベルに固定されている。さら
に、リファレンスセル部はバンク列３がオンビットセ
ル、他のバンク列はオフビットセルである。そのため他
のバンク列の副デジット線、副仮想ＧＮＤ線の容量が付
加されることはない。しかしながら、後で説明するよう
に、メモリセル部ではバンクのタイプによりデジット線
電圧の立ち上がりに差が生じる。
バンク選択線ＢＳとＧＮＤ選択線ＧＳはＸデコーダから
独立しており、ただ１箇所のＢＡＮＫ［図１２（ａ）で
はＢＡＮＫ３］を選択するために、トランジスタＴｒｂ
１とＴｒｇ２が、オンとなるようにバンク選択線とＧＮ
Ｄ選択線の電位がハイレベルに固定されている。さら
に、リファレンスセル部はバンク列３がオンビットセ
ル、他のバンク列はオフビットセルである。そのため他
のバンク列の副デジット線、副仮想ＧＮＤ線の容量が付
加されることはない。しかしながら、後で説明するよう
に、メモリセル部ではバンクのタイプによりデジット線
電圧の立ち上がりに差が生じる。
【０００８】この例では、リファレンスセル部がＢＡＮ
Ｋ３に固定されているため、メモリセルが、電圧の立ち
上がりが一番遅いＢＡＮＫ１０を選択した場合［後述す
る図１０（ｂ）参照］など、図１２（ｂ）に示すよう
に、選択デジット線よりもリファレンスデジット線が早
くチャージアップされる。このような条件下でメモリセ
ル上のオフビットセルを選択しても、初期動作時に選択
デジット線の電位が逆転しているため、オフビットセル
の読み出しが遅くなる。すなわちこの先行技術のリファ
レンスセル部を使用した場合は、バンク列によって読み
出しが遅くなる場合が出てくる。以上述べた説明では、
特定のバンク選択線とＧＮＤ選択線がローレベルに固定
されているので、それらに対応するトランジスタと、参
照しないリファレンスセルは不要であるが、メモリセル
とのサイズを揃えるためと、省略することに製造上のメ
リットがないのでこのような構造になっている。
Ｋ３に固定されているため、メモリセルが、電圧の立ち
上がりが一番遅いＢＡＮＫ１０を選択した場合［後述す
る図１０（ｂ）参照］など、図１２（ｂ）に示すよう
に、選択デジット線よりもリファレンスデジット線が早
くチャージアップされる。このような条件下でメモリセ
ル上のオフビットセルを選択しても、初期動作時に選択
デジット線の電位が逆転しているため、オフビットセル
の読み出しが遅くなる。すなわちこの先行技術のリファ
レンスセル部を使用した場合は、バンク列によって読み
出しが遅くなる場合が出てくる。以上述べた説明では、
特定のバンク選択線とＧＮＤ選択線がローレベルに固定
されているので、それらに対応するトランジスタと、参
照しないリファレンスセルは不要であるが、メモリセル
とのサイズを揃えるためと、省略することに製造上のメ
リットがないのでこのような構造になっている。
【０００９】図１３（ａ）は、第１の先行技術の問題点
を解消すべく考案された第２の先行技術のリファレンス
セル部の回路図である。図１３（ａ）において、図１２
（ａ）に示した先行技術の部分と同等の部分には同じ参
照番号が付せられているので重複する説明は省略する。
本先行技術の図１２（ａ）に示した回路と相違する点
は、バンク選択線ＢＳとＧＮＤ選択線ＧＳも、全てメモ
リセル部のＸデコーダに接続されており、また、リファ
レンスセルが全てオンビットセルで構成されている点で
ある。
を解消すべく考案された第２の先行技術のリファレンス
セル部の回路図である。図１３（ａ）において、図１２
（ａ）に示した先行技術の部分と同等の部分には同じ参
照番号が付せられているので重複する説明は省略する。
本先行技術の図１２（ａ）に示した回路と相違する点
は、バンク選択線ＢＳとＧＮＤ選択線ＧＳも、全てメモ
リセル部のＸデコーダに接続されており、また、リファ
レンスセルが全てオンビットセルで構成されている点で
ある。
【００１０】この先行技術では、バンクを切り替えるこ
とにより、フラットセルのバンク依存性をメモリセル部
に合わせることができる（メモリセル部と全く同じ構成
のため）。しかしながら、同一ワード線上のセルがすべ
てオンビットであるため、隣接するオンビットのセルを
介してリファレンス電流の経路に副デジット線、副仮想
ＧＮＤ線の容量が付加され、そのため選択セルがオンビ
ットであっても、センスアンプ電流が過渡的に少ない場
合（選択セルに隣接するセルが、オフビットでセンスア
ンプ電流の経路に容量が付加されないメモリセルの場
合）図１３（ｂ）のように、一時的にリファレンス電流
ＩＲＡがセンスアンプ電流ＩＳＡ'よりも多くなり、差
動回路においてオンビットセルの判定が遅れることにな
る。すなわち、この先行技術のリファレンスセルを使用
した場合、コードパターンにより読み出し（センスアン
プでのオン判定）速度が特に遅くなる場合がある。
とにより、フラットセルのバンク依存性をメモリセル部
に合わせることができる（メモリセル部と全く同じ構成
のため）。しかしながら、同一ワード線上のセルがすべ
てオンビットであるため、隣接するオンビットのセルを
介してリファレンス電流の経路に副デジット線、副仮想
ＧＮＤ線の容量が付加され、そのため選択セルがオンビ
ットであっても、センスアンプ電流が過渡的に少ない場
合（選択セルに隣接するセルが、オフビットでセンスア
ンプ電流の経路に容量が付加されないメモリセルの場
合）図１３（ｂ）のように、一時的にリファレンス電流
ＩＲＡがセンスアンプ電流ＩＳＡ'よりも多くなり、差
動回路においてオンビットセルの判定が遅れることにな
る。すなわち、この先行技術のリファレンスセルを使用
した場合、コードパターンにより読み出し（センスアン
プでのオン判定）速度が特に遅くなる場合がある。
【００１１】このように先行技術のリファレンスセル部
の構成では、バンク列に依存する主デジット線、主仮想
ＧＮＤ線間の配線容量の変化が、読み出し動作に与える
影響（バンク依存性）と、コードパターンに依存する副
デジット線容量の変化が、読み出し動作に与える影響
（コードパターン依存性）を同時に回避することができ
ず、高速読み出し動作を安定化する回路設計が困難であ
った。
の構成では、バンク列に依存する主デジット線、主仮想
ＧＮＤ線間の配線容量の変化が、読み出し動作に与える
影響（バンク依存性）と、コードパターンに依存する副
デジット線容量の変化が、読み出し動作に与える影響
（コードパターン依存性）を同時に回避することができ
ず、高速読み出し動作を安定化する回路設計が困難であ
った。
【００１２】
【発明が解決しようとする課題】本発明の課題は、上述
の先行技術の問題点を解決することであって、その目的
は、列アドレスの変化と、それによる読み出しデータの
変化に追従して、常に読み出しデータ速度の遅延を最小
限にして、高速で安定した読み出し動作を保証できるよ
うにすることである。
の先行技術の問題点を解決することであって、その目的
は、列アドレスの変化と、それによる読み出しデータの
変化に追従して、常に読み出しデータ速度の遅延を最小
限にして、高速で安定した読み出し動作を保証できるよ
うにすることである。
【００１３】
【課題を解決するための手段】上記の目的を達成するた
め、本発明によれば、メモリセルが行列状に配列され、
ワード線と交差して形成された、メモリセルのソース・
ドレイン領域が副デジット線または副仮想ＧＮＤ線とし
て機能するメモリセルアレイと、リファレンスセルが行
列状に配列され、前記ワード線と交差して形成された、
リファレンスセルのソース・ドレイン領域が副デジット
線または副仮想ＧＮＤ線として機能するリファレンスセ
ルアレイと、Ｙセレクタ回路により選択されて電流検出
回路に接続される主デジット線と、ダミーＹセレクタ回
路により選択されて電流検出回路に接続されるリファレ
ンスデジット線と、前記メモリセルアレイおよび前記リ
ファレンスセルアレイの副デジット線を選択して前記主
デジット線と前記リファレンスデジット線に接続するバ
ンク選択回路と、仮想ＧＮＤセレクタ回路により選択さ
れてＧＮＤに接続される主仮想ＧＮＤ線と、ダミー仮想
ＧＮＤセレクタ回路により選択されてＧＮＤに接続され
るリファレンス仮想ＧＮＤ線と、前記メモリセルアレイ
および前記リファレンスセルアレイの副仮想ＧＮＤ線を
選択して前記主仮想ＧＮＤ線と前記リファレンス仮想Ｇ
ＮＤ線に接続するＧＮＤ選択回路と、を備え、選択され
たメモリセルアレイとリファレンスセルアレイの副デジ
ット線を流れる電流の差を検出して情報を読み出す半導
体記憶装置であって、電流検出回路に接続された主デジ
ット線とＧＮＤに接続された主仮想ＧＮＤ線との配置関
係が、電流検出回路に接続されたリファレンスデジット
線とＧＮＤに接続されたリファレンス仮想ＧＮＤ線との
配置関係と同じであることを特徴とする半導体記憶装
置、が提供される。そして、好ましくは、前記リファレ
ンスセルアレイ部のビット構成が、偶数バンクがオンビ
ットセル、奇数バンクがオフビットセルの箇所と、偶数
バンクがオフビットセル、奇数バンクがオンビットセル
の箇所の、２つが並列して配置される。
め、本発明によれば、メモリセルが行列状に配列され、
ワード線と交差して形成された、メモリセルのソース・
ドレイン領域が副デジット線または副仮想ＧＮＤ線とし
て機能するメモリセルアレイと、リファレンスセルが行
列状に配列され、前記ワード線と交差して形成された、
リファレンスセルのソース・ドレイン領域が副デジット
線または副仮想ＧＮＤ線として機能するリファレンスセ
ルアレイと、Ｙセレクタ回路により選択されて電流検出
回路に接続される主デジット線と、ダミーＹセレクタ回
路により選択されて電流検出回路に接続されるリファレ
ンスデジット線と、前記メモリセルアレイおよび前記リ
ファレンスセルアレイの副デジット線を選択して前記主
デジット線と前記リファレンスデジット線に接続するバ
ンク選択回路と、仮想ＧＮＤセレクタ回路により選択さ
れてＧＮＤに接続される主仮想ＧＮＤ線と、ダミー仮想
ＧＮＤセレクタ回路により選択されてＧＮＤに接続され
るリファレンス仮想ＧＮＤ線と、前記メモリセルアレイ
および前記リファレンスセルアレイの副仮想ＧＮＤ線を
選択して前記主仮想ＧＮＤ線と前記リファレンス仮想Ｇ
ＮＤ線に接続するＧＮＤ選択回路と、を備え、選択され
たメモリセルアレイとリファレンスセルアレイの副デジ
ット線を流れる電流の差を検出して情報を読み出す半導
体記憶装置であって、電流検出回路に接続された主デジ
ット線とＧＮＤに接続された主仮想ＧＮＤ線との配置関
係が、電流検出回路に接続されたリファレンスデジット
線とＧＮＤに接続されたリファレンス仮想ＧＮＤ線との
配置関係と同じであることを特徴とする半導体記憶装
置、が提供される。そして、好ましくは、前記リファレ
ンスセルアレイ部のビット構成が、偶数バンクがオンビ
ットセル、奇数バンクがオフビットセルの箇所と、偶数
バンクがオフビットセル、奇数バンクがオンビットセル
の箇所の、２つが並列して配置される。
【００１４】
【発明の実施の形態】次に、本発明の実施の形態につい
て実施例に即して説明する。図１は、本発明の半導体記
憶装置の実施例を示すブロック図である。一部のアドレ
ス信号がＸデコーダ１に入力されており、またアドレス
信号に従って、Ｙセレクタ回路２、仮想ＧＮＤセレクタ
回路８、ダミー仮想ＧＮＤセレクタ回路９、ダミーＹセ
レクタ回路５は駆動される。Ｘデコーダ１は、アドレス
信号をデコードしてバンク選択線、ワード線、ＧＮＤ選
択線のそれぞれのいずれか１つを選択する。
て実施例に即して説明する。図１は、本発明の半導体記
憶装置の実施例を示すブロック図である。一部のアドレ
ス信号がＸデコーダ１に入力されており、またアドレス
信号に従って、Ｙセレクタ回路２、仮想ＧＮＤセレクタ
回路８、ダミー仮想ＧＮＤセレクタ回路９、ダミーＹセ
レクタ回路５は駆動される。Ｘデコーダ１は、アドレス
信号をデコードしてバンク選択線、ワード線、ＧＮＤ選
択線のそれぞれのいずれか１つを選択する。
【００１５】Ｙセレクタ回路２は、アドレス信号に従っ
て、主デジット線Ｄの中の複数対を、選択的にセンスア
ンプＳＡ０〜Ｘとプリチャージ回路３に接続する。仮想
ＧＮＤセレクタ回路８は、主仮想ＧＮＤ線ＶＧに、選択
的にグランド（ＧＮＤ）とサブプリチャージ回路１０を
接続する。ダミーＹセレクタ回路５は、リファレンスデ
ジット線ＲＤの一対を、選択的にリファレンスアンプ４
とプリチャージ回路３に接続する。メモリセル部７は、
情報が記憶されたセルトランジスタが行列状に配置さ
れ、バンク選択線ＢＳ、ワード線Ｗ、ＧＮＤ選択線ＧＳ
により一定のバンク単位で選択される。
て、主デジット線Ｄの中の複数対を、選択的にセンスア
ンプＳＡ０〜Ｘとプリチャージ回路３に接続する。仮想
ＧＮＤセレクタ回路８は、主仮想ＧＮＤ線ＶＧに、選択
的にグランド（ＧＮＤ）とサブプリチャージ回路１０を
接続する。ダミーＹセレクタ回路５は、リファレンスデ
ジット線ＲＤの一対を、選択的にリファレンスアンプ４
とプリチャージ回路３に接続する。メモリセル部７は、
情報が記憶されたセルトランジスタが行列状に配置さ
れ、バンク選択線ＢＳ、ワード線Ｗ、ＧＮＤ選択線ＧＳ
により一定のバンク単位で選択される。
【００１６】リファレンスセル部６は、メモリセル部７
から記憶情報を読み出す場合に、その読み出す信号を判
別するためのデジット線基準信号を生成する回路であ
る。プリチャージ回路３は、メモリセル部７内の選択メ
モリセルの位置により、該当する非選択メモリセルにバ
イアス電圧を供給する。
から記憶情報を読み出す場合に、その読み出す信号を判
別するためのデジット線基準信号を生成する回路であ
る。プリチャージ回路３は、メモリセル部７内の選択メ
モリセルの位置により、該当する非選択メモリセルにバ
イアス電圧を供給する。
【００１７】差動回路ＤＦ０〜Ｘは、センスアンプＳＡ
０〜Ｘからメモリセルトランジスタに流れるセンスアン
プ電流ＩＳＡと、リファレンスアンプ４からリファレン
スセルに流れるリファレンス電流ＩＲＡを比較し、選択
セルがオンビットセル／オフビットセルのいずれである
かを判定して、それに対応したデータ（０or１）を出力
する。一般に差動回路にはデータ判定のためのレシオが
設定されており、 オンビットセル ０ ： ＩＳＡ ＞ （ＩＲＡ）／２ オフビットセル １ ： ＩＳＡ ＜ （ＩＲＡ）／２ で判定がおこなわれる。
０〜Ｘからメモリセルトランジスタに流れるセンスアン
プ電流ＩＳＡと、リファレンスアンプ４からリファレン
スセルに流れるリファレンス電流ＩＲＡを比較し、選択
セルがオンビットセル／オフビットセルのいずれである
かを判定して、それに対応したデータ（０or１）を出力
する。一般に差動回路にはデータ判定のためのレシオが
設定されており、 オンビットセル ０ ： ＩＳＡ ＞ （ＩＲＡ）／２ オフビットセル １ ： ＩＳＡ ＜ （ＩＲＡ）／２ で判定がおこなわれる。
【００１８】出力段ＯＰ０〜Ｘは、差動回路ＤＦ０〜Ｘ
からの信号を増幅して、ＯＵＴ０〜ＯＵＴＸとして出力
する。センスアンプＳＡ０〜Ｘは、選択されたＹセレク
タトランジスタ、バンクセレクタトランジスタを介して
メモリセルトランジスタに電圧を加える。リファレンス
アンプ４は、センスアンプと同一の回路構成であり、ダ
ミーＹセレクタトランジスタ、バンクセレクタトランジ
スタを介してリファレンスセル部のセルトランジスタに
電圧を加える。ダミー仮想ＧＮＤセレクタ９は、リファ
レンス仮想ＧＮＤ線ＲＶＧを、選択的にグランドとサブ
プリチャージ回路１０を接続する。サブプリチャージ回
路１０は、プリチャージ回路３と同じ役割を担い、プリ
チャージ回路３の電流容量の不足を補う働きをする。
からの信号を増幅して、ＯＵＴ０〜ＯＵＴＸとして出力
する。センスアンプＳＡ０〜Ｘは、選択されたＹセレク
タトランジスタ、バンクセレクタトランジスタを介して
メモリセルトランジスタに電圧を加える。リファレンス
アンプ４は、センスアンプと同一の回路構成であり、ダ
ミーＹセレクタトランジスタ、バンクセレクタトランジ
スタを介してリファレンスセル部のセルトランジスタに
電圧を加える。ダミー仮想ＧＮＤセレクタ９は、リファ
レンス仮想ＧＮＤ線ＲＶＧを、選択的にグランドとサブ
プリチャージ回路１０を接続する。サブプリチャージ回
路１０は、プリチャージ回路３と同じ役割を担い、プリ
チャージ回路３の電流容量の不足を補う働きをする。
【００１９】図２は、本発明の半導体記憶装置における
フラットセル構成のメモリセル部７の回路図の一部であ
る。Ｄｆ〜Ｄ５は金属配線からなる主デジット線、ＶＧ
ｆ〜ＶＧ２は金属配線からなる主仮想ＧＮＤ線である。
ＳＤｆ１〜ＳＤ５０は拡散層からなる副デジット線、Ｓ
ＶＧｆ０〜ＳＶＧ２３は拡散層からなる副仮想ＧＮＤ線
である。Ｗ００〜Ｗｎはワード線、ＢＳ０、ＢＳ１はバ
ンク選択線、ＧＳ０〜ＧＳ３はＧＮＤ選択線を示す。
フラットセル構成のメモリセル部７の回路図の一部であ
る。Ｄｆ〜Ｄ５は金属配線からなる主デジット線、ＶＧ
ｆ〜ＶＧ２は金属配線からなる主仮想ＧＮＤ線である。
ＳＤｆ１〜ＳＤ５０は拡散層からなる副デジット線、Ｓ
ＶＧｆ０〜ＳＶＧ２３は拡散層からなる副仮想ＧＮＤ線
である。Ｗ００〜Ｗｎはワード線、ＢＳ０、ＢＳ１はバ
ンク選択線、ＧＳ０〜ＧＳ３はＧＮＤ選択線を示す。
【００２０】バンク選択線ＢＳ０は、バンクセレクタト
ランジスタＴｂｆ、Ｔｂ１、Ｔｂ３、Ｔｂ５、Ｔｂ７、
Ｔｂ９のゲートに接続され、バンク選択線ＢＳ１は、バ
ンクセレクタトランジスタＴｂ０、Ｔｂ２、Ｔｂ４、Ｔ
ｂ６、Ｔｂ８、Ｔｂ１０のゲートに接続されている。ま
た、それらのトランジスタのドレインは、主デジット線
Ｄ０〜Ｄ５に共通に接続されている。また、各トランジ
スタのソースは、メモリセル部７の副デジット線ＳＤｆ
１〜ＳＤ５０に接続されている。
ランジスタＴｂｆ、Ｔｂ１、Ｔｂ３、Ｔｂ５、Ｔｂ７、
Ｔｂ９のゲートに接続され、バンク選択線ＢＳ１は、バ
ンクセレクタトランジスタＴｂ０、Ｔｂ２、Ｔｂ４、Ｔ
ｂ６、Ｔｂ８、Ｔｂ１０のゲートに接続されている。ま
た、それらのトランジスタのドレインは、主デジット線
Ｄ０〜Ｄ５に共通に接続されている。また、各トランジ
スタのソースは、メモリセル部７の副デジット線ＳＤｆ
１〜ＳＤ５０に接続されている。
【００２１】ＧＮＤセレクタトランジスタＴｇ０〜Ｔｇ
３のゲートは、ＧＮＤ選択線ＧＳ０〜ＧＳ３にそれぞれ
接続され、そのドレインは、副仮想ＧＮＤ線ＳＶＧ００
〜ＳＶＧ０３に接続され、各ソースは、主仮想ＧＮＤ線
ＶＧ０に共通に接続されている。同様にして、ＧＮＤセ
レクタトランジスタＴｇ４〜Ｔｇ７のゲートは、ＧＮＤ
選択線ＧＳ０〜ＧＳ３に、そのドレインは、副仮想ＧＮ
Ｄ線ＳＶＧ１０〜ＳＶＧ１３に、各ソースは、主仮想Ｇ
ＮＤ線ＶＧ１に共通に接続されている。同様に、ＧＮＤ
セレクタトランジスタＴｇ８〜Ｔｇ１１のゲートは、Ｇ
ＮＤ選択線ＧＳ０〜ＧＳ３に、そのドレインは、副仮想
ＧＮＤ線ＳＶＧ２０〜ＳＶＧ２３に、各ソースは、主仮
想ＧＮＤ線ＶＧ２に共通に接続されている。同様に、Ｇ
ＮＤセレクタトランジスタＴｇｆのゲートは、ＧＮＤ選
択線ＧＳ３に、そのドレインは、副仮想ＧＮＤ線ＳＶＧ
ｆ０に、ソースは主仮想ＧＮＤ線ＶＧｆに接続されてい
る。
３のゲートは、ＧＮＤ選択線ＧＳ０〜ＧＳ３にそれぞれ
接続され、そのドレインは、副仮想ＧＮＤ線ＳＶＧ００
〜ＳＶＧ０３に接続され、各ソースは、主仮想ＧＮＤ線
ＶＧ０に共通に接続されている。同様にして、ＧＮＤセ
レクタトランジスタＴｇ４〜Ｔｇ７のゲートは、ＧＮＤ
選択線ＧＳ０〜ＧＳ３に、そのドレインは、副仮想ＧＮ
Ｄ線ＳＶＧ１０〜ＳＶＧ１３に、各ソースは、主仮想Ｇ
ＮＤ線ＶＧ１に共通に接続されている。同様に、ＧＮＤ
セレクタトランジスタＴｇ８〜Ｔｇ１１のゲートは、Ｇ
ＮＤ選択線ＧＳ０〜ＧＳ３に、そのドレインは、副仮想
ＧＮＤ線ＳＶＧ２０〜ＳＶＧ２３に、各ソースは、主仮
想ＧＮＤ線ＶＧ２に共通に接続されている。同様に、Ｇ
ＮＤセレクタトランジスタＴｇｆのゲートは、ＧＮＤ選
択線ＧＳ３に、そのドレインは、副仮想ＧＮＤ線ＳＶＧ
ｆ０に、ソースは主仮想ＧＮＤ線ＶＧｆに接続されてい
る。
【００２２】このような構成により、バンク選択線をゲ
ート電極とするバンクセレクタトランジスタを介して選
択的に主デジット線にメモリセルトランジスタの接続が
可能であり、副仮想ＧＮＤ線はＧＮＤ選択線をゲート電
極とするＧＮＤセレクタトランジスタを介して選択的に
主仮想ＧＮＤ線に接続が可能である。また、隣接する副
デジット線と副仮想ＧＮＤ線間に、ワード線をゲート電
極とするメモリセルトランジスタが１バンクずつあり、
それぞれ副デジット線と副仮想ＧＮＤ線を共用して８バ
ンク（ＢＡＮＫ００〜０７）を一つの単位として構成さ
れていて、必要なメモリ容量の数だけ存在する。
ート電極とするバンクセレクタトランジスタを介して選
択的に主デジット線にメモリセルトランジスタの接続が
可能であり、副仮想ＧＮＤ線はＧＮＤ選択線をゲート電
極とするＧＮＤセレクタトランジスタを介して選択的に
主仮想ＧＮＤ線に接続が可能である。また、隣接する副
デジット線と副仮想ＧＮＤ線間に、ワード線をゲート電
極とするメモリセルトランジスタが１バンクずつあり、
それぞれ副デジット線と副仮想ＧＮＤ線を共用して８バ
ンク（ＢＡＮＫ００〜０７）を一つの単位として構成さ
れていて、必要なメモリ容量の数だけ存在する。
【００２３】上記したＸデコーダ１、センスアンプＳＡ
０〜Ｘ、リファレンスアンプ４、差動回路ＤＦ０〜Ｘ、
出力段ＯＰ０〜Ｘ、プリチャージ回路３、サブプリチャ
ージ回路１０に関しては公知の技術により構成可能であ
るので、詳細な説明は省略する。図３は、本発明のＹセ
レクタ回路２の回路図の一部である。Ｙセレクタ回路２
は、セレクト信号線Ｙ０〜Ｙ３、ＰＣ０〜ＰＣ３と、ト
ランジスタ３０〜３７、７０〜７５で構成され、トラン
ジスタ３０〜３３のドレインはセンスアンプＳＡ０に共
通に接続され、トランジスタ７０、７１のドレインは図
示の省略されたトランジスタのドレインと共にセンスア
ンプＳＡ１に共通に接続され、トランジスタ７２のドレ
インはセンスアンプＳＡｆに接続されている。また、各
ゲートは、Ｙ０〜Ｙ３に接続され、各ソースは、デジッ
ト線Ｄ０〜Ｄ５とＤｆに接続される。また、他のセレク
ト信号線ＰＣ０〜ＰＣ３は、トランジスタ３４〜３７、
７３〜７５の各ゲートに接続され、ドレインはプリチャ
ージ回路３に共通に接続され、各ソースは、デジット線
Ｄ０〜Ｄ５とＤｆに接続される。従って、センスアンプ
ＳＡ０、ＳＡ１、・・・は、１６バンク毎に１つ接続さ
れ、プリチャージ回路３は全てのバンクと共通に接続さ
れる。
０〜Ｘ、リファレンスアンプ４、差動回路ＤＦ０〜Ｘ、
出力段ＯＰ０〜Ｘ、プリチャージ回路３、サブプリチャ
ージ回路１０に関しては公知の技術により構成可能であ
るので、詳細な説明は省略する。図３は、本発明のＹセ
レクタ回路２の回路図の一部である。Ｙセレクタ回路２
は、セレクト信号線Ｙ０〜Ｙ３、ＰＣ０〜ＰＣ３と、ト
ランジスタ３０〜３７、７０〜７５で構成され、トラン
ジスタ３０〜３３のドレインはセンスアンプＳＡ０に共
通に接続され、トランジスタ７０、７１のドレインは図
示の省略されたトランジスタのドレインと共にセンスア
ンプＳＡ１に共通に接続され、トランジスタ７２のドレ
インはセンスアンプＳＡｆに接続されている。また、各
ゲートは、Ｙ０〜Ｙ３に接続され、各ソースは、デジッ
ト線Ｄ０〜Ｄ５とＤｆに接続される。また、他のセレク
ト信号線ＰＣ０〜ＰＣ３は、トランジスタ３４〜３７、
７３〜７５の各ゲートに接続され、ドレインはプリチャ
ージ回路３に共通に接続され、各ソースは、デジット線
Ｄ０〜Ｄ５とＤｆに接続される。従って、センスアンプ
ＳＡ０、ＳＡ１、・・・は、１６バンク毎に１つ接続さ
れ、プリチャージ回路３は全てのバンクと共通に接続さ
れる。
【００２４】図４は、本発明の仮想ＧＮＤセレクタ回路
８の回路図の一部である。仮想ＧＮＤセレクタ回路８
は、セレクト信号線ＶＧＳｆ、ＶＧＳ０〜ＶＧＳ２、Ｓ
ＰＣｆ、ＳＰＣ０〜ＳＰＣ２、およびトランジスタ６０
〜６５とトランジスタ８０、８１で構成され、トランジ
スタ６０〜６５とトランジスタ８０、８１のドレイン
は、それぞれ、主仮想ＧＮＤ線ＶＧ０〜ＶＧ２とＶＧｆ
に接続され、各ゲートは、ＶＧＳ０〜ＶＧＳ２、ＶＧＳ
ｆおよびＳＰＣ０〜ＳＰＣ２、ＳＰＣｆに接続され、ト
ランジスタ６０〜６２、８１の各ソースは、グランドに
共通に接続され、トランジスタ６３〜６５、８０の各ソ
ースは、サブプリチャージ回路１０に共通に接続され
る。
８の回路図の一部である。仮想ＧＮＤセレクタ回路８
は、セレクト信号線ＶＧＳｆ、ＶＧＳ０〜ＶＧＳ２、Ｓ
ＰＣｆ、ＳＰＣ０〜ＳＰＣ２、およびトランジスタ６０
〜６５とトランジスタ８０、８１で構成され、トランジ
スタ６０〜６５とトランジスタ８０、８１のドレイン
は、それぞれ、主仮想ＧＮＤ線ＶＧ０〜ＶＧ２とＶＧｆ
に接続され、各ゲートは、ＶＧＳ０〜ＶＧＳ２、ＶＧＳ
ｆおよびＳＰＣ０〜ＳＰＣ２、ＳＰＣｆに接続され、ト
ランジスタ６０〜６２、８１の各ソースは、グランドに
共通に接続され、トランジスタ６３〜６５、８０の各ソ
ースは、サブプリチャージ回路１０に共通に接続され
る。
【００２５】図５は、本発明のメモリセル部７のバンク
選択のための真理値表であり、表中の「Ｈ」はその信号
がハイレベルであることを表している。表でＢＡＮＫ０
０〜０７およびＢＡＮＫ１０〜１７は、以後同じように
ＢＡＮＫ２０〜２７、ＢＡＮＫ３０〜３７とメモリ容量
に応じてＢＡＮＫ２ｎ０〜２ｎ７、ＢＡＮＫ（２ｎ＋
１）０〜（２ｎ＋１）７と繰り返される。次に、図２の
メモリセル部７において、メモリセルトランジスタＡ
（ＢＡＮＫ０２、ワード線Ｗ００）が選択された場合の
メモリセルの動作を図３、図４および図５と併せて説明
する。図５の真理値表により、バンク選択線はＢＳ１、
ＧＮＤ選択線はＧＳ１、Ｙセレクタ回路はＹ０とＰＣ
１、仮想ＧＮＤセレクタ回路はＶＧＳ０とＳＰＣ１をそ
れぞれハイレベルにする。
選択のための真理値表であり、表中の「Ｈ」はその信号
がハイレベルであることを表している。表でＢＡＮＫ０
０〜０７およびＢＡＮＫ１０〜１７は、以後同じように
ＢＡＮＫ２０〜２７、ＢＡＮＫ３０〜３７とメモリ容量
に応じてＢＡＮＫ２ｎ０〜２ｎ７、ＢＡＮＫ（２ｎ＋
１）０〜（２ｎ＋１）７と繰り返される。次に、図２の
メモリセル部７において、メモリセルトランジスタＡ
（ＢＡＮＫ０２、ワード線Ｗ００）が選択された場合の
メモリセルの動作を図３、図４および図５と併せて説明
する。図５の真理値表により、バンク選択線はＢＳ１、
ＧＮＤ選択線はＧＳ１、Ｙセレクタ回路はＹ０とＰＣ
１、仮想ＧＮＤセレクタ回路はＶＧＳ０とＳＰＣ１をそ
れぞれハイレベルにする。
【００２６】この結果、バンク選択線ＢＳ１によりバン
クセレクタトランジスタＴｂ１、３、Ｔｂ５、Ｔｂ７が
オンとなり、ＧＮＤ選択線ＧＳ１により、ＧＮＤセレク
タトランジスタＴｇ１、Ｔｇ５がオンとなる。また、主
仮想ＧＮＤ線ＶＧ０は図４の仮想ＧＮＤセレクタ８によ
り、ＶＧＳ０がハイレベルでトランジスタ６０がオンと
なりグランドに接続され、ＶＧ１はＳＰＣ１がハイレベ
ルでトランジスタ６４がオンとなり、サブプリチャージ
回路１０に接続される。ここまでで、主デジット線Ｄ０
は、Ｔｂ１−メモリセルトランジスタＡ−Ｔｇ１−Ｖｇ
０−仮想ＧＮＤセレクタ回路８内のトランジスタ６０−
グランドのルートができ、主デジット線Ｄ２は、Ｔｂ５
−メモリセルトランジスタＡ'−Ｔｇ５−仮想ＧＮＤセ
レクタ回路８内のトランジスタ６４−サブプリチャージ
回路１０のルートができる。
クセレクタトランジスタＴｂ１、３、Ｔｂ５、Ｔｂ７が
オンとなり、ＧＮＤ選択線ＧＳ１により、ＧＮＤセレク
タトランジスタＴｇ１、Ｔｇ５がオンとなる。また、主
仮想ＧＮＤ線ＶＧ０は図４の仮想ＧＮＤセレクタ８によ
り、ＶＧＳ０がハイレベルでトランジスタ６０がオンと
なりグランドに接続され、ＶＧ１はＳＰＣ１がハイレベ
ルでトランジスタ６４がオンとなり、サブプリチャージ
回路１０に接続される。ここまでで、主デジット線Ｄ０
は、Ｔｂ１−メモリセルトランジスタＡ−Ｔｇ１−Ｖｇ
０−仮想ＧＮＤセレクタ回路８内のトランジスタ６０−
グランドのルートができ、主デジット線Ｄ２は、Ｔｂ５
−メモリセルトランジスタＡ'−Ｔｇ５−仮想ＧＮＤセ
レクタ回路８内のトランジスタ６４−サブプリチャージ
回路１０のルートができる。
【００２７】この時、図３のＹセレクタ回路２は、Ｙ０
がハイレベルでトランジスタ３０をオンにし、主デジッ
ト線Ｄ０をＳＡ０に接続するが、主デジット線Ｄ２は、
ＰＣ１で選択されないため、メモリセルＡ'にはＳＡ０
から電圧は印加されないが、メモリセルＡはオンビット
セルのため電流が流れ込み情報が読み出される。また、
主デジット線Ｄ１にはプリチャージ回路３が接続され、
バンクセレクタトランジスタＴｂ３を通って、セルトラ
ンジスタ０３〜０６にプリチャージ電圧を印加する。こ
のプリチャージ電圧は、センスアンプＳＡ０からのバイ
アス電圧と同電位であるので、これにより、例えばメモ
リセルＡがオフビットセルの時、ＢＡＮＫ０３〜０６の
セルトランジスタのソースとドレインの電位が同一とな
り、読み出し電流がＢＡＮＫ０３〜０６のセルトランジ
スタに流れることはなく、メモリセルＡがオフビットセ
ルであると正しく認識される。
がハイレベルでトランジスタ３０をオンにし、主デジッ
ト線Ｄ０をＳＡ０に接続するが、主デジット線Ｄ２は、
ＰＣ１で選択されないため、メモリセルＡ'にはＳＡ０
から電圧は印加されないが、メモリセルＡはオンビット
セルのため電流が流れ込み情報が読み出される。また、
主デジット線Ｄ１にはプリチャージ回路３が接続され、
バンクセレクタトランジスタＴｂ３を通って、セルトラ
ンジスタ０３〜０６にプリチャージ電圧を印加する。こ
のプリチャージ電圧は、センスアンプＳＡ０からのバイ
アス電圧と同電位であるので、これにより、例えばメモ
リセルＡがオフビットセルの時、ＢＡＮＫ０３〜０６の
セルトランジスタのソースとドレインの電位が同一とな
り、読み出し電流がＢＡＮＫ０３〜０６のセルトランジ
スタに流れることはなく、メモリセルＡがオフビットセ
ルであると正しく認識される。
【００２８】また、主仮想ＧＮＤ線ＶＧ１にはサブプリ
チャージ回路１０が接続され、前述のプリチャージ回路
３と同様にＧＮＤセレクタトランジスタＴｇ５を通っ
て、ＢＡＮＫ１１、１２のセルトランジスタにチャージ
電圧を印加する。この例では両サイドのメモリセルはオ
フビットのため、前記のプリチャージ回路３からの電圧
は他に波及しないが、仮に、全てのメモリセルがオンビ
ットの場合、プリチャージ回路３だけでは容量が不足す
る可能性があるので、それを補充するための電流を供給
する。
チャージ回路１０が接続され、前述のプリチャージ回路
３と同様にＧＮＤセレクタトランジスタＴｇ５を通っ
て、ＢＡＮＫ１１、１２のセルトランジスタにチャージ
電圧を印加する。この例では両サイドのメモリセルはオ
フビットのため、前記のプリチャージ回路３からの電圧
は他に波及しないが、仮に、全てのメモリセルがオンビ
ットの場合、プリチャージ回路３だけでは容量が不足す
る可能性があるので、それを補充するための電流を供給
する。
【００２９】図６は、本実施例のリファレンスセル部の
回路図である。本発明の特徴であるリファレンスセル部
６は、参照の対象となるセルトランジスタの隣接バンク
のセルトランジスタを常にオフビットセルとするため
に、偶数ＢＡＮＫがオンビットセル（ＢＡＮＫ０、２、
４、６がオンビットセル）、奇数ＢＡＮＫがオフビット
セル（ＢＡＮＫ１、３、５、７がオフビットセル）の箇
所が８バンクと、偶数ＢＡＮＫがオフビットセル、奇数
ＢＡＮＫがオンビットセルの箇所が８バンクの計１６バ
ンクで構成されている。また、ワード線、バンク選択線
およびＧＮＤ選択線は、Ｘデコーダ１から導出された信
号線であってメモリセル部７と共通に使用されている。
回路図である。本発明の特徴であるリファレンスセル部
６は、参照の対象となるセルトランジスタの隣接バンク
のセルトランジスタを常にオフビットセルとするため
に、偶数ＢＡＮＫがオンビットセル（ＢＡＮＫ０、２、
４、６がオンビットセル）、奇数ＢＡＮＫがオフビット
セル（ＢＡＮＫ１、３、５、７がオフビットセル）の箇
所が８バンクと、偶数ＢＡＮＫがオフビットセル、奇数
ＢＡＮＫがオンビットセルの箇所が８バンクの計１６バ
ンクで構成されている。また、ワード線、バンク選択線
およびＧＮＤ選択線は、Ｘデコーダ１から導出された信
号線であってメモリセル部７と共通に使用されている。
【００３０】リファレンスセル部６の構成は、上述のメ
モリセル部７の構成と部分的に同じであり、その動作
は、リファレンスデジット線ＲＤ０〜ＲＤ３を主デジッ
ト線Ｄ０〜Ｄ３に、バンクセレクタトランジスタＴｒｂ
０〜Ｔｒｂ７をバンクセレクタトランジスタＴｂ０〜Ｔ
ｂ７に、ＧＮＤセレクタトランジスタＴｒｇ０〜Ｔｒｇ
７をＧＮＤセレクタトランジスタＴｇ０〜Ｔｇ７に、リ
ファレンス仮想ＧＮＤ線ＲＶＧ０〜ＲＶＧ２を主仮想Ｇ
ＮＤ線ＶＧ０〜ＶＧ２に、それぞれ対応させることによ
り容易に理解することことができるので、その説明は省
略する。
モリセル部７の構成と部分的に同じであり、その動作
は、リファレンスデジット線ＲＤ０〜ＲＤ３を主デジッ
ト線Ｄ０〜Ｄ３に、バンクセレクタトランジスタＴｒｂ
０〜Ｔｒｂ７をバンクセレクタトランジスタＴｂ０〜Ｔ
ｂ７に、ＧＮＤセレクタトランジスタＴｒｇ０〜Ｔｒｇ
７をＧＮＤセレクタトランジスタＴｇ０〜Ｔｇ７に、リ
ファレンス仮想ＧＮＤ線ＲＶＧ０〜ＲＶＧ２を主仮想Ｇ
ＮＤ線ＶＧ０〜ＶＧ２に、それぞれ対応させることによ
り容易に理解することことができるので、その説明は省
略する。
【００３１】図７は、本実施例のダミーＹセレクタ回路
５の回路図である。ダミーＹセレクタ回路５の構成も、
上述のＹセレクタ回路２の構成と同様であり、その動作
も、信号線ＤＹ０〜ＤＹ３を信号線Ｙ０〜Ｙ３に、信号
線ＤＰＣ０〜ＤＰＣ３を信号線ＰＣ０〜ＰＣ３に、トラ
ンジスタ４０〜４７をトランジスタ３０〜３７に、リフ
ァレンスデジット線ＲＤ０〜ＲＤ３を主デジット線Ｄ０
〜Ｄ３に、それぞれ対応させることにより容易に理解す
ることができるので、その説明は省略する。
５の回路図である。ダミーＹセレクタ回路５の構成も、
上述のＹセレクタ回路２の構成と同様であり、その動作
も、信号線ＤＹ０〜ＤＹ３を信号線Ｙ０〜Ｙ３に、信号
線ＤＰＣ０〜ＤＰＣ３を信号線ＰＣ０〜ＰＣ３に、トラ
ンジスタ４０〜４７をトランジスタ３０〜３７に、リフ
ァレンスデジット線ＲＤ０〜ＲＤ３を主デジット線Ｄ０
〜Ｄ３に、それぞれ対応させることにより容易に理解す
ることができるので、その説明は省略する。
【００３２】図８は、本実施例のダミー仮想ＧＮＤセレ
クタ回路９の回路図である。ダミー仮想ＧＮＤセレクタ
９の構成も、上述の仮想ＧＮＤセレクタ回路８の構成と
同様であり、その動作も、信号線ＤＶＧＳ０〜ＤＶＧＳ
２を信号線ＶＧＳ０〜ＶＧＳ２はに信号線ＤＳＰＣ０〜
ＤＳＰＣ２を信号線ＳＰＣ０〜ＳＰＣ２に、トランジス
タ５０〜５５をトランジスタ６０〜６５に、リファレン
ス仮想ＧＮＤ線ＲＶＧ０〜ＲＶＧ２を主仮想ＧＮＤ線Ｖ
Ｇ０〜ＶＧ２に、それぞれ対応させることにより容易に
理解することができるので、その説明は省略する。本発
明のダミーＹセレクタ５と、ダミー仮想ＧＮＤセレクタ
９のセレクト信号は、メモリセル部のセレクト信号とは
独立している。また前記セレクト信号はメモリセル部の
いずれのバンク列が選択されるかによって決定され、そ
の真理値表を図９に示す。前に述べた図５の真理値表で
動作するメモリセルの、ＢＡＮＫ００と１０、０１と１
１、０２と１２、０３と１３、０４と１４、０５と１
５、０６と１６、０７と１７では、図９の真理値表で動
作するリファレンスセルと同じリファレンスセルが使用
される。
クタ回路９の回路図である。ダミー仮想ＧＮＤセレクタ
９の構成も、上述の仮想ＧＮＤセレクタ回路８の構成と
同様であり、その動作も、信号線ＤＶＧＳ０〜ＤＶＧＳ
２を信号線ＶＧＳ０〜ＶＧＳ２はに信号線ＤＳＰＣ０〜
ＤＳＰＣ２を信号線ＳＰＣ０〜ＳＰＣ２に、トランジス
タ５０〜５５をトランジスタ６０〜６５に、リファレン
ス仮想ＧＮＤ線ＲＶＧ０〜ＲＶＧ２を主仮想ＧＮＤ線Ｖ
Ｇ０〜ＶＧ２に、それぞれ対応させることにより容易に
理解することができるので、その説明は省略する。本発
明のダミーＹセレクタ５と、ダミー仮想ＧＮＤセレクタ
９のセレクト信号は、メモリセル部のセレクト信号とは
独立している。また前記セレクト信号はメモリセル部の
いずれのバンク列が選択されるかによって決定され、そ
の真理値表を図９に示す。前に述べた図５の真理値表で
動作するメモリセルの、ＢＡＮＫ００と１０、０１と１
１、０２と１２、０３と１３、０４と１４、０５と１
５、０６と１６、０７と１７では、図９の真理値表で動
作するリファレンスセルと同じリファレンスセルが使用
される。
【００３３】次に、図６、図７、図８および図９を併せ
て本発明のリファレンスセル部の動作について説明す
る。リファレンスセル部は前記のメモリセル部と同様の
動作であるので詳細な説明は省略するが、最終的に、Ｒ
ａｍｐ４−ダミーＹセレクタ回路のトランジスタ４０−
リファレンスデジット線ＲＤ０−Ｔｒｂ１−リファレン
スセルＢ−ＧＮＤセレクタトランジスタＴｒｇ１−リフ
ァレンス仮想ＧＮＤ線ＲＶＧ０−ダミー仮想ＧＮＤセレ
クタ回路９内のトランジスタ５０−グランドに接続さ
れ、リファレンスセルＢの情報が読み出される。
て本発明のリファレンスセル部の動作について説明す
る。リファレンスセル部は前記のメモリセル部と同様の
動作であるので詳細な説明は省略するが、最終的に、Ｒ
ａｍｐ４−ダミーＹセレクタ回路のトランジスタ４０−
リファレンスデジット線ＲＤ０−Ｔｒｂ１−リファレン
スセルＢ−ＧＮＤセレクタトランジスタＴｒｇ１−リフ
ァレンス仮想ＧＮＤ線ＲＶＧ０−ダミー仮想ＧＮＤセレ
クタ回路９内のトランジスタ５０−グランドに接続さ
れ、リファレンスセルＢの情報が読み出される。
【００３４】図１０（ａ）は、選択するバンク列毎に変
化する主デジット線と主仮想ＧＮＤ線の位置関係を示す
図である。わかりやすくするために、主デジット線は上
側に、主仮想ＧＮＤ線は下側にずらして表している。こ
の例では、図５のＢＡＮＫ１０〜１７のタイプがあり、
プリチャージ回路（ＰＣ）とセンスアンプ（ＳＡ）に接
続するデジット線が隣接しているＢＡＮＫ１１、１３、
１４、１６が最も速くデジット線電圧が立ちあがる［図
１０（ｂ）］。この理由は、センスアンプにプリチャー
ジ線が近いため、センスアンプからのチャージ電流が少
なくてすむためである。
化する主デジット線と主仮想ＧＮＤ線の位置関係を示す
図である。わかりやすくするために、主デジット線は上
側に、主仮想ＧＮＤ線は下側にずらして表している。こ
の例では、図５のＢＡＮＫ１０〜１７のタイプがあり、
プリチャージ回路（ＰＣ）とセンスアンプ（ＳＡ）に接
続するデジット線が隣接しているＢＡＮＫ１１、１３、
１４、１６が最も速くデジット線電圧が立ちあがる［図
１０（ｂ）］。この理由は、センスアンプにプリチャー
ジ線が近いため、センスアンプからのチャージ電流が少
なくてすむためである。
【００３５】図１０（ｂ）に各バンク列を選択した場合
の、そして読み出し対象セルがオンビットセルである場
合のデジット線電圧立ち上がり特性のグラフを示す。本
発明のリファレンスセル部ではメモリセル部で選択され
たバンク列と同等の構成のバンク列が常に選択されるた
め、配線間の容量の影響によりバンク列毎に異なる主デ
ジット線のチャージアップ速度をメモリセル部とリファ
レンスセル部とで揃えることができ、読み出し時のバン
ク列依存性を打ち消すことができる。
の、そして読み出し対象セルがオンビットセルである場
合のデジット線電圧立ち上がり特性のグラフを示す。本
発明のリファレンスセル部ではメモリセル部で選択され
たバンク列と同等の構成のバンク列が常に選択されるた
め、配線間の容量の影響によりバンク列毎に異なる主デ
ジット線のチャージアップ速度をメモリセル部とリファ
レンスセル部とで揃えることができ、読み出し時のバン
ク列依存性を打ち消すことができる。
【００３６】図１１（ａ）に図２のメモリセルＡ（隣接
セルがオンビットセル）を読み出した場合のＩＳＡおよ
びＩＲＡを、図１１（ｂ）にメモリセルＡ'（隣接セル
オフビットセル）を読み出した場合のＩＳＡ'、ＩＲＡ
の関係を示す。（メモリセルＡ、Ａ'いずれを選択した
場合でも、リファレンスセルは偶数バンクであるから図
６中のＢが選択される）Ａ、Ａ'を選択した場合のセン
スアンプ電流ＩＳＡ、ＩＳＡ'を比較した場合、隣接セ
ルを介して副仮想ＧＮＤ線ＳＶＧ０２等をチャージアッ
プするため、セルＡを選択した場合のＩＳＡは、セル
Ａ'を選択した場合のＩＳＡ'と比較して一時的に増加す
る。しかし、ＩＳＡ＞ＩＲＡのため、電流が流れ始めた
時点で、差動回路は速やかにオンビットセルの判定がで
きる。
セルがオンビットセル）を読み出した場合のＩＳＡおよ
びＩＲＡを、図１１（ｂ）にメモリセルＡ'（隣接セル
オフビットセル）を読み出した場合のＩＳＡ'、ＩＲＡ
の関係を示す。（メモリセルＡ、Ａ'いずれを選択した
場合でも、リファレンスセルは偶数バンクであるから図
６中のＢが選択される）Ａ、Ａ'を選択した場合のセン
スアンプ電流ＩＳＡ、ＩＳＡ'を比較した場合、隣接セ
ルを介して副仮想ＧＮＤ線ＳＶＧ０２等をチャージアッ
プするため、セルＡを選択した場合のＩＳＡは、セル
Ａ'を選択した場合のＩＳＡ'と比較して一時的に増加す
る。しかし、ＩＳＡ＞ＩＲＡのため、電流が流れ始めた
時点で、差動回路は速やかにオンビットセルの判定がで
きる。
【００３７】本発明のリファレンスセル部は、選択され
たリファレンスセルに対し隣接セルが常にオフビットセ
ルであるため、リファレンス電流経路に容量が付加され
ることがない。従って、メモリセルＡ'（隣接セルオフ
ビットセル）を読み出した場合リファレンス電流ＩＲＡ
はＩＳＡ'と等しくなる。そのためセンスアンプ電流Ｉ
ＳＡ'が流れ始めた時点で、差動回路は速やかにオンビ
ットセルの判定ができる。
たリファレンスセルに対し隣接セルが常にオフビットセ
ルであるため、リファレンス電流経路に容量が付加され
ることがない。従って、メモリセルＡ'（隣接セルオフ
ビットセル）を読み出した場合リファレンス電流ＩＲＡ
はＩＳＡ'と等しくなる。そのためセンスアンプ電流Ｉ
ＳＡ'が流れ始めた時点で、差動回路は速やかにオンビ
ットセルの判定ができる。
【００３８】
【発明の効果】以上説明したように、本発明による半導
体記憶装置は、リファレンスセル部の構成をメモリセル
部と同一にして、メモリセル部のアドレス変化に追従し
て、リファレンスデジット線の特性を合わせることによ
り、バンク依存性を回避することができる。また、リフ
ァレンスセル部の隣接バンクのセルトランジスタをオフ
ビットセルにして、電流経路の容量付加の影響を無くす
ことで、コードパターン依存性を回避することができ
る。
体記憶装置は、リファレンスセル部の構成をメモリセル
部と同一にして、メモリセル部のアドレス変化に追従し
て、リファレンスデジット線の特性を合わせることによ
り、バンク依存性を回避することができる。また、リフ
ァレンスセル部の隣接バンクのセルトランジスタをオフ
ビットセルにして、電流経路の容量付加の影響を無くす
ことで、コードパターン依存性を回避することができ
る。
【図１】 本発明の一実施例における半導体記憶装置の
ブロック図。
ブロック図。
【図２】 本発明の一実施例におけるメモリセル部の回
路図。
路図。
【図３】 本発明の一実施例におけるＹセレクタ回路の
回路図。
回路図。
【図４】 本発明の一実施例における仮想ＧＮＤセレク
タ回路の回路図。
タ回路の回路図。
【図５】 本発明の一実施例におけるメモリセル部バン
ク選択のための真理値表。
ク選択のための真理値表。
【図６】 本発明の一実施例におけるリファレンスセル
部の回路図。
部の回路図。
【図７】 本発明の一実施例におけるダミーＹセレクタ
回路の回路図。
回路の回路図。
【図８】 本発明の一実施例におけるダミー仮想ＧＮＤ
セレクタ回路の回路図。
セレクタ回路の回路図。
【図９】 本発明の一実施例におけるリファレンスセル
部バンク選択のための真理値表。
部バンク選択のための真理値表。
【図１０】 本発明の一実施例におけるＢＡＮＫ１０〜
１７選択時のバンクパターン。
１７選択時のバンクパターン。
【図１１】 本発明の一実施例におけるセルトランジス
タＡ、Ａ'を読み出した場合のＩＳＡとＩＲＡの関係を
示すグラフ。
タＡ、Ａ'を読み出した場合のＩＳＡとＩＲＡの関係を
示すグラフ。
【図１２】 第１の先行技術におけるリファレンスセル
部の回路図とその問題点を説明するための電圧特性図。
部の回路図とその問題点を説明するための電圧特性図。
【図１３】 第２の先行技術におけるリファレンスセル
部の回路図とその問題点を説明するための電流特性図。
部の回路図とその問題点を説明するための電流特性図。
１ Ｘデコーダ ２ Ｙセレクタ回路 ３ プリチャージ回路 ４ リファレンスアンプ ５ ダミーＹセレクタ回路 ６ リファレンスセル部 ７ メモリセル部 ８ 仮想ＧＮＤセレクタ回路 ９ ダミー仮想ＧＮＤセレクタ回路 １０ サブプリチャージ回路 ３０〜３７、７０〜７５ Ｙセレクタトランジスタ ４０〜４７ ダミーＹセレクタトランジスタ ５０〜５５ ダミー仮想ＧＮＤセレクタトランジスタ ６０〜６５、８０、８１ 仮想ＧＮＤセレクタトランジ
スタ Ｔｂｆ、Ｔｂ０〜Ｔｂ１０、Ｔｒｂ０〜Ｔｒｂ７ バン
クセレクタトランジスタ Ｔｇｆ、Ｔｇ０〜Ｔｇ１１、Ｔｒｇ０〜Ｔｒｇ８ ＧＮ
Ｄセレクタトランジスタ ＳＡｆ、ＳＡ０〜ＳＡＸ センスアンプ ＤＦ０〜ＤＦＸ 差動回路 ＯＰ０〜ＯＰＸ 出力段
スタ Ｔｂｆ、Ｔｂ０〜Ｔｂ１０、Ｔｒｂ０〜Ｔｒｂ７ バン
クセレクタトランジスタ Ｔｇｆ、Ｔｇ０〜Ｔｇ１１、Ｔｒｇ０〜Ｔｒｇ８ ＧＮ
Ｄセレクタトランジスタ ＳＡｆ、ＳＡ０〜ＳＡＸ センスアンプ ＤＦ０〜ＤＦＸ 差動回路 ＯＰ０〜ＯＰＸ 出力段
Claims (7)
- 【請求項１】 メモリセルが行列状に配列され、ワード
線と交差して形成された、メモリセルのソース・ドレイ
ン領域が副デジット線または副仮想ＧＮＤ線として機能
するメモリセルアレイと、リファレンスセルが行列状に
配列され、前記ワード線と交差して形成された、リファ
レンスセルのソース・ドレイン領域が副デジット線また
は副仮想ＧＮＤ線として機能するリファレンスセルアレ
イと、Ｙセレクタ回路により選択されて電流検出回路に
接続される主デジット線と、ダミーＹセレクタ回路によ
り選択されて電流検出回路に接続されるリファレンスデ
ジット線と、前記メモリセルアレイおよび前記リファレ
ンスセルアレイの副デジット線を選択して前記主デジッ
ト線と前記リファレンスデジット線に接続するバンク選
択回路と、仮想ＧＮＤセレクタ回路により選択されてＧ
ＮＤに接続される主仮想ＧＮＤ線と、ダミー仮想ＧＮＤ
セレクタ回路により選択されてＧＮＤに接続されるリフ
ァレンス仮想ＧＮＤ線と、前記メモリセルアレイおよび
前記リファレンスセルアレイの副仮想ＧＮＤ線を選択し
て前記主仮想ＧＮＤ線と前記リファレンス仮想ＧＮＤ線
に接続するＧＮＤ選択回路と、を備え、選択されたメモ
リセルアレイとリファレンスセルアレイの副デジット線
を流れる電流の差を検出して情報を読み出す半導体記憶
装置であって、電流検出回路に接続された主デジット線
とＧＮＤに接続された主仮想ＧＮＤ線との配置関係が、
電流検出回路に接続されたリファレンスデジット線とＧ
ＮＤに接続されたリファレンス仮想ＧＮＤ線との配置関
係と同じであることを特徴とする半導体記憶装置。 - 【請求項２】 メモリセルが行列状に配列され、ワード
線と交差して形成された、メモリセルのソース・ドレイ
ン領域が副デジット線または副仮想ＧＮＤ線として機能
するメモリセルアレイと、リファレンスセルが行列状に
配列され、前記ワード線と交差して形成された、リファ
レンスセルのソース・ドレイン領域が副デジット線また
は副仮想ＧＮＤ線として機能するリファレンスセルアレ
イと、Ｙセレクタ回路により選択されて電流検出回路ま
たはプリチャージ回路に接続される主デジット線と、ダ
ミーＹセレクタ回路により選択されて電流検出回路また
はプリチャージ回路に接続されるリファレンスデジット
線と、前記メモリセルアレイおよび前記リファレンスセ
ルアレイの副デジット線を選択して前記主デジット線と
前記リファレンスデジット線に接続するバンク選択回路
と、仮想ＧＮＤセレクタ回路により選択されてＧＮＤに
接続される主仮想ＧＮＤ線と、ダミー仮想ＧＮＤセレク
タ回路により選択されてＧＮＤに接続されるリファレン
ス仮想ＧＮＤ線と、前記メモリセルアレイおよび前記リ
ファレンスセルアレイの副仮想ＧＮＤ線を選択して前記
主仮想ＧＮＤ線と前記リファレンス仮想ＧＮＤ線に接続
するＧＮＤ選択回路と、を備え、選択されたメモリセル
アレイとリファレンスセルアレイの副デジット線を流れ
る電流の差を検出して情報を読み出す半導体記憶装置で
あって、電流検出回路に接続された主デジット線とプリ
チャージ回路に接続された主デジット線とＧＮＤに接続
された主仮想ＧＮＤ線との配置関係が、電流検出回路に
接続されたリファレンスデジット線とプリチャージ回路
に接続されたリファレンスデジット線とＧＮＤに接続さ
れたリファレンス仮想ＧＮＤ線との配置関係と同じであ
ることを特徴とする半導体記憶装置。 - 【請求項３】 メモリセルが行列状に配列され、ワード
線と交差して形成された、メモリセルのソース・ドレイ
ン領域が副デジット線または副仮想ＧＮＤ線として機能
するメモリセルアレイと、リファレンスセルが行列状に
配列され、前記ワード線と交差して形成された、リファ
レンスセルのソース・ドレイン領域が副デジット線また
は副仮想ＧＮＤ線として機能するリファレンスセルアレ
イと、Ｙセレクタ回路により選択されて電流検出回路ま
たはプリチャージ回路に接続される主デジット線と、ダ
ミーＹセレクタ回路により選択されて電流検出回路また
はプリチャージ回路に接続されるリファレンスデジット
線と、前記メモリセルアレイおよび前記リファレンスセ
ルアレイの副デジット線を選択して前記主デジット線と
前記リファレンスデジット線に接続するバンク選択回路
と、仮想ＧＮＤセレクタ回路により選択されてＧＮＤま
たはサブプリチャージ回路に接続される主仮想ＧＮＤ線
と、ダミー仮想ＧＮＤセレクタ回路により選択されてＧ
ＮＤまたはサブプリチャージ回路に接続されるリファレ
ンス仮想ＧＮＤ線と、前記メモリセルアレイおよび前記
リファレンスセルアレイの副仮想ＧＮＤ線を選択して前
記主仮想ＧＮＤ線と前記リファレンス仮想ＧＮＤ線に接
続するＧＮＤ選択回路と、を備え、選択されたメモリセ
ルアレイとリファレンスセルアレイの副デジット線を流
れる電流の差を検出して情報を読み出す半導体記憶装置
であって、電流検出回路に接続された主デジット線とプ
リチャージ回路に接続された主デジット線とＧＮＤに接
続された主仮想ＧＮＤ線とサブプリチャージ回路に接続
された主仮想ＧＮＤ線との配置関係が、電流検出回路に
接続されたリファレンスデジット線とプリチャージ回路
に接続されたリファレンスデジット線とＧＮＤに接続さ
れたリファレンス仮想ＧＮＤ線とサブプリチャージ回路
に接続されたリファレンス仮想ＧＮＤ線との配置関係と
同じであることを特徴とする半導体記憶装置。 - 【請求項４】 参照のために選択されるリファレンスセ
ルに副デジット線を介して隣接するリファレンスセルが
オフビットセルであることを特徴とする請求項１〜３の
何れかに記載の半導体記憶装置。 - 【請求項５】 前記リファレンスセルアレイのビット構
成が、偶数バンクがオンビットセル、奇数バンクがオフ
ビットセルの箇所と、偶数バンクがオフビットセル、奇
数バンクがオンビットセルの箇所の、２つが並列して配
置されていることを特徴とする請求項１〜３の何れかに
記載の半導体記憶装置。 - 【請求項６】 前記バンク選択回路が、Ｘデコーダから
メモリセル部とリファレンスセル部とに共通に延びるバ
ンク選択線と各副デジット線毎に設けられたセレクタト
ランジスタとによって構成されていることを特徴とする
請求項１〜５の何れかに記載の半導体記憶装置。 - 【請求項７】 前記ＧＮＤ選択回路が、Ｘデコーダから
メモリセル部とリファレンスセル部とに共通に延びるＧ
ＮＤ選択線と各副仮想ＧＮＤ線毎に設けられたセレクタ
トランジスタとによって構成されていることを特徴とす
る請求項１〜６の何れかに記載の半導体記憶装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000166964A JP2001344985A (ja) | 2000-06-05 | 2000-06-05 | 半導体記憶装置 |
| US09/873,343 US6600689B2 (en) | 2000-06-05 | 2001-06-05 | Virtual ground semiconductor memory device |
| KR10-2001-0031456A KR100454133B1 (ko) | 2000-06-05 | 2001-06-05 | 반도체메모리장치 |
| TW090113644A TW531748B (en) | 2000-06-05 | 2001-06-05 | Semiconductor memory device |
| US10/390,770 US6680872B2 (en) | 2000-06-05 | 2003-03-19 | Virtual ground semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000166964A JP2001344985A (ja) | 2000-06-05 | 2000-06-05 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001344985A true JP2001344985A (ja) | 2001-12-14 |
Family
ID=18670196
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000166964A Pending JP2001344985A (ja) | 2000-06-05 | 2000-06-05 | 半導体記憶装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (2) | US6600689B2 (ja) |
| JP (1) | JP2001344985A (ja) |
| KR (1) | KR100454133B1 (ja) |
| TW (1) | TW531748B (ja) |
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|---|---|---|---|---|
| JP2010528402A (ja) * | 2007-05-25 | 2010-08-19 | マーベル ワールド トレード リミテッド | Ｎｏｒ型メモリアレイのためのビット線デコーダアーキテクチャ |
| WO2011033701A1 (ja) * | 2009-09-16 | 2011-03-24 | パナソニック株式会社 | 半導体記憶装置 |
| KR20180085012A (ko) * | 2015-12-31 | 2018-07-25 | 실리콘 스토리지 테크놀로지 인크 | 플래시 메모리 시스템에 대한 저전력 감지 증폭기 |
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| US7190605B1 (en) * | 2005-09-30 | 2007-03-13 | Infineon Technologies Flash Gmbh & Co. Kg | Semiconductor memory and method for operating a semiconductor memory comprising a plurality of memory cells |
| US8004899B2 (en) * | 2009-03-05 | 2011-08-23 | Macronix International Co., Ltd. | Memory array and method of operating a memory |
Family Cites Families (7)
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|---|---|---|---|---|
| US5687114A (en) * | 1995-10-06 | 1997-11-11 | Agate Semiconductor, Inc. | Integrated circuit for storage and retrieval of multiple digital bits per nonvolatile memory cell |
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| KR100243003B1 (ko) * | 1997-02-26 | 2000-03-02 | 김영환 | 플랫셀 어레이의 온/오프전류비 개선회로 |
| JP3211745B2 (ja) * | 1997-09-18 | 2001-09-25 | 日本電気株式会社 | 半導体記憶装置 |
| JP2000101050A (ja) * | 1998-09-22 | 2000-04-07 | Nec Corp | 半導体記憶装置およびメモリセルのレイアウト方法 |
| JP3336985B2 (ja) * | 1999-01-29 | 2002-10-21 | 日本電気株式会社 | 半導体記憶装置 |
| JP3583042B2 (ja) * | 1999-11-09 | 2004-10-27 | Ｎｅｃエレクトロニクス株式会社 | 半導体記憶装置 |
-
2000
- 2000-06-05 JP JP2000166964A patent/JP2001344985A/ja active Pending
-
2001
- 2001-06-05 US US09/873,343 patent/US6600689B2/en not_active Expired - Lifetime
- 2001-06-05 KR KR10-2001-0031456A patent/KR100454133B1/ko not_active IP Right Cessation
- 2001-06-05 TW TW090113644A patent/TW531748B/zh not_active IP Right Cessation
-
2003
- 2003-03-19 US US10/390,770 patent/US6680872B2/en not_active Expired - Lifetime
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010528402A (ja) * | 2007-05-25 | 2010-08-19 | マーベル ワールド トレード リミテッド | Ｎｏｒ型メモリアレイのためのビット線デコーダアーキテクチャ |
| WO2011033701A1 (ja) * | 2009-09-16 | 2011-03-24 | パナソニック株式会社 | 半導体記憶装置 |
| US8331157B2 (en) | 2009-09-16 | 2012-12-11 | Panasonic Corporation | Semiconductor memory device |
| KR20180085012A (ko) * | 2015-12-31 | 2018-07-25 | 실리콘 스토리지 테크놀로지 인크 | 플래시 메모리 시스템에 대한 저전력 감지 증폭기 |
| JP2019500713A (ja) * | 2015-12-31 | 2019-01-10 | シリコン ストーリッジ テクノロージー インコーポレイテッドＳｉｌｉｃｏｎ Ｓｔｏｒａｇｅ Ｔｅｃｈｎｏｌｏｇｙ， Ｉｎｃ． | フラッシュメモリシステム用低電力センスアンプ |
| KR102133106B1 (ko) * | 2015-12-31 | 2020-07-10 | 실리콘 스토리지 테크놀로지 인크 | 플래시 메모리 시스템에 대한 저전력 감지 증폭기 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR100454133B1 (ko) | 2004-10-26 |
| US6600689B2 (en) | 2003-07-29 |
| US20010048126A1 (en) | 2001-12-06 |
| TW531748B (en) | 2003-05-11 |
| US6680872B2 (en) | 2004-01-20 |
| KR20010110213A (ko) | 2001-12-12 |
| US20030185037A1 (en) | 2003-10-02 |
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