JP2010528402A - Ｎｏｒ型メモリアレイのためのビット線デコーダアーキテクチャ - Google Patents

Abstract

メモリアレイのメモリセルの状態を感知するためのビット線デコーダは、制御デバイスと、制御モジュールと、を含む。制御デバイスは、ビット線と選択的に通信する。制御デバイスは、複数のレベルを有するマルチレベル構成で配設され、各レベルは、複数の制御デバイスを有する。制御モジュールは、メモリセルの状態を判定する時に、ビット線から、メモリアレイ内に位置付けられるメモリセルに関連する、第１のビット線および第２のビット線を選択する。制御モジュールは、各レベルにおいて制御デバイスのうちの１個以上を選択解除する、第１の制御信号を生成する。各レベルにおいて１個以上の制御デバイスの選択が解除された時に、第１のビット線を含む第１群のビット線は、第１の電位に荷電され、第２のビット線を含む第２群のビット線は、第２の電位に荷電される。
【選択図】なし

Description

関連出願の相互参照

本出願は、２００７年５月２５日に出願された米国仮出願第６０／９４０，２０６号の利益を主張するものである。上記出願の開示は、参照することによりその全体が本明細書に組み込まれる。

本開示は、メモリ集積回路に関する。

本明細書において提供される背景技術は、概して、本開示の文脈を提示することを目的としている。この背景技術の項に記載されている範囲における本発明者らの研究、およびその他の点では出願時に先行技術として見なされ得ない説明の態様は、明示または黙示を問わず本開示に対する先行技術として認めるものではない。

集積回路（ＩＣ）内にパッケージ化される半導体メモリ（メモリ）は、一般的に、メモリアレイの形態で編成される。ＮＡＮＤ型またはＮＯＲ型メモリセルを備えるメモリアレイ（例えば、ＮＡＮＤ型またはＮＯＲ型フラッシュメモリセル）は、それぞれ、ＮＡＮＤ型またはＮＯＲ型メモリアレイと呼ばれる。メモリアレイは、行および列に配設されるメモリセルを備える。メモリアレイは、メモリセル内のデータの読み出し／書き込みを行うように、ワード線（ＷＬ）およびビット線（ＢＬ）を選択する、デコーダ回路（デコーダ）を備える。

図１を参照すると、メモリアレイ１２と、ＷＬデコーダ１６と、ＢＬデコーダ１８と、を備える、ＩＣ１０が示されている。メモリアレイ１２は、示されているように、行および列に配設されるメモリセル１４を備える。読み出し／書き込み動作中に、選択メモリセル１４のアドレスに応じて、ＷＬおよびＢＬデコーダ１６、１８は、それぞれ、選択メモリセル１４とのデータの読み出し／書き込みを行うように、適切なＷＬおよびＢＬを起動させる。

図２を参照すると、埋め込みビット線アーキテクチャを利用する、例示的なＮＯＲ型メモリアレイ５０が示されている。ＮＯＲ型メモリアレイ５０内のｎ番目のメモリセル５２の状態は、一般的に、以下のように測定される。ＷＬデコーダ５１は、ワード線ＷＬ（ｎ）を選択し、ワード線ＷＬ（ｎ＋１）を選択解除する。感知回路５４は、ｎ番目のメモリセル５２に直接的に接続する、隣接するビット線ＢＬ（ｎ）およびＢＬ（ｎ＋１）にわたって電位差（Ｖ２−Ｖ１）を印加する。感知回路５４は、ｎ番目のメモリセル５２を通じて流れる電流Ｉを感知して、測定する。電流Ｉの値は、ｎ番目のメモリセル５２の状態に依存する。ｎ番目のメモリセル５２の状態は、電流Ｉの値に基づいて判定することができる。

一般的に、メモリアレイの異なるメモリセルに接続する、異なる対の隣接するビット線を選択するのに、一対のデコーダが使用されてもよい。デコーダは、選択対にわたって電位差（Ｖ２−Ｖ１）を印加し、選択メモリセルを通じて流れる電流を測定し、メモリセルの状態を判断し得る。

図３を参照すると、ＮＯＲ型メモリアレイ７２と、ＷＬデコーダ７４と、デコーダ７６と、デコーダ７８と、感知回路８０と、を備える、例示的な集積回路７０が示されている。デコーダ７６および７８は、１−ｏｆ−Ｎデコーダであり、Ｎは、１よりも大きい整数である（例えば、Ｎ＝８）。デコーダ７６および７８は、ＮＯＲ型メモリアレイ７２の異なるメモリセルに接続する、異なる対の隣接するビット線を選択する。デコーダ７６および７８は、選択ビット線に接続されるメモリセルにわたって電位差（Ｖ２−Ｖ１）を印加する。感知回路８０は、メモリセルを通じて流れる電流を測定する。したがって、ＮＯＲ型メモリアレイ７２の全てのメモリセルの状態を判定することができる。

メモリアレイのメモリセルの状態を感知するためのビット線デコーダは、制御デバイスと、制御モジュールと、を備える。制御デバイスは、ビット線と選択的に通信し、複数のレベルを有するマルチレベル構成で配設され、各レベルは、複数の制御デバイスを有する。制御モジュールは、メモリセルの状態を判断する時に、ビット線から、メモリアレイ内に位置付けられるメモリセルに関連する、第１のビット線および第２のビット線を選択し、各レベルにおいて制御デバイスのうちの１個以上を選択解除する、第１の制御信号を生成する。各レベルにおいて１個以上の制御デバイスが選択解除された時に、第１のビット線を含む第１群のビット線が、第１の電位に荷電され、第２のビット線を含む第２群のビット線が、第２の電位に荷電される。

別の特徴において、ビット線デコーダは、第１の電位を第１群のビット線に印加し、第２の電位を第２群のビット線に印加する、感知回路をさらに備える。感知回路は、メモリセルを通じて流れる電流を感知し、該電流に基づいて、メモリセルの状態を判定する。

別の特徴において、レベルのうちの１番目に関連する制御デバイスの第１の数は、レベルのうちの２番目に関連する制御デバイスの第２の数よりも大きい。

別の特徴において、レベルのうちの１番目は、レベルのうちの２番目よりも、感知回路から遠くに位置付けられる。

別の特徴において、レベルのうちの１番目がレベルのうちの２番目に隣接している時、レベルのうちの１番目に関連する制御デバイスの第１の数は、レベルのうちの２番目に関連する制御デバイスの第２の数の２倍である。

別の特徴において、第１の制御信号は、各レベルに関連する制御デバイスのうちの半数を選択解除する。

別の特徴において、ビット線デコーダは、レベルのうちの第１のレベルと第２のレベルとの間に配置される、分離回路をさらに備える。

他の特徴において、制御モジュールは、分離回路を制御する第２の制御信号を生成する。分離回路は、第２の制御信号に基づいて、第２のレベルに関連する制御デバイスから、第１のレベルに関連する制御デバイスを分離する。

別の特徴において、集積回路（ＩＣ）は、ビット線デコーダを備え、メモリアレイをさらに備える。

さらに他の特徴において、メモリアレイのメモリセルの状態を感知するためのビット線デコーダは、制御デバイスと、制御モジュールと、を備える。制御デバイスは、ビット線デコーダのＬ個のレベル内に配設され、Ｌは、２よりも大きい整数である。Ｌ個のレベルのうちのＫ番目は、２^Ｋ個の制御デバイスを含み、１≦Ｋ≦Ｌである。制御デバイスは、メモリアレイのＢ本のビット線と選択的に通信し、Ｂ＝（２^Ｌ＋１）である。制御モジュールは、Ｌ個のレベルのそれぞれにおいて制御デバイスのうちの半数を選択解除する第１の制御信号を生成し、メモリセルのうちの１個と通信するＢ本のビット線のうちの２本を選択する。

別の特徴において、ビット線デコーダは、制御デバイスと通信し、Ｂ本のビット線のうちの２本にわたって電位差を印加する、感知回路をさらに備える。感知回路は、メモリセルのうちの１個を通じて流れる電流を感知し、該電流に基づいて、メモリセルのうちの１個の状態を判定する。

他の特徴において、ビット線デコーダは、制御デバイスと通信し、第１の電位を、メモリセルのうちの１個の第１の側上にある、Ｂ本のビット線のうちのＭ本に印加し、第２の電位を、メモリセルのうちの１個の第２の側上にある、Ｂ本のビット線のうちのＮ本に印加し、ＭおよびＮは、１以上の整数であり、（Ｍ＋Ｎ）＝Ｂである、感知回路をさらに備える。感知回路は、メモリセルのうちの１個を通じて流れる電流を感知し、該電流に基づいて、メモリセルのうちの１個の状態を判定する。

他の特徴において、Ｌ個のレベルのうちの１番目は、Ｌ個のレベルのうちの２番目よりも多い数の制御デバイスを含む。Ｌ個のレベルのうちの１番目は、Ｌ個のレベルのうちの２番目よりも、感知回路から遠くに位置付けられる。

別の特徴において、Ｌ個のレベルのうちのＰ個は、メモリアレイに隣接する第１のサブデコーダ内に配設され、Ｌ個のレベルのうちのＱ個は、感知回路に隣接する第２のサブデコーダ内に配設され、ＰおよびＱは、１以上の整数であり、（Ｐ＋Ｑ）＝Ｌである。

別の特徴において、ビット線デコーダは、第１のサブデコーダと通信する第１の端部と、第２のサブデコーダと通信する第２の端部と、をそれぞれが有する複数の分離デバイスを含む、分離回路をさらに備える。

他の特徴において、制御モジュールは、分離デバイスを制御する第２の制御信号を生成する。分離デバイスは、第２の制御信号に基づいて、第２のサブデコーダから第１のサブデコーダを分離する。

別の特徴において、感知回路は、分離デバイスが、第２のサブデコーダから第１のサブデコーダを分離しない時に、メモリセルのうちの１個の状態を判定する。

別の特徴において、集積回路（ＩＣ）は、ビット線デコーダを備え、メモリアレイをさらに備える。

さらに他の特徴において、メモリアレイのメモリセルの状態を感知するためのビット線デコーダは、第１のサブデコーダと、制御モジュールと、分離回路と、を備える。第１のサブデコーダは、ビット線デコーダのＬ個のレベルのうちのＰ個に配設される第１の制御デバイスを含み、Ｌは、２よりも大きい整数であり、Ｐ＜Ｌである。第１の制御デバイスは、メモリアレイのＢ本のビット線のうちの第１組のＳ本と選択的に通信し、Ｓ＝（２^Ｌ＋１）、およびＳ＜Ｂである。Ｌ個のレベルのうちのＫ番目は、２^Ｋ個の制御デバイスを含み、１≦Ｋ≦Ｌである。制御モジュールは、第１および第２の制御信号を生成する。第１の制御信号は、Ｐ個のレベルのそれぞれにおいて第１の制御デバイスのうちの半数を選択解除する。分離回路は、第１のサブデコーダと通信する第１の端部と、第２の端部と、をそれぞれが有する複数の分離デバイスを含む。第１の端部は、第２の制御信号に基づいて、第２の端部と選択的に通信する。

他の特徴において、集積回路（ＩＣ）は、ビット線デコーダを備え、メモリアレイのＲ個のメモリサブアレイをさらに備える。Ｒ個のメモリサブアレイは、第１のメモリサブアレイを含む。第１のメモリサブアレイは、Ｂ本のビット線のうちの第１組のＳ本を含み、Ｂ本のビット線の第１組のＳ本を介して、第１のサブデコーダと通信する。Ｒ個のメモリサブアレイは、それぞれ、Ｂ本のビット線のうちの（Ｒ−１）組のＳ本を含む、（Ｒ−１）個のメモリサブアレイを含み、Ｂ＝Ｓ×Ｒであり、Ｒは、１よりも大きい整数である。Ｂ本のビット線のうちの第１組のＳ本、およびＢ本のビット線のうちの（Ｒ−１）組のＳ本は、Ｂ本のビット線のうちのＲ組のＳ本を提供する。

他の特徴において、ＩＣは、それぞれ、Ｂ本のビット線のうちの（Ｒ−１）組のＳ本を介して、（Ｒ−１）個のメモリサブアレイと通信する、第１のサブデコーダのうちの（Ｒ−１）個をさらに備える。第１のサブデコーダ、および第１のサブデコーダのうちの（Ｒ−１）個は、Ｒ個の第１のサブデコーダを提供する。

他の特徴において、ＩＣは、それぞれ、第１のサブデコーダのうちの（Ｒ−１）個と通信する第１の端部と、第２の端部と、をそれぞれが有する、分離回路のうちの（Ｒ−１）個をさらに備える。分離回路の第２の端部は、分離回路のうちの（Ｒ−１）個の対応する第２の端部と通信する。分離回路、および分離回路のうちの（Ｒ−１）個は、Ｒ個の分離回路を提供する。

別の特徴において、Ｒ個の分離回路のうちの１個の第１の端部は、第２の制御信号に基づいて、Ｒ個の分離回路のうちの１個の第２の端部と通信する。

他の特徴において、ＩＣは、Ｌ個のレベルのうちのＱ個に配設される第２の制御デバイスを含む、第２のサブデコーダをさらに備える。第２のサブデコーダは、Ｒ個の分離回路の第２の端部と通信する。第２のサブデコーダは、Ｒ個の分離回路のうちのそれぞれの１個を介して、Ｒ個の第１のサブデコーダのそれぞれと通信する。第１の制御信号は、Ｑ個のレベルのそれぞれにおいて第２の制御デバイスのうちの半数を選択解除し、（Ｐ＋Ｑ）＝Ｌである。

他の特徴において、第１の制御デバイスは、第２の制御デバイスよりも数が多い。第１および第２のサブデコーダは、それぞれ、メモリアレイおよび感知回路に隣接する。

他の特徴において、第１の制御信号は、Ｒ組のうちの１組から２本のビット線を選択する。２本のビット線は、Ｒ組のうちの１組を介して、Ｒ個の第１のサブデコーダのうちの１個と通信するＲ個のメモリサブアレイのうちの１個の中に位置付けられる、メモリセルのうちの１個と通信する。

他の特徴において、ＩＣは、第２のサブデコーダと通信する、感知回路をさらに備える。感知回路は、２本のビット線にわたって電位差を印加し、メモリセルのうちの１個を通じて流れる電流を測定し、該電流に基づいて、メモリセルのうちの１個の状態を判定する。

他の特徴において、ＩＣは、第１の電位を、メモリセルのうちの１個の第１の側上にある、Ｒ組のうちの１組からのＭ本のビット線に印加する、感知回路をさらに備える。感知回路は、第２の電位を、メモリセルのうちの１個の第２の側上にある、Ｒ組のうちの１組からのＮ本のビット線に印加し、ＭおよびＮは、１以上の整数であり、（Ｍ＋Ｎ）＝Ｓである。感知回路は、メモリセルのうちの１個を通じて流れる電流を測定し、該電流に基づいて、メモリセルのうちの１個の状態を判定する。

さらに他の特徴において、メモリアレイのメモリセルの状態を感知するための方法は、制御デバイスを提供するステップと、複数のレベルを有するマルチレベル構成で制御デバイスを配設するステップと、を含む。該方法は、ビット線と選択的に通信するために、レベルのそれぞれにおいて複数の制御デバイスを提供するステップをさらに含む。該方法は、メモリセルの状態を判定する時に、ビット線から、メモリアレイ内に位置付けられるメモリセルに関連する、第１のビット線および第２のビット線を選択するステップをさらに含む。該方法は、レベルのそれぞれにおいて１個以上の制御デバイスを選択解除する、第１の制御信号を生成するステップをさらに含む。該方法は、第１のビット線を含む第１群のビット線を第１の電位に荷電するステップと、第２のビット線を含む第２群のビット線を第２の電位に荷電するステップと、をさらに含む。

別の特徴において、該方法は、メモリセルを通じて流れる電流を感知するステップと、該電流に基づいて、メモリセルの状態を判定するステップと、をさらに含む。

他の特徴において、該方法は、レベルのうちの１番目に第１の数の制御デバイスを提供するステップと、レベルのうちの２番目に第２の数の制御デバイスを提供するステップと、をさらに含む。第１の数は、第２の数よりも大きい。

別の特徴において、該方法は、電流を感知するための感知回路を提供するステップと、レベルのうちの１番目を、レベルのうちの２番目よりも、感知回路から遠くに位置付けるステップと、をさらに含む。

他の特徴において、該方法は、レベルのうちの１番目に第１の数の制御デバイスを提供するステップと、レベルのうちの２番目に第２の数の制御デバイスを提供するステップと、をさらに含む。レベルのうちの１番目がレベルのうちの２番目に隣接している時に、第１の数は、第２の数の２倍である。

別の特徴において、該方法は、第１の制御信号に基づいて、レベルのそれぞれに関連する制御デバイスのうちの半数を選択解除するステップをさらに含む。

他の特徴において、該方法は、レベルのうちの第１のレベルと第２のレベルとの間に、分離回路を配置するステップをさらに含む。該方法は、第２の制御信号を生成するステップと、該第２の制御信号に基づいて、第２のレベルに関連する制御デバイスから、第１のレベルに関連する制御デバイスを分離するステップをさらに含む。

さらに他の特徴において、メモリアレイのメモリセルの状態を感知するための方法は、制御デバイスを提供するステップと、ビット線デコーダのＬ個のレベル内に制御デバイスを配設するステップと、を含み、Ｌは、２よりも大きい整数である。該方法は、Ｌ個のレベルのうちのＫ番目に２^Ｋ個の制御デバイスを提供するステップをさらに含み、１≦Ｋ≦Ｌである。該方法は、メモリアレイのＢ本のビット線と選択的に通信するステップをさらに含み、Ｂ＝（２^Ｌ＋１）である。該方法は、第１の制御信号を生成するステップと、該第１の制御信号に基づいて、Ｌ個のレベルのそれぞれにおいて制御デバイスのうちの半数を選択解除するステップと、メモリセルのうちの１個と通信する、Ｂ本のビット線のうちの２本を選択するステップと、をさらに含む。

別の特徴において、該方法は、Ｂ本のビット線のうちの２本にわたって電位差を印加するステップと、メモリセルのうちの１個を通じて流れる電流を感知するステップと、該電流に基づいて、メモリセルのうちの１個の状態を判定するステップと、をさらに含む。

他の特徴において、該方法は、感知回路を使用して、第１の電位を、メモリセルのうちの１個の第１の側上にある、Ｂ本のビット線のうちのＭ本に印加するステップをさらに含む。該方法は、感知回路を使用して、第２の電位を、メモリセルのうちの１個の第２の側上にある、Ｂ本のビット線のうちのＮ本に印加するステップをさらに含み、ＭおよびＮは、１以上の整数であり、（Ｍ＋Ｎ）＝Ｂである。該方法は、感知回路を使用して、メモリセルのうちの１個を通じて流れる電流を感知するステップと、感知回路を使用して、該電流に基づいて、メモリセルのうちの１個の状態を判定するステップと、をさらに含む。

別の特徴において、該方法は、Ｌ個のレベルのうちの１番目に、Ｌ個のレベルのうちの２番目よりも多い数の制御デバイスを提供するステップと、Ｌ個のレベルのうちの１番目を、Ｌ個のレベルのうちの２番目よりも、感知回路から遠くに配設するステップと、をさらに含む。

別の特徴において、該方法は、Ｌ個のレベルのうちのＰ個を、メモリアレイに隣接する第１のサブデコーダ内に配設するステップと、Ｌ個のレベルのうちのＱ個を、感知回路に隣接する第２のサブデコーダ内に配設するステップと、をさらに含み、ＰおよびＱは、１以上の整数であり、（Ｐ＋Ｑ）＝Ｌである。

別の特徴において、該方法は、第１および第２の端部をそれぞれが有し、第１の端部および第１のサブデコーダと通信し、第２の端部および第２のサブデコーダと通信する、複数の分離デバイスを含む、分離回路を提供するステップをさらに含む。

別の特徴において、該方法は、分離デバイスを制御する第２の制御信号を生成するステップと、該第２の制御信号に基づいて、第２のサブデコーダから第１のサブデコーダを分離するステップと、をさらに含む。

別の特徴において、該方法は、分離デバイスが、第２のサブデコーダから第１のサブデコーダを分離しない時に、メモリセルのうちの１個の状態を判定するステップをさらに含む。

別の特徴において、該方法は、ビット線デコーダおよびメモリアレイを、集積回路（ＩＣ）に集積化するステップをさらに含む。

さらに他の特徴において、メモリアレイのメモリセルの状態を感知するための方法は、ビット線デコーダのＬ個のレベルのうちのＰ個に配設される第１の制御デバイスを含む、第１のサブデコーダを提供するステップを含み、ＰおよびＬは、２よりも大きい整数であり、Ｐ＜Ｌである。該方法は、Ｌ個のレベルのうちのＫ番目に、２^Ｋ個の制御デバイス提供するステップをさらに含み、１≦Ｋ≦Ｌである。該方法は、第１の制御デバイスを介して、メモリアレイのＢ本のビット線のうちの第１組のＳ本と選択的に通信するステップをさらに含み、Ｓ＝（２^Ｌ＋１）、およびＳ＜Ｂである。該方法は、第１および第２の制御信号を生成するステップと、該第１の制御信号に基づいて、Ｐ個のレベルのそれぞれにおいて第１の制御デバイスのうちの半数を選択解除するステップと、をさらに含む。該方法は、第１の端部および第２の端部をそれぞれが有する複数の分離デバイスを含む、分離回路を提供するステップをさらに含む。該方法は、第１の端部および第１のサブデコーダと通信するステップと、第２の制御信号に基づいて、第１の端部および第２の端部と選択的に通信するステップと、をさらに含む。

他の特徴において、該方法は、Ｂ本のビット線のうちの第１組のＳ本を含む、第１のメモリサブアレイを提供するステップをさらに含む。該方法は、Ｂ本のビット線のうちの第１組のＳ本を介して、第１のメモリサブアレイおよび第１のサブデコーダと通信するステップをさらに含む。該方法は、それぞれ、Ｂ本のビット線のうちの（Ｒ−１）組のＳ本を含む、（Ｒ−１）個のメモリサブアレイを提供するステップをさらに含み、Ｂ＝Ｓ×Ｒであり、Ｒは、１よりも大きい整数である。Ｂ本のビット線のうちの第１組のＳ本、およびＢ本のビット線のうちの（Ｒ−１）組のＳ本は、Ｂ本のビット線のうちのＲ組のＳ本を提供する。

他の特徴において、該方法は、第１のサブデコーダのうちの（Ｒ−１）個を提供するステップをさらに含む。該方法は、それぞれ、Ｂ本のビット線のうちの（Ｒ−１）組のＳ本を介して、（Ｒ−１）個のメモリサブアレイおよび第１のサブデコーダのうちの（Ｒ−１）個と通信するステップをさらに含む。第１のサブデコーダおよび第１のサブデコーダのうちの（Ｒ−１）個は、Ｒ個の第１のサブデコーダを提供する。

他の特徴において、該方法は、第１の端部および第２の端部をそれぞれが有する、分離回路のうちの（Ｒ−１）個を提供するステップをさらに含む。該方法は、それぞれ、分離回路のうちの（Ｒ−１）個の第１の端部、および第１のサブデコーダのうちの（Ｒ−１）個と通信するステップをさらに含む。該方法は、分離回路の第２の端部、および分離回路のうちの（Ｒ−１）個の対応する第２の端部と通信するステップをさらに含む。分離回路、および分離回路のうちの（Ｒ−１）個は、Ｒ個の分離回路を提供する。

別の特徴において、該方法は、第２の制御信号に基づいて、Ｒ個の分離回路のうちの１個の第１の端部、およびＲ個の分離回路のうちの１個の第２の端部と通信するステップをさらに含む。

他の特徴において、該方法は、Ｌ個のレベルのうちのＱ個に配設される第２の制御デバイスを含む、第２のサブデコーダを提供するステップをさらに含み、（Ｐ＋Ｑ）＝Ｌである。該方法は、第２のサブデコーダ、およびＲ個の分離回路の第２の端部と通信するステップをさらに含む。該方法は、第１の制御信号に基づいて、Ｑ個のレベルのそれぞれにおいて第２の制御デバイスのうちの半数を選択解除するステップをさらに含む。該方法は、Ｒ個の分離回路のうちのそれぞれ１個を介して、第２のサブデコーダ、およびＲ個の第１のサブデコーダのそれぞれと通信するステップをさらに含む。

別の特徴において、該方法は、第２の制御デバイスよりも数が多い第１の制御デバイスを提供するステップと、第１および第２のサブデコーダを、それぞれ、メモリアレイおよび感知回路に隣接するように配設するステップをさらに含む。

他の特徴において、該方法は、第１の制御信号に基づいて、Ｒ組のうちの１組から２本のビット線を選択するステップと、２本のビット線を介して、メモリセルのうちの１個と通信するステップと、をさらに含む。メモリセルは、Ｒ組のうちの１組を介して、Ｒ個の第１のサブデコーダのうちの１個と通信するＲ個のメモリサブアレイのうちの１個の中に位置付けられる。

他の特徴において、該方法は、感知回路を提供するステップと、感知回路および第２のサブデコーダと通信するステップと、をさらに含む。該方法は、感知回路を使用して、２本のビット線にわたって電位差を印加するステップと、感知回路を使用して、メモリセルのうちの１個を通じて流れる電流を測定するステップと、感知回路を使用して、該電流に基づいて、メモリセルのうちの１個の状態を判定するステップと、をさらに含む。

他の特徴において、該方法は、感知回路を提供するステップと、第１の電位を、感知回路を使用して、メモリセルのうちの１個の第１の側上にある、Ｒ組のうちの１組からのＭ本のビット線に印加するステップと、第２の電位を、感知回路を使用して、メモリセルのうちの１個の第２の側上にある、Ｒ組のうちの１組からのＮ本のビット線に印加するステップと、をさらに含み、ＭおよびＮは、１以上の整数であり、（Ｍ＋Ｎ）＝Ｓである。該方法は、感知回路を使用して、メモリセルのうちの１個を通じて流れる電流を測定するステップと、感知回路を使用して、該電流に基づいて、メモリセルのうちの１個の状態を判定するステップと、をさらに含む。

さらに他の特徴において、メモリアレイのメモリセルの状態を感知するためのビット線デコーダは、ビット線と選択的に通信するための制御手段を備える。制御手段は、複数のレベルを有するマルチレベル構成で配設され、各レベルは、複数の制御手段を有する。ビット線デコーダは、メモリセルの状態を判定する時に、ビット線から、メモリアレイ内に位置付けられるメモリセルに関連する、第１のビット線および第２のビット線を選択するための、および各レベルにおいて、制御デバイスのうちの１個以上を選択解除する第１の制御信号を生成するための、選択手段をさらに備える。各レベルにおいて１個以上の制御手段が選択解除された時に、第１のビット線を含む第１群のビット線は、第１の電位に荷電され、第２のビット線を含む第２群のビット線は、第２の電位に荷電される。

別の特徴において、ビット線デコーダは、第１の電位を第１群のビット線に印加し、第２の電位を第２群のビット線に印加するための、メモリセルを通じて流れる電流を感知するための、および該電流に基づいて、メモリセルの状態を判定するための、感知手段をさらに備える。

別の特徴において、レベルのうちの１番目に関連する制御手段の第１の数は、レベルのうちの２番目に関連する制御手段の第２の数よりも大きい。

別の特徴において、レベルのうちの１番目は、レベルのうちの２番目よりも、感知回路から遠くに位置付けられる。

別の特徴において、レベルのうちの１番目がレベルのうちの２番目に隣接している時、レベルのうちの１番目に関連する制御手段の第１の数は、レベルのうちの２番目に関連する制御手段の第２の数の２倍である。

別の特徴において、第１の制御信号は、各レベルに関連する制御手段のうちの半数を選択解除する。

他の特徴において、ビット線デコーダは、レベルのうちの第１のレベルと第２のレベルとを選択的に分離するための、分離手段をさらに備える。分離手段は、第１および第２のレベル間に配置される。

他の特徴において、選択手段は、分離手段を制御する第２の制御信号を生成する。分離手段は、第２の制御信号に基づいて、第２のレベルに関連する制御手段から、第１のレベルに関連する制御手段を分離する。

別の特徴において、集積回路（ＩＣ）は、ビット線デコーダを備え、メモリアレイをさらに備える。

さらに他の特徴において、メモリアレイのメモリセルの状態を感知するためのビット線デコーダは、メモリアレイのＢ本のビット線と選択的に通信するための制御手段を備える。制御手段は、ビット線デコーダのＬ個のレベル内に配設され、Ｌ個のレベルのうちのＫ番目は、２^Ｋ個の制御手段を含み、Ｌは、２よりも大きい整数であり、１≦Ｋ≦Ｌ、およびＢ＝（２^Ｌ＋１）である。ビット線デコーダは、Ｌ個のレベルのそれぞれにおいて制御手段のうちの半数を選択解除する第１の制御信号を生成し、メモリセルのうちの１個と通信するＢ本のビット線のうちの２本を選択する第１の制御信号を生成するための、選択手段をさらに備える。

別の特徴において、ビット線デコーダは、Ｂ本のビット線のうちの２本にわたって電位差を印加するための、メモリセルのうちの１個を通じて流れる電流を感知するための、および該電流に基づいて、メモリセルのうちの１個の状態を判定するための、感知手段をさらに備える。

他の特徴において、ビット線デコーダは、第１の電位を、メモリセルのうちの１個の第１の側上にある、Ｂ本のビット線のうちのＭ本に印加するための、および第２の電位を、メモリセルのうちの１個の第２の側上にある、Ｂ本のビット線のうちのＮ本に印加するための、感知手段をさらに備え、ＭおよびＮは、１以上の整数であり、（Ｍ＋Ｎ）＝Ｂである。感知手段は、メモリセルのうちの１個を通じて流れる電流を感知し、該電流に基づいて、メモリセルのうちの１個の状態を判定する。

他の特徴において、Ｌ個のレベルのうちの１番目は、Ｌ個のレベルのうちの２番目よりも多い数の制御手段を含む。Ｌ個のレベルのうちの１番目は、Ｌ個のレベルのうちの２番目よりも、感知手段から遠くに位置付けられる。

別の特徴において、Ｌ個のレベルのうちのＰ個は、メモリアレイに隣接する、状態を感知するための第１のサブデコーダ手段内に配設され、Ｌ個のレベルのうちのＱ個は、感知手段に隣接する、状態を感知するための第２のサブデコーダ手段内に配設され、ＰおよびＱは、１以上の整数であり、（Ｐ＋Ｑ）＝Ｌである。

他の特徴において、ビット線デコーダは、第２のサブデコーダ手段から第１のサブデコーダ手段を分離するための分離手段をさらに備える。分離手段のそれぞれは、第１のサブデコーダ手段と通信する第１の端部と、第２のサブデコーダ手段と通信する第２の端部を有する。

他の特徴において、選択手段は、分離手段を制御する第２の制御信号を生成する。分離手段は、第２の制御信号に基づいて、第２のサブデコーダ手段から第１のサブデコーダ手段を分離する。

別の特徴において、感知手段は、分離手段が、第２のサブデコーダ手段から第１のサブデコーダ手段を分離しない時に、メモリセルのうちの１個の状態を判定する。

別の特徴において、集積回路（ＩＣ）は、ビット線デコーダを備え、メモリアレイをさらに備える。

さらに他の特徴において、メモリアレイのメモリセルの状態を感知するためのビット線デコーダは、状態を感知するための第１のサブデコーダ手段を備える。第１のサブデコーダ手段は、メモリアレイのＢ本のビット線のうちの第１組のＳ本と選択的に通信するための、第１の制御手段を含む。第１の制御手段は、ビット線デコーダのＬ個のレベルのうちのＰ個に配設され、Ｌ個のレベルのうちのＫ番目は、２^Ｋ個の制御手段を含み、Ｌは、２よりも大きい整数であり、Ｐ＜Ｌ、１≦Ｋ≦Ｌ、Ｓ＝（２^Ｌ＋１）、およびＳ＜Ｂである。ビット線デコーダは、第１および第２の制御信号を生成するための選択手段をさらに備える。第１の制御信号は、Ｐ個のレベルのそれぞれにおいて第１の制御手段のうちの半数を選択解除する。ビット線デコーダは、第１のサブデコーダを分離するための分離手段を含む、分離回路をさらに備える。分離手段のそれぞれは、第１のサブデコーダと通信する第１の端部と、第２の端部と、を有する。第１の端部は、第２の制御信号に基づいて、第２の端部と選択的に通信する。

他の特徴において、集積回路（ＩＣ）は、ビット線デコーダを備え、メモリアレイのＲ個のメモリサブアレイをさらに備える。Ｒ個のメモリサブアレイは、第１のメモリサブアレイを含む。第１のメモリサブアレイは、Ｂ本のビット線のうちの第１組のＳ本を含む。第１のメモリサブアレイは、Ｂ本のビット線の第１組のＳ本を介して、第１のサブデコーダ手段と通信する。ＩＣは、それぞれ、Ｂ本のビット線のうちの（Ｒ−１）組のＳ本を含む、（Ｒ−１）個のメモリサブアレイをさらに備え、Ｂ＝Ｓ×Ｒであり、Ｒは、１よりも大きい整数である。Ｂ本のビット線のうちの第１組のＳ本、およびＢ本のビット線のうちの（Ｒ−１）組のＳ本は、Ｂ本のビット線のうちのＲ組のＳ本を提供する。

他の特徴において、ＩＣは、状態を感知するための第１のサブデコーダ手段のうちの（Ｒ−１）個をさらに備える。第１のサブデコーダ手段のうちの（Ｒ−１）個は、それぞれ、Ｂ本のビット線のうちの（Ｒ−１）組のＳ本を介して、（Ｒ−１）個のメモリサブアレイと通信する。第１のサブデコーダ手段、および第１のサブデコーダ手段のうちの（Ｒ−１）個は、Ｒ個の第１のサブデコーダ手段を提供する。

他の特徴において、ＩＣは、それぞれ、第１のサブデコーダ手段のうちの（Ｒ−１）個と通信する第１の端部と、第２の端部と、をそれぞれが有する、分離回路のうちの（Ｒ−１）個をさらに備える。分離回路の第２の端部は、分離回路のうちの（Ｒ−１）個の対応する第２の端部と通信する。分離回路、および分離回路のうちの（Ｒ−１）個は、Ｒ個の分離回路を提供する。

別の特徴において、Ｒ個の分離回路のうちの１個の第１の端部は、第２の制御信号に基づいて、Ｒ個の分離回路のうちの１個の第２の端部と通信する。

他の特徴において、ＩＣは、状態を感知するための第２のサブデコーダ手段をさらに備える。第２のサブデコーダ手段は、Ｒ個の分離回路の第２の端部と通信するための、およびＲ個の分離回路のうちのそれぞれ１個を介して、Ｒ個の第１のサブデコーダ手段のそれぞれと通信するための、第２の制御手段を含む。第２の制御手段は、Ｌ個のレベルのうちのＱ個に配設され、（Ｐ＋Ｑ）＝Ｌである。第１の制御信号は、Ｑ個のレベルのそれぞれにおいて第２の制御手段のうちの半数を選択解除する。

他の特徴において、第１の制御手段は、第２の制御手段よりも数が多い。第１および第２のサブデコーダは、それぞれ、メモリアレイおよび感知回路に隣接する。

他の特徴において、第１の制御信号は、Ｒ組のうちの１組から２本のビット線を選択する。２本のビット線は、Ｒ組のうちの１組を介して、Ｒ個の第１のサブデコーダ手段のうちの１個と通信するＲ個のメモリサブアレイのうちの１個の中に位置付けられる、メモリセルのうちの１個と通信する。

別の特徴において、ＩＣは、第２のサブデコーダ手段と通信するための、２本のビット線にわたって電位差を印加するための、メモリセルのうちの１個を通じて流れる電流を測定するための、および該電流に基づいて、メモリセルのうちの１個の状態を判定するための、感知手段をさらに備える。

他の特徴において、ＩＣは、第１の電位を、メモリセルのうちの１個の第１の側上にある、Ｒ組のうちの１組からのＭ本のビット線に印加するための、および第２の電位を、メモリセルのうちの１個の第２の側上にある、Ｒ組のうちの１組からのＮ本のビット線に印加するための、感知手段をさらに備え、ＭおよびＮは、１以上の整数であり、（Ｍ＋Ｎ）＝Ｓである。感知手段は、メモリセルのうちの１個を通じて流れる電流を測定し、該電流に基づいて、メモリセルのうちの１個の状態を判定する。

本開示のさらなる適用範囲は、以下に提供される発明を実施するための形態から明らかになるであろう。発明を実施するための形態および具体的な実施例は、例示を目的としたものに過ぎず、本開示の範囲を限定することを意図したものではないと理解されたい。

本開示は、以下の発明を実施するための形態および添付図面によって十分に理解されるであろう。

先行技術によるメモリアレイを備える集積回路（ＩＣ）の機能ブロック図である。

先行技術による例示的なＮＯＲ型メモリアレイの概略図である。

先行技術によるメモリアレイ、デコーダ、および状態感知回路を備えるＩＣの機能ブロック図である。

例示的なＮＯＲ型メモリアレイの概略図である。

本開示によるメモリアレイ、ビット線デコーダ、および状態感知回路を備えるＩＣの機能ブロック図である。

本開示による例示的なビット線デコーダの概略図である。

図５Ｂの例示的なビット線デコーダの真理値表である。

本開示によるビット線デコーダの例示的なデコーダツリー構造の概略図である。

図６Ａの例示的なビット線デコーダの真理値表である。

本開示によるビット線デコーダの例示的なデコーダツリー構造の概略図である。

本開示によるビット線デコーダの例示的なデコーダツリー構造の概略図である。

本開示によるビット線デコーダを備える例示的なＩＣの機能ブロック図である。

本開示によるビット線デコーダを使用する、メモリアレイのメモリセルの状態を感知するための例示的な方法のフローチャートである。

本開示によるビット線デコーダを使用する、メモリアレイのメモリセルの状態を感知するための例示的な方法のフローチャートである。

ハードディスクドライブの機能ブロック図である。

ＤＶＤドライブの機能ブロック図である。

高品位テレビの機能ブロック図である。

車両制御システムの機能ブロック図である。

携帯電話の機能ブロック図である。

セットトップボックスの機能ブロック図である。

モバイルデバイスの機能ブロック図である。

以下の説明は、本質的に例示したものに過ぎず、決して、本開示、その用途、または使用を制限することを意図したものではない。明確にするため、図面では、類似した要素を特定するために同じ参照番号を使用する。本明細書で使用する場合、Ａ、Ｂ、およびＣのうちの少なくとも１つ、という表現は、非排他的論理和を使用した論理（ＡまたはＢまたはＣ）を意味すると解釈されたい。方法内のステップは、本開示の原理を変えることなく、異なる順序で実行されてもよいことを理解されたい。

本明細書で使用する場合、モジュールという用語は、特定用途向け集積回路（ＡＳＩＣ）、電子回路、１つ以上のソフトウェアまたはファームウェアプログラムを実行するプロセッサ（共有、専用、または群）およびメモリ、組み合わせ論理回路、および／または記述された機能を提供する他の好適な構成要素を指す。

高容量であるメモリアレイは、多数のメモリセルと、ビット線と、を備える。ツリー構造（すなわち、階層構造）を有するデコーダは、多数のビット線から複数対の隣接するビット線を選択するのに使用される。デコーダは、一連の選択デバイス（すなわち、オンにされたデバイス）を使用して、信号経路を選択する。しかしながら、大きいツリー構造を有するデコーダは、複数の理由から問題を含む可能性がある。

例えば、大きいツリー構造を有するデコーダは、電力消費が増加し、メモリ集積回路（ＩＣ）が大きい面積を占有する。加えて、メモリセルの状態を測定するのにデコーダが使用される時、メモリセルに接続する、隣接するビット線以外の全てのビット線は、浮動状態である。さらに、測定中のメモリセルに隣接するメモリセルの状態は分からない。結果的に、隣接するビット線を電位Ｖ１およびＶ２に荷電する充電時間は分からない。隣接するビット線が電位Ｖ１およびＶ２に完全に荷電されるまで、感知回路８０によって測定される電流は、測定中のメモリセルを通じて流れている電流ではなく、また、メモリセルの状態を代表するものではない。したがって、メモリセルの状態を正確に測定することができない。

図４を参照すると、本開示は、測定中のメモリセルの両側上のビット線を所定の電位に荷電することによって、全てのビット線の状態を予め設定することを教示している。例えば、ｎ番目のメモリセル５２の状態を測定する時には、ｎ番目のメモリセル５２の第１の側上の全てのビット線（すなわち、ＢＬ（ｎ）、ＢＬ（ｎ−１）等）を、電位Ｖ１に荷電することができる。加えて、ｎ番目のメモリセル５２の第２の側上の全てのビット線（すなわち、ＢＬ（ｎ＋１）、ＢＬ（ｎ＋２）等）を、電位Ｖ２に荷電することができる。ｎ番目のメモリセル５２の状態がこのように測定される時には、ｎ番目のメモリセル５２以外のメモリセルの状態は重要ではない（すなわち「無関係」である）。

より具体的には、本開示は、複数のレベルを有する分割可能なツリー構造を利用する、コンパクトなビット線デコーダに関する。ビット線デコーダは、ツリー構造の複数のレベル内に配設される制御デバイス（例えば、トランジスタ）を備える。ビット線デコーダは、ツリー構造の１つ以上のレベル内の所定数の制御デバイスを選択解除する（すなわち、オフにする）ことによって、メモリアレイのメモリセルの状態を感知する。選択解除された時に、制御デバイスは、信号経路を遮断する。所定数の制御デバイスを選択解除することによってメモリセルが選択される時に、ビット線デコーダは、ビット線を所定の電位Ｖ１およびＶ２に荷電することによって全てのビット線の状態を予め設定して、メモリセルの状態を測定する。

加えて、メモリアレイが大きい時には、ビット線デコーダのツリー構造をセクションに分割することができる。ビット線デコーダは、セクション間に分離デバイスを追加することによって、複数のサブデコーダに分割することができる。メモリアレイは、メモリサブアレイに分割することができ、サブデコーダは、メモリサブアレイ内に集積化することができる。

図５Ａ〜図５Ｃを参照すると、本開示による例示的なビット線デコーダ１０２を備える、ＩＣ１００が示されている。図５Ａにおいて、ＩＣ１００は、ビット線デコーダ１０２と、ＮＯＲ型メモリアレイ１０４と、を備える。ビット線デコーダ１０２は、デコーダツリー構造１０５と、制御モジュール１０６と、感知回路１０８と、を備える。デコーダツリー構造１０５は、複数レベルの制御デバイス（図示せず）を備える。

制御モジュール１０６は、デコーダツリー構造１０５の各レベル内の所定数の制御デバイスを選択解除する、制御信号を生成する。所定数は、デコーダツリー構造（例えば、デコーダツリー構造内のレベル数）に依存する。制御信号は、ＮＯＲ型メモリアレイ１０４のメモリセルをアドレス指定するのに使用される、アドレス線を含んでもよい。ビット線デコーダ１０２は、以下のように、制御信号に基づいて、ＮＯＲ型メモリアレイ１０４のメモリセルの状態を感知する。

図５Ｂでは、一実施例として、デコーダツリー構造１０５が、バイナリツリー構造１１０を備えているように示されている。バイナリツリー構造１１０は、ビット線デコーダ１０２が、ＮＯＲ型メモリアレイ１０４の２^Ｌ個のメモリセルの状態を測定する時に、Ｌ個のレベルを有してもよく、Ｌは、１以上の整数である。レベルＬは、２^Ｌ個の制御デバイスを含む。制御デバイスは、トランジスタを含んでもよい。ＮＯＲ型メモリアレイ１０４に隣接する、または最も近いレベルは、バイナリツリー構造１１０の最下位レベルと呼ばれる。ＮＯＲ型メモリアレイ１０４から最も遠いレベルは、バイナリツリー構造１１０の最上位レベルと呼ばれる。最下位レベルは、最多数の制御デバイスを含む。最上位レベルは、最少数の制御デバイスを含む。

一実施例として、ＮＯＲ型メモリアレイ１０４は、簡潔にするため、８個のメモリセル（図示せず）および８個のビット線の一群を備えているように示されている。２^Ｌ＝８でＬ＝３となるので、ＮＯＲ型メモリアレイ１０４の８個のメモリセルの状態を測定するビット線デコーダ１０２は、３個のレベルのデコーダツリー構造を有する。したがって、ビット線デコーダ１０２は、３レベルデコーダと呼んでもよい。最下位レベル（Ｌ＝３）は、２^３＝８個の制御デバイスを含む。８個の制御デバイスは、４つの群に編成される。４つの群のそれぞれは、２個の制御デバイスを備える。最上位レベル（Ｌ＝１）は、２^１＝２個の制御デバイスを含む。

使用時に、制御モジュール１０６は、バイナリツリー構造１１０の各レベルにおいて制御デバイスの２個あたり１個を選択解除する、またはオフにする、制御信号を生成する。制御信号は、ＮＯＲ型メモリアレイ１０４のメモリセルをアドレス指定するのに使用される、アドレス線を含んでもよい。選択解除制御デバイスは、図５Ｂにおいて「Ｘ」が付されている。制御信号、および制御信号によって選択解除された制御デバイスに基づいて、一対の隣接するビット線に接続されるメモリセルが、測定のために選択される。バイナリツリー構造１１０の真理値表を図５Ｃに示す。

真理値表に示されているように、制御信号がＣ２＝Ｃ１＝Ｃ０＝０である時には、制御信号によって選択解除された制御デバイスに基づいて、ビット線ＢＬ０およびＢＬ１に接続されたメモリセルが選択される。選択メモリセルの状態は、電圧Ｖ１をビット線ＢＬ０に印加し、電圧Ｖ２をビット線ＢＬ１〜Ｂｌ７に印加することによって測定される。制御信号がＣ２＝Ｃ１＝０かつＣ０＝１である時には、制御信号によって選択解除された制御デバイスに基づいて、ビット線ＢＬ１およびＢＬ２に接続されたメモリセルが選択される。選択メモリセルの状態は、電圧Ｖ１をビット線ＢＬ０〜ＢＬ１に印加し、電圧Ｖ２をビット線ＢＬ２〜Ｂｌ７に印加することによって測定される。制御信号がＣ２＝Ｃ０＝０かつＣ１＝１である時には、制御信号によって選択解除された制御デバイスに基づいて、ビット線ＢＬ２およびＢＬ３に接続されたメモリセルが選択される。選択メモリセルの状態は、電圧Ｖ１をビット線ＢＬ０〜ＢＬ２に印加し、電圧Ｖ２をビット線ＢＬ３〜Ｂｌ７に印加する、等によって測定される。

図５Ｂに示されている実施例では、選択解除デバイスに基づいて、ビット線ＢＬ３およびＢＬ４に接続されたメモリセルが、測定のために選択される。示されている真理値表は、制御信号Ｃ０〜Ｃ２を使用しているが、代替として逆の制御信号である制御信号Ｃ０Ｂ〜Ｃ２Ｂが使用されてもよい。ビット線デコーダ１０２は、以下のように、メモリセルの状態を測定する。

感知回路１０８は、電位Ｖ１をビット線ＢＬ３〜ＢＬ０に印加し、電位Ｖ２をビット線ＢＬ４〜ＢＬ８に印加する。感知回路１０８は、メモリセルを通じて流れる電流を測定し、該電流に基づいて、メモリセルの状態を測定する。例えば、電流は、メモリセルが第１の状態にある時に第１の値を有し、メモリセルが第２の状態にある時に第２の値を有し得る。第１の状態および第１の値は、それぞれ、第２の状態および第２の値とは異なり得る。

図６Ａおよび図６Ｂを参照すると、ビット線デコーダは、バイナリツリー構造とは異なるツリー構造を有してもよい。図６Ａでは、一実施例として、デコーダツリー構造１５０は、ＮＯＲ型メモリアレイ１０４の８個のメモリセルの状態を測定するのに使用される、２個のレベルのデコーダツリー構造１５０を備えてもよい。ＮＯＲ型メモリアレイ１０４に接続するデコーダツリー構造１５０の下位レベル（Ｌ＝２）は、８個の制御デバイスを備える。８個の制御デバイスは、２つの群に編成される。２つの群のそれぞれは、４個の制御デバイスを備える。上位レベル（Ｌ＝１）は、２個の制御デバイスを備える。

一般に、デコーダツリー構造１５０の下位レベル（Ｌ＝２）は、Ｃ個の制御デバイスを備えてもよく、ｌｏｇ_２Ｃは、２よりも大きい整数であり、Ｃ個の制御デバイスは、（Ｃ＋１）本のビット線と通信する。Ｃ個の制御デバイスは、２つの群に編成されてもよく、各群内の１個の制御デバイスが選択解除されてもよい。

使用時に、制御モジュール１０６は、デコーダツリー構造１５０の下位レベル内の４個あたり１個の制御デバイスを選択解除する、制御信号を生成する。選択解除制御デバイスは、図６Ａにおいて「Ｘ」が付されている。制御信号、および制御信号によって選択解除された制御デバイスに基づいて、一対の隣接するビット線に接続されるメモリセルが、測定のために選択される。２個のレベルのデコーダツリー構造１５０の真理値表を図６Ｂに示す。

真理値表に示されているように、制御信号がＣ２＝０、Ｃ０３＝Ｃ０２＝Ｃ０１＝１、かつＣ００＝０である時には、制御信号によって選択解除された制御デバイスに基づいて、ビット線ＢＬ０およびＢＬ１に接続されたメモリセルが選択される。選択メモリセルの状態は、電圧Ｖ１をビット線ＢＬ０に印加し、電圧Ｖ２をビット線ＢＬ１〜Ｂｌ８に印加することによって測定される。制御信号がＣ２＝０、Ｃ０３＝Ｃ０２＝Ｃ００＝１、かつＣ０１＝０である時には、制御信号によって選択解除された制御デバイスに基づいて、ビット線ＢＬ１およびＢＬ２に接続されたメモリセルが選択される。選択メモリセルの状態は、電圧Ｖ１をビット線ＢＬ０〜ＢＬ１に印加し、電圧Ｖ２をビット線ＢＬ２〜Ｂｌ８に印加することによって測定される。制御信号がＣ２＝０、Ｃ０３＝Ｃ０１＝Ｃ００＝１、かつＣ０２＝０である時には、制御信号によって選択解除された制御デバイスに基づいて、ビット線ＢＬ２およびＢＬ３に接続されたメモリセルが選択される。選択メモリセルの状態は、電圧Ｖ１をビット線ＢＬ０〜ＢＬ２に印加し、電圧Ｖ２をビット線ＢＬ３〜Ｂｌ８に印加する、等によって測定される。

図６Ａに示されている実施例では、選択解除デバイスに基づいて、ビット線ＢＬ３およびＢＬ４に接続されたメモリセルが、測定のために選択される。感知回路１０８は、電位Ｖ１をビット線ＢＬ３〜ＢＬ０に印加し、電位Ｖ２をビット線ＢＬ４〜ＢＬ８に印加する。感知回路１０８は、メモリセルを通じて流れる電流を測定し、該電流に基づいて、メモリセルの状態を測定する。

ＮＯＲ型メモリアレイの記憶容量が大きい時には、ビット線の数が非常に多くなる可能性がある（例えば、１ビット線群あたり１２８本のビット線）。感知回路１０８が多数のビット線を所定の電位に荷電する時、ビット線の容量は、正味容量となる。正味容量値は、非常に高くなる可能性がある。正味容量値が高ければ、感知回路１０８の感知速度が低下する。

ＮＯＲ型メモリアレイを複数のメモリサブアレイにセグメント化することによって、正味容量値を減少させ、かつ感知速度を増加させることができる。加えて、ビット線デコーダは、デコーダツリー構造のあらゆるレベルにおいて、複数のサブデコーダに分割されてもよい。分離デバイスは、隣接するレベルのサブデコーダ間に提供されてもよい。メモリサブアレイのそれぞれは、デコーダツリー構造の１個以上の下位ツリーレベルを備える、サブデコーダと通信する。メモリサブアレイのメモリセルの状態が測定される時には、測定中のメモリセルを含むメモリサブアレイだけが感知回路に接続される。

図７Ａおよび図７Ｂを参照すると、それぞれ、２個のサブデコーダに分割された、例示的なデコーダツリー構造１６０および１６１が示されている。該２個のサブデコーダは、下位ツリーサブデコーダおよび上位ツリーサブデコーダと呼ばれる。分離デバイス（例えば、トランジスタ）を備える分離回路１９２は、示されているように、上位ツリーサブデコーダから下位ツリーサブデコーダを切り離す（すなわち、分離する）。

制御モジュール１０６は、分離デバイスに入力される制御信号を生成する。該制御信号に基づいて、分離回路１９２は、上位ツリーサブデコーダから下位ツリーサブデコーダを分離する。上位ツリーサブデコーダから下位ツリーサブデコーダが分離されると、感知回路１０８は、下位ツリーサブデコーダと通信するメモリサブアレイのいかなるメモリセルの状態も感知することができない。一方では、該制御信号に基づいて、分離回路１９２が上位ツリーサブデコーダから下位ツリーサブデコーダを分離しない時に、感知回路１０８は、下位ツリーサブデコーダと通信するメモリサブアレイのメモリセルの状態を測定する。

いくつかの実装において、デコーダツリー構造１６０の下位ツリーサブデコーダおよび／または上位ツリーサブデコーダは、複数のレベルのデコーダツリー構造１６０を備えてもよい。代替として、デコーダツリー構造１６１の下位ツリーサブデコーダおよび上位ツリーサブデコーダは、それぞれ、デコーダツリー構造１６１の下位レベル（Ｌ＝２）および上位レベル（Ｌ＝１）を備えてもよい。

図８を参照すると、メモリアレイ１８２と、ビット線デコーダ１８４と、を備える、ＩＣ１８０が示されている。メモリアレイ１８２は、複数のメモリサブアレイ１８２−１、１８２−２、・・・、および１８２−Ｎ（集合的に、メモリサブアレイ１８２）にセグメント化され、Ｎは、１よりも大きい整数である。ビット線デコーダ１８４は、制御モジュール１８６と、感知回路１０８と、分離回路１９２と、分割デコーダツリー構造と、を備える。

具体的には、ビット線デコーダ１８４の分割デコーダツリー構造は、１個の上位ツリーサブデコーダ１９０と、複数の下位ツリーサブデコーダ１８８−１、１８８−２、・・・、および１８８−Ｎ（集合的に、下位ツリーサブデコーダ１８８）と、に分割される。下位ツリーサブデコーダ１８８は、それぞれ、分離回路１９２−１、１９２−２、・・・、および１９２−Ｎ（集合的に、分離回路１９２）によって、上位ツリーサブデコーダ１９０から切り離される（すなわち、分離される）。

各分離回路１９２は、複数の分離デバイス（例えば、トランジスタ）を含んでもよい。１個の分離回路１９２の分離デバイスの出力は、示されているように、グローバルビット線を形成するように、他の分離回路１９２の分離デバイスの対応する出力に接続される。グローバルビット線は、上位ツリーサブデコーダ１９０に接続する。

感知回路１０８は、メモリサブアレイ１８２と通信するように、グローバルビット線を使用する。感知回路１０８は、一度にメモリサブアレイ１８２のうちの１個と通信する。感知回路１０８は、一度にメモリサブアレイ１８２のうちの２個以上とは通信しない。

使用時に、制御モジュール１８６は、下位ツリーサブデコーダ１８８および上位ツリーサブデコーダ１９０の各ツリーレベルにおいて、所定数の制御デバイスを選択解除する、第１の制御信号を生成する。該所定数は、ビット線デコーダ１８４のツリー構造およびデコーダツリー構造内のレベル数に基づく。第１の制御信号および選択解除制御デバイスに基づいて、メモリサブアレイ１８２の１つのメモリセルが、測定のために選択される。例えば、測定中のメモリセルは、メモリサブアレイ１８２−ｋ内に位置付けられてもよく、１≦ｋ≦Ｎである。第１の制御信号は、ＮＯＲ型メモリアレイ１８２のメモリセルをアドレス指定するのに使用される、アドレス線を含んでもよい。

加えて、制御モジュール１８６は、分離回路１９２を制御する、第２の制御信号を生成する。具体的には、測定中のメモリセルがメモリサブアレイ１８２−ｋ内に位置付けられる時に、第２の制御信号が分離回路１９２−ｋを選択する。したがって、感知回路１０８がメモリサブアレイ１８２−ｋのメモリセルの状態を測定する時には、メモリサブアレイ１８２−ｋのビット線だけが所定の電位Ｖ１およびＶ２に荷電される。感知回路１０８は、グローバルビット線および選択分離回路１９２−ｋを介して、メモリサブアレイ１８２−ｋと通信する。

具体的には、感知回路１０８は、メモリサブアレイ１８２−ｋ内で測定中のメモリセルに接続する、隣接するビット線にわたって電位差（Ｖ２−Ｖ１）を印加する。加えて、メモリサブアレイ１８２−ｋにおいて、メモリセルの第１の側上の全てのビット線が電位Ｖ１に荷電され、メモリセルの第２の側上の全てのビット線が電位Ｖ２に荷電される。感知回路１０８は、メモリセルを通じて流れる電流を測定して、メモリセルの状態を判定する。

図９を参照すると、ビット線デコーダ１０２を使用した、ＮＯＲ型メモリアレイ１０４のメモリセルの状態を測定するための方法２００は、ステップ２０２から開始する。ステップ２０４で、制御モジュール１０６は、ビット線デコーダ１０２の各レベル内の所定数の制御デバイスを選択解除することによって、測定中のメモリセルに隣接するビット線を選択する。ステップ２０６で、感知回路１０８は、メモリセルの第１の側上の全てのビット線を電位Ｖ１に荷電する。ステップ２０８で、感知回路１０８は、メモリセルの第２の側上の全てのビット線を電位Ｖ２に荷電する。ステップ２１０で、感知回路１０８は、メモリセルを通じて流れる電流を測定する。ステップ２１２で、感知回路１０８は、該電流に基づいて、メモリセルの状態を判定する。ステップ２１４で、該方法は終了する。

図１０を参照すると、ビット線デコーダ１８４を使用した、ＮＯＲ型メモリアレイ１８２のメモリセルの状態を測定するための方法２５０は、ステップ２５２から開始する。ステップ２５４で、メモリアレイ１８２は、メモリサブアレイ１８２−１、１８２、・・・、および１８２−Ｎにセグメント化される。ステップ２５６で、ビット線デコーダ１８４は、上位ツリーサブデコーダ１９０および下位ツリーサブデコーダ１８８に分割される。ステップ２５８で、各メモリサブアレイ１８２−ｋは、１個の下位ツリーサブデコーダ１８８−ｋに接続される。ステップ２６０で、各下位ツリーサブデコーダ１８８−ｋは、分離回路１９２−ｋによって、上位ツリーサブデコーダ１９０から切り離される（すなわち、分離される）。ステップ２６２で、分離回路１９２の出力は、上位ツリーサブデコーダ１９０に接続するグローバルビット線を形成するように、互いに接続される。

ステップ２６４で、制御モジュール１８６は、測定中のメモリセルが位置付けられているメモリアレイ１８２−ｋに接続する、分離回路１９２−ｋを選択する。ステップ２６６で、制御モジュール１８６は、下位ツリーサブデコーダ１８８−ｋおよび上位ツリーサブデコーダ１９０の各レベル内の所定数の制御デバイスを選択解除することによって、メモリセルに隣接するビット線を選択する。

ステップ２６８で、感知回路１０８は、メモリサブアレイ１８２−ｋのメモリセルの第１の側上の全てのビット線を電位Ｖ１に荷電する。ステップ２７０で、感知回路１０８は、メモリサブアレイ１８２−ｋのメモリセルの第２の側上の全てのビット線を電位Ｖ２に荷電する。ステップ２７２で、感知回路１０８は、メモリセルを通じて流れる電流を測定する。ステップ２７４で、感知回路１０８は、該電流に基づいて、メモリセルの状態を判定する。ステップ２７６で、方法２５０は終了する。

図１１Ａ〜図１１Ｇを参照すると、本開示の教示を組み込んでいる種々の例示的な実装が示されている。

図１１Ａにおいて、本開示の教示は、ハードディスクドライブ（ＨＤＤ）３００の不揮発性メモリ３１２内に実装することができる。ＨＤＤ３００は、ハードディスクアセンブリ（ＨＤＡ）３０１と、ＨＤＤプリント回路基板（ＰＣＢ）３０２と、を含む。ＨＤＡ３０１は、データを記憶する１つ以上のプラッタ等の磁気媒体３０３と、読み込み／書き込みデバイス３０４と、を含んでもよい。読み込み／書き込みデバイス３０４は、アクチュエータアーム３０５上に配設されてもよく、磁気媒体３０３に対するデータの読み込みおよび書き込みを行ってもよい。加えて、ＨＤＡ３０１は、磁気媒体３０３を回転させるスピンドルモータ３０６と、アクチュエータアーム３０５を作動させるボイスコイルモータ（ＶＣＭ）３０７と、を含む。前置増幅器デバイス３０８は、読み込み動作中に読み込み／書き込みデバイス３０４によって生成される信号を増幅し、書き込み動作中に読み込み／書き込みデバイス３０４に信号を提供する。

ＨＤＤ ＰＣＢ３０２は、読み込み／書き込みチャネルモジュール（以下、「読み込みチャネル」）３０９と、ハードディスクコントローラ（ＨＤＣ）モジュール３１０と、バッファ３１１と、不揮発性メモリ３１２と、プロセッサ３１３と、スピンドル／ＶＣＭドライバモジュール３１４と、を含む。読み込みチャネル３０９は、前置増幅器デバイス３０８から受信したデータを処理して、該デバイスに伝送する。ＨＤＣモジュール３１０は、ＨＤＡ３０１の構成要素を制御して、Ｉ／Ｏインターフェース３１５を介して、外部デバイス（図示せず）と通信する。外部デバイスには、コンピュータ、マルチメディアデバイス、モバイル計算デバイス等が挙げられる。Ｉ／Ｏインターフェース３１５には、有線および／または無線通信リンクが挙げられる。

ＨＤＣモジュール３１０は、ＨＤＡ３０１、読み込みチャネル３０９、バッファ３１１、不揮発性メモリ３１２、プロセッサ３１３、スピンドル／ＶＣＭドライバモジュール３１４、および／またはＩ／Ｏインターフェース３１５からデータを受信してもよい。プロセッサ３１３は、コード化、デコード化、フィルタリング、および／またはフォーマット化を含む、データの処理を行ってもよい。処理データは、ＨＤＡ３０１、読み込みチャネル３０９、バッファ３１１、不揮発性メモリ３１２、プロセッサ３１３、スピンドル／ＶＣＭドライバモジュール３１４、および／またはＩ／Ｏインターフェース３１５に出力されてもよい。

ＨＤＣモジュール３１０は、ＨＤＤ３００の制御および動作に関連するデータを記憶するのに、バッファ３１１および／または不揮発性メモリ３１２を使用してもよい。バッファ３１１には、ＤＲＡＭ、ＳＤＲＡＭ等が挙げられる。不揮発性メモリ３１２には、フラッシュメモリ（ＮＡＮＤ型およびＮＯＲ型フラッシュメモリを含む）、相変化メモリ、磁気ＲＡＭ、および各メモリセルが２つを超える状態を有するマルチステートメモリ等の、あらゆる好適なタイプの半導体または固体メモリが挙げられる。スピンドル／ＶＣＭドライバモジュール３１４は、スピンドルモータ３０６およびＶＣＭ３０７を制御する。ＨＤＤ ＰＣＢ３０２は、ＨＤＤ３００の構成要素に電力を供給する、電源３１６を含む。

図１１Ｂにおいて、本開示の教示は、ＤＶＤドライブ３１８の、またはＣＤドライブ（図示せず）の不揮発性メモリ３２３内に実装することができる。ＤＶＤドライブ３１８は、ＤＶＤ ＰＣＢ３１９と、ＤＶＤアセンブリ（ＤＶＤＡ）３２０と、を含む。ＤＶＤ ＰＣＢ３１９は、ＤＶＤ制御モジュール３２１と、バッファ３２２と、不揮発性メモリ３２３と、プロセッサ３２４と、スピンドル／ＦＭ（供給モータ）ドライバモジュール３２５と、アナログフロントエンドモジュール３２６と、ライトストラテジモジュール（ｗｒｉｔｅ ｓｔｒａｔｅｇｙ ｍｏｄｕｌｅ）３２７と、ＤＳＰモジュール３２８と、を含む。

ＤＶＤ制御モジュール３２１は、ＤＶＤＡ３２０の構成要素を制御し、Ｉ／Ｏインターフェース３２９を介して、外部デバイス（図示せず）と通信する。外部デバイスには、コンピュータ、マルチメディアデバイス、モバイル計算デバイス等が挙げられる。Ｉ／Ｏインターフェース３２９は、有線および／または無線通信リンクを含んでもよい。

ＤＶＤ制御モジュール３２１は、バッファ３２２、不揮発性メモリ３２３、プロセッサ３２４、スピンドル／ＦＭドライバモジュール３２５、アナログフロントエンドモジュール３２６、ライトストラテジモジュール３２７、ＤＳＰモジュール３２８、および／またはＩ／Ｏインターフェース３２９からデータを受信してもよい。プロセッサ３２４は、コード化、デコード化、フィルタリング、および／またはフォーマット化を含む、データの処理を行ってもよい。ＤＳＰモジュール３２８は、ビデオおよび／または音声のコード化／デコード化等の、信号処理を実行する。処理データは、バッファ３２２、不揮発性メモリ３２３、プロセッサ３２４、スピンドル／ＦＭドライバモジュール３２５、アナログフロントエンドモジュール３２６、ライトストラテジモジュール３２７、ＤＳＰモジュール３２８、および／またはＩ／Ｏインターフェース３２９に出力されてもよい。

ＤＶＤ制御モジュール３２１は、ＤＶＤドライブ３１８の制御および動作に関連するデータを記憶するのに、バッファ３２２および／または不揮発性メモリ３２３を使用してもよい。バッファ３２２には、ＤＲＡＭ、ＳＤＲＡＭ等が挙げられる。不揮発性メモリ３２３には、フラッシュメモリ（ＮＡＮＤ型およびＮＯＲ型フラッシュメモリを含む）、相変化メモリ、磁気ＲＡＭ、および各メモリセルが２つを超える状態を有するマルチステートメモリ等の、あらゆる好適なタイプの半導体または固体メモリが挙げられる。ＤＶＤ ＰＣＢ３１９は、ＤＶＤ３１８の構成要素に電力を提供する、電源３３０を含む。

ＤＶＤＡ３２０は、前置増幅器デバイス３３１と、レーザドライバ３３２と、光学デバイス３３３と、を含んでもよく、光学読み込み／書き込み（ＯＲＷ）デバイスまたは光学読み取り専用デバイス（ＯＲ）であってもよい。スピンドルモータ３３４は、光記憶媒体３３５を回転させ、供給モータ３３６は、光学記憶媒体３３５と相対的に光学デバイス３３３を作動させる。

光学記憶媒体３３５からデータを読み込む時に、レーザドライバは、読み込み電力を光学デバイス３３３に提供する。光学デバイス３３３は、光学記憶媒体３３５からデータを検出して、該データを前置増幅器デバイス３３１に伝送する。アナログフロントエンドモジュール３２６は、前置増幅器デバイス３３１からデータを受信して、フィルタリングおよびＡ／Ｄ変換等の機能を実行する。光学記憶媒体３３５に書き込むために、ライトストラテジモジュール３２７は、電力レベルおよびタイミングデータをレーザドライバ３３２に伝送する。レーザドライバ３３２は、データを光学記憶媒体３３５に書き込むように、光学デバイス３３３を制御する。

図１１Ｃにおいて、本開示の教示は、高品位テレビ（ＨＤＴＶ）３３７のメモリ３４１内に実装することができる。ＨＤＴＶ３３７は、ＨＤＴＶ制御モジュール３３８と、ディスプレイ３３９と、電源３４０と、メモリ３４１と、記憶デバイス３４２と、ネットワークインターフェース３４３と、外部インターフェース３４５と、を含む。ネットワークインターフェース３４３が無線ローカルエリアネットワークインターフェースを含んでいる場合は、アンテナ（図示せず）が含まれてもよい。

ＨＤＴＶ３３７は、ケーブル、ブロードバンドインターネット、および／または衛星を介してデータを送受信することができる、ネットワークインターフェース３４３および／または外部インターフェース３４５から、入力信号を受信することができる。ＨＤＴＶ制御モジュール３３８は、コード化、デコード化、フィルタリング、および／またはフォーマット化を含む、入力信号の処理を行い、出力信号を生成してもよい。出力信号は、ディスプレイ３３９、メモリ３４１、記憶デバイス３４２、ネットワークインターフェース３４３、および外部インターフェース３４５のうちの１つ以上に通信されてもよい。

メモリ３４１には、ランダムアクセスメモリ（ＲＡＭ）および／または不揮発性メモリが挙げられる。不揮発性メモリには、フラッシュメモリ（ＮＡＮＤ型およびＮＯＲ型フラッシュメモリを含む）、相変化メモリ、磁気ＲＡＭ、および各メモリセルが２つを超える状態を有するマルチステートメモリ等の、あらゆる好適なタイプの半導体または固体メモリが挙げられる。記憶デバイス３４２には、ＤＶＤドライブおよび／またはハードディスクドライブ（ＨＤＤ）等の、光学記憶ドライブが挙げられる。ＨＤＴＶ制御モジュール３３８は、ネットワークインターフェース３４３および／または外部インターフェース３４５を介して、外部に通信する。電源３４０は、ＨＤＴＶ３３７の構成要素に電力を供給する。

図１１Ｄにおいて、本開示の教示は、車両３４６のメモリ３４９内に実装されてもよい。車両３４６は、車両制御システム３４７と、電源３４８と、メモリ３４９と、記憶デバイス３５０と、ネットワークインターフェース３５２と、を含んでもよい。ネットワークインターフェース３５２が無線ローカルエリアネットワークインターフェースを含んでいる場合は、アンテナ（図示せず）が含まれてもよい。車両制御システム３４７は、パワートレイン制御システム、本体制御システム、エンターテイメント制御システム、アンチロックブレーキングシステム（ＡＢＳ）、ナビゲーションシステム、テレマティックスシステム、車線逸脱システム、車間距離制御システム等であってもよい。

車両制御システム３４７は、１つ以上のセンサ３５４と通信して、１つ以上の出力信号３５６を生成してもよい。センサ３５４には、温度センサ、加速度センサ、圧力センサ、回転センサ、空気流センサ等が挙げられる。出力信号３５６は、エンジン動作パラメータ、変速装置動作パラメータ、懸架装置パラメータ等を制御してもよい。

電源３４８は、車両３４６の構成要素に電力を供給する。車両制御システム３４７は、データをメモリ３４９および／または記憶デバイス３５０に記憶してもよい。メモリ３４９には、ランダムアクセスメモリ（ＲＡＭ）および／または不揮発性メモリが挙げられる。不揮発性メモリには、フラッシュメモリ（ＮＡＮＤ型およびＮＯＲ型フラッシュメモリを含む）、相変化メモリ、磁気ＲＡＭ、および各メモリセルが２つを超える状態を有するマルチステートメモリ等の、あらゆる好適なタイプの半導体または固体メモリが挙げられる。記憶デバイス３５０には、ＤＶＤドライブおよび／またはハードディスクドライブ（ＨＤＤ）等の、光学記憶ドライブが挙げられる。車両制御システム３４７は、ネットワークインターフェース３５２を使用して、外部に通信してもよい。

図１１Ｅにおいて、本開示の教示は、携帯電話３５８のメモリ３６４内に実装することができる。携帯電話３５８は、電話制御モジュール３６０と、電源３６２と、メモリ３６４と、記憶デバイス３６６と、セルラーネットワークインターフェース３６７と、を含む。携帯電話３５８は、ネットワークインターフェース３６８と、マイクロホン３７０と、スピーカおよび／または出力ジャック等の音声出力３７２と、ディスプレイ３７４と、キーパッドおよび／またはポインティングデバイス等のユーザ入力デバイス３７６を含んでもよい。ネットワークインターフェース３６８が無線ローカルエリアネットワークインターフェースを含んでいる場合は、アンテナ（図示せず）が含まれてもよい。

電話制御モジュール３６０は、セルラーネットワークインターフェース３６７、ネットワークインターフェース３６８、マイクロホン３７０、および／またはユーザ入力デバイス３７６から、入力信号を受信してもよい。電話制御モジュール３６０は、コード化、デコード化、フィルタリング、および／またはフォーマット化を含む、信号の処理を行い、出力信号を生成してもよい。出力信号は、メモリ３６４、記憶デバイス３６６、セルラーネットワークインターフェース３６７、ネットワークインターフェース３６８、および音声出力３７２のうちの１つ以上に通信されてもよい。

メモリ３６４には、ランダムアクセスメモリ（ＲＡＭ）および／または不揮発性メモリが挙げられる。不揮発性メモリには、フラッシュメモリ（ＮＡＮＤ型およびＮＯＲ型フラッシュメモリを含む）、相変化メモリ、磁気ＲＡＭ、および各メモリセルが２つを超える状態を有するマルチステートメモリ等の、あらゆる好適なタイプの半導体または固体メモリが挙げられる。記憶デバイス３６６には、ＤＶＤドライブおよび／またはハードディスクドライブ（ＨＤＤ）等の、光学記憶ドライブが挙げられる。電源３６２は、携帯電話３５８の構成要素に電力を供給する。

図１１Ｆにおいて、本開示の教示は、セットトップボックス３７８のメモリ３８３内に実装することができる。セットトップボックス３７８は、セットトップ制御モジュール３８０と、ディスプレイ３８１と、電源３８２と、メモリ３８３と、記憶デバイス３８４と、ネットワークインターフェース３８５と、を含む。ネットワークインターフェース３８５が無線ローカルエリアネットワークインターフェースを含んでいる場合は、アンテナ（図示せず）が含まれてもよい。

セットトップ制御モジュール３８０は、ケーブル、ブロードバンドインターネット、および／または衛星を介してデータを送受信することができる、ネットワークインターフェース３８５および／または外部インターフェース３８７から、入力信号を受信してもよい。セットトップ制御モジュール３８０は、コード化、デコード化、フィルタリング、および／またはフォーマット化を含む、信号の処理を行い、出力信号を生成してもよい。出力信号には、標準および／または高品位形式の、音声および／またはビデオ信号が挙げられる。出力信号は、ネットワークインターフェース３８５および／またはディスプレイ３８１に通信されてもよい。ディスプレイ３８１には、テレビ、投影機、および／またはモニタが挙げられる。

電源３８２は、セットトップボックス３７８の構成要素に電力を供給する。メモリ３８３には、ランダムアクセスメモリ（ＲＡＭ）および／または不揮発性メモリが挙げられる。不揮発性メモリには、フラッシュメモリ（ＮＡＮＤ型およびＮＯＲ型フラッシュメモリを含む）、相変化メモリ、磁気ＲＡＭ、および各メモリセルが２つを超える状態を有するマルチステートメモリ等の、あらゆる好適なタイプの半導体または固体メモリが挙げられる。記憶デバイス３８４には、ＤＶＤドライブおよび／またはハードディスクドライブ（ＨＤＤ）等の、光学記憶ドライブが挙げられる。

図１１Ｇにおいて、本開示の教示は、モバイルデバイス３８９のメモリ３９２内に実装することができる。モバイルデバイス３８９は、モバイルデバイス制御モジュール３９０と、電源３９１と、メモリ３９２と、記憶デバイス３９３と、ネットワークインターフェース３９４と、外部インターフェース３９９と、を含んでもよい。ネットワークインターフェース３９４が無線ローカルエリアネットワークインターフェースを含んでいる場合は、アンテナ（図示せず）が含まれてもよい。

モバイルデバイス制御モジュール３９０は、ネットワークインターフェース３９４および／または外部インターフェース３９９から、入力信号を受信してもよい。外部インターフェース３９９には、ＵＳＢ、赤外線、および／またはイーサネット（登録商標）が挙げられる。入力信号には、圧縮オーディオおよび／またはビデオが挙げられ、ＭＰ３形式に準拠するものであってもよい。加えて、モバイルデバイス制御モジュール３９０は、キーパッド、タッチパッド、または個々のボタン等のユーザ入力３９６から、入力を受信してもよい。モバイルデバイス制御モジュール３９０は、コード化、デコード化、フィルタリング、および／またはフォーマット化を含む、入力信号の処理を行い、出力信号を生成してもよい。

モバイルデバイス制御モジュール３９０は、音声信号を音声出力３９７に出力し、およびビデオ信号をディスプレイ３９８に出力してもよい。音声出力３９７には、スピーカおよび／または出力ジャックが挙げられる。ディスプレイ３９８は、メニュー、アイコン等を含んでもよい、グラフィカルユーザインターフェースを提示してもよい。電源３９１は、モバイルデバイス３８９の構成要素に電力を供給する。メモリ３９２には、ランダムアクセスメモリ（ＲＡＭ）および／または不揮発性メモリが挙げられる。

不揮発性メモリには、フラッシュメモリ（ＮＡＮＤ型およびＮＯＲ型フラッシュメモリを含む）、相変化メモリ、磁気ＲＡＭ、および各メモリセルが２つを超える状態を有するマルチステートメモリ等の、あらゆる好適なタイプの半導体または固体メモリが挙げられる。記憶デバイス３９３には、ＤＶＤドライブおよび／またはハードディスクドライブ（ＨＤＤ）等の、光学記憶ドライブが挙げられる。モバイルデバイスには、携帯情報端末、メディアプレーヤー、ラップトップコンピュータ、ゲームコンソール、または他のモバイル計算デバイスが挙げられる。

当業者は現在、本開示の広義の教示を様々な形態で実装することができることを、上述の説明から認識することができる。したがって、本開示は、特定の実施例を含んでいるが、当業者は、図面、仕様、および以下の特許請求の範囲を研究することによって、他の変形例が明らかになるため、本開示の真の範囲をそのように限定すべきではない。

Claims (65)

1. メモリアレイのメモリセルの状態を感知するためのビット線デコーダであって、
   ビット線と選択的に通信し、複数のレベルを有するマルチレベル構成で配設される、制御デバイスであって、各レベルが、他の前記レベルとは異なる数の前記制御デバイスを有する、制御デバイスと、
   前記メモリセルの状態を判断する時に、前記ビット線から、前記メモリアレイ内に位置付けられるメモリセルに関連する、第１のビット線および第２のビット線を選択し、前記各レベルにおいて前記制御デバイスのうちの１個以上を選択解除する、第１の制御信号を生成する、制御モジュールと、を備え、
   前記各レベルにおいて前記１個以上の制御デバイスが選択解除された時に、前記第１のビット線を含む第１群の前記ビット線が、第１の電位に荷電され、前記第２のビット線を含む第２群の前記ビット線が、第２の電位に荷電される、
   ビット線デコーダ。
2. 前記第１の電位を前記第１群の前記ビット線に印加し、前記第２の電位を前記第２群の前記ビット線に印加し、前記メモリセルを通じて流れる電流を感知し、前記電流に基づいて、前記メモリセルの前記状態を判定する、感知回路をさらに備える、請求項１に記載のビット線デコーダ。
3. 前記レベルのうちの１番目に関連する前記制御デバイスの第１の数は、前記レベルのうちの２番目に関連する前記制御デバイスの第２の数よりも大きい、請求項２に記載のビット線デコーダ。
4. 前記レベルのうちの前記１番目は、前記レベルのうちの前記２番目よりも、前記感知回路から遠くに位置付けられる、請求項３に記載のビット線デコーダ。
5. 前記レベルのうちの１番目が前記レベルのうちの２番目に隣接している時、前記レベルのうちの前記１番目に関連する前記制御デバイスの第１の数は、前記レベルのうちの前記２番目に関連する前記制御デバイスの第２の数の２倍である、請求項２に記載のビット線デコーダ。
6. 前記第１の制御信号は、前記各レベルに関連する前記制御デバイスのうちの半数を選択解除する、請求項１に記載のビット線デコーダ。
7. 前記レベルのうちの第１のレベルと第２のレベルとの間に配置される、分離回路をさらに備える、請求項１に記載のビット線デコーダ。
8. 前記制御モジュールは、前記分離回路を制御する第２の制御信号を生成し、前記分離回路は、前記第２の制御信号に基づいて、前記第２のレベルに関連する前記制御デバイスから、前記第１のレベルに関連する前記制御デバイスを分離する、請求項７に記載のビット線デコーダ。
9. 請求項１に記載のビット線デコーダを備え、前記メモリアレイをさらに備える、集積回路（ＩＣ）。
10. メモリアレイのメモリセルの状態を感知するためのビット線デコーダであって、
    前記ビット線デコーダのＬ個のレベル内に配設される制御デバイスであって、前記Ｌ個のレベルのうちのＫ番目は、２^Ｋ個の前記制御デバイスを含み、前記制御デバイスは、前記メモリアレイのＢ本のビット線と選択的に通信し、Ｌは、２よりも大きい整数であり、１≦Ｋ≦Ｌ、およびＢ＝（２^Ｌ＋１）である、制御デバイスと、
    前記Ｌ個のレベルのそれぞれにおいて前記制御デバイスのうちの半数を選択解除する第１の制御信号を生成し、前記メモリセルのうちの１個と通信する前記Ｂ本のビット線のうちの２本を選択する、制御モジュールと、
    を備える、ビット線デコーダ。
11. 前記制御デバイスと通信し、前記Ｂ本のビット線のうちの前記２本にわたって電位差を印加し、前記メモリセルのうちの前記１個を通じて流れる電流を感知し、前記電流に基づいて、前記メモリセルのうちの前記１個の状態を判定する、感知回路をさらに備える、請求項１０に記載のビット線デコーダ。
12. 前記制御デバイスと通信し、第１の電位を、前記メモリセルのうちの前記１個の第１の側上にある、前記Ｂ本のビット線のうちのＭ本に印加し、第２の電位を、前記メモリセルのうちの前記１個の第２の側上にある、前記Ｂ本のビット線のうちのＮ本に印加し、ＭおよびＮは、１以上の整数であり、（Ｍ＋Ｎ）＝Ｂである、感知回路をさらに備える、請求項１０に記載のビット線デコーダ。
13. 前記感知回路は、前記メモリセルのうちの前記１個を通じて流れる電流を感知し、前記電流に基づいて、前記メモリセルのうちの前記１個の状態を判定する、請求項１２に記載のビット線デコーダ。
14. 前記Ｌ個のレベルのうちの１番目は、前記Ｌ個のレベルのうちの２番目よりも多い数の前記制御デバイスを含み、前記Ｌ個のレベルのうちの前記１番目は、前記Ｌ個のレベルのうちの前記２番目よりも、前記感知回路から遠くに位置付けられる、請求項１２に記載のビット線デコーダ。
15. 前記Ｌ個のレベルのうちのＰ個は、前記メモリアレイに隣接する第１のサブデコーダ内に配設され、前記Ｌ個のレベルのうちのＱ個は、前記感知回路に隣接する第２のサブデコーダ内に配設され、ＰおよびＱは、１以上の整数であり、（Ｐ＋Ｑ）＝Ｌである、請求項１２に記載のビット線デコーダ。
16. 前記第１のサブデコーダと通信する第１の端部と、前記第２のサブデコーダと通信する第２の端部と、をそれぞれが有する複数の分離デバイスを含む、分離回路をさらに備える、請求項１５に記載のビット線デコーダ。
17. 前記制御モジュールは、前記分離デバイスを制御する第２の制御信号を生成し、前記分離デバイスは、前記第２の制御信号に基づいて、前記第２のサブデコーダから前記第１のサブデコーダを分離する、請求項１６に記載のビット線デコーダ。
18. 前記感知回路は、前記分離デバイスが、前記第２のサブデコーダから前記第１のサブデコーダを分離しない時に、前記メモリセルのうちの前記１個の状態を判定する、請求項１７に記載のビット線デコーダ。
19. 請求項１２に記載のビット線デコーダを備え、前記メモリアレイをさらに備える、集積回路（ＩＣ）。
20. メモリアレイのメモリセルの状態を感知するためのビット線デコーダであって、
    前記ビット線デコーダのＬ個のレベルのうちのＰ個に配設される第１の制御デバイスを含む、第１のサブデコーダであって、前記第１の制御デバイスは、前記メモリアレイのＢ本のビット線のうちの第１組のＳ本と選択的に通信し、前記Ｌ個のレベルのうちのＫ番目は、２^Ｋ個の制御デバイスを含み、Ｌは、２より大きい整数であり、Ｐ＜Ｌ、１≦Ｋ≦Ｌ、Ｓ＝（２^Ｌ＋１）、およびＳ＜Ｂである、第１のサブデコーダと、
    第１および第２の制御信号を生成する制御モジュールであって、前記第１の制御信号は、前記Ｐ個のレベルのそれぞれにおいて前記第１の制御デバイスのうちの半数を選択解除する、制御モジュールと、
    前記第１のサブデコーダと通信する第１の端部と、第２の端部と、をそれぞれが有する複数の分離デバイスを含む、分離回路であって、前記第１の端部は、前記第２の制御信号に基づいて、前記第２の端部と選択的に通信する、分離回路と、
    を備える、ビット線デコーダ。
21. 請求項２０に記載のビット線デコーダを備え、前記メモリアレイのＲ個のメモリサブアレイをさらに備える、集積回路（ＩＣ）であって、前記Ｒ個のメモリサブアレイは、
    前記Ｂ本のビット線のうちの前記第１組のＳ本を含み、前記Ｂ本のビット線のうちの前記第１組のＳ本を介して、前記第１のサブデコーダと通信する、第１のメモリサブアレイと、
    それぞれ、前記Ｂ本のビット線のうちの（Ｒ−１）組のＳ本を含み、Ｂ＝Ｓ×Ｒであり、Ｒは、１よりも大きい整数である、（Ｒ−１）個のメモリサブアレイであって、
    前記Ｂ本のビット線のうちの前記第１組のＳ本、および前記Ｂ本のビット線のうちの前記（Ｒ−１）組のＳ本は、前記Ｂ本のビット線のうちのＲ組のＳ本を提供する、（Ｒ−１）個のメモリサブアレイと、
    を含む、集積回路（ＩＣ）。
22. それぞれ、前記Ｂ本のビット線のうちの前記（Ｒ−１）組のＳ本を介して、前記（Ｒ−１）個のメモリサブアレイと通信する、前記第１のサブデコーダのうちの（Ｒ−１）個をさらに備え、前記第１のサブデコーダ、および前記第１のサブデコーダのうちの前記（Ｒ−１）個は、Ｒ個の第１のサブデコーダを提供する、請求項２１に記載のＩＣ。
23. それぞれ、前記第１のサブデコーダのうちの前記（Ｒ−１）個と通信する第１の端部と、第２の端部と、をそれぞれが有する、前記分離回路のうちの（Ｒ−１）個であって、前記分離回路の前記第２の端部は、前記分離回路のうちの対応する前記（Ｒ−１）個の前記第２の端部と通信し、前記分離回路、および前記分離回路のうちの前記（Ｒ−１）個は、Ｒ個の分離回路を提供する、前記分離回路のうちの（Ｒ−１）個をさらに備える、請求項２２に記載のＩＣ。
24. 前記Ｒ個の分離回路のうちの１個の前記第１の端部は、前記第２の制御信号に基づいて、前記Ｒ個の分離回路のうちの前記１個の前記第２の端部と通信する、請求項２３に記載のＩＣ。
25. 前記Ｌ個のレベルのうちのＱ個に配設される第２の制御デバイスを含み、前記Ｒ個の分離回路の前記第２の端部と通信し、前記Ｒ個の分離回路のうちのそれぞれ１個を介して、前記Ｒ個の第１のサブデコーダのそれぞれと通信する、第２のサブデコーダであって、前記第１の制御信号は、前記Ｑ個のレベルのそれぞれにおいて前記第２の制御デバイスのうちの半数を選択解除し、（Ｐ＋Ｑ）＝Ｌである、第２のサブデコーダをさらに備える、請求項２４に記載のＩＣ。
26. 前記第１の制御デバイスは、前記第２の制御デバイスよりも数が多く、前記第１および第２のサブデコーダは、それぞれ、前記メモリアレイおよび感知回路に隣接する、請求項２５に記載のＩＣ。
27. 前記第１の制御信号は、前記Ｒ組のうちの１組から２本のビット線を選択し、前記２本のビット線は、前記Ｒ組のうちの前記１組を介して、前記Ｒ個の第１のサブデコーダのうちの１個と通信する前記Ｒ個のメモリサブアレイのうちの１個の中に位置付けられる、前記メモリセルのうちの１個と通信する、請求項２５に記載のＩＣ。
28. 前記第２のサブデコーダと通信し、前記２本のビット線にわたって電位差を印加し、前記メモリセルのうちの前記１個を通じて流れる電流を測定し、前記電流に基づいて、前記メモリセルのうちの前記１個の状態を判定する、感知回路をさらに備える、請求項２７に記載のＩＣ。
29. 第１の電位を、前記メモリセルのうちの前記１個の第１の側上にある、前記Ｒ組のうちの前記１組からのＭ本のビット線に印加し、第２の電位を、前記メモリセルのうちの前記１個の第２の側上にある、前記Ｒ組のうちの前記１組からのＮ本のビット線に印加する、感知回路をさらに備え、ＭおよびＮは、１以上の整数であり、（Ｍ＋Ｎ）＝Ｓである、請求項２７に記載のＩＣ。
30. 前記感知回路は、前記メモリセルのうちの前記１個を通じて流れる電流を測定し、前記電流に基づいて、前記メモリセルのうちの前記１個の前記状態を判定する、請求項２９に記載のＩＣ。
31. メモリアレイのメモリセルの状態を感知するためのビット線デコーダであって、
    前記メモリアレイの（Ｄ−１）本のビット線と選択的に通信し、前記ビット線デコーダの第１および第２のレベル内に配設される、Ｄ個の制御デバイスであって、前記Ｄ個の制御デバイスの（Ｄ−２）個は、前記第１のレベル内に配設され、前記Ｄ個の制御デバイスのうちの２個は、前記第２のレベル内に配設され、ｌｏｇ_２（Ｄ−２）は、２よりも大きな整数である、Ｄ個の制御デバイスと、
    前記Ｄ個の制御デバイスのうちの所定数を選択解除し、前記メモリセルのうちの１個と通信する前記（Ｄ−１）本のビット線のうちの２本を選択する、第１の制御信号を生成する制御モジュールと、
    を備える、ビット線デコーダ。
32. 前記第１の制御信号は、前記第１のレベルにおいて前記Ｄ個の制御デバイスのうちの前記（Ｄ−２）個のうちの２個を選択解除し、前記第２のレベルにおいて前記Ｄ個の制御デバイスのうちの前記２個のうちの１個を選択解除する、請求項３１に記載のビット線デコーダ。
33. 前記Ｄ個の制御デバイスと通信し、前記（Ｄ−１）本のビット線のうちの前記２本にわたって電位差を印加し、前記メモリセルのうちの前記１個を通じて流れる電流を感知し、前記電流に基づいて、前記メモリセルのうちの前記１個の状態を判定する、感知回路をさらに備える、請求項３１に記載のビット線デコーダ。
34. 前記Ｄ個の制御デバイスと通信し、第１の電位を、前記メモリセルのうちの前記１個の第１の側上にある、前記（Ｄ−１）本のビット線のうちのＭ本に印加し、第２の電位を、前記メモリセルのうちの前記１個の第２の側上にある、前記（Ｄ−１）本のビット線のうちのＮ本に印加する、感知回路をさらに備え、ＭおよびＮは、１以上の整数であり、（Ｍ＋Ｎ）＝Ｂである、請求項３１に記載のビット線デコーダ。
35. 前記感知回路は、前記メモリセルのうちの前記１個を通じて流れる電流を感知し、前記電流に基づいて、前記メモリセルのうちの前記１個の状態を判定する、請求項３４に記載のビット線デコーダ。
36. 前記第１のレベルは、前記第２のレベルよりも前記感知回路から遠くに位置付けられる、請求項３４に記載のビット線デコーダ。
37. 前記第１のレベルの前記Ｄ個の制御デバイスのうちの前記（Ｄ−２）個と通信する第１の端部と、前記第２のレベルの前記Ｄ個の制御デバイスのうちの前記２個と通信する第２の端部と、を有する複数の分離デバイスを含む、分離回路をさらに備える、請求項３１に記載のビット線デコーダ。
38. 前記制御モジュールは、前記分離デバイスを制御する第２の制御信号を生成し、前記分離デバイスは、前記第２の制御信号に基づいて、前記第２のレベルから前記第１のレベルを分離する、請求項３７に記載のビット線デコーダ。
39. 前記感知回路は、前記分離デバイスが、前記第２のレベルから前記第１のレベルを分離しない時に、前記メモリセルのうちの前記１個の状態を感知する、請求項３８に記載のビット線デコーダ。
40. 請求項３４に記載のビット線デコーダを備え、前記メモリアレイをさらに備える、集積回路（ＩＣ）。
41. メモリアレイのメモリセルの状態を感知するためのビット線デコーダであって、
    前記メモリアレイに隣接し、前記ビット線デコーダの２個のレベルのうちの１番目内に配設されるＤ個の制御デバイスを含む、第１のサブデコーダであって、前記Ｄ個の制御デバイスは、前記メモリアレイのＢ本のビット線のうちの第１組のＳ本と選択的に通信し、ｌｏｇ_２Ｄ＞２、Ｓ＝（Ｄ＋１）、およびＳ＜Ｂである、第１のサブデコーダと、
    第１および第２の制御信号を生成する制御モジュールであって、前記第１の制御信号は、前記Ｄ個の制御デバイスのうちの２個を選択解除する、制御モジュールと、
    前記第１のサブデコーダと通信する第１の端部と、第２の端部と、をそれぞれが有する複数の分離デバイスを含む、分離回路であって、前記第１の端部は、前記第２の制御信号に基づいて、前記第２の端部と選択的に通信する、分離回路と、
    を備える、ビット線デコーダ。
42. 請求項４１に記載のビット線デコーダを備え、前記メモリアレイのＲ個のメモリサブアレイをさらに備える、集積回路（ＩＣ）であって、前記Ｒ個のメモリサブアレイは、
    前記Ｂ本のビット線のうちの前記第１組のＳ本を含み、前記Ｂ本のビット線のうちの前記第１組のＳ本を介して、前記第１のサブデコーダと通信する、第１のメモリサブアレイと、
    それぞれ、前記Ｂ本のビット線のうちの（Ｒ−１）組のＳ本を含み、Ｂ＝Ｓ×Ｒであり、Ｒは、１よりも大きい整数である、（Ｒ−１）個のメモリサブアレイであって、
    前記Ｂ本のビット線のうちの前記第１組のＳ本、および前記Ｂ本のビット線のうちの前記（Ｒ−１）組のＳ本は、前記Ｂ本のビット線のうちのＲ組のＳ本を提供する、（Ｒ−１）個のメモリサブアレイと、
    を含む、集積回路（ＩＣ）。
43. それぞれ、前記Ｂ本のビット線のうちの前記（Ｒ−１）組のＳ本を介して、前記（Ｒ−１）個のメモリサブアレイと通信する、前記第１のサブデコーダのうちの（Ｒ−１）個をさらに備え、前記第１のサブデコーダ、および前記第１のサブデコーダのうちの前記（Ｒ−１）個は、Ｒ個の第１のサブデコーダを提供する、請求項４２に記載のＩＣ。
44. それぞれ、前記（Ｒ−１）個の第１のサブデコーダと通信する第１の端部と、第２の端部と、を有する、前記分離回路のうちの（Ｒ−１）個であって、前記分離回路の前記第２の端部は、前記分離回路のうちの対応する前記（Ｒ−１）個の前記第２の端部と通信し、前記分離回路、および前記分離回路のうちの前記（Ｒ−１）個は、Ｒ個の分離回路を提供する、前記分離回路のうちの（Ｒ−１）個をさらに備える、請求項４３に記載のＩＣ。
45. 前記Ｒ個の分離回路のうちの１個の前記第１の端部は、前記第２の制御信号に基づいて、前記Ｒ個の分離回路のうちの前記１個の前記第２の端部と通信する、請求項４４に記載のＩＣ。
46. 前記２個のレベルのうちの２番目に配設される２個の制御デバイスを含み、前記Ｒ個の分離回路の前記第２の端部と通信し、前記Ｒ個の分離回路のうちのそれぞれ１個を介して、前記Ｒ個の第１のサブデコーダのそれぞれと通信する、第２のサブデコーダであって、前記第１の制御信号は、前記２個の制御デバイスのうちの１個を選択解除する、第２のサブデコーダをさらに含む、請求項４５に記載のＩＣ。
47. 前記第１の制御信号は、前記Ｒ組のうちの１組から２本のビット線を選択し、前記２本のビット線は、前記Ｒ組のうちの前記１組を介して、前記Ｒ個の第１のサブデコーダのうちの１個と通信する前記Ｒ個のメモリサブアレイのうちの１個の中に位置付けられる、前記メモリセルのうちの１個と通信する、請求項４６に記載のＩＣ。
48. 前記第２のサブデコーダと通信し、前記Ｓ本のビット線のうちの前記２本にわって電位差を印加し、前記メモリセルのうちの前記１個を通じて流れる電流を測定し、前記電流に基づいて、前記メモリセルのうちの前記１個の状態を判定する、感知回路をさらに備える、請求項４７に記載のＩＣ。
49. 第１の電位を、前記メモリセルのうちの前記１個の第１の側上にある、前記Ｓ本のビット線のうちのＭ本に印加し、第２の電位を、前記メモリセルのうちの前記１個の第２の側上にある、前記Ｓ本のビット線のうちのＮ本に印加する、感知回路をさらに備え、ＭおよびＮは、１以上の整数であり、（Ｍ＋Ｎ）＝Ｓである、請求項４７に記載のＩＣ。
50. 前記感知回路は、前記メモリセルのうちの前記１個を通じて流れる電流を測定し、前記電流に基づいて、前記メモリセルのうちの前記１個の前記状態を判定する、請求項４９に記載のＩＣ。
51. メモリアレイのメモリセルの状態を感知するためのビット線デコーダであって、
    それぞれ、前記メモリアレイのＲ個のメモリサブアレイと通信し、Ｒは、１よりも大きい整数である、Ｒ個の第１のサブデコーダと、
    それぞれ、前記Ｒ個の第１のサブデコーダと通信する第１の端部と、第２の端部と、をそれぞれが有するＲ個の分離回路であって、前記Ｒ個の分離回路のうちの１番目の前記第２の端部は、前記Ｒ個の分離回路のうちの（Ｒ−１）個の対応する前記第２の端部と通信する、Ｒ個の分離回路と、
    前記Ｒ個の分離回路の前記第２の端部を介して、前記Ｒ個の第１のサブデコーダのうちの１個と通信する、第２のサブデコーダと、
    前記第２のサブデコーダと通信し、前記第２の端部を介して、前記Ｒ個のメモリサブアレイのうちの１個の中に位置付けられる前記メモリセルのうちの１個の状態を感知する、感知回路と、
    を備える、ビット線デコーダ。
52. 前記Ｒ個の第１のサブデコーダのうちの前記１個と通信する前記Ｒ個の分離回路のうちの１個を選択する第１の制御信号を生成する、制御モジュールをさらに備える、請求項５１に記載のビット線デコーダ。
53. 前記Ｒ個の第１のサブデコーダのそれぞれは、前記ビット線デコーダのＬ個のレベルのうちのＰ個に配設される第１の制御デバイスを含み、前記第２のサブデコーダは、前記Ｌ個のレベルのうちのＱ個に配設される第２の制御デバイスを含み、ＰおよびＱは、１以上の整数であり、（Ｐ＋Ｑ）＝Ｌである、請求項５２に記載のビット線デコーダ。
54. 前記第１の制御デバイスは、前記第２の制御デバイスよりも数が多い、請求項５３に記載のビット線デコーダ。
55. 請求項５３に記載のビット線デコーダを備え、前記メモリアレイをさらに備える集積回路（ＩＣ）であって、前記メモリアレイは、Ｂ本のビット線と通信し、前記Ｒ個のメモリサブアレイは、それぞれ、前記Ｂ本のビット線のうちのＲ組のＳ本を介して、前記Ｒ個の第１のサブデコーダと通信し、Ｓは、１よりも大きい整数であり、Ｂ＝Ｒ×Ｓである、集積回路（ＩＣ）。
56. 前記第１および第２の制御デバイスの合計がＤ個であり、前記Ｌ個のレベルのうちのＫ番目が、前記Ｄ個の制御デバイスのうちの２^Ｋ個を含んでいる場合、Ｓ＝（２^Ｌ＋１）であり、Ｄは、２よりも大きい整数であり、１≦Ｋ≦Ｌである、請求項５５に記載のＩＣ。
57. 前記制御モジュールは、前記Ｄ個の制御デバイスのうちの半数を選択解除し、前記Ｒ組うちの１組から２本のビット線を選択する第２の制御信号を生成し、前記２本のビット線は、前記Ｒ組のうちの前記１組を介して、前記Ｒ個の第１のサブデコーダのうちの前記１個と通信する前記Ｒ個のメモリサブアレイのうちの前記１個の中に位置付けられる、前記メモリセルのうちの前記１個と通信する、請求項５６に記載のＩＣ。
58. 前記感知回路は、前記２本のビット線にわたって電位差を印加し、前記メモリセルのうちの前記１個を通じて流れる電流を感知し、前記電流に基づいて、前記メモリセルのうちの前記１個の状態を判定する、請求項５７に記載のＩＣ。
59. 前記感知回路は、第１の電位を、前記メモリセルのうちの前記１個の第１の側上にある、前記Ｒ組のうちの前記１組からのＭ本のビット線に印加し、第２の電位を、前記メモリセルのうちの前記１個の第２の側上にある、前記Ｒ組のうちの前記１組からのＮ本のビット線に印加し、ＭおよびＮは、１以上の整数であり、（Ｍ＋Ｎ）＝Ｓである、請求項５７に記載のＩＣ。
60. 前記感知回路は、前記メモリセルのうちの前記１個を通じて流れる電流を測定し、前記電流に基づいて、前記メモリセルのうちの前記１個の前記状態を判定する、請求項５９に記載のＩＣ。
61. Ｌ＝２、すなわち前記第２の制御デバイスの数が２個であり、前記第１および第２の制御デバイスの合計がＤ個である時、Ｓ＝（Ｄ−１）であり、ｌｏｇ_２（Ｄ−２）は、２よりも大きい整数である、請求項５５に記載のＩＣ。
62. 前記制御モジュールは、前記第２の制御デバイスのうちの１個を選択解除し、前記第１の制御デバイスのうちの２個を選択解除し、前記Ｒ組のうちの１組から２本のビット線を選択する、第２の制御信号を生成し、前記２本のビット線は、前記Ｒ組のうちの前記１組を介して、前記Ｒ個の第１のサブデコーダのうちの前記１個と通信する前記Ｒ個のメモリサブアレイのうちの前記１個の中に位置付けられる、前記メモリセルのうちの前記１個と通信する、請求項６１に記載のＩＣ。
63. 前記感知回路は、前記２本のビット線にわたって電位差を印加し、前記メモリセルのうちの前記１個を通じて流れる電流を感知し、前記電流に基づいて、前記メモリセルのうちの前記１個の状態を判定する、請求項６２に記載のＩＣ。
64. 前記感知回路は、第１の電位を、前記メモリセルのうちの前記１個の第１の側上にある、前記Ｒ組のうちの前記１組からのＭ本のビット線に印加し、第２の電位を、前記メモリセルのうちの前記１個の第２の側上にある、前記Ｒ組のうちの前記１組からのＮ本のビット線に印加し、ＭおよびＮは、１以上の整数であり、（Ｍ＋Ｎ）＝Ｓである、請求項６２に記載のＩＣ。
65. 前記感知回路は、前記メモリセルのうちの前記１個を通じて流れる電流を測定し、前記電流に基づいて、前記メモリセルのうちの前記１個の前記状態を判定する、請求項６４に記載のＩＣ。

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