JP2005228446A - 不揮発性半導体記憶装置 - Google Patents

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Abstract

【課題】 本発明の目的は、回路の面積増加を抑制しつつ、正確なデータの判定が可能である不揮発性半導体記憶装置を提供することである。
【解決手段】 複数の前記メモリセルＭＣは、それぞれが互いに隣接する２本の副ビット線ＤＢＬ間に接続されており、行選択回路３は、読み出し対象のメモリセルＭＣに接続されたワード線ＷＬを選択し、列選択回路２および５は、読み出し対象のメモリセルＭＣを選択するために、第１の主ビット線ＭＢＬペアと選択線ＳＥＬとを選択する第１の選択手段と、データ判定用のリファレンス電圧の読み出しに用いられる配線を得るために、第１の主ビット線ＭＢＬペアとは異なる第２の主ビット線ＭＢＬペアおよび読み出し対象のメモリセルＭＣが属するセクタとは異なるセクタを通過する選択線ＳＥＬを選択する第２の選択手段とを含み、第１および第２の選択手段は、同時的かつ独立的に選択動作を実行する。
【選択図】 図１

Description

本発明は、不揮発性半導体記憶装置に関し、より特定的には、複数のメモリセルが複数の行方向および列方向に沿って配置されたマトリクス状のメモリセル領域を有する不揮発性半導体記憶装置に関する発明である。
不揮発性半導体記憶装置の構成の一つとして、ＶＧＡ（バーチャルグランドアレイ）構成が存在する。ＶＧＡ構成とは、メモリセルの隣り合うもの同士で拡散層を共有する構成である。これにより、不揮発性半導体記憶装置の面積を小さくすることが可能である。ここで、図１７に、当該ＶＧＡ構成が適用された不揮発性半導体記憶装置を示す。当該図１７に示す不揮発性半導体記憶装置は、ＶＧＡ構成を有し、かつ、主ビット線と副ビット線とを持つ階層化ビット線構造が用いられたものである。
ここで、図１７に示す不揮発性半導体記憶装置は、Ａ、ＢおよびＣの３つの領域に分けられている。そして、当該不揮発性半導体記憶装置は、垂直方向の配線として、主ビット線ＭＯｉ、主ビット線ＭＥｉ、主ビット線ＭＯｉ＋１、主ビット線ＭＥｉ＋１、副ビット線１Ａｉ、副ビット線２Ａｉ、副ビット線３Ａｉ、副ビット線４Ａｉ、副ビット線１Ｂｉ、副ビット線２Ｂｉ、副ビット線３Ｂｉおよび副ビット線４Ｂｉを備える。また、当該不揮発性半導体記憶装置は、水平方向の配線として、ワード線ＡＷＬＢ、ワード線ＢＷＬＢ、選択線ＳＥＬ１Ｕ、選択線ＳＥＬ２Ｕ、選択線ＳＥＬ３Ｕ、選択線ＳＥＬ４Ｕ、選択線ＳＥＬ１Ｌ、選択線ＳＥＬ２Ｌ、選択線ＳＥＬ３Ｌおよび選択線ＳＥＬ４Ｌを備える。さらに、ワード線ＡＷＬＢには、メモリセルＡＰ〜ＡＶのゲートが接続されている。さらに、ワード線ＢＷＬＢには、メモリセルＢＰ〜ＢＶのゲートが接続されている。また、それぞれの主ビット線と副ビット線との間には、当該主ビット線と当該副ビット線との接続を制御するためのスイッチである選択トランジスタが配置されている。なお、主ビット線と副ビット線とは階層構造を取っている（具体的には、主ビット線が上層に配置され、副ビット線が下層に配置される。）。
以上のように構成された、図１７に示す不揮発性半導体記憶装置の動作について説明する。ここでは、その一例として、メモリセルＢＱからデータが読み出される場合について、説明を行う。なお、メモリセルに“０”が格納されている場合には、当該メモリセルは、書き込み状態となっている。一方、メモリセルに“１”のデータが格納されている場合には、当該メモリセルは、消去状態となっている。また、メモリセルからデータが読み出される際には、メモリセルのゲートに約４．５Ｖの電圧が印加され、当該メモリセルのソースには略接地電圧（０Ｖ）に等しい電圧が印加され、当該メモリセルのドレインには約１Ｖの電圧が印加される必要がある。また、ここでは、所謂ソース側読み出しが行われるものとする。
ここで、メモリセルＢＱのドレインに接続された副ビット線２Ｂｉは、選択トランジスタ１ＳＬを介して主ビット線ＭＥｉに接続されている。また、メモリセルＢＱのソースに接続された副ビット線３Ｂｉは、選択トランジスタ２ＳＬを介して主ビット線ＭＯｉに接続されている。そこで、主ビット線ＭＥｉに約１Ｖの電圧が印加され、さらに、選択トランジスタ１ＳＬをＯＮに制御するために選択線ＳＥＬ２Ｌに約３Ｖの電圧が印加される。また、主ビット線ＭＯｉに約０Ｖの電圧が印加され、さらに、選択トランジスタ２ＳＬをＯＮに制御するためにＳＥＬ１Ｕに約３Ｖの電圧が印加される。これにより、メモリセルＢＱのドレインに約１Ｖの電圧が印加され、当該メモリセルＢＱのソースに接地電圧と略等しい電圧が印加される。さらに、ワード線ＢＷＬＢに約４．５Ｖの電圧が印加されることにより、メモリセルＢＱのゲートに約４．５Ｖの電圧が印加される。
このように各配線に電圧が印加されることにより、メモリセルＢＱに格納されたデータが“０”である場合には、ゲート電圧の閾値が高くなっているため、主ビット線ＭＥｉから主ビット線ＭＯｉに対して殆ど電流が流れない。その結果、主ビット線ＭＯｉの電位は殆ど上がらない。一方、メモリセルＢＱに格納されたデータが“１”である場合には、ゲート電圧の閾値が低くなっているため、主ビット線ＭＥｉから主ビット線ＭＯｉに対して電流が流れる。その結果、主ビット線ＭＯｉの電位は、流れた電流に相当する電圧だけ上昇する。そして、主ビット線ＭＯｉの電圧が検出されることにより、メモリセルＢＱからデータが読み出される。
ここで、メモリセルＢＱから読み出されたデータは、“０”のデータであるか“１”のデータであるか判定される。具体的には、センスアンプ（図示せず）は、読出し動作時における主ビット線ＭＯｉの電圧と基準となる所定の電圧（以下、リファレンス電圧）との電圧差を増幅して出力する。そして、主ビット線ＭＯｉの電圧が、リファレンス電圧よりも高い場合には、データが“１”であると判定される。一方、主ビット線ＭＥｉの電圧が、リファレンス電圧よりも低い場合には、データが“０”であると判定される。
上記リファレンス電圧を発生させるためには、リファレンスセルが用いられる。当該リファレンスセルとは、例えばＭＯＳトランジスタにより構成され、ＯＮに制御された場合には、上記リファレンス電圧が出力されるように設計されたものである。このようなリファレンスセルは、図１７に示すような不揮発性半導体記憶装置では、メモリセルアレイの外に配置されることが多い。
ところで、メモリセルからデータが読み出される場合には、当該メモリセルに接続された主ビット線や副ビット線を介してデータが読み出される。このようなデータの読出しに用いられる主ビット線や副ビット線には、これらのビット線の長さやこれらのビット線に隣接するビット線の有無あるいは接続されたメモリセルの数等に応じた寄生容量が付随する。当該寄生容量は、データの読出し動作において遅延を生じさせる。具体的には、寄生容量が大きくなれば、データ読出し時の遅延が大きくなり、寄生容量が小さくなれば、データ読出し時の遅延が小さくなる。
一方、リファレンスセルでは、メモリセルアレイ外の定められた位置に設けられることが多い。そのため、リファレンスセルには、メモリセルの様に複数のメモリセルや副ビット線が接続された主ビット線が接続されにくい。したがって、当該リファレンスセルに接続された配線には、メモリセルに接続された主ビット線等に付随する寄生容量と同等の寄生容量が付随しない。その結果、センスアンプからみた場合において、読出し対象のメモリセル側に生じている寄生容量と、リファレンスセル側に生じている寄生容量とが一致しないことが起こる（以下、かかる現象を容量不均衡と称す）。このような容量不均衡が発生すると、メモリセルに接続された主ビット線の電圧が出力される際の遅延の大きさと、リファレンスセルからリファレンス電圧が出力される際の遅延の大きさとが不一致を起こしてしまう。
かかる問題に対して、センスアンプから見たメモリセル側のビット線に付随する寄生容量と、リファレンスセル側の配線に付随する寄生容量とを等しくする方法が存在する。以下に、図１７を用いて、当該方法について詳しく説明する。
上述したようにメモリセルＢＱからデータが読み出される場合には、主ビット線ＭＯｉ、主ビット線ＭＥｉ、副ビット線２Ｂｉおよび副ビット線３Ｂｉが用いられる。そのため、メモリセルＢＱからデータが読み出される場合には、これらのビット線の長さ等に応じた寄生容量が付随する。そこで、これらのビット線に生じた寄生容量と同等の寄生容量が付随している配線を、リファレンスセルに接続すればよい。これにより、当該リファレンスセルに接続されたビット線に付随している寄生容量と、メモリセルＢＱに接続されたビット線に付随している寄生容量とを等しくすることができる。
上述したような寄生容量を付随させる具体的方法としては、データの読出しに用いられていない主ビット線および副ビット線に、データ読出しに用いられている主ビット線および副ビット線に印加している電圧と同じ電圧を印加して、これら読出しに用いられていないビット線をリファレンスセルに接続することがあげられる。例えば、図１７では、主ビット線ＭＯｉ＋１および副ビット線３Ｂｉ＋１に接地電圧と略等しい電圧が印加される。さらに、主ビット線ＭＥｉ＋１および副ビット線２Ｂｉ＋１に約１Ｖの電圧が印加される。そして、主ビット線ＭＯｉ＋１および主ビット線ＭＥｉ＋１がリファレンスセルに接続される。これにより、リファレンスセルに接続されたビット線には、メモリセルＢＱに接続されたビット線と同じ大きさの寄生容量が付随する（特許文献１および特許文献２参照）。
しかしながら、上記寄生容量の付随方法では、選択されたメモリセルＢＱと同一ワード線上に存在するメモリセルＢＵからデータが読み出されてしまう。すなわち、不揮発性半導体記憶装置が誤動作を起こしてしまうという問題が存在する。
そこで、かかる問題を解決するために、図１８に示す不揮発性半導体記憶装置が存在する。図１８は、従来の不揮発性半導体記憶装置の構成を示した図である。以下に、当該不揮発性半導体記憶装置について図１８を用いて説明する。
図１８に示す不揮発性半導体記憶装置は、メモリセル、ビット線ＢＬ、ワード線ＷＬ、リファレンスビット線ＢＬＲ、Ｙデコーダ１０００、リファレンスユニット１００２およびセンスアンプ１００４を備える。メモリセルは、マトリクス状に配置される。ビット線ＢＬは、マトリクス状に配置されたメモリセルの間を列方向に配置される。ワード線ＷＬは、マトリクス状に配置されたメモリセルの間を行方向に配置される。また、リファレンスビット線ＢＬＲは、データの読出し動作時においてビット線ＢＬに付随する寄生容量と、同等の寄生容量を付随させるための配線である。Ｙデコーダ１０００は、読出し対象のメモリセルが接続されたビット線ＢＬをセンスアンプ１００４に接続する。リファレンスユニット１００２は、基準となるリファレンス電圧Ｖｒｅｆを発生させる。センスアンプ１００４は、Ｙデコーダ１０００から出力されるビット線ＢＬの電圧Ｖｃｅｌｌと、リファレンス電圧Ｖｒｅｆとの電圧差を増幅して出力する。
ここで、上記不揮発性半導体記憶装置におけるデータの読出し動作について説明する。まず、メモリセルからデータが読み出される場合には、当該メモリセルの拡散層に接続された２本のビット線ＢＬおよびゲートに接続されたワード線ＷＬが用いられて、Ｙデコーダ１０００にデータが読み出される。Ｙデコーダ１０００は、ドレイン側に接続されたビット線ＢＬの電圧Ｖｃｅｌｌを、センスアンプ１００４に出力する。
一方、リファレンスユニット１００２は、リファレンス電圧Ｖｒｅｆを発生し、センスアンプ１００４に出力する。なお、２本のリファレンスビット線ＢＬＲが選択され、リファレンスユニット１００２に接続される。これにより、データの読み出し対象のメモリセルに接続されたビット線ＢＬに付随する寄生容量と、リファレンスユニット１００２に接続されたリファレンスビット線ＢＬＲに付随する寄生容量とを等しくすることができる。すなわち、容量不均衡の問題が解決される。その結果、メモリセルからの読出し遅延と、リファレンスユニットからの読出し遅延とを等しくすることができる（特許文献３参照）。
米国特許第５，９６３，４６５号明細書（第２頁、第２図） 米国特許第６，３５１，４１５号明細書（第４頁、第４図） 米国特許第６，１２８，２２６号明細書（第１頁、第１図）
しかしながら、図１８に示す不揮発性半導体記憶装置では、その縮小化が困難であるという問題が存在する。具体的には、図１８に示す不揮発性半導体記憶装置では、リファレンスセルに読出し遅延を発生させるためのリファレンスビット線ＢＬＲが余分に設けられている。そのため、当該リファレンスビット線ＢＬＲを配置するための領域が、不揮発性半導体記憶装置の中に設けられる必要がある。
そこで、本発明の目的は、回路の面積増加を抑制しつつ、正確なデータの判定が可能なＶＧＡ構成が採用された不揮発性半導体記憶装置を提供することである。
本発明に係る不揮発性半導体記憶装置では、列選択回路は、メモリセル領域の列を選択し、行選択回路は、メモリセル領域の行を選択する。また、複数のワード線は、メモリセルの各行毎に設けられ、行選択回路に接続され、複数本の主ビット線は、列方向に沿って延び、列選択回路に接続され、複数本の副ビット線は、各セクタ内に配置され、列方向に沿って延びる。また、選択トランジスタは、各副ビット線に対応して設けられ、主ビット線と副ビット線との間を電気的に接続しまたは遮断し、複数の選択線は、行方向に沿って延び、行選択回路に接続されて各選択トランジスタの導通／非導通状態を切り替えるための電圧を各選択トランジスタの制御電極に印加する。そして、複数のメモリセルは、それぞれが互いに隣接する２本の副ビット線間に接続されており、行選択回路は、読み出し対象のメモリセルに接続されたワード線を選択する。さらに、列選択回路は、読み出し対象のメモリセルを選択するために、第１の主ビット線ペアと選択線とを選択する第１の選択手段と、データ判定用のリファレンス電圧の読み出しに用いられる配線を選択するために、第１の主ビット線ペアとは異なる第２の主ビット線ペアおよび読み出し対象のメモリセルが属するセクタとは異なるセクタを選択するための選択線を選択する第２の選択手段とを含み、第１および第２の選択手段は、同時的かつ独立的に選択動作を実行する。
なお、リファレンス電圧を発生する複数のリファレンスセルをさらに備え、リファレンスセルは、読み出し対象のメモリセルからデータが読み出される際に、第２の選択手段により選択されたリファレンス電圧読み出しに用いられる配線に接続されるようにしてもよい。
また、複数のリファレンスセルは、メモリセルが含まれるセクタの外に配置されるようにしてもよい。
また、複数のリファレンスセルは、各セクタ内において、それぞれが互いに隣接する２本の副ビット線間に接続されていてもよい。
また、第２の選択手段は、第２の主ビット線ペアを選択する際に、第１の主ビット線ペアに隣接する主ビット線ペアを選択してもよい。
また、第２の選択手段は、読み出し対象のメモリセルが属するセクタに隣接するセクタを選択するための選択線を選択するようにしてもよい。
また、行選択回路および列選択回路は、読み出し対象のメモリセルが属するセクタに付随しうる容量と、第２の選択手段が選択した選択線により選択されるセクタに付随しうる容量とが異なる場合には、セクタに付随しうる容量が小さい方の主ビット線ペアに対して、容量として機能するものを接続する調整手段をさらに含んでいてもよい。
また、行選択回路および列選択回路は、読み出し対象のメモリセルが属するセクタに付随しうる容量と、第２の選択手段が選択した選択線により選択されるセクタに付随しうる容量とが異なる場合には、第１の主ビット線ペアに付随している寄生容量と第２の主ビット線ペアに付随している寄生容量との比に応じて、リファレンスセルに流れる電流量を調整するようにしてもよい。
また、行選択回路および列選択回路は、読み出し対象のメモリセルが属するセクタに付随しうる容量と、第２の選択手段が選択した選択線により選択されるセクタに付随しうる容量とが異なる場合には、読み出し対象のメモリセルが属するセクタに付随しうる容量と、第２の選択手段が選択した選択線により選択されるセクタに付随しうる容量との比に応じて、メモリセルおよびリファレンスセルのセンスタイミングを調整するようにしてもよい。
また、行選択回路および列選択回路は、ベリファイ動作時において、読み出し対象のメモリセルが属するセクタに付随しうる容量および第２の選択手段が選択した選択線により選択されるセクタに付随しうる容量が、当該メモリセル領域内の他のセクタに付随しうる容量よりも小さい場合には、当該メモリセル領域内の最大のセクタに付随しうる容量と寄生容量が等しくなるように、第１の主ビット線ペアおよび第２の主ビット線ペアに対して容量として機能するものを付加する負荷容量付加手段をさらに含むようにしてもよい。
また、セクタには、複数パターンの大きさおよび構造が存在し、各パターンのセクタが２以上ずつ存在するようにしてもよい。
また、行選択回路および列選択回路は、メモリセルのアドレスが指定されることより、メモリセルが属するセクタを含む複数のセクタ内のメモリセルに格納されたデータを同時に消去するようにしてもよい。
また、センスアンプは、入力してくる２つの電圧値の差を検知する。そして、第１の選択手段は、第１の主ビット線ペアに含まれる第１の主ビット線に対して、読み出し対象のメモリセルのドレインに印加すべきドレイン電圧を印加し、第１の主ビット線ペアに含まれる第２の主ビット線に対して接地電圧と略等しい電圧を印加する。第２の選択手段は、第２の主ビット線ペアに含まれる第３の主ビット線に対して、読み出し対象のメモリセルのドレインに印加すべきドレイン電圧を印加し、第２の主ビット線ペアに含まれる第４の主ビット線に対して接地電圧と略等しい電圧を印加する。さらに、センスアンプには、第２の主ビット線と第４の主ビット線とが接続されていてもよい。
また、複数のリファレンスセルは、各セクタ内において、それぞれが互いに隣接する２本の副ビット線間に接続されており、行方向に沿って延び、行選択回路に接続され、かつリファレンスセルの制御電極に接続されたリファレンスワード線をさらに備え、行選択回路は、読み出し対象のメモリセルからデータを読み出す際には、リファレンス電圧を読み出す対象となるリファレンスワード線を選択して活性化すると共に、読み出し対象のメモリセルが属するセクタに接続されたリファレンスワード線を選択することなく非活性状態に保つようにしてもよい。
また、第１の選択手段は、読出し対象のメモリセルのソースが接続された副ビット線と第２の主ビット線とを接続するための選択トランジスタに接続された選択線に対して、読出し対象のメモリセルのドレインが接続された副ビット線と第１の主ビット線とを接続するための選択トランジスタに接続された選択線よりも低い電圧を印加する。さらに、第２の選択手段は、リファレンスセルのソースが接続された副ビット線と第４の主ビット線とを接続するための選択トランジスタに接続された選択線に対して、リファレンスセルのドレインが接続された副ビット線と第３の主ビット線とを接続するための選択トランジスタに接続された選択線よりも低い電圧を印加するようにしてもよい。
また、センスアンプは、入力してくる２つの電圧値の差を検知する。そして、第１の選択手段は、第１の主ビット線ペアに含まれる第１の主ビット線に対して、読み出し対象のメモリセルのドレインに印加すべきドレイン電圧を印加し、第１の主ビット線ペアに含まれる第２の主ビット線に対して接地電圧と略等しい電圧を印加する。さらに、第２の選択手段は、第２の主ビット線ペアに含まれる第４の主ビット線に対して接地電圧と略等しい電圧を印加し、第２の主ビット線ペアに含まれる第３の主ビット線と副ビット線とを接続するための選択線を非活性状態に保つ。さらに、センスアンプには、第２の主ビット線と第４の主ビット線とが接続されているようにしてもよい。
また、センスアンプは、入力してくる２つの電圧値の差を検知する。そして、第１の選択手段は、第１の主ビット線ペアに含まれる第１の主ビット線に対して、読み出し対象のメモリセルのドレインに印加すべきドレイン電圧と略等しい電圧を印加し、第１の主ビット線ペアに含まれる第２の主ビット線に対して接地電圧を印加し、読み出し対象のメモリセルのドレイン側に接続された副ビット線に隣接する副ビット線と第１の主ビット線とを接続するための選択トランジスタに接続された選択線をさらに選択することにより、当該選択トランジスタを介して、読み出し対象のメモリセルのドレイン側に接続された副ビット線に隣接する副ビット線に対してドレイン電圧と略等しい電圧を印加する。さらに、第２の選択手段は、第２の主ビット線ペアに含まれる第３の主ビット線に対して、読み出し対象のメモリセルのドレインに印加すべきドレイン電圧と略等しい電圧を印加し、第２の主ビット線ペアに含まれる第４の主ビット線に対して接地電圧を印加し、データの読み出し時において、第３の主ビット線と接続される副ビット線に隣接する副ビット線と、当該第３の主ビット線とを接続するための選択トランジスタに接続された選択線をさらに選択することにより、当該選択トランジスタを介して、第３の主ビット線に接続される副ビット線に隣接する副ビット線に対して、ドレイン電圧と略等しい電圧を印加する。さらに、センスアンプには、第１の主ビット線と第３の主ビット線とが接続されているようにしてもよい。
また、センスアンプは、入力してくる２つの電圧値の差を検知する。そして、第１の選択手段は、第１の主ビット線ペアに含まれる第１の主ビット線に対して、読み出し対象のメモリセルのドレインに印加すべきドレイン電圧に略等しい電圧を印加し、第１の主ビット線ペアに含まれる第２の主ビット線に対して接地電圧を印加し、読み出し対象のメモリセルのドレイン側に接続された副ビット線に隣接する副ビット線と第１の主ビット線とを接続するための選択トランジスタに接続された選択線をさらに選択することにより、当該選択トランジスタを介して、読み出し対象のメモリセルのドレイン側に接続された副ビット線に隣接する副ビット線に対してドレイン電圧と略等しい電圧を印加する。さらに、第２の選択手段は、第２の主ビット線ペアに含まれる第３の主ビット線に対して、読み出し対象のメモリセルのドレインに印加すべきドレイン電圧と略同じ電圧を印加することなく選択し、第２の主ビット線ペアに含まれる第４の主ビット線に対して接地電圧を印加し、データの読み出し時において、第３の主ビット線と接続される副ビット線に隣接する副ビット線と、当該第３の主ビット線とを接続するための選択トランジスタに接続された選択線をさらに選択することにより、当該選択トランジスタを介して、第３の主ビット線に接続される副ビット線に隣接する副ビット線に対して、ドレイン電圧と略等しい電圧を印加する。さらに、センスアンプには、第１の主ビット線と第３の主ビット線とが接続されているようにしてもよい。
また、第１および第２のセンスアンプは、入力してくる２つの電圧値の差を検知する。そして、第１の選択手段は、第１の主ビット線ペアに含まれる第１の主ビット線に対して、読み出し対象のメモリセルのドレインに印加すべきドレイン電圧を印加し、第１の主ビット線ペアに含まれる第２の主ビット線に対して接地電圧と略等しい電圧を印加し、第１の主ビット線に隣接する第３の主ビット線をさらに選択して、接地電圧と略等しい電圧を印加し、読み出し対象のメモリセルとドレインを共有しているメモリセルのソースに接続された副ビット線と、第３の主ビット線とを接続するための選択トランジスタに接続された選択線をさらに選択する。そして、第２の選択手段は、第２の主ビット線ペアに含まれる第４の主ビット線に対して、ドレイン電圧を印加し、第２の主ビット線ペアに含まれる第５の主ビット線に対して接地電圧と略等しい電圧を印加し、第４の主ビット線に隣接する第６の主ビット線をさらに選択して、接地電圧と略等しい電圧を印加し、第５の主ビット線と接続される副ビット線に隣接する副ビット線と、第６の主ビット線とを接続するための選択トランジスタを選択するための選択線をさらに選択する。さらに、第１のセンスアンプには、第２の主ビット線と第５の主ビット線とが接続されて読み出し対象のメモリセルからデータが読み出され、第２のセンスアンプには、第３の主ビット線と第６の主ビット線とが接続されて読み出し対象のメモリセルとドレインを共有するメモリセルからデータを読み出すようにしてもよい。
また、複数のリファレンスセルは、リファレンス電圧を発生し、各セクタ内において、それぞれが互いに隣接する２本の副ビット線間に接続されており、読み出し対象のメモリセルからデータが読み出される際に、第２の選択手段により選択されたリファレンス電圧読み出しに用いられる配線に接続されている。リファレンスワード線は、行方向に沿って延び、行選択回路に接続され、かつリファレンスセルの制御電極に接続されている。行選択回路は、読み出し対象のメモリセルからデータを読み出す際には、リファレンス電圧を読み出す対象となるリファレンスセルに接続されたリファレンスワード線を選択して活性化すると共に、読み出し対象のメモリセルが属するセクタに接続されたリファレンスワード線を選択することなく非活性状態に保つようにしてもよい。
また、センスアンプは、第１の主ビット線ペアの内のデータ読み出し側の主ビット線の電圧と、リファレンス電圧との電圧差を増幅し、極性反転回路は、データ読み出し側の主ビット線を、常にセンスアンプの同一極性入力側に接続するようにしてもよい。
また、メモリセルは、１ビット以上の情報が格納可能であってもよい。
本発明の不揮発性半導体記憶装置によれば、複数本のワード線は、メモリセルの各行毎に設けられ、複数本の主ビット線は、列方向に沿って延び、複数本の副ビット線は、各セクタ内に配置され、列方向に沿って延びる。複数の選択トランジスタは、各副ビット線に対応して設けられ、主ビット線と副ビット線との間を電気的に接続しまたは遮断し、複数本の選択線は、行方向に沿って延びて各選択トランジスタの導通／非導通状態を切り替えるための電圧を各選択トランジスタの制御電極に印加する。そして、複数のメモリセルは、それぞれが互いに隣接する２本の副ビット線間に接続されており、選択線は、少なくとも、読み出し対象のメモリセルに接続された第１の副ビット線ペアと、当該第１の副ビット線ペアに接続可能な第１の主ビット線ペアとを接続する選択トランジスタを制御しつつ、当該第１の主ビット線とは異なる第２の主ビット線ペアと、当該第２の主ビット線ペアに接続可能な第２の副ビット線ペアとを接続する選択トランジスタを制御できる本数だけ同一セクタ内に存在するようにしている。
本発明に係る不揮発性半導体記憶装置によれば、読み出し対象のメモリセルを選択するための配線の選択動作と、リファレンス電圧を読み出すための配線の選択動作とが独立的かつ同時的に行われる。そのため、データの読み出し動作時において、誤動作が生じない。さらに、メモリセルアレイ内の主ビット線が、リファレンス電圧の読み出し時における容量不均衡解消とメモリセルのデータ読み出しとに用いられる。そのため、新たにリファレンス電圧の読み出し時の容量不均衡解消のための配線を設ける必要がない。
また、リファレンスセルがセクタ外に配置されているので、消去あるいは書き込みディスターブを軽減することができる。
また、リファレンスセルがセクタ内にメモリセルと同様にマトリクス状に配置される。これにより、リファレンスセルを周期性の優れた位置に配置することが可能となる。その結果、安定したリファレンス電圧を得ることが可能となる。
また、第１の主ビット線ペアと第２の主ビット線ペアが隣接している。選択される主ビット線ペアが隣接しているので、これらの主ビット線ペアに付随する寄生容量も近いものとなる。その結果、より容量不均衡の解消が図られる。
また、読み出し対象のメモリセルが属するセクタと、第２の選択手段が選択する選択線により選択されるセクタとが隣接している。これにより、物理的に離れたセクタを選択する際に生じる容量ミスマッチ、雑音あるいは遅延等の問題を解決することができる。
また、セクタの大きさが小さい方の主ビット線ペアに対して、負荷容量が付加される。これにより、セクタサイズが均一でない不揮発性半導体記憶装置においても、両者の主ビット線ペアに付随する寄生容量のバランスをとることが可能となる。
また、選択されたセクタの大きさが異なる場合には、リファレンスセルに流れる電流量を調整するようにしている。このようにしても、セクタの大きさの違いにより発生する容量不均衡の問題を解消できる。なお、当該構成は、ベリファイ動作時において特に有効である。
また、読み出し対象のメモリセルが属するセクタの大きさと、第２の選択手段が選択した選択線により選択されるセクタの大きさとの比に応じて、メモリセルおよびリファレンスセルのセンスタイミングを調整している。このようにしても、セクタの大きさの違いにより発生する容量不均衡の問題を解消できる。
また、読み出し対象のメモリセルが属するセクタの大きさおよび第２の選択手段が選択した選択線により選択されるセクタの大きさが、当該メモリセル領域内の他のセクタよりも小さい場合には、当該メモリセル領域内の最大のセクタと寄生容量が等しくなるように、第１の主ビット線ペアおよび第２の主ビット線ペアに対して寄生容量を付随させている。このように、２つの主ビット線ペアに付随した寄生容量を、最大の寄生容量にそろえることによっても容量不均衡の問題を解消できる。
また、同じパターンのセクタが複数個ずつ設けられることにより、同一パターンのセクタを常に同時に２個選択することが可能となる。
まず、本発明に係る不揮発性半導体記憶装置の概要を説明する。不揮発性半導体記憶装置に設けられるメモリセルは、基板と、制御ゲートとの間に挟まれたフローティング（浮遊）ゲートを有する構成がよく知られており、フローティングゲートに電子が蓄えられているか否かによって２値情報を保持する。フローティングゲートに電子が蓄えられている場合には、制御ゲートに印加されるゲート電圧の閾値が高くなるため、所定のゲート電圧を印加しても、メモリセルには実質的に電流が流れない。この状態を“０”が記憶されているとする。反対に、電子が蓄えられていない場合にはゲート電圧の閾値が低くなるため、制御ゲートに所定のゲート電圧が印加されると、メモリセルに電流が流れる。この状態を“１”が記憶されているとする。ここでは、電子が蓄えられていない状態を消去状態“１”とし、電子が蓄えられている状態を書き込み状態“０”とする。
また、メモリセルとしては、フローティングゲートを有する構成だけでなく、酸化膜に挟まれた絶縁膜である窒化膜中のトラップに電荷を蓄積し、記憶を保持するＭＯＮＯＳ構造のメモリセルや、マスクＲＯＭ等の不揮発性メモリに関しても、本発明は有効である。
（第１の実施形態）
以下に、本発明の第１の実施形態に係る不揮発性半導体記憶装置の概要について、図面を参照しながら説明する。なお、本実施形態に係る不揮発性半導体記憶装置の具体的構成については後ほど説明する。本実施形態に係る不揮発性半導体記憶装置は、読出し動作時において、読出し対象のメモリセルが接続された主ビット線に付随する寄生容量と、リファレンスセルが接続された相補主ビット線に付随する寄生容量との不均衡を解消することができるものである。ここで、図１は、本実施形態に係る不揮発性半導体記憶装置の構成の概念図である。なお、本実施形態に係る不揮発性半導体記憶装置は、上述したように、読出し動作において特徴を有している。そのため、以下の説明は、読出し動作を前提とした説明である。
図１に示す不揮発性半導体記憶装置は、メモリセル領域１、選択線選択回路２、ローデコーダ３、コラムデコーダ４、コラム選択回路５、センスアンプ７およびプリローデコーダ８を備える。メモリセル領域１は、メモリセルＭＣ００、メモリセルＭＣ１０、メモリセルＭＣ０ｎ、メモリセルＭＣ１ｎ、リファレンスセルＲＣ００、リファレンスセルＲＣ１０、リファレンスセルＲＣ０ｎ、リファレンスセルＲＣ１ｎ、選択トランジスタＳＬ００、選択トランジスタＳＬ１０、選択トランジスタＳＬ２０、選択トランジスタＳＬ３０、選択トランジスタＳＬ０ｎ、選択トランジスタＳＬ１ｎ、選択トランジスタＳＬ２ｎ、選択トランジスタＳＬ３ｎ、主ビット線ＭＢＬａ、主仮想ＧＮＤ線ＭＢＬｂ、相補主ビット線ＭＢＬｃ、相補主仮想ＧＮＤ線ＭＢＬｄ、副ビット線ＤＢＬ０ａ、副仮想ＧＮＤ線ＤＢＬ０ｂ、副ビット線ＤＢＬ１ａ、副仮想ＧＮＤ線ＤＢＬ１ｂ、相補副ビット線ＤＢＬ０ｃ、相補副仮想ＧＮＤ線ＤＢＬ０ｄ、相補副ビット線ＤＢＬ１ｃ、相補副仮想ＧＮＤ線ＤＢＬ１ｄ、選択線ＳＥＬ０１〜１４、ワード線ＷＬ０、ワード線ＷＬ１、リファレンスワード線ＲＷＬ０およびリファレンスワード線ＲＷＬ１を含む。メモリセル領域１は、行方向に延びる複数のセクタに分割されている。具体的には、図１に示す不揮発性半導体記憶装置では、行方向に長い長方形であるセクタ０とセクタ１とが、列方向に並べて配置される。なお、当該セクタの数は、２つ以上であればよい。さらに、当該セクタのサイズは、すべて同じ大きさであってもよいし、ばらばらの大きさであってもよい。
ＭＢＬ（主ビット線、相補主ビット線、主仮想ＧＮＤ線および相補主仮想ＧＮＤ線を指す）は、メモリセル領域１内を列方向に沿って延び、コラム選択回路５に接続される。当該ＭＢＬは、メモリセルＭＣからのデータの読み出しおよびリファレンスセルＲＣからのリファレンス電圧の読み出しに用いられる。具体的には、主ビット線ＭＢＬおよび主仮想ＧＮＤ線ＭＢＬは、メモリセルＭＣからのデータの読み出しに用いられる。一方、相補主ビット線ＭＢＬおよび相補主仮想ＧＮＤ線ＭＢＬは、リファレンスセルＲＣからのリファレンス電圧の読み出しに用いられる。
ここで、相補主ビット線ＭＢＬは、センスアンプ７の動作時に主ビット線ＭＢＬと相補的な電位を持つ。また、主仮想ＧＮＤ線ＭＢＬ、相補主仮想ＧＮＤ線ＭＢＬ、副仮想ＧＮＤ線ＤＢＬおよび相補副仮想ＧＮＤ線ＤＢＬは、センスアンプ７の動作時において、接地電位と略等しい電位を持つ。また、副ビット線ＤＢＬと主ビット線ＭＢＬとは、階層構造を有している。具体的には、副ビット線ＤＢＬが下層に配置され、主ビット線ＭＢＬが上層に配置される。なお、同様の関係が、主仮想ＧＮＤ線ＭＢＬと副仮想ＧＮＤ線ＤＢＬとの間、および相補主ビット線ＭＢＬと相補副ビット線との間、相補主仮想ＧＮＤ線ＭＢＬと相補副仮想ＧＮＤ線ＤＢＬとの間にも成立する。
選択トランジスタは、ＭＢＬ（主ビット線、相補主ビット線、主仮想ＧＮＤ線および相補主仮想ＧＮＤ線を指す）と、ＤＢＬ（副ビット線、相補副ビット線、副仮想ＧＮＤ線および相補副仮想ＧＮＤ線を指す）とを接続または遮断する。具体的には、選択トランジスタＳＬ００は、選択線ＳＥＬ０１が活性化されることによって、主ビット線ＭＢＬａと副ビット線ＤＢＬ０ａとを接続する。選択トランジスタＳＬ１０は、選択線ＳＥＬ０３が活性化されることによって、主仮想ＧＮＤ線ＭＢＬｂと副仮想ＧＮＤ線ＤＢＬ０ｂとを接続する。選択トランジスタＳＬ２０は、選択線ＳＥＬ１１が活性化されることによって、主ビット線ＭＢＬａと副ビット線ＤＢＬ１ａとを接続する。選択トランジスタＳＬ３０は、選択線ＳＥＬ１３が活性化されることによって、主仮想ＧＮＤ線ＭＢＬｂと副仮想ＧＮＤ線ＤＢＬ１ｂとを接続する。選択トランジスタＳＬ０ｎは、選択線ＳＥＬ０２が活性化されることによって、相補主ビット線ＭＢＬｃと相補副ビット線ＤＢＬ０ｃとを接続する。選択トランジスタＳＬ１ｎは、選択線ＳＥＬ０４が活性化されることによって、相補主仮想ＧＮＤ線ＭＢＬｄと相補副仮想ＧＮＤ線ＤＢＬ０ｄとを接続する。選択トランジスタＳＬ２ｎは、選択線ＳＥＬ１２が活性化されることによって、相補主ビット線ＭＢＬｃと相補副ビット線ＤＢＬ１ｃとを接続する。選択トランジスタＳＬ３ｎは、選択線ＳＥＬ１４が活性化されることによって、相補主仮想ＧＮＤ線ＭＢＬｄと相補副仮想ＧＮＤ線ＤＢＬ１ｄとを接続する。
メモリセルＭＣ００は、副ビット線ＤＢＬ０ａと副仮想ＧＮＤ線ＤＢＬ０ｂとに接続され、ワード線ＷＬ０が活性化されることにより選択される。リファレンスセルＲＣ００は、副ビット線ＤＢＬ０ａと副仮想ＧＮＤ線ＤＢＬ０ｂとに接続され、リファレンスワード線ＲＷＬ０が活性化されることにより選択される。メモリセルＭＣ１０は、副ビット線ＤＢＬ１ａと副仮想ＧＮＤ線ＤＢＬ１ｂとに接続され、ワード線ＷＬ１が活性化されることにより選択される。リファレンスセルＲＣ１０は、副ビット線ＤＢＬ１ａと副仮想ＧＮＤ線ＤＢＬ１ｂとに接続され、リファレンスワード線ＲＷＬ１が活性化されることにより選択される。メモリセルＭＣ０ｎは、副ビット線ＤＢＬ０ｃと副仮想ＧＮＤ線ＤＢＬ０ｄとに接続され、ワード線ＷＬ０が活性化されることにより選択される。リファレンスセルＲＣ０ｎは、副ビット線ＤＢＬ０ｃと副仮想ＧＮＤ線ＤＢＬ０ｄとに接続され、リファレンスワード線ＲＷＬ０が活性化されることにより選択される。メモリセルＭＣ１ｎは、副ビット線ＤＢＬ１ｃと副仮想ＧＮＤ線ＤＢＬ１ｄとに接続され、ワード線ＷＬ１が活性化されることにより選択される。リファレンスセルＲＣ１ｎは、副ビット線ＤＢＬ１ｃと副仮想ＧＮＤ線ＤＢＬ１ｄとに接続され、リファレンスワード線ＲＷＬ１が活性化されることにより選択される。
プリローデコーダ８は、ローアドレスに基づいて、３つのデコード信号を生成する。具体的には、当該プリローデコーダ８は、メモリセル領域１の列を選択するためのローデコード信号と、読み出し対象のメモリセルＭＣを選択するためのローデコード信号と、リファレンスセルＲＣを選択するためのローデコード信号とを生成する。ローデコーダ３は、メモリセル領域１の行を選択する。具体的には、ローデコーダ３は、読み出し対象のメモリセルＭＣを選択するためのローデコード信号に基づいてワード線ＷＬを駆動し、リファレンスセルを選択するためのローデコード信号に基づいてリファレンスワード線ＲＷＬを駆動する。
コラムデコーダ４は、外部から入力してくるコラムアドレスに基づいて、２つのデコード信号を生成する。具体的には、当該コラムデコーダ４は、読み出し対象のメモリセルＭＣを選択するためのコラムデコード信号と、リファレンスセルＲＣを選択するためのコラムデコード信号とを生成する。
コラム選択回路５は、メモリセル領域１の列を選択する。具体的には、コラム選択回路５は、メモリセルＭＣを選択するためのコラムデコード信号に基づいて、主ビット線ＭＢＬおよび主仮想ＧＮＤ線ＭＢＬを選択する。さらに、コラム選択回路５は、リファレンスセルＲＣを選択するためのコラムデコード信号に基づいて、相補主ビット線ＭＢＬおよび相補主仮想ＧＮＤ線ＭＢＬを選択する。さらに、当該コラム選択回路５は、コラムデコード信号に基づいて、読出し動作、書き込み動作または消去動作に必要な電圧を、電源回路（図示せず）から得て、所望の主ビット線ＭＢＬおよび相補主ビット線ＭＢＬに供給すると共に、主仮想ＧＮＤ線ＭＢＬおよび相補主仮想ＧＮＤ線ＭＢＬにＧＮＤ電圧を供給する。選択線選択回路２は、メモリセル領域１の列を選択する。具体的には、選択線選択回路２は、上記ローデコード信号およびコラムデコード信号に基づいて、選択線ＳＥＬを選択して、メモリセル領域１の列を選択する。なお、読み出し動作時に、メモリセルＭＣに印加すべき電圧値の一例については、背景技術においてすでに説明を行ったので、これ以上の説明を省略する。これにより、コラム選択回路５は、メモリセルＭＣへのデータの読出し、書き込み及び消去を実現している。センスアンプ７は、主ビット線ＭＢＬと相補主ビット線ＭＢＬとの電位差、または、主仮想ＧＮＤ線ＭＢＬと相補主仮想ＧＮＤ線ＭＢＬとの間の電位差を増幅して出力する。
なお、上記主ビット線ＭＢＬ、主仮想ＧＮＤ線ＭＢＬ、相補主ビット線ＭＢＬ、相補主仮想ＧＮＤ線ＭＢＬ、副ビット線ＤＢＬ、副仮想ビット線ＤＢＬ、相補副ビット線ＤＢＬおよび相補仮想副ビット線ＤＢＬの役割は、読出し対象のメモリセルＭＣの位置やメモリセルＭＣに対する記憶情報の蓄積位置によって入れ替わるものとする。
ここで、本実施形態に係る不揮発性半導体記憶装置の読出し方法について説明する。なお、ここでは、読出し方法の一例として、セクタ０のメモリセルＭＣ００からデータが読み出される場合について説明を行う。
まず、セクタ０のメモリセルＭＣ００からデータが読み出される場合には、当該メモリセルＭＣ００の位置を示すコラムアドレスがコラムデコーダ４に入力されると共に、ローアドレスがプリローデコーダ８に入力される。コラムデコーダ４は、当該コラムアドレスに基づいて、メモリセルＭＣ００を選択するためのコラムデコード信号とリファレンスセルＲＣ１ｎを選択するためのコラムデコード信号とを生成する。一方、プリローデコーダ８は、ローデコードアドレスに基づいて、メモリセル領域１の列を選択するためのローデコード信号とメモリセルＭＣ００を選択するためのローデコード信号とリファレンスセルＲＣ１ｎを選択するためのローデコード信号とを生成する。
ここで、コラム選択回路５、ローデコーダ３および選択線選択回路２は、メモリセルＭＣの選択動作を行う。具体的には、コラム選択回路５は、メモリセルＭＣ００を選択するためのローデコード信号に基づいて、主ビット線ＭＢＬａと主仮想ＧＮＤ線ＭＢＬｂとを活性化する。また、選択線選択回路２は、メモリセルＭＣ００を選択するためのローデコード信号に基づいて、選択線ＳＥＬ０１および選択線ＳＥＬ０３を活性化する。これにより、主ビット線ＭＢＬａと副ビット線ＤＢＬ０ａとが接続され、主仮想ＧＮＤ線ＭＢＬｂと副仮想ＧＮＤ線ＤＢＬ０ｂとが接続される。さらに、ローデコーダ３は、メモリセルＭＣ００を選択するためのローデコード信号に基づいて、ワード線ＷＬ０を活性化する。これにより、当該メモリセルＭＣ００が選択される。
また、上記メモリセルＭＣ００の選択と同時的かつ独立的に、コラム選択回路５、ローデコーダ３および選択線選択回路２は、リファレンス電圧を読み出すために、セクタ０と異なるセクタに属し、かつ上記メモリセルＭＣ００と異なる列に配置されたリファレンスセルＲＣの選択動作を行う。ここでは、セクタ１のリファレンスセルＲＣ１ｎが選択されるものとする。具体的には、コラム選択回路５は、リファレンスセルＲＣ１ｎを選択するためのローデコード信号に基づいて、相補主ビット線ＭＢＬｃと相補主仮想ＧＮＤ線ＭＢＬｄとを活性化する。また、選択線選択回路２は、リファレンスセルＲＣを選択するためのローデコード信号に基づいて、選択線ＳＥＬ１２および選択線ＳＥＬ１４を活性化する。これにより、相補主ビット線ＭＢＬｃと相補副ビット線ＤＢＬ１ｃとが接続され、相補主仮想ＧＮＤ線ＭＢＬｄと副仮想ＧＮＤ線ＤＢＬ１ｄとが接続される。さらに、ローデコーダ３は、リファレンスセルＲＣ１ｎを選択するためのローデコード信号に基づいて、リファレンスワード線ＲＷＬ１を活性化する。これにより、当該リファレンスセルＲＣ１ｎが選択される。
以上のように、本実施形態に係る不揮発性半導体記憶装置によれば、センスアンプ７からみたメモリセルＭＣ側とリファレンスセルＲＣ側に生じる容量不均衡の問題を解決することが可能となる。以下に、図面を参照しながら詳しく説明する。図２は、メモリセルＭＣ００からデータが読み出される際に、不揮発性半導体記憶装置に付随する寄生容量のイメージを示した図である。なお、図２は、主ビット線ＭＢＬａと相補主ビット線ＭＢＬｃに付随する寄生容量を示している。
図２において、Ｃ1は、主ビット線ＭＢＬａから見たときの、セクタ０以外の寄生容量を示している。Ｃ2は、相補主ビット線ＭＢＬｃから見たときの、セクタ１の寄生容量を示している。Ｃ3は、主ビット線ＭＢＬａから見たときの、セクタ０の寄生容量を示している。Ｃ4は、相補主ビット線ＭＢＬｃから見たときの、セクタ１以外の寄生容量を示している。Ｃ5は、主仮想ＧＮＤ線ＭＢＬｂから見たときの、セクタ０以外の寄生容量を示している。Ｃ6は、相補主仮想ＧＮＤ線ＭＢＬｄから見たときの、セクタ１の寄生容量を示している。Ｃ7は、主仮想ＧＮＤ線ＭＢＬｂから見たときの、セクタ０の寄生容量を示している。Ｃ8は、相補主仮想ＧＮＤ線ＭＢＬｄから見たときの、セクタ１以外の寄生容量を示している。
ここで、メモリセルＭＣ００からデータが読み出される場合には、セクタ０においては選択トランジスタＳＬ００と選択トランジスタＳＬ１０とがＯＮに制御され、セクタ１においては選択トランジスタＳＬ２ｎと選択トランジスタＳＬ３ｎとがＯＮに制御される。すなわち、セクタ０とセクタ１とで同じ回路構造を取ることとなる。そのため、主ビット線ＭＢＬａから見たときのセクタ０以外の寄生容量Ｃ1と、相補主ビット線ＭＢＬｃから見たときのセクタ１以外の寄生容量Ｃ4とは等しくなる。さらに、主ビット線ＭＢＬａから見たときのセクタ０の寄生容量Ｃ3と相補主ビット線ＭＢＬｃから見たときのセクタ１の寄生容量Ｃ2とは等しくなる。その結果、センスアンプ７から見た主ビット線ＭＢＬａ側に付随する寄生容量と、相補主ビット線ＭＢＬｃに付随する寄生容量とは等しくなる。すなわち、センスアンプ７からみたメモリセルＭＣ側とリファレンスセルＲＣ側に生じる容量不均衡の問題が解決される。なお、同様のことが、主仮想ＧＮＤ線ＭＢＬと相補主仮想ＧＮＤ線ＭＢＬとの間にもいえる。
また、本実施形態に係る不揮発性半導体記憶装置では、リファレンスセルＲＣに接続される相補主ビット線ＭＢＬおよび相補主仮想ＧＮＤ線ＭＢＬと、メモリセル領域１内の主ビット線とを兼用している。すなわち、本実施形態に係る不揮発性半導体記憶装置は、従来と異なり、リファレンスセルＲＣに接続される相補主ビット線ＭＢＬおよび相補主仮想ＧＮＤ線ＭＢＬが新たに設けられているのではない。そのため、メモリセル領域１の面積を大きくすることなく、センスアンプ７からみたメモリセルＭＣ側とリファレンスセルＲＣ側に生じる容量不均衡の問題を解決することが可能となる。
また、本実施形態に係る不揮発性半導体記憶装置では、読み出し対象のメモリセルＭＣの選択動作とリファレンスセルＭＣの選択動作とが同時的かつ独立的に行われる。具体的には、当該不揮発性半導体記憶装置では、リファレンス電圧の生成の際に、読出し対象のメモリセルＭＣの属するセクタと異なるセクタであって、かつ当該メモリセルＭＣと異なる列に存在するリファレンスセルＲＣが用いられる。そのため、従来の不揮発性半導体記憶装置において問題となっていた誤動作が発生しない。以下に、詳しく説明する。
本実施形態に係る不揮発性半導体記憶装置では、リファレンスセルＲＣ１ｎが選択される際に、読出し対象のメモリセルＭＣ００と異なるセクタに存在するリファレンスセルＲＣ１ｎが選択される。これは、読出し対象のメモリセルＭＣ００と同一セクタのリファレンスセルＲＣ０ｎが選択された場合には、ワード線ＷＬ０が活性化されているため、当該ワード線ＷＬ０に接続されたメモリセルＭＣ０ｎからもデータ読出しが行われてしまい、誤動作が発生してしまうからである。
さらに、本実施形態に係る不揮発性半導体記憶装置では、リファレンスセルＲＣ１ｎが選択される際に、読出し対象のメモリセルＭＣ００に接続された主ビット線ＭＢＬａおよび主仮想ＧＮＤ線ＭＢＬｂと異なる配線である相補主ビット線ＭＢＬｃおよび相補主仮想ＧＮＤ線ＭＢＬｄが使用される。これは、メモリセルＭＣ００と異なるセクタであったとしても、メモリセルＭＣ００と同一列に存在するリファレンスセルＲＣ１０が選択されてしまうと、誤動作の問題が解決されないからである。
また、本実施形態に係る不揮発性半導体記憶装置では、リファレンスセルＲＣもメモリセルＭＣと同様にメモリセル領域１にマトリクス状に配置されている。すなわち、周期性の優れた部分に当該リファレンスセルＲＣが配置される。そのため、リファレンスセルＲＣがメモリセル領域１外に設けられる場合に比べて、安定した構造を持ったリファレンスセルＲＣを得ることができるようになる。その結果、安定したリファレンス電圧を発生することが可能となる。
（第２の実施形態）
以下に、本発明の第２の実施形態に係る不揮発性半導体記憶装置の概要について、図面を参照しながら説明する。なお、本実施形態に係る不揮発性半導体記憶装置の具体的構成については、後ほど説明する。本実施形態に係る不揮発性半導体記憶装置は、第１の実施形態に係る不揮発性半導体記憶装置とリファレンスセルＲＣが配置される位置が異なる。これ以外については、第１の実施形態と同様である。ここで、図３は、本実施形態に係る不揮発性半導体記憶装置の構成の概念図である。なお、本実施形態に係る不揮発性半導体記憶装置も、読出し動作において特徴を有している。そのため、以下の説明は、読出し動作を前提とした説明である。
図３に示す不揮発性半導体記憶装置は、メモリセル領域１、選択線選択回路２、ローデコーダ３、コラムデコーダ４、コラム選択回路５、センスアンプ７およびプリローデコーダ８を備える。メモリセル領域１は、メモリセルＭＣ００、メモリセルＭＣ１０、メモリセルＭＣ２０、メモリセルＭＣ３０、メモリセルＭＣ０ｎ、メモリセルＭＣ１ｎ、メモリセルＭＣ２ｎ、メモリセルＭＣ３ｎ、リファレンスセルＲＣ００、リファレンスセルＲＣ０ｎ、選択トランジスタＳＬ００、選択トランジスタＳＬ１０、選択トランジスタＳＬ２０、選択トランジスタＳＬ３０、選択トランジスタＳＬ０ｎ、選択トランジスタＳＬ１ｎ、選択トランジスタＳＬ２ｎ、選択トランジスタＳＬ３ｎ、選択トランジスタＲＳＬ００、選択トランジスタＲＳＬ１０、選択トランジスタＲＳＬ０ｎ、選択トランジスタＲＳＬ１ｎ、主ビット線ＭＢＬａ、主仮想ＧＮＤ線ＭＢＬｂ、相補主ビット線ＭＢＬｃ、相補主仮想ＧＮＤ線ＭＢＬｄ、副ビット線ＤＢＬ０ａ、副仮想ＧＮＤ線ＤＢＬ０ｂ、副ビット線ＤＢＬ１ａ、副仮想ＧＮＤ線ＤＢＬ１ｂ、相補副ビット線ＤＢＬ０ｃ、相補副仮想ＧＮＤ線ＤＢＬ０ｄ、相補副ビット線ＤＢＬ１ｃ、相補副仮想ＧＮＤ線ＤＢＬ１ｄ、相補副ビット線ＲＤＢＬ０ａ、相補副仮想ＧＮＤ線ＲＤＢＬ０ｂ、相補副ビット線ＲＤＢＬ０ｃ、相補副仮想ＧＮＤ線ＲＤＢＬ０ｄ、選択線ＳＥＬ０１〜１４、選択線ＲＳＥＬ０１〜０４、ワード線ＷＬ０１〜１２およびリファレンスワード線ＲＷＬを含む。メモリセル領域１は、複数のセクタに分割されている。具体的には、図３に示す不揮発性半導体記憶装置では、行方向に長い長方形であるセクタ０とセクタ１とが、列方向に並べて配置される。また、セクタ０とコラム選択回路５との間には、リファレンスセルＲＣが配置される領域が設けられている。
ここで、セクタ０および１については、リファレンスセルＲＣがメモリセルＭＣに置換されたこと以外は、第１の実施形態の図１に示す不揮発性半導体記憶装置と同じであるので説明を省略する。そこで、以下に、本実施形態と第１の実施形態との相違点であるリファレンスセルＲＣが配置された領域について説明する。
選択トランジスタＲＳＬは、ＭＢＬとＤＢＬとの接続または遮断を切り替える。具体的には、選択トランジスタＲＳＬ００は、選択線ＲＳＥＬ０１が活性化されることによって、主ビット線ＭＢＬａと副ビット線ＲＤＢＬ０ａとを接続する。選択トランジスタＲＳＬ１０は、選択線ＲＳＥＬ０３が活性化されることによって、主仮想ＧＮＤ線ＭＢＬｂと副仮想ＧＮＤ線ＲＤＢＬ０ｂとを接続する。選択トランジスタＲＳＬ０ｎは、選択線ＲＳＥＬ０２が活性化されることによって、相補主ビット線ＭＢＬｃと相補副ビット線ＲＤＢＬ０ｃとを接続する。選択トランジスタＲＳＬ１ｎは、選択線ＲＳＥＬ０４が活性化されることによって、相補主仮想ＧＮＤ線ＭＢＬｄと相補副仮想ＧＮＤ線ＲＤＢＬ０ｄとを接続する。
リファレンスセルＲＣ００は、リファレンス電圧を発生し、その拡散領域が相補副ビット線ＲＤＢＬ０ａと相補副仮想ＧＮＤ線ＲＤＢＬ０ｂとに接続され、そのゲートがリファレンスワード線ＲＷＬに接続される。リファレンスセルＲＣ０ｎは、リファレンス電圧を発生し、その拡散領域が相補副ビット線ＲＤＢＬ０ｃと相補副仮想ＧＮＤ線ＲＤＢＬ０ｄとに接続され、そのゲートがリファレンスワード線ＲＷＬに接続される。
なお、選択線選択回路２、ローデコーダ３、コラムデコーダ４、コラム選択回路５、センスアンプ７およびプリローデコーダ８については、第１の実施形態と同様であるので、説明を省略する。
ここで、本実施形態に係る不揮発性半導体記憶装置の読出し方法について説明する。なお、ここでは、読出し方法の一例として、セクタ０のメモリセルＭＣ００からデータが読み出される場合について説明を行う。
まず、セクタ０のメモリセルＭＣ００からデータが読み出される場合には、選択線ＳＥＬ０１、選択線ＳＥＬ０３、ワード線ＷＬ０１を活性化させて、当該メモリセルＭＣ００を選択する。なお、本処理は、第１の実施形態と同様であるのでこれ以上の詳細な説明を省略する。
上記メモリセルＭＣ００の選択動作と同時的かつ独立的に、リファレンス電圧を読み出すために、メモリセルＭＣ００と異なる列に配置されたリファレンスセルＲＣの選択動作が行われる。ここでは、リファレンスセルＲＣ０ｎが選択されるものとする。以下に、かかる選択動作について詳しく説明する。
まず、コラム選択回路５は、リファレンスセルＲＣ０ｎを選択するためのローデコード信号に基づいて、相補主ビット線ＭＢＬｃと相補主仮想ＧＮＤ線ＭＢＬｄとを活性化する。また、選択線選択回路２は、リファレンスセルＲＣ０ｎを選択するためのローデコード信号に基づいて、選択線ＲＳＥＬ０２および選択線ＲＳＥＬ０４を活性化する。これにより、相補主ビット線ＭＢＬｃと相補副ビット線ＲＤＢＬ０ｃとが接続され、相補主仮想ＧＮＤ線ＭＢＬｄと相補副仮想ＧＮＤ線ＲＤＢＬ０ｄとが接続される。さらに、ローデコーダ３は、リファレンスセルＲＣ０ｎを選択するためのローデコード信号に基づいて、リファレンスワード線ＲＷＬを活性化する。これにより、当該リファレンスセルＲＣ０ｎが選択される。
さらに、選択線選択回路２は、リファレンスセルＲＣ０ｎを選択するためのローデコード信号に基づいて、選択線ＳＥＬ１２および選択線ＳＥＬ１４を活性化する。これにより、相補主ビット線ＭＢＬｃと相補副ビット線ＤＢＬ１ｃとが接続され、相補主仮想ＧＮＤ線ＭＢＬｄと相補副仮想ＧＮＤ線ＤＢＬ１ｄとが接続される。但し、ワード線ＷＬ０２、ワード線ＷＬ１１およびワード線ＷＬ１２は活性化されない。このように各配線が活性化されることにより、相補主ビット線ＭＢＬｃから見た相補副仮想ビット線ＲＤＢＬ０ｃや相補主ＧＮＤ線ＭＢＬｄから見た相補副仮想ＧＮＤ線ＲＤＢＬ０ｄの寄生容量が、相補副仮想ビット線ＤＢＬ１ｃや相補副仮想ＧＮＤ線ＤＢＬ１ｄの寄生容量に対し十分に小さい場合、センスアンプ７から見た、メモリセルＭＣ００側に付随している寄生容量とリファレンスセルＲＣ０ｎ側に付随している寄生容量との均衡を取ることが可能となる。
以上のように、本実施形態に係る不揮発性半導体記憶装置によれば、第１の実施形態と同様に、センスアンプ７からみたメモリセルＭＣ側とリファレンスセルＲＣ側に生じる容量不均衡の問題を解決することが可能となる。以下に、図面を参照しながら詳しく説明する。図４は、メモリセルＭＣ００からデータが読み出される際に、不揮発性半導体記憶装置に付随する寄生容量のイメージを示した図である。なお、図４は、主ビット線ＭＢＬａと相補主ビット線ＭＢＬｃと付随する寄生容量を示している。
図４において、Ｃ1は、主ビット線ＭＢＬａから見たときの、セクタ０以外の寄生容量を示している。Ｃ2は、相補主ビット線ＭＢＬｃから見たときの、セクタ１の寄生容量を示している。Ｃ3は、主ビット線ＭＢＬａから見たときのセクタ０の寄生容量を示している。Ｃ4は、相補主ビット線ＭＢＬｃから見たときのセクタ１およびリファレンスセルＲＣ０ｎが存在する領域以外の寄生容量を示している。Ｃ5は、主仮想ＧＮＤ線ＭＢＬｂから見たときの、セクタ０以外の寄生容量を示している。Ｃ6は、相補主仮想ＧＮＤ線ＭＢＬｄから見たときの、セクタ１の寄生容量を示している。Ｃ7は、相補主ビット線ＭＢＬｂから見たときの、セクタ０の寄生容量を示している。Ｃ8は、相補主仮想ＧＮＤ線ＭＢＬｄから見たときの、セクタ１およびリファレンスセルＲＣ０ｎが存在する領域以外の寄生容量を示している。Ｃ9は、相補主ビット線ＭＢＬｃから見たときの、リファレンスセルＲＣ０ｎが存在する領域の寄生容量を示している。Ｃ10は、相補主仮想ＧＮＤ線ＭＢＬｄから見たときの、リファレンスセルＲＣ０ｎが存在する領域の寄生容量を示している。
ここで、メモリセルＭＣ００からデータが読み出される場合には、選択トランジスタＳＬ００と選択トランジスタＳＬ１０と選択トランジスタＳＬ２ｎと選択トランジスタＳＬ３ｎとがＯＮに制御される。そのため、主ビット線ＭＢＬａから見たときのセクタ０以外の寄生容量Ｃ1と、相補主ビット線ＭＢＬｃから見たときのセクタ１以外の寄生容量Ｃ4とは略等しくなる。さらに、主ビット線ＭＢＬａから見たときのセクタ０の寄生容量Ｃ3と相補主ビット線ＭＢＬｃから見たときのセクタ１の寄生容量Ｃ2とは等しくなる。その結果、センスアンプ７から見た主ビット線ＭＢＬａ側に付随する寄生容量と、相補主ビット線ＭＢＬｃに付随する寄生容量とは略等しくなる。さらに、リファレンスセルＲＣが存在する領域は、セクタ０やセクタ１に比べて、十分に小さく作られると考えられるので、Ｃ9の影響は小さいものと考えられる。その結果、すなわち、センスアンプ７からみたメモリセルＭＣ側とリファレンスセルＲＣ側に生じる容量不均衡の問題が解決される。ただし、Ｃ9が、相補主ビット線ＭＢＬｃに付随する寄生容量の大きな割合を占める場合には、当該Ｃ9に相当する寄生容量を、主ビット線ＭＢＬａに付加して、容量不均衡の問題を解決してもよい。
また、リファレンスセルＲＣが存在する領域の寄生容量を他のセクタ（セクタ０やセクタ１など）と等しくすることができるならば、選択トランジスタＳＬ２ｎと選択トランジスタＳＬ３ｎとを非活性の状態にすることで、容量不均衡の問題を解決してもよい。なお、同様のことが、主仮想ＧＮＤ線ＭＢＬと相補主仮想ＧＮＤ線ＭＢＬとの間にもいえる。
また、本実施形態に係る不揮発性半導体記憶装置では、第１の実施形態と同様に、リファレンスセルＲＣに接続される相補主ビット線ＭＢＬおよび相補主仮想ＧＮＤ線ＭＢＬと、メモリセル領域１内の主ビット線ＭＢＬとを兼用している。すなわち、本実施形態に係る不揮発性半導体記憶装置は、従来と異なり、リファレンスセルＲＣに接続される相補主ビット線ＭＢＬおよび相補主仮想ＧＮＤ線ＭＢＬが新たに設けられているのではない。そのため、メモリセル領域１の面積を大きくすることなく、センスアンプ７からみたメモリセルＭＣ側とリファレンスセルＲＣ側に生じる容量不均衡の問題を解決することが可能となる。
また、本実施形態に係る不揮発性半導体記憶装置では、第１の実施形態と同様に、読出し対象のメモリセルＭＣの属するセクタと異なるセクタであって、かつ当該メモリセルＭＣと異なる列に存在するリファレンスセルＲＣが用いられて、リファレンス電圧が生成される。そのため、従来の不揮発性半導体記憶装置において問題となっていた誤動作が発生しない。
また、本実施形態に係る不揮発性半導体記憶装置では、セクタ外にリファレンスセルＲＣが配置される。そのため、消去動作や書き込み動作におけるディスターブ等のリファレンスセルへのストレスを緩和することができる。また、本実施形態では、第１の実施形態においてリファレンスセルとして用いられていたセルを、メモリセルとして用いることができるので、メモリセル領域内のメモリセルの密度を、第１の実施形態よりも高くすることができる。その結果、不揮発性半導体記憶装置の大容量化を図ることが可能となる。
なお、図３において、選択トランジスタＲＳＬ０ｎ、選択トランジスタＲＳＬ１ｎを介して、リファレンスセルＲＣ０ｎを相補主ビット線ＭＢＬｃと相補主仮想ＧＮＤ線ＭＢＬｄに接続させる形を採っているが、リファレンス側の構成はこの形式に限定されるものではない。例えば、リファレンスセルＲＣ０ｎと同等の電流を供給する電流源が、相補主ビット線ＭＢＬｃと相補主仮想ＧＮＤ線ＭＢＬｄとに接続されるように配置されても同様の効果が得られる。
（第１および第２の実施形態においてセクタが複数存在する場合について）
上記第１および第２の実施形態では、説明の便宜上、２つのセクタが存在する不揮発性半導体記憶装置について説明を行ったが、不揮発性半導体記憶装置に含まれるセクタの数は、２つに限らない。そこで、以下に、３以上のセクタが存在する不揮発性半導体記憶装置について説明を行う。ここでは、その一例として、第１の実施形態に示す不揮発性半導体記憶装置に４つのセクタが存在する場合について説明する。なお、図５は、当該不揮発性半導体記憶装置の構成を示した概略図である。
図５に示す不揮発性半導体記憶装置は、セクタ０〜セクタ３の４つのセクタを備える。各セクタは、同一の構造を有する等しい大きさを持ったセクタである（以下、同一構造であって、等しい大きさを有するセクタを同一物理セクタサイズと称す）。図５では、メモリセルＭＣ００からデータが読み出され、リファレンスセルＲＣ１１が選択されているものとする。すなわち、所定の選択トランジスタＳＬ（図示せず）がＯＮに制御されて、メモリセルＭＣ００のドレインおよびソースが主ビット線ＭＢＬａおよび主仮想ＧＮＤ線ＭＢＬｂに接続されており、リファレンスセルＲＣのドレインおよびソースが、相補主ビット線ＭＢＬｃおよび相補主仮想ＧＮＤ線ＭＢＬｄに接続されている。なお、図５では、選択されていないメモリセルＭＣおよびリファレンスセルＲＣは省略されている。
図５に示すように、読み出し動作時において、同一物理セクタサイズであって互いに異なるセクタに属するメモリセルＭＣとリファレンスセルＲＣとが選択される。これにより、センスアンプ７から見た主ビット線ＭＬＢａと相補主ビット線ＭＬＢｃとの間における容量不均衡、および、センスアンプ７から見た主仮想ＧＮＤ線ＭＬＢｂと相補主仮想ＧＮＤ線ＭＬＢｄとの容量不均衡を低減することが可能となる。
ここで、例えば、セクタ０内のメモリセルＭＣ００を読み出す際には、当該セクタ０に隣接するセクタ１に存在し、かつ、メモリセルＭＣ００に近い列に存在するリファレンスメモリセルＲＣ１１を選択することが望ましい。これにより、容量等のミスマッチや物理的な位置関係によるノイズや伝播遅延等を極力低減することができる。
次に、同一物理セクタサイズのセクタが複数個配置された不揮発性半導体記憶装置の別の構成例として、汎用メモリ等に用いられるメモリセル領域１の構造について、図面を参照しながら説明する。図６は、全体として２５６ＫＢの記憶容量を持ったメモリセル領域１における、セクタとデコーダとの大きさの関係を示した図である。
一般的な、２５６ＫＢの記憶容量を持つメモリセル領域１では、８ＫＢ、８ＫＢ、１６ＫＢ、３２ＫＢ、６４ＫＢ、６４ＫＢおよび６４ＫＢの容量を持った７つのセクタに区切られる。これに対して、図６に示すメモリセル領域では、８ＫＢ、８ＫＢ、１６ＫＢ、１６ＫＢ、１６ＫＢ、６４ＫＢ、６４ＫＢおよび６４ＫＢの容量を持った８つのセクタに区切られる。すなわち、一般的なメモリセルアレイにおいて３２ＫＢの容量を持っていたセクタが、図６に示すメモリセル領域１では、２つの１６ＫＢの容量を持ったセクタに分割されている。そして、図６では、当該メモリセル領域１の分割に対応させて、書き込み／読出しデコーダが配置されている。
上記のようにメモリセル領域１が分割されることにより、一般的なメモリセルアレイでは、８ＫＢ、１６ＫＢおよび６４ＫＢのそれぞれの容量を持ったセクタを、複数ずつ設けることが可能となった。その結果、ノイズに対してバランスの取れた読み出し動作を実現することが可能となる。具体的には、一般的なメモリセル領域では、３２ＫＢの容量を持ったセクタのメモリセルＭＣが読み出されたときには、等しい容量を持ったセクタのリファレンスセルＲＣを読み出すことができなかった。そのため、容量不均衡の問題を解決することができなかった。
これに対して、図６に示すメモリセル領域１の分割方法では、それぞれの容量に対して少なくとも２つ以上のセクタがもうけられている。そのため、読み出し対象のメモリセルＭＣが属するセクタの容量と、リファレンスセルＲＣが属するセクタの容量とを一致させることが可能となる。その結果、ノイズに対してバランスの取れた読み出し動作を実現することが可能となる。
また、一般的には、書き込み／読出しデコーダおよび消去デコーダは、それぞれのセクタに対応させて配置される。これに対して、図６に示すメモリセル領域１では、書き込み／読出しデコーダは、メモリセル領域１に対応した状態で配置されるが、消去デコーダは、メモリセル領域１に一部分だけ対応していない状態で配置される。具体的には、１６ＫＢの容量を持った２つのセクタの部分については、これらの２つのセクタに対して１つの消去デコーダが配置されている。さらに、１６ＫＢの容量を持った２つのセクタに対応する２つの書き込み／読出しデコーダと、当該２つの書き込み／読出しデコーダに対応する１つの消去デコーダとは、ＯＲ回路により接続されている。すなわち、書き込み／読出しデコーダに入力するセクタ選択信号のＯＲを取った信号が消去デコーダに入力するようになっている。これにより、外部から見た消去デコーダの分割方式を、一般的なメモリセル領域の分割方式と同じにできる。なお、ここでは、２５６ＫＢの汎用タイプメモリセルの分割を例に取ったが、メモリ容量、分割の具体例により、本実施の形態がなんら制約を受けるものではないことは明らかである。
ところで、メモリセル領域１内のセクタの大きさは、ユーザの要望に依存することが多い。そのため、全セクタが均一な物理セクタサイズで構成されないことがある。そこで、以下に、物理セクタサイズが異なったメモリセル領域１の構成および読み出し動作について図面を参照しながら説明を行う。図７は、物理セクタサイズが異なるセクタを含んだメモリセル領域１の概要を示した図である。
図７では、各セクタのサイズの間には、セクタ０＞セクタ２＝セクタ３＞セクタ１の関係が成立している。また、セクタ３の下には、ダミーロードと呼ばれるダミー容量を付随させるための機構が設けられる。以下に、このような構造を有する不揮発性半導体記憶装置において、その読み出し動作について説明する。なお、ここでは、その一例として、一番大きなセクタであるセクタ０のメモリセル００からデータが読み出される場合について説明を行う。
まず、上述したように、読み出し対象のメモリセルＭＣ００が選択される。さらに、リファレンス電圧を発生させるために、セクタ１のリファレンスセルＲＣ１１が選択される。ここで、選択されたメモリセルＭＣ００が属するセクタ０の物理セクタサイズと、リファレンスセルＲＣ１１が属するセクタ１の物理セクタサイズとは異なる。そのため、センスアンプ７から見た主ビット線ＭＢＬａと相補主ビット線ＭＢＬｂとの間の容量不均衡および主仮想ＧＮＤ線ＭＢＬｂと相補主仮想ＧＮＤ線ＭＢＬｄとの間の容量不均衡が残ったままとなる。したがって、正確な読み出し動作は困難となる。特にメモリセルが所望の状態に書き込み／消去できているかを判定するベリファイ動作においては、容量不均衡からくるセンスアンプ７の最適動作点のずれはメモリセルの信頼性上の問題となりかねない。
そこで、図７に示す不揮発性半導体記憶装置では、物理セクタサイズの小さいセクタ１が接続されている相補主ビット線ＭＢＬｃおよび相補主仮想ＧＮＤ線ＭＢＬｄ側に、ダミーロードを接続している。これにより、主ビット線ＭＢＬａおよび主仮想ＧＮＤ線ＭＢＬｂにおいて、セクタ０の存在により付随する寄生容量と等しい寄生容量を付随させることが可能となる。すなわち、メモリセルＭＣ側とリファレンスセルＲＣ側との間に発生する容量不均衡を改善することが可能となる。特にベリファイ動作時においては、複数あるセクタサイズの最大物理セクタサイズの寄生容量に等しくなるよう、ダミー容量を付随させて読み出すことが有効である。
ところで、上述したようなセクタサイズの違いを原因として発生する容量不均衡の問題は、上記ダミーロードを付加する以外の方法によっても解決することができる。具体的には、リファレンスセルＲＣに流れる電流量を物理セクタサイズ比に応じて調整することにより、セクタサイズの違いを原因として発生する容量不均衡の問題を解消することができる。そこで、以下に、リファレンスセルＲＣに流れる電流量を物理セクタサイズ比に応じて調整する方法について詳しく説明する。
（セクタサイズの違いを原因として発生する容量不均衡のその他の解消法）
まず、読み出し動作時において、放電し始めてから所定時間（Δｔ）が経過した時点での電位変化ΔＶは、Ｉ＝Ｃ（ｄＶ／ｄｔ）の関係式から、以下の式（１）により表すことができる。
ΔＶ＝（Δｔ／Ｃ）・Ｉ・・・（１）
ここで、ΔＶは電圧の変化量を示し、Ｉはリファレンスセル電流を表し、Ｃはビット線容量を表し、Δｔは単位時間を表す。
ここで、単位時間Δｔでの電位変化量ΔＶを一定として考えると、リファレンスセル電流Ｉとビット線容量Ｃとの間には、比例関係が成立する。そのため、セクタサイズの違いにより、容量不均衡が発生した場合には、リファレンスセルに流れる電流値を調節することにより、容量不均衡の問題を解消することが可能となる。以下に、具体例を挙げて説明する。
例えば、図７において、セクタ０のメモリセルＭＣ００が読み出される場合において、隣接するセクタ１のリファレンスセルＲＣ１１が選択されたとする。この場合には、セクタ０がセクタ１よりも大きいので、メモリセルＭＣ００側に付随する寄生容量は、リファレンスセルＲＣ１１側に付随する寄生容量よりも大きくなってしまう。そこで、リファレンスセルＲＣ０に流れる電流量を減少させて読み出し動作を行えば、容量不均衡を改善することが可能となる。
なお、リファレンスセル電流を調整する具体的手段としては、例えば、図８に示すような回路が考えられる。図８に示す回路には、３種類の選択信号ＳＥＬＶ１〜Ｖ３と、電圧Ｖ１〜Ｖ３（Ｖ１＜Ｖ２＜Ｖ３）とが入力している。そして、図８に示す回路は、選択信号ＳＥＬＶ１〜Ｖ３に基づいて、Ｖ１、Ｖ２またはＶ３の電圧をリファレンスワード線ＲＷＬに印加する。なお、図中のＬＳは、レベルシフト回路を示す。このように、リファレンスセルＲＣのゲート電圧を制御することにより、リファレンス電流を調整することが可能である。また、図９に示すように、電流能力の異なるリファレンスセルを複数種類用意して、物理セクタサイズ比に応じて、選択するリファレンスワード線ＲＷＬ＜ｎ：０＞を変更することによっても実現することができる。
上述したような手法を採ることにより、物理セクタサイズが異なるメモリアレイに対しても対応することが可能となり、その結果、メモリアレイ中にメモリ以外のアレイ列を設けずにビット線、相補ビット線の主ビット線対を設けることが可能となる。
図１０は、図７に示す物理セクタサイズが異なる複数のセクタを有する不揮発性半導体記憶装置の構成を示した図である。また、図１１は、実際に読み出し動作を行う際の主ビット線ＭＢＬａ、相補主ビット線ＭＢＬｃのセンス動作時の波形を示した図である。ここで、図１１において、実線は、低閾値状態のメモリセルＭＣに接続された主ビット線の放電波形であり、破線は、リファレンスセルＲＣによる主ビット線の放電波形である。
図１０において、ケース：ｔｐｔ１は、メモリセルＭＣ０のデータが読み出されるときに、リファレンスセルＲＣ０のリファレンス電位が用いられることを示しており。ケース：ｔｐｔ１’は、メモリセルＭＣ１のデータが読み出されるときに、リファレンスセルＲＣ１のリファレンス電位が用いられることを示している。なお、メモリセルＭＣ０の読み出し動作と、メモリセルＭＣ１の読み出し動作とは、異なるタイミングで読み出される。
ここで、図１０に示すように、ケース：ｔｐｔ１に含まれるセクタ４およびセクタ５のセクタサイズと、ケース：ｔｐｔ１’に含まれるセクタ０およびセクタ１のセクタサイズとは、異なる大きさである。その為、センスアンプ７から見た主ビット線ＭＢＬａ、相補主ビット線ＭＢＬｃの寄生容量が異なってくる。この寄生容量の違いは、図１１に示すように、主ビット線対のセンス時間の違いに現れてくる。具体的には、ケース：ｔｐｔ１では、ケース：ｔｐｔ１’に比べて、寄生容量が小さい。その為、図１１に示すように、センスアンプ７が最適に動作できる差電圧ΔＶｓａに至るまでのセンス時間は、ケース：ｔｐｔ１ではｔ１であるのに対して、ケース：ｔｐｔ１’ではｔ１よりも長いｔ２になる。これは、ケース：ｔｐｔ１’でのセクタサイズが、ケース：ｔｐｔ１でのセクタサイズよりも大きいため、ケース：ｔｐｔ１’での寄生容量が、ケース：ｔｐｔ１での寄生容量よりも大きくなってしまうからである。このように、センス時間がセクタごとに異なっていると、例えば、ケース：ｔｐｔ１’において、ｔ１の時点ではセンスアンプ７が最適に動作できる差電圧まで達していなく、誤判定を生じる危険性がある。このような場合には、物理セクタサイズ比に応じて、センスタイミングを調整すればよい。これにより、センスアンプ７が最適に動作できるようになる。その結果、異なる物理セクタサイズのセクタを複数含んだ不揮発性半導体記憶装置において、主ビット線、相補主ビット線の容量不均衡が実質的にないアレイ構成の元、読み出し動作を実現することが可能となる。
（センスアンプ７のオフセットについて）
以下に、本発明のアレイ構成での読み出し動作時におけるセンスアンプ７のオフセットに対する改善例について説明する。ここで、図１２は、メモリセル領域１、コラム選択回路５、極性反転回路６およびセンスアンプ７の構成を示した図である。
メモリセル領域１には、複数の主ビット線ＭＢＬ０〜ＭＢＬ７が配置される。なお、主ビット線ＭＢＬの本数は、これに限らない。また、図１２中では、副ビット線ＤＢＬやメモリセルＭＣ等については省略している。コラム選択回路５は、主ビット線ＭＢＬ０〜ＭＢＬ７の中から、コラム選択信号Ｙ０〜Ｙ３に基づいて、２本の主ビット線を選択する。極性反転回路６は、コラム選択回路５により選択された２本の主ビット線をセンスアンプ７に順接続および逆接続する。ここでは、センスアンプ７に接続されるメモリは、全て主ビット線ＭＢＬ０〜ＭＢＬ７に接続されており、各セクタでは、各主ビット線ＭＢＬ０〜ＭＢＬ７に各々のセクタの副ビット線が接続されているものとする。
ここで、ビット線の選択について説明する。コラム選択信号Ｙ０〜Ｙ３の内の１つの信号により、右半分の領域の主ビット線ＭＢＬと左半分の領域の主ビット線ＭＢＬとが一本ずつ選択される。具体的には、主ビット線ＭＢＬ０に読出し副ビット線が接続されている時には、リファレンス側の相補副ビット線は、相補主ビット線ＭＢＬ４に接続される。また、主ビット線ＭＢＬ１に読出し副ビット線が接続されている時には、リファレンス側の相補副ビット線は、相補主ビット線ＭＢＬ５に接続される。主ビット線ＭＢＬ２に読出し副ビット線が接続されている時には、リファレンス側の相補副ビット線は、相補主ビット線ＭＢＬ６に接続される。主ビット線ＭＢＬ３に読出し副ビット線が接続されている時には、リファレンス側の相補副ビット線は、相補主ビット線ＭＢＬ７に接続される。一方、主ビット線ＭＢＬ４に読出し副ビット線が接続されている時には、リファレンス側の相補副ビット線は、相補主ビット線ＭＢＬ０に接続される。また、主ビット線ＭＢＬ５に読出し副ビット線が接続されている時には、リファレンス側の相補副ビット線は、相補主ビット線ＭＢＬ１に接続される。主ビット線ＭＢＬ６に読出し副ビット線が接続されている時には、リファレンス側の相補副ビット線は、相補主ビット線ＭＢＬ２に接続される。主ビット線ＭＢＬ７に読出し副ビット線が接続されている時には、リファレンス側の相補副ビット線は、相補主ビット線ＭＢＬ３に接続される。
上述したように、メモリセル領域１の左半分の領域と右半分の領域とのそれぞれから、主ビット線ＭＢＬと相補主ビット線ＭＢＬとが１本ずつ選択される。そして、選択された２本の主ビット線ＭＢＬは、極性反転回路６を介して、センスアンプ７に接続される。ここで、当該極性反転回路６では、左半面のメモリセル（メモリセルが主ビット線ＭＢＬ０−ＭＢＬ３に接続される場合）がアクセスされる場合には、順接続ＰＯＳＩ信号が活性化される。一方、右半面のメモリセル（メモリセルが主ビット線ＭＢＬ４−ＭＢＬ７に接続される場合）がアクセスされる場合には、逆接続ＮＥＧＡ信号が活性化される。これにより、常に、メモリセルがセンスアンプ７の正入力側に接続されるようになる。
ここで、一般な不揮発性半導体記憶装置では、センスアンプを用いて、メモリセルの書き込みレベル、消去レベルが適正なレベルまで書き込みもしくは消去されたか判定されている。一方、図１２に示す不揮発性半導体記憶装置では、センスアンプ７にオフセット電圧があったとしても、メモリセルの分布は、センスアンプ７のオフセット電圧分だけずれたものとなる。一方、極性反転回路６がない場合には、逆方向にもずれたメモリセルの分布になり、広い分布となる。
（不揮発性半導体記憶装置の具体的構成例）
以下に、不揮発性半導体記憶装置の具体的構成例について説明する。メモリセルＭＣからのデータの読み出し方法には、ドレイン側読み出しとソース側読み出しの２種類の方法が存在する。まず、ドレイン側読み出し方法とは、選択されたメモリセルＭＣとリファレンスセルＲＣとのそれぞれのドレイン側に、所定の電圧を印加する。そして、その際に流れる電流差による主ビット線、相補主ビット線の電位変化をセンスアンプによって判定する読み出し方法である。なお、この際、ＶＧＡの構成上、選択されたメモリセルＭＣおよびリファレンスセルＲＣのドレイン側に接続されたメモリセルＭＣ、リファレンスセルＲＣを介して、隣接する副ビット線に電流が漏れてしまう。そこで、隣接副ビット線に、選択されたメモリセルＭＣ、リファレンスセルＲＣのドレイン側とほぼ同等の電圧を印加することにより、電流の漏れが防止される。
一方、ソース側読み出し方法とは、選択されたメモリセルＭＣ、リファレンスセルＲＣのドレイン側に所定の電圧を印加して、流れる電流差によって生じる主仮想ＧＮＤ線および相補主仮想ＧＮＤ線の電位変化をセンスアンプ７によって判定する読み出し方法である。
まず、ドレイン側読み出し方法にもソース側読み出し方法にも適応できる不揮発性半導体記憶装置について説明する。図１３は、第２の実施形態に係る当該不揮発性半導体記憶装置の構成を示した図である。
図１３に示す不揮発性半導体記憶装置は、従来の特許文献１に示す不揮発性半導体記憶装置に対して、各セクタにおける選択線ＳＥＬの本数が２倍である点において特徴を有する。具体的には、当該不揮発性半導体記憶装置は、セクタ０およびセクタ１を選択する選択トランジスタＳＬ００〜０Ｆ、選択トランジスタＳＬ１０〜１Ｆ、選択線ＳＥＬ［００］〜［０Ｆ］および選択線ＳＥＬ［１０］〜［１Ｆ］を備える。さらに、当該不揮発性半導体記憶装置は、メモリセルＭＣａ００〜１６、メモリセルＭＣｂ００〜１６、メモリセルＭＣｃ００〜１６、メモリセルＭＣｄ００〜１６、副ビット線ＤＢＬ０００〜０１６、副ビット線ＤＢＬ１００〜１１６および主ビット線ＭＢＬ［０］〜［７］を備える。また、図には示していないが、主ビット線ＭＢＬは、コラム選択回路５と接続されている。なお、主ビット線ＭＢＬは、読み出し動作時において主ビット線、主仮想ＧＮＤ線、相補主ビット線または相補主仮想ＧＮＤ線として用いられる。また、副ビット線ＤＢＬは、読み出し動作時において、副ビット線、副仮想ＧＮＤ線、相補副ビット線または相補副仮想ＧＮＤ線として用いられる。なお、以降の説明において断りがない限り、読み出し動作を行う際に、リファレンス側に接続される主ビット線、主仮想ＧＮＤ線、副ビット線および副仮想ＧＮＤ線を、相補主ビット線、相補主仮想ＧＮＤ線、相補副ビット線、相補副仮想ＧＮＤ線と定義することにする。
まず、図１３に示す不揮発性半導体記憶装置の構成について説明する。まず、主ビット線ＭＢＬは、選択トランジスタＳＬを介して、各副ビット線ＤＢＬに接続される。具体的には、１本の主ビット線ＭＢＬに対して、各セクタにおいて、２本ずつ副ビット線ＤＢＬが選択トランジスタＳＬを介して接続される。そして、互いに隣り合う副ビット線ＤＢＬの間には、それぞれ２個ずつメモリセルＭＣが配置される。なお、図示はしていないが、ソース側読み出しの場合、１本の主ビット線ＭＢＬに対して、各セクタにおいて、４本ずつの副ビット線ＤＢＬが選択トランジスタＳＬを介して接続する構成であってもよい。
また、選択線ＳＥＬは、各セクタに１６本ずつ配置される。選択線ＳＥＬは、１６個周期で選択トランジスタＳＬと接続されている。すなわち、１本の選択線ＳＥＬが活性化されることにより、１６本周期で副ビット線ＤＢＬを選択することが可能となる。
ここで、ＭＢＬとＤＢＬと選択線ＳＥＬとの本数の関係について説明する。図１３では、ＭＢＬの本数とＤＢＬの本数との比は、１：２となっている。そして、選択線ＳＥＬは、各セクタにおいて１６本設けられている。これらの本数は、データ読み出し時において、隣接するＤＢＬに電流が漏れることを防止しながら、読み出し対象のメモリセルに接続されたＤＢＬと、当該２本のＤＢＬに接続可能な２本のＭＢＬとを接続する選択トランジスタＳＬの動作を制御しつつ、当該２本のＭＢＬと異なる２本のＭＢＬと、当該２本のＭＢＬと異なる２本のＭＢＬに接続可能なＤＢＬとの接続を制御する選択トランジスタＳＬとを、同時的かつ独立的に制御するために必要な本数である。また、選択線ＳＥＬの本数を２倍にすることで選択線あたりに接続される選択トランジスタＳＬの数を従来に比べ半減し、選択線ＳＥＬを駆動することで生じる消費電流の増加を押さえる効果も含んでいる。
また、メモリセルＭＣは、１ビット以上の情報を格納できる。メモリセルＭＣは、例えば、ソース側、ドレイン側に物理的に２ビット格納できるようなメモリセルであれば、ビット線、仮想ＧＮＤ線の関係を変えて読み出すことは可能となることは言うまでもない。
なお、図１３では、リファレンスセルＲＣは、メモリセルアレイの外に形成される。そのため、図１３では、リファレンスセルＲＣは省略されている。
以上のように構成された不揮発性半導体記憶装置において、その読み出し動作について説明を行う。なお、ここでは、その一例として、セクタ１内のメモリセルＭＣｂ００が読み出される場合について説明する。
まず、ドレイン側読み出し方法によりデータが読み出される場合について説明する。メモリセルＭＣｂ００の仮想副仮想ＧＮＤ線をＤＢＬ１００、副ビット線をＤＢＬ１０１とする。この場合において、選択トランジスタＳＬ１８を介して、主ビット線ＭＢＬ［１］から副ビット線ＤＢＬ１０１に所望のドレイン電圧を供給するために、選択線ＳＥＬ［１８］が活性化される。また、選択トランジスタＳＬ１０を介して、主仮想ＧＮＤ線ＭＢＬ［０］と副仮想ＧＮＤ線ＤＢＬ１００とを接続するために、選択線ＳＥＬ［１０］が活性化される。さらに、メモリセルＭＣｂ００が接続されたのワード線ＷＬ＿ｂが活性化される。
この際、上述したように、同じワード線ＷＬ＿ｂを共有するメモリセルＭＣｂ０１を介して副ビット線ＤＢＬ１０１から副ビット線ＤＢＬ１０２に電流が漏れてしまうおそれがある。そこで、副ビット線ＤＢＬ１０２に対して、副ビット線ＤＢＬ１０１とほぼ同等のドレイン電圧を供給する必要がある。そのため、選択線ＳＥＬ［１２］を活性化させ、選択トランジスタＳＬ１２を介して、主ビット線ＭＢＬ［２］から副ビット線ＤＢＬ１０２に、副ビット線ＤＢＬ１０１とほぼ同等のドレイン電圧を供給する。これにより、副ビット線ＤＢＬ１０２に電流が漏れることが防止される。
上記読み出し動作と並行して、メモリセルアレイ外に設けられたリファレンスセルＲＣからリファレンス電圧の読み出しが行われる。ここでは、その動作の一例として、ＭＢＬ［４］およびＭＢＬ［５］に接続されたリファレンスセルからリファレンス電圧の読み出しが行われる場合について説明する。なお、この場合には、セクタ１と異なるセクタであるセクタ０のメモリブロック２００に存在するＤＢＬが、寄生容量のマッチングに用いられる。
まず、選択トランジスタＳＬ０Ｃを介して、主ビット線ＭＢＬ［５］と副ビット線ＤＢＬ００９を接続するために、選択線ＳＥＬ［０Ｃ］を活性化させる。また、選択トランジスタＳＬ０４を介して、主仮想ＧＮＤ線ＭＢＬ［４］と副仮想ＧＮＤ線ＤＢＬ００８を接続するために、選択線ＳＥＬ［０４］を活性化させる。
以上のような接続方法により、メモリセル側と同じ構成を隣接する主ビット線、主仮想ＧＮＤ線で実現することができる。その結果、センスアンプ７から見たメモリセル側、リファレンス側の寄生容量をほぼ等しくすることができる。また、メモリアレイ中にメモリ以外のアレイ列を設けずにビット線、相補ビット線の主ビット線対を設けることが可能となる。
また、隣接する副ビット線ＤＢＬに電流が漏れることなく、メモリセルＭＣｂ００からドレイン側読み出し法による読み出し動作が可能となる。以下に、理由を説明する。図１３に示す不揮発性半導体記憶装置では、従来の不揮発性半導体記憶装置よりも選択線の本数を増やしている。具体的には、図１３に示す不揮発性半導体記憶装置では、従来の不揮発性半導体記憶装置と比較して、各セクタにおける選択線ＳＥＬの本数が２倍になっている。これにより、セクタ１内におけるメモリブロック３００の範囲内でメモリセルＭＣを選択できると共に、同じセクタ内の隣のメモリブロック４００に対しては、選択トランジスタＳＬが活性化されていない状態を作り出すことができる。そのため、隣接するメモリブロック４００内の主ビット線ＭＢＬ［４］〜［７］を用いて、リファレンスセルＲＣの読み出しを行うことが可能となる。
次に、ソース側読み出し方法によりデータが読み出される場合について説明する。ここで、ソース読み出し方法におけるメモリセル側およびリファレンスセル側の選択方法は、ドレイン側読み出し方式において隣接メモリセルを介した漏れ電流を防ぐための制御を除けば基本的にドレイン側読み出し方式における選択方法と略同じである。以下に、詳しく説明する。
ここで、メモリセルＭＣｂ００の仮想副仮想ＧＮＤ線を、ＤＢＬ１００、副ビット線をＤＢＬ１０１とする。この場合において、選択トランジスタＳＬ１８を介して、主ビット線ＭＢＬ［１］から副ビット線ＤＢＬ１０１に所望のドレイン電圧を供給するために、選択線ＳＥＬ［１８］が活性化される。また、選択トランジスタＳＬ１０を介して、主仮想ＧＮＤ線ＭＢＬ［０］と副仮想ＧＮＤ線ＤＢＬ１００とを接続するために、選択線ＳＥＬ［１０］が活性化される。さらに、メモリセルＭＣｂ００が接続されたのワード線ＷＬ＿ｂが活性化される。そして、主仮想ＧＮＤ線ＭＢＬ［０］の電位変化がセンスアンプ７により読み出される。
上記読み出し動作と並行して、メモリセルアレイ外に設けられたリファレンスセルＲＣからリファレンス電圧の読み出しが行われる。ここでは、その動作の一例として、ＭＢＬ［４］およびＭＢＬ［５］に接続されたリファレンスセルからリファレンス電圧の読み出しが行われる場合について説明する。なお、この場合には、セクタ１と異なるセクタであるセクタ０のメモリブロック２００に存在するＤＢＬが、寄生容量のマッチングに用いられる。
まず、選択トランジスタＳＬ０Ｃを介して、主ビット線ＭＢＬ［５］と副ビット線ＤＢＬ００９を接続するために、選択線ＳＥＬ［０Ｃ］を活性化させる。また、選択トランジスタＳＬ０４を介して、主仮想ＧＮＤ線ＭＢＬ［４］と副仮想ＧＮＤ線ＤＢＬ００８を接続するために、選択線ＳＥＬ［０４］を活性化させる。そして、相補仮想ＧＮＤ線ＭＢＬ［４］の電位変化が、センスアンプ７により読み出される。
以上のようにして、図１３に係る不揮発性半導体記憶装置において、ソース側読み出し方法を実現することができる。なお、上述したように、ソース側読み出しの場合には、隣接副ビット線などへの電流の漏れについて留意する必要がない。そのため、図１３よりも選択線の数を減らすことできる。そこで、以下に、ソース側読み出し方法に適した不揮発性半導体記憶装置の構成について、図面を参照しながら説明する。ここで、図１４および図１５は、当該不揮発性半導体記憶装置の構成を示した図である。
図１４は図１３に示したアレイ構成から選択線の本数を半減したものである。具体的には、図１４では、ＭＢＬの本数とＤＢＬの本数との比は、１：２となっている。そして、選択線ＳＥＬは、各セクタにおいて８本設けられている。これらの本数は、読み出し対象のメモリセルに接続されたＤＢＬと、当該２本のＤＢＬに接続可能な２本のＭＢＬとを接続する選択トランジスタＳＬの動作を制御しつつ、当該２本のＭＢＬと異なる２本のＭＢＬと、当該２本のＭＢＬと異なる２本のＭＢＬに接続可能なＤＢＬとの接続を制御する選択トランジスタＳＬとを、同時的かつ独立的に制御するために必要な本数である。このように、ソース側読み出し方式の場合、ドレイン側読み出し方式であった隣接メモリセルを介した漏れ電流を防ぐための制御が不要なため、選択線の本数を削減することが可能となる。そうすることで選択線が配置される面積を削減することができ、コスト削減を図ることができる。
図１５は特許文献２のアレイ構成を変更したもので、メモリセルＭＣｂ００を読み出す場合、選択線の詳しい説明は省略するが、メモリセル側は主ビット線ＭＢＬ［１］と主仮想ＧＮＤ線ＭＢＬ［０］、リファレンス側は隣接する相補主ビット線ＭＢＬ［３］と相補仮想ＧＮＤ線ＭＢＬ［２］とを用いることによって読み出し動作を行う。
また、ソース側読み出し方法が行われる場合には、選択されたメモリセルＭＣ、リファレンスセルＲＣのソース側の副仮想ＧＮＤ線と主仮想ＧＮＤ線と、相補副仮想ＧＮＤ線と相補仮想ＧＮＤ線とを接続するための選択トランジスタＳＬを活性化する選択線ＳＥＬに印加する電圧を低くすることができる。これにより、選択線ＳＥＬで消費される電力を低減させ、内部電源の面積縮小や低消費電力化を実現することができる。以下に、理由を説明する。
読み出し動作時において、メモリセルＭＣ、リファレンスセルＲＣのドレイン側に対しては、所望のドレイン電圧が供給される必要がある。一方、トランジスタがＯＮに制御されるためには、ドレイン電圧よりも閾値電圧だけ高い電圧がゲート電極に印加されなければならない。すなわち、メモリセルＭＣおよびリファレンスセルＲＣのドレイン側の選択トランジスタＳＬに接続された選択線ＳＥＬには、所望のドレイン電圧に選択トランジスタの閾値電圧を加えた電圧以上の電圧が印加されなければならない。一方、ソース側読み出しの場合、ソース側の電圧は、ＧＮＤレベル付近である。そのため、ソース側に接続された選択トランジスタの選択線ＳＥＬには、ドレイン側の選択線ＳＥＬほど高い電圧が印加される必要がない。すなわち、選択線ＳＥＬに印加する電圧を、ソース側とドレイン側とで使い分けることにより、内部電源の面積縮小や低消費電力化を実現することができる。
なお、上記具体例では、リファレンスセル側において、メモリセル側と同じように、主ビット線ＭＢＬと副ビット線ＤＢＬとを接続し、主仮想ＧＮＤ線と副仮想ＧＮＤ線とを接続していたが、必ずしも、各配線の接続方法はこれに限らない。以下に、詳しく説明する。
例えば、図１３に示す不揮発性半導体記憶装置において、ソース側読み出しが行われる場合には、リファレンスセル側では、選択トランジスタＳＬ０Ｃを介して、主ビット線ＭＢＬ［５］と副ビット線ＤＢＬ００９とを接続し、選択トランジスタＳＬ０４を介して、主仮想ＧＮＤ線ＭＢＬ［４］と副仮想ＧＮＤ線ＤＢＬ００８とを接続していた。しかしながら、ソース側読み出しでは、主仮想ＧＮＤ線ＭＢＬ［４］に付随する寄生容量が重要な要素となってくる。すなわち、主ビット線ＭＢＬ［５］に付随する寄生容量は、特に大きな問題とならない。また、図１３では、リファレンスセルは、セクタ０内には配置されない。そのため、主ビット線ＭＢＬ［５］と副ビット線ＤＢＬ００９とを接続する必要はない。
そこで、このような場合には、選択線ＳＥＬ［０Ｃ］を活性化しなくすればよい。このように、選択線ＳＥＬ［０Ｃ］が非活性化されることにより、低消費電力化を実現することができる。
ところで、図１３〜１５に示す具体的構成例では、リファレンスセルＲＣがメモリセルＭＣと別領域に配置されていたが、リファレンスセルＲＣの配置はこれに限らない。具体的には、第１の実施形態で示したように、リファレンスセルＲＣがメモリセルＭＣと同様にマトリクス上に配置されていてもよい。この場合には、セクタ０内のメモリセルＭＣが読み出される場合には、セクタ１内のリファレンスセルＲＣが選択されたらよい。また、セクタ１内のメモリセルＭＣが読み出される場合には、セクタ０内のリファレンスセルＲＣが選択されたらよい。そこで、以下に、第１の実施形態で説明した不揮発性半導体記憶装置の具体的構成例について説明を行う。なお、ここでは、読み出し動作時における低消費電力化を図るために、ソース側読み出し方法されるものとして説明を行う。なお、図１６は、当該不揮発性半導体記憶装置の具体的構成を示した図である。
ここで、図１６に示す不揮発性半導体記憶装置は、図１３に示す不揮発性半導体記憶装置とリファレンスセルＲＣの配置方法において相違点を有する。具体的には、図１３では、各副ビット線ＤＢＬと副仮想ＧＮＤ線ＤＢＬとの間には、２つのメモリセルＭＣが配置されていたのに対して、図１６では、各副ビット線ＤＢＬと副仮想ＧＮＤ線ＤＢＬとの間には、１つのメモリセルＭＣと１つのリファレンスセルＲＣとが配置される。これ以外については、共通しているので、説明を省略する。
以上のように構成された不揮発性半導体記憶装置において、以下にその読み出し動作について説明を行う。ここでは、その動作の一例として、メモリセルＭＣｂ００とメモリセルＭＣｂ０１との２つのメモリセルからデータが同時に読み出されるものとする。また、この際、リファレンスセルＲＣｄ０８とリファレンスセルＲＣｄ０９とが選択されるものとする。当該読み出し動作は、２つのメモリセルＭＣから同時にデータが読み出されることにより、大幅な低消費電力化を図ることを目的としている。
まず、メモリセルＭＣｂ００の副仮想ＧＮＤ線をＤＢＬ１００、副ビット線をＤＢＬ１０１とし、メモリセルＭＣｂ０１の副仮想ＧＮＤ線をＤＢＬ１０２、副ビット線をＤＢＬ１０１とする。このように定義した場合において、選択トランジスタＳＬ１８を介して、主ビット線ＭＢＬ［１］から副ビット線ＤＢＬ１０１に所望のドレイン電圧を供給するために、選択線ＳＥＬ［１８］が活性化される。
また、メモリセルＭＣｂ００のソース側では、選択トランジスタＳＬ１０を介して、主仮想ＧＮＤ線ＭＢＬ［０］と副仮想ＧＮＤ線ＤＢＬ１００とを接続するために、選択線ＳＥＬ［１０］が活性化される。さらに、メモリセルＭＣｂ０１のソース側では、選択トランジスタＳＬ１２を介して、主仮想ＧＮＤ線ＭＢＬ［２］と副仮想ＧＮＤ線ＤＢＬ１０２とを接続するために、選択線ＳＥＬ［１２］が活性化される。さらに、メモリセルＭＣｂ００およびメモリセルＭＣｂ０１が接続されたワード線ＷＬ＿ｂが活性化される。これにより、２つのメモリセルＭＣのソース側に接続された主仮想ＧＮＤ線ＭＢＬ［０］と主仮想ＧＮＤ線ＭＢＬ［２］とを介して、これらの２つのメモリセルＭＣから同時にデータをソース側読み出し法により読み出すことが可能となる。
なお、この場合、上記メモリセルＭＣからのデータの読み出しと並行して、リファレンスセルの選択も行われる。そこで、リファレンスセル側では、リファレンスセルＲＣｄ０８の仮想副仮想ＧＮＤ線をＤＢＬ００８、副ビット線をＤＢＬ００９とし、リファレンスセルＲＣｄ０９の仮想副仮想ＧＮＤ線をＤＢＬ０１０、副ビット線をＤＢＬ００９として、リファレンスセルＲＣの選択動作について説明を行う。
両リファレンスセルＲＣのドレイン側では、選択トランジスタＳＬ０Ｃを介して、主ビット線ＭＢＬ［５］から副ビット線ＤＢＬ００９に所望のドレイン電圧を供給するために、選択線ＳＥＬ［０Ｃ］が活性化される。
また、リファレンスセルＲＣｄ０８のソース側では、選択トランジスタＳＬ０４を介して、主仮想ＧＮＤ線ＭＢＬ［４］と副仮想ＧＮＤ線ＤＢＬ００８とを接続するために、選択線ＳＥＬ［０４］が活性化される。さらに、リファレンスセルＲＣｄ０９のソース側では、選択トランジスタＳＬ０６を介して、主仮想ＧＮＤ線ＭＢＬ［６］と副仮想ＧＮＤ線ＤＢＬ０１０とを接続するために、選択線ＳＥＬ［０６］が活性化される。また、リファレンスセルＲＣｄ０８およびリファレンスセルＲＣｄ０９が接続されたリファレンスワード線ＲＷＬ＿ｂが活性化される。これにより、ドレインとなる副ビット線ＤＢＬ００９を共有した２つのリファレンスセルから、ソース側読み出し方式を用いて同時にデータ読み出すことが可能となる。
上記読み出し方法によれば、通常では、１セルに対し１主副ビット線でドレイン電圧を供給していたのが、２セルに対し１主副ビット線で実行できるため、大幅な低消費電力化が実現できることとなる。
なお、図１６を用いて説明した選択トランジスタを介した副ビット線と主ビット線、反主ビット線との接続は、この例だけでなく、すべての副ビット線に対して実施されるものである。
なお、図１６に示す不揮発性半導体記憶装置において、メモリセルＭＣは、１ビット以上の情報を記憶できるものである。
ところで、ドレイン側読み出しおよびソース側読み出しの２つのタイプの読み出しに関して、Ｎｃｈ型メモリセルを用いて詳細な説明を行ってきたが、Ｐｃｈ型メモリセルの場合についても、本発明を適用することができる。
まず、Ｎｃｈ型メモリセルにおいては、ドレイン側読み出し時では、正の読み出し電圧をメモリセルのドレイン側に印加し、そのメモリセルの電流の有無をドレイン側で検知する。また、ソース側読み出し時では、接地電圧の読み出し電圧をメモリセルのソース側に印加し、そのメモリセルの電流の有無をソース側で検知する。
一方、Ｐｃｈ型メモリセルの場合には、電圧の関係を逆にし（ワード線の電圧印加も逆になるがここでは省略する）、ドレイン側読み出し時には、負の読み出し電圧をメモリセルのドレイン側に印加し、そのメモリセルの電流の有無をドレイン側で検知する。また、ソース側読み出し時には、接地電圧の読み出し電圧をメモリセルのソース側に印加し、そのメモリセルの電流の有無をソース側で検知する。
本発明に係る不揮発性半導体記憶装置は、回路の面積増加を抑制しつつ、正確なデータの判定が可能である効果を有し、複数のメモリセルが複数の行方向および列方向に沿って配置されたマトリクス状のメモリセル領域を有する不揮発性半導体記憶装置等として有用である。
第１の実施形態に係る不揮発性半導体記憶装置の構成の概念図 第１の実施形態において、メモリセルＭＣ００からデータが読み出される際に、不揮発性半導体記憶装置に付随する寄生容量のイメージを示した図 第２の実施形態に係る不揮発性半導体記憶装置の構成の概念図 第２の実施形態において、メモリセルＭＣ００からデータが読み出される際に、不揮発性半導体記憶装置に付随する寄生容量のイメージを示した図 ４つのセクタが存在する不揮発性半導体記憶装置の構成の概念図 全体として２５６ＫＢの記憶容量を持ったメモリセル領域１における、セクタとデコーダとの大きさの関係を示した図 物理セクタサイズが異なるメモリセル領域１の概要を示した図 リファレンスセル電流を調整するための回路を示した図 リファレンスセル電流を調整するための回路を示した図 図７に示す物理セクタサイズが異なる複数のセクタを有する不揮発性半導体記憶装置の構成を示した図 実際に読み出し動作を行う際の主ビット線ＭＢＬａ、相補主ビット線ＭＢＬｃのセンス動作時の波形を示した図 メモリセル領域１、コラム選択回路５、極性反転回路６およびセンスアンプ７の構成を示した図 本発明に係る当該不揮発性半導体記憶装置の構成を示した図 本発明に係る当該不揮発性半導体記憶装置の構成を示した図 本発明に係る当該不揮発性半導体記憶装置の構成を示した図 本発明に係る当該不揮発性半導体記憶装置の構成を示した図 従来の不揮発性半導体記憶装置の構成を示した図 従来の不揮発性半導体記憶装置の構成を示した図
符号の説明
１ メモリセル領域
２ 選択線選択回路
３ ローデコーダ
５ コラム選択回路
７ センスアンプ
６ 極性反転回路
８ プリローデコーダ

Claims (23)

  1. 複数のメモリセルが複数の行方向および列方向に沿って配置されたマトリクス状のメモリセル領域を有し、当該メモリセル領域が、それぞれが所定数の行を含むように複数のセクタに分割された不揮発性半導体記憶装置であって、
    前記メモリセル領域の列を選択する列選択回路と、
    前記メモリセル領域の行を選択する行選択回路と、
    前記メモリセルの各行毎に設けられ、前記行選択回路に接続される複数のワード線と、
    列方向に沿って延び、前記列選択回路に接続される複数本の主ビット線と、
    各前記セクタ内に配置され、列方向に沿って延びる複数本の副ビット線と、
    各前記副ビット線に対応して設けられ、前記主ビット線と前記副ビット線との間を電気的に接続しまたは遮断する複数の選択トランジスタと、
    行方向に沿って延び、前記行選択回路に接続されて各前記選択トランジスタの導通／非導通状態を切り替えるための電圧を各選択トランジスタの制御電極に印加する複数の選択線とを備え、
    複数の前記メモリセルは、それぞれが互いに隣接する２本の副ビット線間に接続されており、
    前記行選択回路は、読み出し対象のメモリセルに接続されたワード線を選択し、
    前記列選択回路は、
    前記読み出し対象のメモリセルを選択するために、第１の主ビット線ペアと前記選択線とを選択する第１の選択手段と、
    データ判定用のリファレンス電圧の読み出しに用いられる配線を選択するために、前記第１の主ビット線ペアとは異なる第２の主ビット線ペアおよび前記読み出し対象のメモリセルが属するセクタとは異なるセクタを選択するための選択線を選択する第２の選択手段とを含み、
    前記第１および第２の選択手段は、同時的かつ独立的に選択動作を実行することを特徴とする、不揮発性半導体記憶装置。
  2. 前記リファレンス電圧を発生する複数のリファレンスセルをさらに備え、
    前記リファレンスセルは、前記読み出し対象のメモリセルからデータが読み出される際に、前記第２の選択手段により選択されたリファレンス電圧読み出しに用いられる配線に接続されることを特徴とする、請求項１に記載の不揮発性半導体記憶装置。
  3. 複数の前記リファレンスセルは、前記メモリセルが含まれるセクタの外に配置されることを特徴とする、請求項２に記載の不揮発性半導体記憶装置。
  4. 複数の前記リファレンスセルは、各前記セクタ内において、それぞれが互いに隣接する２本の副ビット線間に接続されていることを特徴とする、請求項２に記載の不揮発性半導体記憶装置。
  5. 前記第２の選択手段は、前記第２の主ビット線ペアを選択する際に、前記第１の主ビット線ペアに隣接する主ビット線ペアを選択することを特徴とする、請求項１に記載の不揮発性半導体記憶装置。
  6. 前記第２の選択手段は、読み出し対象のメモリセルが属するセクタに隣接するセクタを選択するための選択線を選択することを特徴とする、請求項１に記載の不揮発性半導体記憶装置。
  7. 前記行選択回路および前記列選択回路は、前記読み出し対象のメモリセルが属するセクタに付随しうる容量と、前記第２の選択手段が選択した選択線により選択されるセクタに付随しうる容量とが異なる場合には、セクタに付随しうる容量が小さい方の主ビット線ペアに対して、容量として機能するものを接続する調整手段をさらに含むことを特徴とする、請求項１に記載の不揮発性半導体記憶装置。
  8. 前記行選択回路および前記列選択回路は、前記読み出し対象のメモリセルが属するセクタに付随しうる容量と、前記第２の選択手段が選択した選択線により選択されるセクタに付随しうる容量とが異なる場合には、第１の主ビット線ペアに付随している寄生容量と第２の主ビット線ペアに付随している寄生容量との比に応じて、前記リファレンスセルに流れる電流量を調整することを特徴とする、請求項２に記載の不揮発性半導体記憶装置。
  9. 前記行選択回路および前記列選択回路は、前記読み出し対象のメモリセルが属するセクタに付随しうる容量と、前記第２の選択手段が選択した選択線により選択されるセクタに付随しうる容量とが異なる場合には、前記読み出し対象のメモリセルが属するセクタに付随しうる容量と、前記第２の選択手段が選択した選択線により選択されるセクタに付随しうる容量との比に応じて、前記メモリセルおよび前記リファレンスセルのセンスタイミングを調整することを特徴とする、請求項２に記載の不揮発性半導体記憶装置。
  10. 前記行選択回路および前記列選択回路は、ベリファイ動作時において、前記読み出し対象のメモリセルが属するセクタに付随しうる容量および前記第２の選択手段が選択した選択線により選択されるセクタに付随しうる容量が、当該メモリセル領域内の他のセクタに付随しうる容量よりも小さい場合には、当該メモリセル領域内の最大のセクタに付随しうる容量と寄生容量が等しくなるように、第１の主ビット線ペアおよび第２の主ビット線ペアに対して容量として機能するものを付加する負荷容量付加手段をさらに含む、請求項１に記載の不揮発性半導体記憶装置。
  11. 前記セクタには、複数パターンの大きさおよび構造が存在し、各パターンのセクタが２以上ずつ存在することを特徴とする、請求項１に記載の不揮発性半導体記憶装置。
  12. 前記行選択回路および列選択回路は、前記メモリセルのアドレスが指定されることより、前記メモリセルが属するセクタを含む複数のセクタ内のメモリセルに格納されたデータを同時に消去することを特徴とする、請求項１１に記載の不揮発性半導体記憶装置。
  13. 入力してくる２つの電圧値の差を検知するセンスアンプをさらに備え、
    前記第１の選択手段は、
    前記第１の主ビット線ペアに含まれる第１の主ビット線に対して、前記読み出し対象のメモリセルのドレインに印加すべきドレイン電圧を印加し、
    前記第１の主ビット線ペアに含まれる第２の主ビット線に対して接地電圧と略等しい電圧を印加し、
    前記第２の選択手段は、
    前記第２の主ビット線ペアに含まれる第３の主ビット線に対して、前記読み出し対象のメモリセルのドレインに印加すべきドレイン電圧を印加し、
    前記第２の主ビット線ペアに含まれる第４の主ビット線に対して接地電圧と略等しい電圧を印加し、
    前記センスアンプには、前記第２の主ビット線と前記第４の主ビット線とが接続されていることを特徴とする、請求項２に記載の不揮発性半導体記憶装置。
  14. 複数の前記リファレンスセルは、各前記セクタ内において、それぞれが互いに隣接する２本の副ビット線間に接続されており、
    行方向に沿って延び、前記行選択回路に接続され、かつ前記リファレンスセルの制御電極に接続されたリファレンスワード線をさらに備え、
    前記行選択回路は、前記読み出し対象のメモリセルからデータを読み出す際には、前記リファレンス電圧を読み出す対象となるリファレンスワード線を選択して活性化すると共に、前記読み出し対象のメモリセルが属するセクタに接続されたリファレンスワード線を選択することなく非活性状態に保つことを特徴とする、請求項１３に記載の不揮発性半導体記憶装置。
  15. 前記第１の選択手段は、前記読出し対象のメモリセルのソースが接続された副ビット線と前記第２の主ビット線とを接続するための選択トランジスタに接続された選択線に対して、前記読出し対象のメモリセルのドレインが接続された副ビット線と前記第１の主ビット線とを接続するための選択トランジスタに接続された選択線よりも低い電圧を印加し、
    前記第２の選択手段は、前記リファレンスセルのソースが接続された副ビット線と前記第４の主ビット線とを接続するための選択トランジスタに接続された選択線に対して、前記リファレンスセルのドレインが接続された副ビット線と前記第３の主ビット線とを接続するための選択トランジスタに接続された選択線よりも低い電圧を印加することを特徴とする、請求項１３に記載の不揮発性半導体記憶装置。
  16. 入力してくる２つの電圧値の差を検知するセンスアンプをさらに備え、
    前記第１の選択手段は、
    前記第１の主ビット線ペアに含まれる第１の主ビット線に対して、前記読み出し対象のメモリセルのドレインに印加すべきドレイン電圧を印加し、
    前記第１の主ビット線ペアに含まれる第２の主ビット線に対して接地電圧と略等しい電圧を印加し、
    前記第２の選択手段は、
    前記第２の主ビット線ペアに含まれる第４の主ビット線に対して接地電圧と略等しい電圧を印加し、
    前記第２の主ビット線ペアに含まれる第３の主ビット線と前記副ビット線とを接続するための選択線を非活性状態に保ち、
    前記センスアンプには、前記第２の主ビット線と前記第４の主ビット線とが接続されていることを特徴とする、請求項２に記載の不揮発性半導体記憶装置。
  17. 入力してくる２つの電圧値の差を検知するセンスアンプをさらに備え、
    前記第１の選択手段は、
    前記第１の主ビット線ペアに含まれる第１の主ビット線に対して、前記読み出し対象のメモリセルのドレインに印加すべきドレイン電圧と略等しい電圧を印加し、
    前記第１の主ビット線ペアに含まれる第２の主ビット線に対して接地電圧を印加し、
    前記読み出し対象のメモリセルのドレイン側に接続された副ビット線に隣接する副ビット線と前記第１の主ビット線とを接続するための選択トランジスタに接続された選択線をさらに選択することにより、当該選択トランジスタを介して、前記読み出し対象のメモリセルのドレイン側に接続された副ビット線に隣接する副ビット線に対して前記ドレイン電圧と略等しい電圧を印加し、
    前記第２の選択手段は、
    第２の主ビット線ペアに含まれる第３の主ビット線に対して、前記読み出し対象のメモリセルのドレインに印加すべきドレイン電圧と略等しい電圧を印加し、
    前記第２の主ビット線ペアに含まれる第４の主ビット線に対して接地電圧を印加し、
    データの読み出し時において、前記第３の主ビット線と接続される副ビット線に隣接する副ビット線と、当該第３の主ビット線とを接続するための選択トランジスタに接続された選択線をさらに選択することにより、当該選択トランジスタを介して、前記第３の主ビット線に接続される副ビット線に隣接する副ビット線に対して、前記ドレイン電圧と略等しい電圧を印加し、
    前記センスアンプには、前記第１の主ビット線と前記第３の主ビット線とが接続されていることを特徴とする、請求項２に記載の不揮発性半導体記憶装置。
  18. 入力してくる２つの電圧値の差を検知するセンスアンプをさらに備え、
    前記第１の選択手段は、
    前記第１の主ビット線ペアに含まれる第１の主ビット線に対して、前記読み出し対象のメモリセルのドレインに印加すべきドレイン電圧に略等しい電圧を印加し、
    前記第１の主ビット線ペアに含まれる第２の主ビット線に対して接地電圧を印加し、
    前記読み出し対象のメモリセルのドレイン側に接続された副ビット線に隣接する副ビット線と前記第１の主ビット線とを接続するための選択トランジスタに接続された選択線をさらに選択することにより、当該選択トランジスタを介して、前記読み出し対象のメモリセルのドレイン側に接続された副ビット線に隣接する副ビット線に対して前記ドレイン電圧と略等しい電圧を印加し、
    前記第２の選択手段は、
    第２の主ビット線ペアに含まれる第３の主ビット線に対して、前記読み出し対象のメモリセルのドレインに印加すべきドレイン電圧と略同じ電圧を印加することなく選択し、
    前記第２の主ビット線ペアに含まれる第４の主ビット線に対して接地電圧を印加し、
    データの読み出し時において、前記第３の主ビット線と接続される副ビット線に隣接する副ビット線と、当該第３の主ビット線とを接続するための選択トランジスタに接続された選択線をさらに選択することにより、当該選択トランジスタを介して、前記第３の主ビット線に接続される副ビット線に隣接する副ビット線に対して、前記ドレイン電圧と略等しい電圧を印加し、
    前記センスアンプには、前記第１の主ビット線と前記第３の主ビット線とが接続されていることを特徴とする、請求項２に記載の不揮発性半導体記憶装置。
  19. 入力してくる２つの電圧値の差を検知する第１のセンスアンプと第２のセンスアンプとをさらに備え、
    前記第１の選択手段は、
    前記第１の主ビット線ペアに含まれる第１の主ビット線に対して、前記読み出し対象のメモリセルのドレインに印加すべきドレイン電圧を印加し、
    前記第１の主ビット線ペアに含まれる第２の主ビット線に対して接地電圧と略等しい電圧を印加し、
    前記第１の主ビット線に隣接する第３の主ビット線をさらに選択して、前記接地電圧と略等しい電圧を印加し、
    前記読み出し対象のメモリセルとドレインを共有しているメモリセルのソースに接続された副ビット線と、前記第３の主ビット線とを接続するための選択トランジスタに接続された選択線をさらに選択し、
    前記第２の選択手段は、
    第２の主ビット線ペアに含まれる第４の主ビット線に対して、前記ドレイン電圧を印加し、
    前記第２の主ビット線ペアに含まれる第５の主ビット線に対して接地電圧と略等しい電圧を印加し、
    前記第４の主ビット線に隣接する第６の主ビット線をさらに選択して、前記接地電圧と略等しい電圧を印加し、
    前記第５の主ビット線と接続される副ビット線に隣接する副ビット線と、第６の主ビット線とを接続するための選択トランジスタを選択するための選択線をさらに選択し、
    前記第１のセンスアンプには、前記第２の主ビット線と前記第５の主ビット線とが接続されて前記読み出し対象のメモリセルからデータが読み出され、
    前記第２のセンスアンプには、前記第３の主ビット線と前記第６の主ビット線とが接続されて前記読み出し対象のメモリセルとドレインを共有するメモリセルからデータを読み出すことを特徴とする、請求項１に記載の不揮発性半導体記憶装置。
  20. 前記リファレンス電圧を発生し、各前記セクタ内において、それぞれが互いに隣接する２本の副ビット線間に接続される複数のリファレンスセルをさらに備え、
    前記リファレンスセルは、前記読み出し対象のメモリセルからデータが読み出される際に、前記第２の選択手段により選択されたリファレンス電圧読み出しに用いられる配線に接続され、
    行方向に沿って延び、前記行選択回路に接続され、かつ前記リファレンスセルの制御電極に接続されたリファレンスワード線をさらに備え、
    前記行選択回路は、前記読み出し対象のメモリセルからデータを読み出す際には、前記リファレンス電圧を読み出す対象となるリファレンスセルに接続されたリファレンスワード線を選択して活性化すると共に、前記読み出し対象のメモリセルが属するセクタに接続されたリファレンスワード線を選択することなく非活性状態に保つことを特徴とする、請求項１９に記載の不揮発性半導体記憶装置。
  21. 前記第１の主ビット線ペアの内のデータ読み出し側の主ビット線の電圧と、前記リファレンス電圧との電圧差を増幅するセンスアンプと、
    前記データ読み出し側の主ビット線を、常に前記センスアンプの同一極性入力側に接続する極性反転回路とをさらに備える、請求項１に記載の不揮発性半導体記憶装置。
  22. 前記メモリセルは、１ビット以上の情報が格納可能であることを特徴とする、請求項１に記載の不揮発性半導体記憶装置。
  23. 複数のメモリセルが複数の行方向および列方向に沿って配置されたマトリクス状のメモリセル領域を有し、当該メモリセル領域が、それぞれが所定数の行を含むように複数のセクタに分割された不揮発性半導体記憶装置であって、
    前記メモリセルの各行毎に設けられる複数のワード線と、
    列方向に沿って延びる複数本の主ビット線と、
    各前記セクタ内に配置され、列方向に沿って延びる複数本の副ビット線と、
    各前記副ビット線に対応して設けられ、前記主ビット線と前記副ビット線との間を電気的に接続しまたは遮断する複数の選択トランジスタと、
    行方向に沿って延びて各前記選択トランジスタの導通／非導通状態を切り替えるための電圧を各選択トランジスタの制御電極に印加する複数の選択線とを備え、
    複数の前記メモリセルは、それぞれが互いに隣接する２本の副ビット線間に接続されており、
    前記選択線は、少なくとも、読み出し対象のメモリセルに接続された第１の副ビット線ペアと、当該第１の副ビット線ペアに接続可能な第１の主ビット線ペアとを接続する選択トランジスタを制御しつつ、当該第１の主ビット線とは異なる第２の主ビット線ペアと、当該第２の主ビット線ペアに接続可能な第２の副ビット線ペアとを接続する選択トランジスタを制御できる本数だけ同一セクタ内に存在することを特徴とする、不揮発性半導体記憶装置。

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Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008047189A (ja) * 2006-08-11 2008-02-28 Matsushita Electric Ind Co Ltd 半導体記憶装置
JP2010528402A (ja) * 2007-05-25 2010-08-19 マーベル ワールド トレード リミテッド Ｎｏｒ型メモリアレイのためのビット線デコーダアーキテクチャ
US7974137B2 (en) 2008-03-31 2011-07-05 Renesas Electronics Corporation Semiconductor memory device
JP2012119058A (ja) * 2012-02-13 2012-06-21 Fujitsu Semiconductor Ltd 不揮発性半導体メモリ
WO2013042665A1 (ja) * 2011-09-21 2013-03-28 株式会社フローディア 不揮発性半導体記憶装置
US9224487B2 (en) 2010-04-16 2015-12-29 Cypress Semiconductor Corporation Semiconductor memory read and write access

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4484577B2 (ja) * 2004-05-07 2010-06-16 株式会社ルネサステクノロジ 半導体記憶装置及びその制御方法
US7095655B2 (en) * 2004-08-12 2006-08-22 Saifun Semiconductors Ltd. Dynamic matching of signal path and reference path for sensing
US7606066B2 (en) * 2005-09-07 2009-10-20 Innovative Silicon Isi Sa Memory cell and memory cell array having an electrically floating body transistor, and methods of operating same
CN101131862B (zh) * 2007-09-29 2011-03-30 航天东方红卫星有限公司 一种空间非易失存储器
JP2009123274A (ja) * 2007-11-14 2009-06-04 Panasonic Corp 半導体記憶装置
US7848160B2 (en) * 2007-12-13 2010-12-07 Samsung Electronics Co., Ltd. Semiconductor storage device and method for operating the same
JP5209289B2 (ja) 2007-12-13 2013-06-12 三星電子株式会社 半導体記憶装置
JP2010061711A (ja) * 2008-09-01 2010-03-18 Panasonic Corp 半導体記憶装置
KR101217218B1 (ko) * 2011-03-15 2012-12-31 고려대학교 산학협력단 저전력 비디오 프로세서를 위한 임베디드 메모리 설계
KR102189824B1 (ko) * 2014-08-04 2020-12-11 삼성전자주식회사 메모리 장치의 단위 어레이, 이를 포함하는 메모리 장치 및 메모리 시스템

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001044394A (ja) * 1999-08-03 2001-02-16 Hitachi Ltd 半導体装置およびその副ビット線選択方法
JP2002190537A (ja) * 2000-12-04 2002-07-05 Saifun Semiconductors Ltd 広く分布したメタルビット線を有するメモリセルのための対称アーキテクチャ
JP2003124362A (ja) * 2001-10-18 2003-04-25 Matsushita Electric Ind Co Ltd 不揮発性半導体記憶装置およびその駆動方法

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5563823A (en) * 1993-08-31 1996-10-08 Macronix International Co., Ltd. Fast FLASH EPROM programming and pre-programming circuit design
US5963465A (en) * 1997-12-12 1999-10-05 Saifun Semiconductors, Ltd. Symmetric segmented memory array architecture
JP2000101050A (ja) * 1998-09-22 2000-04-07 Nec Corp 半導体記憶装置およびメモリセルのレイアウト方法
US6128226A (en) * 1999-02-04 2000-10-03 Saifun Semiconductors Ltd. Method and apparatus for operating with a close to ground signal
JP3694422B2 (ja) * 1999-06-21 2005-09-14 シャープ株式会社 ロウデコーダ回路
US6262914B1 (en) * 1999-08-11 2001-07-17 Texas Instruments Incorporated Flash memory segmentation
US6272043B1 (en) * 2000-01-28 2001-08-07 Advanced Micro Devices, Inc. Apparatus and method of direct current sensing from source side in a virtual ground array
US6351415B1 (en) * 2001-03-28 2002-02-26 Tower Semiconductor Ltd. Symmetrical non-volatile memory array architecture without neighbor effect
US6584034B1 (en) * 2001-04-23 2003-06-24 Aplus Flash Technology Inc. Flash memory array structure suitable for multiple simultaneous operations
JP3573341B2 (ja) * 2001-05-09 2004-10-06 松下電器産業株式会社 半導体記憶装置

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001044394A (ja) * 1999-08-03 2001-02-16 Hitachi Ltd 半導体装置およびその副ビット線選択方法
JP2002190537A (ja) * 2000-12-04 2002-07-05 Saifun Semiconductors Ltd 広く分布したメタルビット線を有するメモリセルのための対称アーキテクチャ
JP2003124362A (ja) * 2001-10-18 2003-04-25 Matsushita Electric Ind Co Ltd 不揮発性半導体記憶装置およびその駆動方法

Cited By (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008047189A (ja) * 2006-08-11 2008-02-28 Matsushita Electric Ind Co Ltd 半導体記憶装置
US7564726B2 (en) 2006-08-11 2009-07-21 Panasonic Corporation Semiconductor memory device
US7974138B2 (en) 2006-08-11 2011-07-05 Panasonic Corporation Semiconductor memory device
JP2010528402A (ja) * 2007-05-25 2010-08-19 マーベル ワールド トレード リミテッド Ｎｏｒ型メモリアレイのためのビット線デコーダアーキテクチャ
US7974137B2 (en) 2008-03-31 2011-07-05 Renesas Electronics Corporation Semiconductor memory device
US9224487B2 (en) 2010-04-16 2015-12-29 Cypress Semiconductor Corporation Semiconductor memory read and write access
WO2013042665A1 (ja) * 2011-09-21 2013-03-28 株式会社フローディア 不揮発性半導体記憶装置
JP2013069364A (ja) * 2011-09-21 2013-04-18 Floadia Co Ltd 不揮発性半導体記憶装置
US8963229B2 (en) 2011-09-21 2015-02-24 Floadia Corporation Non-volatile semiconductor memory device
USRE46203E1 (en) 2011-09-21 2016-11-15 Floadia Corporation Non-volatile semiconductor memory device
JP2012119058A (ja) * 2012-02-13 2012-06-21 Fujitsu Semiconductor Ltd 不揮発性半導体メモリ

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