JP2005228446A - 不揮発性半導体記憶装置 - Google Patents
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Abstract
【解決手段】 複数の前記メモリセルMCは、それぞれが互いに隣接する2本の副ビット線DBL間に接続されており、行選択回路3は、読み出し対象のメモリセルMCに接続されたワード線WLを選択し、列選択回路2および5は、読み出し対象のメモリセルMCを選択するために、第1の主ビット線MBLペアと選択線SELとを選択する第1の選択手段と、データ判定用のリファレンス電圧の読み出しに用いられる配線を得るために、第1の主ビット線MBLペアとは異なる第2の主ビット線MBLペアおよび読み出し対象のメモリセルMCが属するセクタとは異なるセクタを通過する選択線SELを選択する第2の選択手段とを含み、第1および第2の選択手段は、同時的かつ独立的に選択動作を実行する。
【選択図】 図1
Description
以下に、本発明の第1の実施形態に係る不揮発性半導体記憶装置の概要について、図面を参照しながら説明する。なお、本実施形態に係る不揮発性半導体記憶装置の具体的構成については後ほど説明する。本実施形態に係る不揮発性半導体記憶装置は、読出し動作時において、読出し対象のメモリセルが接続された主ビット線に付随する寄生容量と、リファレンスセルが接続された相補主ビット線に付随する寄生容量との不均衡を解消することができるものである。ここで、図1は、本実施形態に係る不揮発性半導体記憶装置の構成の概念図である。なお、本実施形態に係る不揮発性半導体記憶装置は、上述したように、読出し動作において特徴を有している。そのため、以下の説明は、読出し動作を前提とした説明である。
以下に、本発明の第2の実施形態に係る不揮発性半導体記憶装置の概要について、図面を参照しながら説明する。なお、本実施形態に係る不揮発性半導体記憶装置の具体的構成については、後ほど説明する。本実施形態に係る不揮発性半導体記憶装置は、第1の実施形態に係る不揮発性半導体記憶装置とリファレンスセルRCが配置される位置が異なる。これ以外については、第1の実施形態と同様である。ここで、図3は、本実施形態に係る不揮発性半導体記憶装置の構成の概念図である。なお、本実施形態に係る不揮発性半導体記憶装置も、読出し動作において特徴を有している。そのため、以下の説明は、読出し動作を前提とした説明である。
上記第1および第2の実施形態では、説明の便宜上、2つのセクタが存在する不揮発性半導体記憶装置について説明を行ったが、不揮発性半導体記憶装置に含まれるセクタの数は、2つに限らない。そこで、以下に、3以上のセクタが存在する不揮発性半導体記憶装置について説明を行う。ここでは、その一例として、第1の実施形態に示す不揮発性半導体記憶装置に4つのセクタが存在する場合について説明する。なお、図5は、当該不揮発性半導体記憶装置の構成を示した概略図である。
まず、読み出し動作時において、放電し始めてから所定時間(Δt)が経過した時点での電位変化ΔVは、I=C(dV/dt)の関係式から、以下の式(1)により表すことができる。
ΔV=(Δt/C)・I・・・(1)
ここで、ΔVは電圧の変化量を示し、Iはリファレンスセル電流を表し、Cはビット線容量を表し、Δtは単位時間を表す。
以下に、本発明のアレイ構成での読み出し動作時におけるセンスアンプ7のオフセットに対する改善例について説明する。ここで、図12は、メモリセル領域1、コラム選択回路5、極性反転回路6およびセンスアンプ7の構成を示した図である。
以下に、不揮発性半導体記憶装置の具体的構成例について説明する。メモリセルMCからのデータの読み出し方法には、ドレイン側読み出しとソース側読み出しの2種類の方法が存在する。まず、ドレイン側読み出し方法とは、選択されたメモリセルMCとリファレンスセルRCとのそれぞれのドレイン側に、所定の電圧を印加する。そして、その際に流れる電流差による主ビット線、相補主ビット線の電位変化をセンスアンプによって判定する読み出し方法である。なお、この際、VGAの構成上、選択されたメモリセルMCおよびリファレンスセルRCのドレイン側に接続されたメモリセルMC、リファレンスセルRCを介して、隣接する副ビット線に電流が漏れてしまう。そこで、隣接副ビット線に、選択されたメモリセルMC、リファレンスセルRCのドレイン側とほぼ同等の電圧を印加することにより、電流の漏れが防止される。
2 選択線選択回路
3 ローデコーダ
5 コラム選択回路
7 センスアンプ
6 極性反転回路
8 プリローデコーダ
Claims (23)
- 複数のメモリセルが複数の行方向および列方向に沿って配置されたマトリクス状のメモリセル領域を有し、当該メモリセル領域が、それぞれが所定数の行を含むように複数のセクタに分割された不揮発性半導体記憶装置であって、
前記メモリセル領域の列を選択する列選択回路と、
前記メモリセル領域の行を選択する行選択回路と、
前記メモリセルの各行毎に設けられ、前記行選択回路に接続される複数のワード線と、
列方向に沿って延び、前記列選択回路に接続される複数本の主ビット線と、
各前記セクタ内に配置され、列方向に沿って延びる複数本の副ビット線と、
各前記副ビット線に対応して設けられ、前記主ビット線と前記副ビット線との間を電気的に接続しまたは遮断する複数の選択トランジスタと、
行方向に沿って延び、前記行選択回路に接続されて各前記選択トランジスタの導通/非導通状態を切り替えるための電圧を各選択トランジスタの制御電極に印加する複数の選択線とを備え、
複数の前記メモリセルは、それぞれが互いに隣接する2本の副ビット線間に接続されており、
前記行選択回路は、読み出し対象のメモリセルに接続されたワード線を選択し、
前記列選択回路は、
前記読み出し対象のメモリセルを選択するために、第1の主ビット線ペアと前記選択線とを選択する第1の選択手段と、
データ判定用のリファレンス電圧の読み出しに用いられる配線を選択するために、前記第1の主ビット線ペアとは異なる第2の主ビット線ペアおよび前記読み出し対象のメモリセルが属するセクタとは異なるセクタを選択するための選択線を選択する第2の選択手段とを含み、
前記第1および第2の選択手段は、同時的かつ独立的に選択動作を実行することを特徴とする、不揮発性半導体記憶装置。 - 前記リファレンス電圧を発生する複数のリファレンスセルをさらに備え、
前記リファレンスセルは、前記読み出し対象のメモリセルからデータが読み出される際に、前記第2の選択手段により選択されたリファレンス電圧読み出しに用いられる配線に接続されることを特徴とする、請求項1に記載の不揮発性半導体記憶装置。 - 複数の前記リファレンスセルは、前記メモリセルが含まれるセクタの外に配置されることを特徴とする、請求項2に記載の不揮発性半導体記憶装置。
- 複数の前記リファレンスセルは、各前記セクタ内において、それぞれが互いに隣接する2本の副ビット線間に接続されていることを特徴とする、請求項2に記載の不揮発性半導体記憶装置。
- 前記第2の選択手段は、前記第2の主ビット線ペアを選択する際に、前記第1の主ビット線ペアに隣接する主ビット線ペアを選択することを特徴とする、請求項1に記載の不揮発性半導体記憶装置。
- 前記第2の選択手段は、読み出し対象のメモリセルが属するセクタに隣接するセクタを選択するための選択線を選択することを特徴とする、請求項1に記載の不揮発性半導体記憶装置。
- 前記行選択回路および前記列選択回路は、前記読み出し対象のメモリセルが属するセクタに付随しうる容量と、前記第2の選択手段が選択した選択線により選択されるセクタに付随しうる容量とが異なる場合には、セクタに付随しうる容量が小さい方の主ビット線ペアに対して、容量として機能するものを接続する調整手段をさらに含むことを特徴とする、請求項1に記載の不揮発性半導体記憶装置。
- 前記行選択回路および前記列選択回路は、前記読み出し対象のメモリセルが属するセクタに付随しうる容量と、前記第2の選択手段が選択した選択線により選択されるセクタに付随しうる容量とが異なる場合には、第1の主ビット線ペアに付随している寄生容量と第2の主ビット線ペアに付随している寄生容量との比に応じて、前記リファレンスセルに流れる電流量を調整することを特徴とする、請求項2に記載の不揮発性半導体記憶装置。
- 前記行選択回路および前記列選択回路は、前記読み出し対象のメモリセルが属するセクタに付随しうる容量と、前記第2の選択手段が選択した選択線により選択されるセクタに付随しうる容量とが異なる場合には、前記読み出し対象のメモリセルが属するセクタに付随しうる容量と、前記第2の選択手段が選択した選択線により選択されるセクタに付随しうる容量との比に応じて、前記メモリセルおよび前記リファレンスセルのセンスタイミングを調整することを特徴とする、請求項2に記載の不揮発性半導体記憶装置。
- 前記行選択回路および前記列選択回路は、ベリファイ動作時において、前記読み出し対象のメモリセルが属するセクタに付随しうる容量および前記第2の選択手段が選択した選択線により選択されるセクタに付随しうる容量が、当該メモリセル領域内の他のセクタに付随しうる容量よりも小さい場合には、当該メモリセル領域内の最大のセクタに付随しうる容量と寄生容量が等しくなるように、第1の主ビット線ペアおよび第2の主ビット線ペアに対して容量として機能するものを付加する負荷容量付加手段をさらに含む、請求項1に記載の不揮発性半導体記憶装置。
- 前記セクタには、複数パターンの大きさおよび構造が存在し、各パターンのセクタが2以上ずつ存在することを特徴とする、請求項1に記載の不揮発性半導体記憶装置。
- 前記行選択回路および列選択回路は、前記メモリセルのアドレスが指定されることより、前記メモリセルが属するセクタを含む複数のセクタ内のメモリセルに格納されたデータを同時に消去することを特徴とする、請求項11に記載の不揮発性半導体記憶装置。
- 入力してくる2つの電圧値の差を検知するセンスアンプをさらに備え、
前記第1の選択手段は、
前記第1の主ビット線ペアに含まれる第1の主ビット線に対して、前記読み出し対象のメモリセルのドレインに印加すべきドレイン電圧を印加し、
前記第1の主ビット線ペアに含まれる第2の主ビット線に対して接地電圧と略等しい電圧を印加し、
前記第2の選択手段は、
前記第2の主ビット線ペアに含まれる第3の主ビット線に対して、前記読み出し対象のメモリセルのドレインに印加すべきドレイン電圧を印加し、
前記第2の主ビット線ペアに含まれる第4の主ビット線に対して接地電圧と略等しい電圧を印加し、
前記センスアンプには、前記第2の主ビット線と前記第4の主ビット線とが接続されていることを特徴とする、請求項2に記載の不揮発性半導体記憶装置。 - 複数の前記リファレンスセルは、各前記セクタ内において、それぞれが互いに隣接する2本の副ビット線間に接続されており、
行方向に沿って延び、前記行選択回路に接続され、かつ前記リファレンスセルの制御電極に接続されたリファレンスワード線をさらに備え、
前記行選択回路は、前記読み出し対象のメモリセルからデータを読み出す際には、前記リファレンス電圧を読み出す対象となるリファレンスワード線を選択して活性化すると共に、前記読み出し対象のメモリセルが属するセクタに接続されたリファレンスワード線を選択することなく非活性状態に保つことを特徴とする、請求項13に記載の不揮発性半導体記憶装置。 - 前記第1の選択手段は、前記読出し対象のメモリセルのソースが接続された副ビット線と前記第2の主ビット線とを接続するための選択トランジスタに接続された選択線に対して、前記読出し対象のメモリセルのドレインが接続された副ビット線と前記第1の主ビット線とを接続するための選択トランジスタに接続された選択線よりも低い電圧を印加し、
前記第2の選択手段は、前記リファレンスセルのソースが接続された副ビット線と前記第4の主ビット線とを接続するための選択トランジスタに接続された選択線に対して、前記リファレンスセルのドレインが接続された副ビット線と前記第3の主ビット線とを接続するための選択トランジスタに接続された選択線よりも低い電圧を印加することを特徴とする、請求項13に記載の不揮発性半導体記憶装置。 - 入力してくる2つの電圧値の差を検知するセンスアンプをさらに備え、
前記第1の選択手段は、
前記第1の主ビット線ペアに含まれる第1の主ビット線に対して、前記読み出し対象のメモリセルのドレインに印加すべきドレイン電圧を印加し、
前記第1の主ビット線ペアに含まれる第2の主ビット線に対して接地電圧と略等しい電圧を印加し、
前記第2の選択手段は、
前記第2の主ビット線ペアに含まれる第4の主ビット線に対して接地電圧と略等しい電圧を印加し、
前記第2の主ビット線ペアに含まれる第3の主ビット線と前記副ビット線とを接続するための選択線を非活性状態に保ち、
前記センスアンプには、前記第2の主ビット線と前記第4の主ビット線とが接続されていることを特徴とする、請求項2に記載の不揮発性半導体記憶装置。 - 入力してくる2つの電圧値の差を検知するセンスアンプをさらに備え、
前記第1の選択手段は、
前記第1の主ビット線ペアに含まれる第1の主ビット線に対して、前記読み出し対象のメモリセルのドレインに印加すべきドレイン電圧と略等しい電圧を印加し、
前記第1の主ビット線ペアに含まれる第2の主ビット線に対して接地電圧を印加し、
前記読み出し対象のメモリセルのドレイン側に接続された副ビット線に隣接する副ビット線と前記第1の主ビット線とを接続するための選択トランジスタに接続された選択線をさらに選択することにより、当該選択トランジスタを介して、前記読み出し対象のメモリセルのドレイン側に接続された副ビット線に隣接する副ビット線に対して前記ドレイン電圧と略等しい電圧を印加し、
前記第2の選択手段は、
第2の主ビット線ペアに含まれる第3の主ビット線に対して、前記読み出し対象のメモリセルのドレインに印加すべきドレイン電圧と略等しい電圧を印加し、
前記第2の主ビット線ペアに含まれる第4の主ビット線に対して接地電圧を印加し、
データの読み出し時において、前記第3の主ビット線と接続される副ビット線に隣接する副ビット線と、当該第3の主ビット線とを接続するための選択トランジスタに接続された選択線をさらに選択することにより、当該選択トランジスタを介して、前記第3の主ビット線に接続される副ビット線に隣接する副ビット線に対して、前記ドレイン電圧と略等しい電圧を印加し、
前記センスアンプには、前記第1の主ビット線と前記第3の主ビット線とが接続されていることを特徴とする、請求項2に記載の不揮発性半導体記憶装置。 - 入力してくる2つの電圧値の差を検知するセンスアンプをさらに備え、
前記第1の選択手段は、
前記第1の主ビット線ペアに含まれる第1の主ビット線に対して、前記読み出し対象のメモリセルのドレインに印加すべきドレイン電圧に略等しい電圧を印加し、
前記第1の主ビット線ペアに含まれる第2の主ビット線に対して接地電圧を印加し、
前記読み出し対象のメモリセルのドレイン側に接続された副ビット線に隣接する副ビット線と前記第1の主ビット線とを接続するための選択トランジスタに接続された選択線をさらに選択することにより、当該選択トランジスタを介して、前記読み出し対象のメモリセルのドレイン側に接続された副ビット線に隣接する副ビット線に対して前記ドレイン電圧と略等しい電圧を印加し、
前記第2の選択手段は、
第2の主ビット線ペアに含まれる第3の主ビット線に対して、前記読み出し対象のメモリセルのドレインに印加すべきドレイン電圧と略同じ電圧を印加することなく選択し、
前記第2の主ビット線ペアに含まれる第4の主ビット線に対して接地電圧を印加し、
データの読み出し時において、前記第3の主ビット線と接続される副ビット線に隣接する副ビット線と、当該第3の主ビット線とを接続するための選択トランジスタに接続された選択線をさらに選択することにより、当該選択トランジスタを介して、前記第3の主ビット線に接続される副ビット線に隣接する副ビット線に対して、前記ドレイン電圧と略等しい電圧を印加し、
前記センスアンプには、前記第1の主ビット線と前記第3の主ビット線とが接続されていることを特徴とする、請求項2に記載の不揮発性半導体記憶装置。 - 入力してくる2つの電圧値の差を検知する第1のセンスアンプと第2のセンスアンプとをさらに備え、
前記第1の選択手段は、
前記第1の主ビット線ペアに含まれる第1の主ビット線に対して、前記読み出し対象のメモリセルのドレインに印加すべきドレイン電圧を印加し、
前記第1の主ビット線ペアに含まれる第2の主ビット線に対して接地電圧と略等しい電圧を印加し、
前記第1の主ビット線に隣接する第3の主ビット線をさらに選択して、前記接地電圧と略等しい電圧を印加し、
前記読み出し対象のメモリセルとドレインを共有しているメモリセルのソースに接続された副ビット線と、前記第3の主ビット線とを接続するための選択トランジスタに接続された選択線をさらに選択し、
前記第2の選択手段は、
第2の主ビット線ペアに含まれる第4の主ビット線に対して、前記ドレイン電圧を印加し、
前記第2の主ビット線ペアに含まれる第5の主ビット線に対して接地電圧と略等しい電圧を印加し、
前記第4の主ビット線に隣接する第6の主ビット線をさらに選択して、前記接地電圧と略等しい電圧を印加し、
前記第5の主ビット線と接続される副ビット線に隣接する副ビット線と、第6の主ビット線とを接続するための選択トランジスタを選択するための選択線をさらに選択し、
前記第1のセンスアンプには、前記第2の主ビット線と前記第5の主ビット線とが接続されて前記読み出し対象のメモリセルからデータが読み出され、
前記第2のセンスアンプには、前記第3の主ビット線と前記第6の主ビット線とが接続されて前記読み出し対象のメモリセルとドレインを共有するメモリセルからデータを読み出すことを特徴とする、請求項1に記載の不揮発性半導体記憶装置。 - 前記リファレンス電圧を発生し、各前記セクタ内において、それぞれが互いに隣接する2本の副ビット線間に接続される複数のリファレンスセルをさらに備え、
前記リファレンスセルは、前記読み出し対象のメモリセルからデータが読み出される際に、前記第2の選択手段により選択されたリファレンス電圧読み出しに用いられる配線に接続され、
行方向に沿って延び、前記行選択回路に接続され、かつ前記リファレンスセルの制御電極に接続されたリファレンスワード線をさらに備え、
前記行選択回路は、前記読み出し対象のメモリセルからデータを読み出す際には、前記リファレンス電圧を読み出す対象となるリファレンスセルに接続されたリファレンスワード線を選択して活性化すると共に、前記読み出し対象のメモリセルが属するセクタに接続されたリファレンスワード線を選択することなく非活性状態に保つことを特徴とする、請求項19に記載の不揮発性半導体記憶装置。 - 前記第1の主ビット線ペアの内のデータ読み出し側の主ビット線の電圧と、前記リファレンス電圧との電圧差を増幅するセンスアンプと、
前記データ読み出し側の主ビット線を、常に前記センスアンプの同一極性入力側に接続する極性反転回路とをさらに備える、請求項1に記載の不揮発性半導体記憶装置。 - 前記メモリセルは、1ビット以上の情報が格納可能であることを特徴とする、請求項1に記載の不揮発性半導体記憶装置。
- 複数のメモリセルが複数の行方向および列方向に沿って配置されたマトリクス状のメモリセル領域を有し、当該メモリセル領域が、それぞれが所定数の行を含むように複数のセクタに分割された不揮発性半導体記憶装置であって、
前記メモリセルの各行毎に設けられる複数のワード線と、
列方向に沿って延びる複数本の主ビット線と、
各前記セクタ内に配置され、列方向に沿って延びる複数本の副ビット線と、
各前記副ビット線に対応して設けられ、前記主ビット線と前記副ビット線との間を電気的に接続しまたは遮断する複数の選択トランジスタと、
行方向に沿って延びて各前記選択トランジスタの導通/非導通状態を切り替えるための電圧を各選択トランジスタの制御電極に印加する複数の選択線とを備え、
複数の前記メモリセルは、それぞれが互いに隣接する2本の副ビット線間に接続されており、
前記選択線は、少なくとも、読み出し対象のメモリセルに接続された第1の副ビット線ペアと、当該第1の副ビット線ペアに接続可能な第1の主ビット線ペアとを接続する選択トランジスタを制御しつつ、当該第1の主ビット線とは異なる第2の主ビット線ペアと、当該第2の主ビット線ペアに接続可能な第2の副ビット線ペアとを接続する選択トランジスタを制御できる本数だけ同一セクタ内に存在することを特徴とする、不揮発性半導体記憶装置。
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