JP2010061711A - 半導体記憶装置 - Google Patents

Abstract

【課題】主ビット線を交差させたメモリアレイ構成をとる半導体記憶装置において、初期短絡故障をスクリーニングするための主ビット線リーク検査で、短絡故障を検出できないパターンが存在する。
【解決手段】隣接する主ビット線に互いに異なる電位を与えるように、リーク検査用電圧印加手段１７を設けている。リーク検査用電圧印加手段１７と各主ビット線ＭＢＬ０〜ＭＢＬ７との間にリーク検査用選択トランジスタＬＴ０〜ＬＴ７が設けられており、リーク検査用選択回路１６から出力されるリーク検査用選択トランジスタ選択信号ＬＳ０〜ＬＳ７によってそれぞれ制御される。
【選択図】図１

Description

本発明は、主ビット線を交差させ、主ビット線間のカップリングノイズ低減を目標に開発されたメモリアレイ構成をとる半導体記憶装置に関するものである。特に、その主ビット線間に流れるリーク電流を検出する技術に関する。

仮想接地メモリアレイ（ＶＧＡ）構成は、非常に面積効率が良いメモリアレイ構成をとり得ることが可能であり、大容量メモリを実現する一手段として用いられている（例えば、特許文献１、図４参照）。また、ＶＧＡ構成に特有であるドレイン・ソースの共通化に起因した隣接セルへのセル電流の漏れ（以下、隣接効果と呼ぶ）を防ぐために、隣接セルのソースに電圧を印加することによって隣接効果を抑制する手法が取られている（例えば、特許文献２、図５Ｂ参照）。

このようなＶＧＡ構成では、主ビット線および副ビット線からなる階層化ビット線構成を採るのが一般的であるが、図６に示すように、読み出し動作時において隣接する主ビット線間の結合雑音をより低減化させる目的で、メモリアレイ上で主ビット線を交差させる構成を用いることもある。
ＵＳ６，３５１，４１５Ｂ１ ＵＳ２００５／００８８８７８Ａ１

しかし、従来の主ビット線を交差させたメモリアレイ構成では、特定の選択状態において初期短絡故障を検出する主ビット線リーク検査を実施した際、その短絡故障が未検出となる場合が存在することがわかった。

図６を用いて、主ビット線リーク検査を実施した際、隣接する主ビット線間の短絡故障が未検出となる場合の動作を説明する。図７は図６におけるメモリアレイ領域１０，１１の詳細図の一例であり、図６の行選択回路１２からの複数のワード線ＷＬや、選択線選択回路１３からの、主ビット線ＭＢＬと副ビット線ＤＢＬとの接続を制御する複数の選択線ＳＥＬが、図７のメモリアレイ領域に接続する形となる。

まず初めに、図５に示す主ビット線を交差させないメモリアレイ構成を用いて、主ビット線リーク検査の動作について簡単に説明する。

主ビット線リーク検査では、その検出感度を高めるため、隣接する主ビット線対毎に選択して検査する方法と、検査時間短縮のため、ある程度の主ビット線対を束にして一括選択して検査する方法とが存在する。ここでは隣接する主ビット線対毎に選択して検査する場合を主として説明するが、一括選択を実施した際も未検出パターンが生じることは、後述の説明より容易に類推できる。

図５より、通常の読み出し動作時、主ビット線ＭＢＬ０，ＭＢＬ２，ＭＢＬ４，ＭＢＬ６はメモリセルのドレイン側に接続され、主ビット線ＭＢＬ１，ＭＢＬ３，ＭＢＬ５，ＭＢＬ７はメモリセルのソース側に接続されるように構成されているものとする。

主ビット線リーク検査は、通常の読み出し動作時にメモリセルへのドレイン電圧を供給するビット線電圧印加手段１５を活性化させ、兼用して検査を行うものとするが、別途リーク検査用に電圧印加手段を付加することも可能である。また、ビット線電圧印加手段１５はドレイン電圧に限らず所望の電圧を供給できるものとする。

隣接する主ビット線対毎に主ビット線リーク検査を実施する場合、供給されたアドレスに従って列選択回路１４により列選択トランジスタＣＴ０〜ＣＴ７のうちの２つを導通状態にするため、列選択トランジスタ選択信号ＣＳ０〜ＣＳ７のうちそのトランジスタに対応した２つを選択する。例えば、主ビット線対ＭＢＬ０とＭＢＬ１間のリークを検査する場合、列選択トランジスタ選択信号ＣＳ０，ＣＳ１が論理値「１」の状態を取り選択され、列選択トランジスタＣＴ０，ＣＴ１が導通状態となる。そしてビット線電圧印加手段１５より主ビット線ＭＢＬ０にドレイン電圧が供給され、制御信号ＴＣＴＬ０が論理値「１」の状態を取り選択されることによって、スイッチＳＷ０を介してメモリセルのソース側に接続される主ビット線ＭＢＬ１とテスト端子とが導通状態となる。そしてテスト端子を外部テスタにより接地電圧とすることによって、主ビット線対ＭＢＬ０とＭＢＬ１間のリークを検出することができる。

同様に他の主ビット線対に対しても、列選択トランジスタ選択信号を選択することによってリーク検出は可能となる。

しかしながら、図６に示すような主ビット線を交差させたメモリアレイ構成を採る場合、主ビット線対間の短絡故障が未検出となる場合が存在しうる。

例えば、図５での説明と同様、主ビット線対ＭＢＬ０とＭＢＬ１間のリークを検査する場合、列選択トランジスタ選択信号ＣＳ０，ＣＳ１が論理値「１」の状態を取り選択され、列選択トランジスタＣＴ０，ＣＴ１が導通状態となる。そしてビット線電圧印加手段１５より主ビット線ＭＢＬ０にドレイン電圧が供給され、制御信号ＴＣＴＬ０が論理値「１」の状態を取り選択されることによって、スイッチＳＷ０を介してメモリセルのソース側に接続される主ビット線ＭＢＬ１とテスト端子とが導通状態となる。そしてテスト端子を外部テスタにより接地電圧とすることによって、主ビット線対ＭＢＬ０とＭＢＬ１間のリークを検出することができる。

この場合、列選択トランジスタＣＴ０〜ＣＴ７に近い側のメモリアレイ領域１１上に配置される主ビット線に関しては、図５での説明と同様、隣接する主ビット線間のリークは検出できる。ところが、列選択トランジスタＣＴ０〜ＣＴ７から遠い側のメモリアレイ領域１０上に配置された主ビット線に関しては、主ビット線の交差が行われているため、主ビット線ＭＢＬ０に隣接するのはＭＢＬ２とＭＢＬ３となる。この際、主ビット線ＭＢＬ０には、列選択トランジスタＣＴ０が導通することによって、ビット線電圧印加手段１５よりドレイン電圧が供給されるが、主ビット線ＭＢＬ２は、列選択トランジスタＣＴ２が導通していないためフローティング状態となり、リーク検出経路が形成できないことになる。このため、もしメモリアレイ領域１０上の主ビット線ＭＢＬ０とＭＢＬ２との間に短絡故障があった場合、その短絡故障は検出されない。

また、ある程度の主ビット線対を束にして一括選択して検査する場合について考える。例えば、列選択トランジスタＣＴ０〜ＣＴ７全てを導通状態にし、主ビット線ＭＢＬ０，ＭＢＬ２，ＭＢＬ４，ＭＢＬ６にはビット線電圧印加手段１５よりドレイン電圧を供給し、主ビット線ＭＢＬ１，ＭＢＬ３，ＭＢＬ５，ＭＢＬ７はスイッチＳＷ０を介してテスト端子とを導通状態にし、テスト端子を外部テスタにより接地電圧とすることによって、リーク検出を行うものとする。この場合、主ビット線ＭＢＬ０とＭＢＬ２間については、主ビット線ＭＢＬ０，ＭＢＬ２が互いに同電位になってしまうため、もしメモリアレイ領域１０上の主ビット線ＭＢＬ０とＭＢＬ２との間に短絡故障があった場合でも、その短絡故障は検出されない。

同様に、メモリアレイ領域１０上に配置された主ビット線対ＭＢＬ１とＭＢＬ３、ＭＢＬ４とＭＢＬ６、ＭＢＬ５とＭＢＬ７間に短絡故障があった場合でも、隣接する主ビット線対毎に選択して検査する方法では対となる主ビット線のどちらか一方がフローティング状態になってしまうため、またある程度の主ビット線対を束にして一括選択して検査する方法ではそれぞれの主ビット線対が同電位となってしまうため、それらの短絡故障は検出できないことになる。

本発明は、複数の主ビット線が交差したメモリアレイ構成を持つ半導体記憶装置において、隣接する主ビット線間のリーク電流を容易に検出可能とすることを目的とする。

上記課題を解決するため、本発明では、主ビット線を交差させたメモリアレイ構成をとる半導体記憶装置において、隣接する主ビット線間に異なる電位を与えるように回路を構成することを特徴とする。

本明細書において開示される発明のうち代表的なものの概要を簡単に説明すれば、次の通りである。

すなわち、第１の手段では、複数のメモリセルが複数の行方向および列方向に沿って配置されたマトリクス状のメモリセル領域を有し、当該メモリセル領域が、それぞれが所定数の行を含むように複数のセクタに分割された半導体記憶装置において、前記メモリセル領域の列を選択する列選択回路と、前記メモリセル領域の行を選択する行選択回路と、前記メモリセルの各行毎に設けられ、前記行選択回路に接続される複数のワード線と、列方向に沿って延び、前記列選択回路によって制御される列選択トランジスタに接続される複数の主ビット線と、各前記セクタ内に配置され、列方向に沿って延びる複数の副ビット線と、各前記副ビット線に対応して設けられ、前記主ビット線と前記副ビット線との間を電気的に接続し、または遮断する複数の選択トランジスタと、行方向に沿って延び、前記行選択回路に接続されて各前記選択トランジスタの導通、または非導通状態を切り替えるための電圧を各選択トランジスタの制御電極に印加する複数の選択線とを備え、前記行選択回路は、読み出し対象のメモリセルに接続されたワード線を選択し、前記複数の主ビット線は、１箇所または複数箇所で交差する交差領域を持っており、隣接する前記主ビット線に、互いに異なる電圧を供給するものである。

この第１の手段によれば、複数の主ビット線が交差したメモリアレイ構成を持つ半導体記憶装置においても、隣接する主ビット線間のリーク電流を容易に検出することが可能となる。

また、第２の手段では、複数のメモリセルが複数の行方向および列方向に沿って配置されたマトリクス状のメモリセル領域を有し、当該メモリセル領域が、それぞれが所定数の行を含むように複数のセクタに分割された半導体記憶装置として、前記メモリセル領域の列を選択する列選択回路と、前記メモリセル領域の行を選択する行選択回路と、前記メモリセルの各行毎に設けられ、前記行選択回路に接続される複数のワード線と、列方向に沿って延び、前記列選択回路によって制御される列選択トランジスタに接続される複数の主ビット線と、各前記セクタ内に配置され、列方向に沿って延びる複数の副ビット線と、各前記副ビット線に対応して設けられ、前記主ビット線と前記副ビット線との間を電気的に接続し、または遮断する複数の選択トランジスタと、行方向に沿って延び、前記行選択回路に接続されて各前記選択トランジスタの導通、または非導通状態を切り替えるための電圧を各選択トランジスタの制御電極に印加する複数の選択線とを備え、前記行選択回路は、読み出し対象のメモリセルに接続されたワード線を選択し、前記複数の主ビット線は、１箇所または複数箇所で交差する交差領域を持っており、前記主ビット線に所望の電圧を供給するものである。

この第２の手段によれば、複数の主ビット線が交差したメモリアレイ構成を持つ半導体記憶装置においても、隣接する主ビット線間のリーク電流を容易に検出することが可能となる。

本発明によると、複数の主ビット線が交差したメモリアレイ構成を持つ半導体記憶装置において、複数の主ビット線が交差した場合においても隣接する主ビット線間に異なる電圧を供給することができ、主ビット線間のリーク電流を容易に検出することが可能となる。その結果、半導体記憶装置の製品品質の向上を図ることができる。

まず、本発明に係る半導体記憶装置の一例の概要を説明する。半導体記憶装置に設けられるメモリセルは、基板と制御ゲートとの間に挟まれたフローティング（浮遊）ゲートを有する構成がよく知られており、フローティングゲートに電子が蓄えられているか否かによって２値情報を保持する。フローティングゲートに電子が蓄えられている場合には、制御ゲートに印加されるゲート電圧の閾値が高くなるため、所定のゲート電圧を印加しても、メモリセルには実質的に電流が流れない。この状態を“０”が記憶されているとする。反対に、電子が蓄えられていない場合にはゲート電圧の閾値が低くなるため、制御ゲートに所定のゲート電圧が印加されると、メモリセルに電流が流れる。この状態を“１”が記憶されているとする。ここでは、電子が蓄えられていない状態を消去状態“１”とし、電子が蓄えられている状態を書き込み状態“０”とする。

また、メモリセルとしては、フローティングゲートを有する構成だけでなく、酸化膜に挟まれた絶縁膜である窒化膜中のトラップに電荷を蓄積し、記憶を保持するＭＯＮＯＳ構造のメモリセルや、マスクＲＯＭ等の不揮発性メモリに関しても本発明は有効である。

また、主副ビット線を有する階層化ビット線構成において、その主ビット線を交差させてレイアウトするようなアレイ構成に関して本発明は有効である。

（第１の実施形態）
以下に、本発明の第１の実施形態に係る半導体記憶装置の概要について、図面を参照しながら説明する。本実施形態に係る半導体記憶装置は、主ビット線リーク検査用の選択回路と選択トランジスタ、電圧印加手段を付加し、隣接する主ビット線間のリーク電流を容易に検出することができるものである。

図１は本発明の第１の実施形態に係る半導体記憶装置の構成を示す図である。図１に示す構成は、基本的には図６に対して、リーク検査用選択回路１６、リーク検査用電圧印加手段１７、リーク検査用電圧印加手段１７と各主ビット線ＭＢＬ０〜ＭＢＬ７とを接続するリーク検査用選択トランジスタＬＴ０〜ＬＴ７、リーク検査用選択トランジスタ選択信号ＬＳ０〜ＬＳ７、主ビット線ＭＢＬ０，ＭＢＬ２，ＭＢＬ４，ＭＢＬ６とテスト端子との間に設けられたスイッチＳＷ１とその制御信号ＴＣＬＴ１を、付加したものになる。メモリアレイ領域１０，１１の詳細は図７に示すとおりである。

図１の構成において、主ビット線リーク検査は、
ステップ１：メモリアレイ領域１１上に配置された主ビット線のリーク検査
ステップ２：メモリアレイ領域１０上に配置された主ビット線のリーク検査
の２ステップに分けて実施する。ステップ１すなわち、列選択トランジスタＣＴ０〜ＣＴ７に近い側のメモリアレイ領域１１上に配置された主ビット線に関しての主ビット線間リーク検査方法は、従来例と同様であるため、説明を省略する。その際、リーク検査用選択トランジスタＬＴ０〜ＬＴ７、スイッチＳＷ１は非導通状態、リーク検査用電圧印加手段１７は非活性の状態となっている。

以降、課題で示した短絡故障が検出されない場合が存在したステップ２について説明を行う。ここでは一例として、主ビット線対ＭＢＬ０とＭＢＬ２との間のリーク検査方法を主として説明するが、その他の未検出ビット線対に対しても展開できることは、ここでの説明より容易に類推できると考える。

まずステップ２では、ビット線電圧印加手段１５を非活性状態、リーク検査用電圧印加手段１７を活性状態にする。その上で、列選択トランジスタ選択信号ＣＳ０およびリーク検査用選択トランジスタ選択信号ＬＳ２が論理値「１」の状態を取り選択され、列選択トランジスタＣＴ０およびリーク検査用選択トランジスタＬＴ２が導通状態となる。そしてリーク検査用電圧印加手段１７より主ビット線ＭＢＬ２に所望の電圧を供給し、制御信号ＴＣＴＬ１が論理値「１」の状態を取り選択されることによって、スイッチＳＷ１を介してメモリセルのソース側に接続される主ビット線ＭＢＬ０とテスト端子とが導通状態となる。そしてテスト端子を外部テスタにより接地電圧とすることによって、主ビット線対ＭＢＬ０とＭＢＬ２間のリークを検出することができる。

また、ある程度の主ビット線対を束にして一括選択して検査する場合について考えると、まずビット線電圧印加手段１５を非活性状態、リーク検査用電圧印加手段１７を活性状態にする。その上で、例えば列選択トランジスタＣＴ０，ＣＴ４およびリーク検査用選択トランジスタＬＴ２，ＬＴ６を導通状態にし、主ビット線ＭＢＬ２，ＭＢＬ６へはリーク検査用電圧印加手段１７より所望の電圧を供給し、スイッチＳＷ１を介して主ビット線ＭＢＬ０，ＭＢＬ４とテスト端子とを導通状態にし、テスト端子を外部テスタにより接地電圧とする。これにより、主ビット線ＭＢＬ０とＭＢＬ２間、ＭＢＬ４とＭＢＬ６間のリークを検出することができる。

同様に列選択トランジスタＣＴ１，ＣＴ５およびリーク検査用選択トランジスタＬＴ３，ＬＴ７を導通状態にし、主ビット線ＭＢＬ３，ＭＢＬ７へはリーク検査用電圧印加手段１７より所望の電圧を供給し、スイッチＳＷ０を介して主ビット線ＭＢＬ１，ＭＢＬ５とテスト端子とを導通状態にし、テスト端子を外部テスタにより接地電圧とする。これにより、主ビット線ＭＢＬ１とＭＢＬ３間、ＭＢＬ５とＭＢＬ７間のリークを検出することができる。

このように本実施形態の構成を用いることによって、従来検出できなかったメモリアレイ領域１０上に存在する短絡故障も容易に検出することが可能となる。

なお、リーク電流の検出方法として、外部に接続するテスト端子に流れるリーク電流を外部テスタで検出する方法を述べたが、検出方法はこれに限らず、例えば図２に示すように、チップ内部にリーク電流検出回路１８を設けて、その出力ＯＵＴによりリークの有無を検出したり、読み出し動作で用いるセンスアンプ回路を検出手段として流用することも可能である。

また、より単純な検出方法としては、テスト端子を設けず、そのノードをチップ内部で接地電位に固定し、同様の検査を行う中で、ビット線電圧印加手段１５やリーク検査用電圧印加手段１７に供給する外部電源の電源電流を確認することによって、リークの有無を検出することも可能である。

（第２の実施形態）
以下に、本発明の第２の実施形態に係る半導体記憶装置の概要について、図面を参照しながら説明する。本実施形態に係る半導体記憶装置は、従来の半導体記憶装置に対し、ビット線電圧印加手段と主ビット線との間、および主ビット線とセンスアンプ回路との間にスイッチを付加し、隣接する主ビット線間のリーク電流を容易に検出することができるものである。検出動作としては、検出対象のビット線を所望の電圧にプリチャージする際のプリチャージレベルからの電圧変動を、センスアンプ回路などの電圧検出手段によって判定することを行う。このような動作によって、主ビット線間のリークの有無を検出するものである。

図３は本発明の第２の実施形態に係る半導体記憶装置の構成を示す図、図４は図３の半導体記憶装置におけるリーク検出動作を示すための電圧波形である。

以降、一例として、主ビット線ＭＢＬ０に隣接する主ビット線ＭＢＬ１，ＭＢＬ２，ＭＢＬ３との間のリーク検査方法を主として説明するが、その他のビット線に対しても応用できることは、ここでの説明より容易に類推できると考える。

図３において、まず初めに、全ての列選択トランジスタ選択信号ＣＳ０〜ＣＳ７および制御信号ＴＣＴＬ０〜ＴＣＴＬ３を、論理値「１」の状態を取るようにすることで、全ての主ビット線ＭＢＬ０〜ＭＢＬ７がビット線電圧印加手段１５に接続される。その際、ビット線電圧印加手段１５により、全ての主ビット線は接地電位にディスチャージされる（図４、“ディスチャージ期間”）。

その後、リーク検出対象の主ビット線ＭＢＬ０にのみビット線電圧印加手段１５より所望のプリチャージ電圧が印加されるように、列選択トランジスタ選択信号ＣＳ１〜ＣＳ７および制御信号ＴＣＴＬ０，ＴＣＴＬ３を、論理値「０」の状態を取るようにする。

その後、ビット線電圧印加手段１５を活性化させ、プリチャージ動作を開始する（図４、“プリチャージ開始”）。この間、センスアンプ回路１９にはＭＢＬ０のプリチャージ電圧レベルと基準電圧Ｖｒｅｆとが入力され、所定の時間を経た後（図４、“リーク検出タイミング”）、比較動作を行う。ここで、もしリーク検出対象の主ビット線ＭＢＬ０に隣接する主ビット線ＭＢＬ１，ＭＢＬ２，ＭＢＬ３との間に短絡故障が存在する場合、その短絡先の主ビット線にプリチャージ電流が漏れ、その寄生容量を充電することになる。このため、図４の“Ｖ（ＭＢＬ）※主ビット線間リークあり”のように、所望のプリチャージ電圧レベルに到達する時間が多くかかることになる。

もちろん、主ビット線間に短絡故障が存在しない場合は、図４の“Ｖ（ＭＢＬ）※主ビット線間リークなし”のように、本来あるべきタイミングでプリチャージ動作が完了することとなる。このようにプリチャージレベルからの電圧変動をセンスアンプ回路などの電圧検出手段によって判定することによって、主ビット線間のリークの有無を検出することができる。

なお、リーク電流の検出方法として、読み出し動作で用いるセンスアンプ回路を検出手段として用いる方法を述べたが、検出方法はこれに限らず、例えばチップ内部に別途電圧検出手段を設けて、その出力によりリークの有無を検出することも可能である。

また、主ビット線のディスチャージ、プリチャージの方法やタイミングはこれに限られたものではなく、リーク検出対象の主ビット線とそれに隣接する主ビット線との間に短絡故障が存在した場合に、そのリーク電流が電位差としてセンスアンプ回路等の電圧検出手段によって検出される構成や動作であれば、主ビット線間のリークの有無を検出することができる。

本発明に係る半導体記憶装置は、容易に主ビット線間のリーク有無の判定が可能となる効果を有し、複数の主ビット線が交差したメモリアレイ構成を持つ半導体記憶装置等として有用である。また、クロストーク低減を目的にデータバスを交差させた際のデータバス間リーク検出等の用途にも応用できる。

本発明の第１の実施形態に係る半導体記憶装置の構成を示す図である。 本発明の第１の実施形態に係る半導体記憶装置の構成を示す図である。 本発明の第２の実施形態に係る半導体記憶装置の構成を示す図である。 本発明の第２の実施形態に係る半導体記憶装置におけるリーク検出動作を示すための電圧波形である。 従来の半導体記憶装置（主ビット線交差なし）の構成を示す図である。 従来の半導体記憶装置（主ビット線交差あり）の構成を示す図である。 メモリアレイ領域の詳細図の一例である。

符号の説明

１０，１１ メモリアレイ領域
１２ 行選択回路
１３ 選択線選択回路
１４ 列選択回路
１５ ビット線電圧印加手段
１６ リーク検査用選択回路
１７ リーク検査用電圧印加手段
１８ リーク電流検出回路
１９ センスアンプ回路
ＭＢＬ 主ビット線
ＤＢＬ 副ビット線
ＷＬ ワード線
ＳＥＬ 選択線
ＭＣ メモリセル
ＣＴ 列選択トランジスタ
ＣＳ 列選択トランジスタ選択信号
ＬＴ リーク検査用選択トランジスタ
ＬＳ リーク検査用選択トランジスタ選択信号

Claims (6)

1. 複数のメモリセルが複数の行方向および列方向に沿って配置されたマトリクス状のメモリセル領域を有し、当該メモリセル領域が、それぞれが所定数の行を含むように複数のセクタに分割された半導体記憶装置であって、
   前記メモリセル領域の列を選択する列選択回路と、
   前記メモリセル領域の行を選択する行選択回路と、
   前記メモリセルの各行毎に設けられ、前記行選択回路に接続される複数のワード線と、
   列方向に沿って延び、前記列選択回路によって制御される列選択トランジスタに接続される複数の主ビット線と、
   各前記セクタ内に配置され、列方向に沿って延びる複数の副ビット線と、
   各前記副ビット線に対応して設けられ、前記主ビット線と前記副ビット線との間を電気的に接続し、または遮断する複数の選択トランジスタと、
   行方向に沿って延び、前記行選択回路に接続されて各前記選択トランジスタの導通、または非導通状態を切り替えるための電圧を各選択トランジスタの制御電極に印加する複数の選択線とを備え、
   前記行選択回路は、読み出し対象のメモリセルに接続されたワード線を選択し、
   前記複数の主ビット線は、１箇所または複数箇所で交差する交差領域を持っており、
   隣接する前記主ビット線に、互いに異なる電圧を供給する
   ことを特徴とする半導体記憶装置。
2. 前記複数の主ビット線にそれぞれ設けられ、隣接する前記主ビット線に互いに異なる電圧を供給するためのスイッチ手段を備えた
   ことを特徴とする請求項１記載の半導体記憶装置。
3. 隣接する前記主ビット線の間に流れる電流を検出する電流検出手段を備えた
   ことを特徴とする請求項１または２記載の半導体記憶装置。
4. 複数のメモリセルが複数の行方向および列方向に沿って配置されたマトリクス状のメモリセル領域を有し、当該メモリセル領域が、それぞれが所定数の行を含むように複数のセクタに分割された半導体記憶装置であって、
   前記メモリセル領域の列を選択する列選択回路と、
   前記メモリセル領域の行を選択する行選択回路と、
   前記メモリセルの各行毎に設けられ、前記行選択回路に接続される複数のワード線と、
   列方向に沿って延び、前記列選択回路によって制御される列選択トランジスタに接続される複数の主ビット線と、
   各前記セクタ内に配置され、列方向に沿って延びる複数の副ビット線と、
   各前記副ビット線に対応して設けられ、前記主ビット線と前記副ビット線との間を電気的に接続し、または遮断する複数の選択トランジスタと、
   行方向に沿って延び、前記行選択回路に接続されて各前記選択トランジスタの導通、または非導通状態を切り替えるための電圧を各選択トランジスタの制御電極に印加する複数の選択線とを備え、
   前記行選択回路は、読み出し対象のメモリセルに接続されたワード線を選択し、
   前記複数の主ビット線は、１箇所または複数箇所で交差する交差領域を持っており、
   前記主ビット線に所望の電圧を供給する
   ことを特徴とする半導体記憶装置。
5. 前記複数の主ビット線にそれぞれ設けられ、前記主ビット線に所望の電圧を供給するためのスイッチ手段を備えた
   ことを特徴とする請求項４記載の半導体記憶装置。
6. 前記主ビット線に供給された所望の電圧の状態を検出する電圧検出手段を備えた
   ことを特徴とする請求項５記載の半導体記憶装置。

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