JP3267301B2 - 検査回路を有する回路装置 - Google Patents

検査回路を有する回路装置

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JP3267301B2 JP53480797A JP53480797A JP3267301B2 JP 3267301 B2 JP3267301 B2 JP 3267301B2 JP 53480797 A JP53480797 A JP 53480797A JP 53480797 A JP53480797 A JP 53480797A JP 3267301 B2 JP3267301 B2 JP 3267301B2
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Description

【発明の詳細な説明】 本発明は、半導体基板上に規則的に配置され並び合っ
て構成されている予め定められた数のグループ線を有
し、これらのグループ線に、半導体基板上にほぼ互いに
同一に構成されている多数の電子的基本回路が接続さ
れ、基本回路および（または）グループ線の電子的機能
を検査するための検査回路が設けられている半導体回路
装置に関する。
高密度集積半導体回路の製造後に、その動的および静
的機能を検査することが必要であり、このことは製造者
にとっては大抵高い費用のかかる検査手順の実行を意味
する。一般に複雑な回路ではすべての可能な論理状態の
数が多いので、回路の包括的な検査は大きい時間的消費
によってのみ可能である。特に高密度集積半導体メモリ
における検査に要する費用は生産費用の大きな割合を占
めるので、短時間でできるだけ高い欠陥発見率を保証す
る検査方法および検査回路が望まれている。生産ライン
から欠陥のある回路をできるだけ早期に選別することは
製造設備の負荷軽減をもたらし、またこうして時間およ
び費用の節減に寄与する。現在時に電気的に消去可能か
つプログラム可能な半導体メモリ（EEPROM）に対する代
表的な検査シーケンスは下記のように使用される。即
ち、本来の検査シーケンスの開始前にすべてのメモリセ
ルが消去され、続いてすべてのメモリセルもしくは予め
定められたパターンに従って選び出されたメモリセルが
特定の論理値にプログラムされる。その後に一般にいわ
ゆるストレス処理が高められた温度により、かつ（また
は）高められたドレイン電圧により行われる。後続の検
査工程の際にEEPROMのメモリセルおよび回路構成要素の
機能がたとえばメモリセルのしきい電圧シフトを決定す
ることにより検査される。メモリセルの新たな消去の後
にもう一度のストレス処理が場合によってはメモリセル
の高められたゲート電圧により実行され、機能検査がメ
モリセルのしきい電圧シフトを決定することにより繰り
返される。最後にEEPROMのデータ内容が消去される。ラ
イン（D.Rhein）およびフライターク（H.Freitag）著
「マイクロエレクトロニックメモリ（Mikroelektronisc
he Speicher）」、第117頁、スプリンガー出版、ウィー
ン、ニューヨークにこのような検査プロセスを簡単化す
るための回路技術的処置が説明されている。いわゆるガ
ングプログラミングモードでは２または４バイトの並列
プログラミングによりプログラミング時間が短縮され得
る。いわゆるフル・アレイ・ストレスモードでは、選択
されていないセルにおける正常な作動中の擾乱をシミュ
レートするために、高いストレス電圧がすべてのワード
線またはビット線に同時に与えられる。いわゆる個別セ
ルしきいモードでは、すべての読出し回路が正常な作動
電圧により動作し、他方においてワード線では電圧が零
ボルトとプログラミング電圧（典型的に約＋18ボルト）
との間で変更され、それによって個々のセルしきい電圧
が決定される。これまでに知られている検査法のすべて
においてメモリセルを何回もプログラミングし、再び消
去することが必要である。しかしこのことはまさにEEPR
OMにおいて非常に高い時間的費用および相応に長い検査
時間の原因となる。なぜならば、EEPROMのプログラミン
グおよび消去のために50ms/Byteまでの時間が必要とさ
れるからである。DRAM検査から知られている他のアルゴ
リズム（例えばいわゆるMarch Test）は、必要とされる
プログラミングサイクルの数が多いので、特にフラッシ
ュ−EEPROMに対しては使用できない。
本発明の課題は、冒頭に記載されている種類の回路装
置であって、可能なかぎりわずかな回路技術的費用を付
加するだけで回路装置の機能に関して迅速に十分に有効
な検査結果を与える回路装置を提供することである。
この課題を解決するため、本発明においては、半導体
基板上に規則的に配置され並び合って構成されている予
め定められた数のグループ線を有し、これらのグループ
線に、半導体基板上にほぼ互いに同一に構成されている
多数の電子的基本回路が接続されており、基本回路およ
び（または）グループ線の電子的機能を検査するための
検査回路が設けられ、検査回路は半導体基板上に集積さ
れて構成されており、グループ線に対応付けられている
スイッチング装置を有し、このスイッチング装置によっ
て少なくとも１つの予め定められたグループ線が第１の
試験信号を、また予め定められたグループ線に直接隣接
して配置されている別のグループ線が第１の試験信号と
は異なる試験レベルを有する第２の試験信号を与えられ
得るようになっており、グループ線に対応付けられてい
る検出装置が設けられ、この検出装置が第１または第２
の試験信号を与えられるグループ線から導き出された出
力信号を検出し、グループ線の数に相応する数のスイッ
チが設けられており、これらのスイッチが選択信号によ
りグループ線への第１もしくは第２の試験信号を接続す
るために駆動される半導体回路装置において、検出装置
が、偶数のグループ線に対応付けられている第１の検出
線と、奇数のグループ線に対応付けられている第２の検
出線と、各グループ線に対応付けられ制御入力端側でグ
ループ線と電気的に結合されている検出スイッチとを有
し、検出スイッチが入力側で予め定められた一定の基準
電位に接続されており、出力側で偶数または奇数のグル
ープ線への対応付けに相応して第１または第２の検出線
に電気的に結合される。
本発明は、構造的に同一形式に配置されている多数の
基本回路の多くの場合に存在している空間的対称性また
は規則的配置を、回路技術的に簡単に構成され短い試験
時間で実行可能であるグループ線の導通および（また
は）遮断検査のために利用するという認識に基づいてい
る。多くの場合に、製造に原因のある欠陥の高い割合が
グループ線の遮断および導通検査により発見され得るこ
とが判明している。それにより特に欠陥のあるグループ
線が確定され、基本回路に起因するグループ線相互間お
よびグループ線と他の線との間の欠陥のある電気的接続
が発見され得る。グループ線の導通および遮断検査は基
本回路の機能検査と対照的に非常に迅速に実行し得る。
本発明による検査回路により実行可能な検査過程によれ
ば、最短時間のうちに、欠陥部分の予選別の基礎とされ
得る高い発見率での欠陥発見が可能である。本発明の主
な利点は、検査回路が回路技術的に非常に簡単に構成さ
れ得ること、また半導体基板上に付加的に設ける必要の
ある構成要素がごく少数であり、従って検査回路が半導
体回路の固定的な構成部分として等しい半導体基板上に
集積されていることにある。多くの場合に、検査すべき
回路のいずれにせよ存在している回路部分が同時に検査
回路の特定の構成部分として使用することができるの
で、半導体基板上で付加的に必要とされる検査回路の面
積が僅かですむ。
検査時間が短い点で有利な本発明の構成では、グルー
プ線に対応付けられているスイッチング装置によりすべ
ての偶数のグループ線が第１の試験信号を、またすべて
の奇数のグループ線が第２の試験信号を与えられること
ができ、グループ線に対応付けられている検出装置がそ
れぞれ第１または第２の試験信号を与えられる偶数また
は奇数のグループ線から導き出された出力信号を検出す
る。このことは、２種類の試験信号が偶数および奇数の
グループ線に与えられるたば１つの単一の検査により、
同時に多数の並び合って延びているグループ線を導通お
よび遮断に関して検査し、また隣接するグループ線の間
に短絡が存在するかどうかを確かめることを可能にす
る。
本発明による回路装置の構成では、グループ線に対し
交差して半導体基板上に並び合って半導体基板上に構成
されている予め定められた数のコレクティブ線が設けら
れており、その際にグループ線およびコレクティブ線の
各交叉個所にそのつどの交叉個所のグループ線およびコ
レクティブ線と電気的に結合されている基本回路が設け
られていてよい。好ましくは基本回路はマトリックス状
に配置されており、各々のグループ線またはコレクティ
ブ線にマトリックス状の配置の行または列が対応付けら
れている。このことは、グループ線上の試験信号をその
つどの基本回路によりグループ線と結び付けられている
コレクティブ線上の試験信号と比較することにより基本
回路が導通しているか否かを検査し、またその際に基本
回路の正常な機能を推定する可能性を開く。
回路技術的に特に簡単な構成では、グループ線の数に
相応する数のスイッチが設けられており、これらのスイ
ッチが選択信号によりグループ線へ第１もしくは第２の
試験信号の通過接続のために駆動されているようにする
ことができ、その際に偶数のグループ線に対応付けられ
ているスイッチの制御入力端が共通に第１の選択線に、
また奇数のグループ線に対応付けられているスイッチの
制御入力端が共通に第２の選択線に結合されている。両
選択線とそれぞれ各グループ線に対応付けられているス
イッチとは、検査回路の付加的に半導体基板上に構成す
べき単一の構成要素を形成する。選択線もスイッチもす
べての通常の半導体技術（COMOS、TTLなど）で実現する
ことができる。検査回路の選択線およびスイッチにおい
て、検査すべき回路のグループ線および基本回路におけ
ると等しい半導体技術が使用されるならば、スイッチン
グ装置に対する開発および生産技術上の付加費用はわず
かにとどまる。
個々の欠陥のあるグループ線を同定するため、スイッ
チング装置が単一の予め定められたグループ線に第１の
試験信号を、すべての他のグループ線に第２の試験信号
を与えるようにすることができる。この検査は２つの任
意のグループ線の間の短絡の確定とならんで、欠陥のあ
るグループ線の一義的な同定をも可能にする。この同定
のためには、存在しているグループ線の数と同数の検査
過程が必要である。検査過程あたり単一のグループ線が
第１の検査信号を与えられ他のすべてのグループ線が第
２の検査信号を与えられる。
隣接するグループ線の間の短絡を特に迅速に認識する
ため、スイッチング装置が、各グループ線に対応付けら
れ２つの選択線により交互に駆動され、また対応付けら
れているグループ線と出力側で結合されているスイッチ
を有し、その際に予め定められたグループ線に対応付け
られているスイッチが入力側で第１の入力信号を、また
別のグループ線に対応付けられているスイッチが入力側
で第２の入力信号を与えられ、検出装置が、偶数のグル
ープ線に対応付けられている第１の検出線と、奇数のグ
ループ線に対応付けられている第２の検出線と、各グル
ープ線に対応付けられ、制御入力側でグループ線と電気
的に結合されている検出スイッチとを有し、検出スイッ
チが入力側で予め定められた一定の基準電位に接続され
ており、出力側で偶数または奇数のグループ線への対応
付けに相応して第１または第２の検出線に電気的に結合
され、検出装置は第１の検出線に結合されている第１の
電流認識回路と、第２の検出線に結合されている第２の
電流認識回路とを有するようにすることができる。この
検出装置が偶数または奇数のグループ線においてスイッ
チング装置から偶数または奇数のグループ線に与えられ
た試験信号と異なる試験信号を検出するならば、このこ
とは少なくとも２つの隣接するグループ線の間の少なく
とも１つの短絡または故障した検出線を推定させる。
さらに、欠陥のあるグループ線を同定するため、検出
装置は、各グループ線に対応付けられており、電気的に
結合されている信号認識回路を有することができる。た
いていの場合、冒頭に記載されている種類の半導体回路
では、各グループ線に対応付けられ、信号認識回路とし
て使用可能な回路がいずれにせよ存在しており、このこ
とは検出装置に対して回路技術上の費用を増すことにな
らない。
この構成はさらに、検出装置が、グループ線の数に相
応して対応付けられている複数個の選択スイッチを有
し、これらのスイッチがグループ線と信号認識回路との
間に接続されており、また共通の選択線を介して駆動さ
れるように構成されていてよい。このことは例えば、選
択スイッチを阻止状態に切換えることにより、予め定め
られた電位にあるグループ線を切り離し、グループ線が
放電していないか、従って実際に絶縁されているかどう
か、またはそれらが隣のグループ線または他の回路部分
との誤った接続に起因して放電しているかどうかを検査
することを可能にする。
スイッチング装置の回路技術的に特に簡単な実現例で
は、第１及び第２の試験信号に対するスイッチはスイッ
チングトランジスタまたはスイッチング可能な接地端子
を設けられているインバータであってよい。これらの構
成要素は製造費用を増すことなしに本発明による検査回
路を集積するための半導体基板上に作ることができる。
本発明による回路装置の特に好ましい応用では、グル
ープ線およびコレクティブ線の交叉個所における基本回
路が半導体基板上に構成されている半導体メモリのメモ
リセルである。特に半導体メモリではグループ線の導
通、断線および短絡検査は時間節減に通ずる。半導体メ
モリのプログラミング、消去および読出しは特に電気的
にプログラミング可能かつ消去可能な半導体メモリの場
合には多くの時間を必要とする。その際に従来の技術に
相応する検査方法は50ms/Byteまでの時間がかかり、そ
れに対して本発明による検査は約50ns/Byte以下の時間
しか必要とせず、このことは係数106のオーダーの差に
相当する。
すべての形式の半導体メモリに対して、グループ線が
ワード線またはビット線、コレクティブ線がビット線ま
たはワード線、検出線がセンス線、検出スイッチがセン
ス線に結合されているスイッチ、第１および第２の電流
認識回路がセンス線に結合されている読出し増幅器、ま
たは信号認識回路がビット線に結合されている読出し増
幅器であってよく、これらは半導体メモリ中にいずれに
せよ存在している回路構成部分であり、また有利な仕方
で本発明による回路により検査を実行するために利用す
ることができる。検出装置に対して専ら既存の回路構成
要素を使用することができるので、半導体メモリにおい
て検出装置に対する付加の回路技術上の費用を必要とし
ない。
有利に、選択線および各ワード線に対応付けられてい
るスイッチング装置のトランジスタは、ワード線に対応
付けられ半導体メモリ中にいずれにせよ存在しているワ
ード線ドライバの前に接続されていてよい。それによ
り、試験信号に対して必要な電圧を発生するスイッチン
グ装置の主要な構成部分に対して、既に存在している比
較的高コストの装置を利用することができる。
トランジスタから成るスイッチング装置の前にさら
に、選択線を零とは異なる好ましくは正の電圧または零
電圧に結合する切換スイッチが接続されていてよい。そ
のために零電圧に対して既に存在している接地端子が、
また正の電圧に対してたとえば供給電圧または半導体基
板上で利用可能な他の電圧が使用され得る。
他の構成では、ビット線に結合されているスイッチン
グ装置が、ビット線にプログラミング電圧を与えるため
半導体メモリ内に存在している装置であってよい。検査
回路に対する回路技術上の付加費用は、この場合には２
つの選択線の費用、またはすべてのメモリマトリックス
に対する選択または分離線、及び各グループ線に対する
トランジスタまたはインバータの費用のみである。スイ
ッチング装置に対するワード線ドライバおよびプログラ
ミング電圧発生器および検出装置に対する読出し増幅器
および検出線のような検査回路の他のすべての構成部分
は、半導体メモリ装置内にいずれにせよ存在している。
半導体メモリ、特に電気的にプログラミング可能かつ
消去可能な半導体メモリの検査の際の本発明による検査
回路の好ましい応用の際には、有利な仕方で、プロセス
に起因する欠陥の大部分がメタライジングおよびポリ短
絡ならびにゲート酸化物短絡に帰すものであることが利
用される。本発明による検査回路は、セルのプログラミ
ングを必要とせずに、上記のスタティックな接続を検査
し、またそれによって最短時間のうちに高い欠陥発見率
で欠陥発見を可能にする。
本発明の他の特徴、利点および合目的性は図面による
実施例の以下の説明から明らかになる。
図１はワード線およびビット線を有するEEPROMのメモ
リセルの概略構成図、 図２は第１の実施例によるEEPROMのワード線検査およ
びセンス線検査のための検査回路を有する回路装置の概
略回路図、 図3Aは第２の実施例によるEEPROMのワード線検査およ
びセンス線検査のための検査回路を有する回路装置の概
略回路図、 図3Bは図3A中に示されている回路装置に含まれている
インバータの内部構成の概略回路図、 図４は第３の実施例による電圧読出し増幅器を有する
EEPROMのビット線検査のための検査回路を有する回路装
置の概略回路図、 ５図は第４の実施例による電流読出し増幅器を有する
EEPROMのビット線検査のための検査回路を有する回路装
置の概略回路図、また 図６は電流読出し増幅器を有するEEPROMに対するビッ
ト線検査のための検査回路を有する回路装置の概略回路
図である。
電気的にプログラミング可能かつ消去可能な半導体メ
モリにおいて本発明による検査回路は特に有利に応用さ
れ得るので、以下に一層詳細に説明される実施例はすべ
てOTP（一回プログラミング可能）またはフラッシュ
（多数回プログラミング可能）メモリセルを有する電気
的にプログラミング可能かつ消去可能な半導体メモリに
関するものである。図１には電気的にプログラミング可
能かつ消去可能な半導体メモリの個々のメモリセルが概
要を示されている。その際に本発明による回路の応用範
囲はプログラミング可能な固定値メモリまたは他の不揮
発性のメモリに制限されずに、規則的に配置されている
基本回路を有する任意の他のメモリ形式および論理回路
にもわたっている。
図１は制御電極１、非電位拘束の電極２、ドレイン電
極３およびソース電極４から成る基本回路の例としてメ
モリセル７を示す。非電位拘束の電極２は絶縁体５によ
り囲まれている。制御電極１はメモリセル７の上位の行
に対応付けられているワード線WLに、ドレイン電極３は
メモリセルの上位の列に対応付けられているビット線BL
に電気的に結合されている。メモリセルのソース端子４
は互いに結合されており、また共通の固定可能な電位に
ある。このメモリセルはそれ自体は公知の仕方で下記の
ように機能する。メモリセル７の両方の状態に、非電位
拘束の電極２のロードされた状態およびロードされてい
ない状態が相応している。プログラミングするために
は、制御電極１にドレイン電極３にくらべて正の高電圧
が与えられることによって、非電位拘束の電極２中に電
荷が注入される。正の高電圧の代表的な値は約＋18ボル
トである。消去するためには、電子が非電位拘束の電極
２から除去されるか、または制御電極１にドレイン電極
３にくらべて負の高電圧が与えられることによって、正
孔が非電位拘束の電極２中に注入される。上記の負の高
電圧は典型的に約−12ボルトである。絶対値が供給電圧
を越えているこれらの電圧は、絶縁体５により構成され
ている電位障壁に打ち勝つために必要である。高い電界
の強さに基づいて電子は絶縁体の電位障壁を通り抜け
（ファウラーノルドハイム（fowler−Nordheim）効果）
またはドレイン電極の付近に生ずるホットエレクトロン
が絶縁体の電位障壁に打ち勝ち得る（“チャネル・ホッ
トエレクトロン効果”）。読出すためには、約５ボルト
の正の電圧が制御電極１とドレイン電極３との間に与え
られる。しかしこの電圧は非電位拘束の電極２のローデ
ィング状態を変更するのには十分でない。
図２は、半導体基板26上に規則的に配置され並び合っ
て構成されている予め定められた数のワード線WL0、WL
1、WL2、WL3（ここでは一般的にグループ線とも呼ばれ
る）とワード線に対して垂直に半導体基板26の上に構成
されている予め定められた数のビット線BL0、BL1、BL
2、BL3（ここでは一般的にコレクティブ線とも呼ばれ
る）とを有する本発明による回路装置の第１の実施例を
示す。ワード線およびビット線の各々の交叉個所に、電
気的にプログラミング可能かつ消去可能な半導体メモリ
28の基本回路と呼ばれるメモリセル７が結合されてい
る。ワード線WL0ないしWL3を駆動するため、それ自体は
公知の仕方で（詳細には示されていない）アドレスデコ
ーダ回路と接続されているワード線ドライバ８が設けら
れている。メモリセル７からビット線BL0ないしBL3上に
与えられているデータ内容を読出すため、読出し増幅回
路６が設けられており、それらの構成および作用の仕方
は同じく当業者によく知られている。ワード線WL0ない
しWL3はセンス線トランジスタ13、14を介して、又セン
ス線15および16を介して読出し増幅29と結合されてお
り、その際にセンス線15および16は抵抗17を有する分圧
器を介して供給電圧Vddと結合されており、それによっ
て読出し増幅器29は電流認識回路として動作する。両読
出し増幅器６、29は検出装置31を構成する。ワード線ド
ライバ８、読出し増幅器回路６、ならびにセンス線15お
よび16を有する電流読出し増幅器回路29は、電気的に消
去可能かつプログラミング可能な半導体メモリの構成部
分として当業者によく知られており、従ってここでは詳
細な説明を省略する。本発明により、スイッチングトラ
ンジスタ９および10から成るスイッチング装置30と選択
線11および12とが設けられており、それらの作用の仕方
は後で詳細に説明される。
図２に示されている第１の実施例により下記の検査過
程が実行される。偶数のワード線WL0、WL2はワード線ド
ライバ８により零ボルトに予充電され、またスイッチン
グ装置30のスイッチングトランジスタ９により切り離さ
れる。奇数のワード線WL1、WL3はワード線ドライバ８に
よりスイッチングトランジスタ10を介して読出し電圧を
与えられる。両センス線15または16の一方にしか電流が
流れてはならない。両センス線15および16のなかで電流
が電流読出し増幅器29により検知されると、２つの隣接
するワード線WL0、…、WL3の間の短絡が生じているか、
もしくはデコーダの欠陥が生じている。両センス線15、
16のいずれでも電流が検知されなければ、センス線16が
断線しているかもしくはデコーダの欠陥が生じている。
検査過程は偶数のワード線WL0、WL2および奇数のワード
線WL1、WL3の役割を交換して繰り返される。この検査過
程はこうして隣接するワード線WL0、…、WL3の間の可能
な短絡、センス線15、16の断線またはデコーダの欠陥を
指示する。隣接するワード線WL0、…、WL3の間の短絡は
たとえばメタライジング又はポリ短絡であり得るしまた
は基本回路の電極に境を接する酸化物層により生じ得
る。この検査過程で上記の接続が、メモリセル７をプロ
グラミングすることなく、スタティックに検査される。
それにより短時間のうちに比較的高い欠陥発見率での欠
陥発見が達成される。
本発明による回路装置の図3Aに示されている第２の実
施例は図２に示されている第１の実施例と、試験信号発
生のためのスイッチング装置30の構成が相違している。
このスイッチング装置30はスイッチングトランジスタ
９、10および選択線11、12の代わりにそれぞれワード線
WL0、…、WL3に対応付けられているインバータ18を有
し、これらのインバータは出力側でワード線WL0、…、W
L3に結合されている。インバータ18の電圧供給端子の接
地端子は互いに結合されており、分離線19と分離スイッ
チとして動作するトランジスタ20とを介して接地点27と
接続されている。これらのインバータ18は半導体メモリ
中にワード線ドライバ８として既に存在しているもので
あってよい。検出装置31としては、第１の実施例のよう
に、ビット線BL0、…、BL3に対応付けられている読出し
増幅器６と、センス線15、16と、センス線トランジスタ
13、14と、それぞれセンス線15、16に対応付けられ抵抗
17を介して供給電圧Vddに結合され電流認識回路として
動作する読出し増幅器29とが利用される。図3Bには、供
給電圧と分離線との間に接続されているｐチャネルトラ
ンジスタ32およびｎチャネルトランジスタ33の直列回路
から成るインバータ18の内部構成が示されている。トラ
ンジスタ32、33の共通の制御端子はインバータ18の入力
端に相当し、またトランジスタ32、33の電極の共通の結
合点はインバータ18の出力端に相当する。
図3Aおよび3Bに示されている第２の実施例により以下
の検査過程を実行することができる。即ち、分離線19に
対応付けられている分離スイッチ20は最初に導通してお
り、それによってインバータ18の両電圧供給端子は供給
電圧Vddと接地電位27との間に接続されている。ワード
線WLnが選択され、それに対応付けられているインバー
タ18により読出し電圧を与えられる。他のワード線WL
n′（ｎ′≠ｎ）はそれらに対応付けられているインバ
ータ18を介して能動的に零ボルトに駆動される。いま分
離スイッチ20が遮断され、それによりワード線WLnおよ
びWLn′に対応付けられているすべてのインバータ18が
接地電位から切り離される。それにより、零ボルトによ
り予充電されたワード線WLn′はもはや電位拘束されて
いない。短絡が選択されたワード線WLnと隣接するワー
ド線WLn′、ここでｎ′＝ｎ−１またはｎ′＝ｎ＋１、
との間に存在すると、ワード線WLnに対応付けられてい
るインバータ18が短絡を介して接続された隣接するワー
ド線WLn′を、読出し電圧と零電圧との間に位置してい
る電圧に駆動する。この場合には両センス線15、16を通
って電流が流れ、この電流が読出し増幅器29により検知
される。両センス線15、16を通って流れる電流は選択さ
れたワード線WLnと隣接するワード線WLn′との間の短絡
を示すほかにデコーダの欠陥をも示し得る。センス線15
および16のいずれでも電流が検知されないならば、選択
されたワード線WLnまたはセンス線15または16の１つが
断線しているか、またはデコーダの欠陥が存在してい
る。順次検査過程毎に各ワード線WL0、…、WL3が読出し
電圧を与えられるワード線WLnとして選択される。半導
体基板26上に既に存在しセンス線15、16に対応付けられ
ている読出し増幅器29が電流読出し増幅器として構成さ
れておらず、従って供給電圧Vddへの電流経路を保証し
ないならば、たとえば負荷要素として動作する抵抗また
は抵抗として作動するトランジスタが導入されなければ
ならないこのようにして高抵抗の電圧読出し増幅器も電
流認識回路29として使用することもできる。
図４は、本発明による回路装置の第３の実施例を示
し、図２の実施例と同等部分には同符号を付し、図２に
示した第１の検出線15、第２の検出線16、検出スイッチ
13、14、読出し増幅器29は図示を省略してある。この実
施例は欠陥のあるビット線BL0、…、BL3を同定するため
のビット線検査のための回路装置であり、このビット線
は、この実施例及び後続の実施例では、ビット線に結合
され電圧検出器として動作し検出装置31を形成する読出
し増幅器６を有する電気的にプログラミング可能かつ消
去可能な半導体メモリ28のグループ線である。試験信号
を発生するスイッチング装置30として各ビット線BL0、
…、BL3に対応付けられているスイッチングトランジス
タ９、10がビット線BL0、…、BL3と予め定められた正の
電圧V+と接地電位27との間をスイッチング可能な切換ス
イッチ21との間に接続されている。偶数のビット線BL
0、BL2に対応付けられているスイッチングトランジスタ
９の制御入力端は互いにまた第１の選択線11に結合され
ている。奇数のビット線BL1、BL3に対応付けられている
スイッチングトランジスタ10の制御入力端は互いにまた
第２の選択線12に結合されている各ビット線BL0、…、B
L3に対応付けられており、電圧センサとして動作し検出
装置31を形成する高抵抗の入力を有する読出し増幅器６
は半導体メモリ上に既に存在している。
図４に示されている第３の実施例により下記の検査過
程を実行することができる。すべてのメモリセル７のソ
ース電極４の共通の端子及びすべてのワード線WL0、
…、WL3はすべての検査進行中に零ボルトにある。すべ
てのビット線BL0、…、BL3は選択線１、12によって駆動
されるトランジスタ９、10および正の電圧V+に切換えら
れた切換スイッチ21により正の電圧V+に予充電されるす
べてのビット線BL0、…、BL3の引き続いての読出しの際
に読出し増幅器６が零ボルトレベルを検出すると、相応
のビット線BL0、…、BL3が断線している。その後に偶数
のビット線BL0、BL2が導通するトランジスタ９および接
地電位27に接続された切換スイッチ21により零ボルトに
接続され、他方において奇数のビット線BL1、BL3はトラ
ンジスタ10の遮断により浮動している。すべてのビット
線BL0、…、BL3の引き続いての読出しの際に偶数のビッ
ト線BL0、BL2の読出し増幅器６には零ボルトレベルが、
また奇数のビット線BL1、BL3の読出し増幅器６には予充
電された正の電圧V+が与えられている。奇数のビット線
BL1、BL3において零ボルトレベルが測定されると、短絡
が奇数のビット線BL1、BL3と隣接する偶数のビット線BL
0、BL2との間に生じているか、または当該の奇数のビッ
ト線BL1、BL3が断線しており、従って正の電圧V+に予充
電されていない。検査過程は偶数のビット線BL0、BL2お
よび奇数のビット線BL1、BL3の役割を交換して繰り返さ
れる。
図５は、ほぼ図４に示された第３の実施例を拡張した
第４の実施例を示す。なお、図５においては図２の実施
例と同等部分には同符号を付し、図２に示した第１の検
出線15、第２の検出線16、検出スイッチ13、14、読出し
増幅器29は図４と同様に図示を省略してある。読出し増
幅器６は第３の実施例と対照的に電流センサとして動作
する。更に各ビット線BL0、…、BL3のなかにビット線BL
0、…、BL3と読出し増幅器６との間に選択スイッチとし
て動作するトランジスタ22が中間接続されている。選択
スイッチ22の制御入力端は互いに選択線23において結合
されている。
図５に示されている第４の実施例により以下の４つの
検査過程を実行することができる。すべてのワード線WL
0、…、WL3およびメモリセル７のソース電極４の共通の
端子はすべての４つの検査過程の際に零ボルトレベルに
ある。第１の検査過程の際には最初に選択線23により選
択スイッチ22が遮断され、すべてのビット線BL0、…、B
L3が切り離され、読出し増幅器６を介して読出される。
読出し増幅器６の１つのなかで電流が検知されると、相
応のビット線BL0、…、BL3のなかにトンネル酸化物・イ
ンターポリ誘電体絶縁破壊または例えば金属粒子により
惹起されたワード線WL0、…、WL3との直接的な短絡が存
在している。第２の検査過程の際には選択線11、12に供
給電圧Vddを与えることによりすべてのビット線BL0、
…、BL3が零ボルトに駆動され、読出し増幅器６を介し
て読出される。ビット線BL0、…、BL3の１つのなかで電
流が検知されないならば、相応のビット線BL0、…、BL3
は断線している。第３の検査過程は、偶数のビット線BL
0、BL2を零ボルトにおき、他方において奇数のビット線
BL1、BL3は非電位拘束にとどまることにある。すべての
ビット線BL0、…、BL3が読出し増幅器６を介して読出さ
れると、偶数のビット線BL0、BL2に対応付けられている
読出し増幅器６は電流を検知しなければならず、奇数の
ビット線BL1、BL3に対応付けられている読出し増幅器６
は電流を検知しなくてよい。奇数のビット線BL1、BL3中
に電流が流れると、低抵抗の短絡が２つのビット線BL
0、…、BL3の間に生じている。検出のための前提条件
は、スイッチング装置30のトランジスタ９、10が１つよ
りも多い読出し増幅器６を零ボルトによりオーバードラ
イブし得ることである。この検査過程の欠点は、２つの
ビット線BL0、…、BL3の間の高抵抗の短絡が事情によっ
ては駆動されないビット線BL0、…、BL3中に十分な電流
を惹起せず、従って認識されずにとどまることにある。
第３の検査過程は、偶数および奇数のビット線BL0、
…、BL3の役割を交換することによって繰り返される。
第４の検査過程では、選択スイッチとして動作するトラ
ンジスタ22が高抵抗の短絡の認識を可能にする。最初に
すべてのビット線BL0、…、BL3がスイッチ９、10により
接地電位27から切り離され、その後に読出し増幅器６を
介して正のレベルV+に駆動される。いま選択スイッチ22
の遮断により読出し増幅器６が切り離され、それによっ
てビット線BL0、BL3の上の電荷はそのままに保たれる。
その後に予め定められた時間の間、供給電圧Vddを第１
の選択線11に与えることにより偶数のビット線BL0、BL2
が能動的に零ボルトにより駆動され、他方において零電
圧を第２の選択線12に与えることにより奇数のビット線
BL1、BL3は電位拘束されずに正の電位V+にある。この予
め定められた時間の間に２つのビット線BL0、…、BL3の
間に場合によっては存在している高抵抗の短絡を介して
非電位拘束のビット線BL1、BL3が放電され得る。予め定
められた時間の経過後にすべてのビット線BL0、…、BL3
が開かれた選択スイッチ22により読出され、また短い時
間のうちに読出し増幅器６から再び切り離される。この
ことが必要とされる理由は、高抵抗の短絡を介して放電
されたビット線BL0、…、BL3が短時間のうちに再び正の
電位V+に充電され、従ってまた欠陥が認識されずにとど
まる可能性があることである。偶数のビット線BL0、BL2
および奇数のビット線BL1、BL3の結果は電流の状態また
は無電流の状態に相当しなければならない。奇数のビッ
ト線BL1、BL3中で電流が検知されると、短絡が２つのビ
ット線BL0、…、BL3の間に生じている。検査過程は、第
１の選択線11に零電圧が、また第２の選択線12に供給電
圧Vddが与えられることによって、偶数および奇数のビ
ット線BL0、…、BL3の役割を交換して繰り返される。
図６には、試験信号を発生するスイッチング装置30が
メモリマトリックスの検出装置31と同じ側に位置してい
る第５の実施例が示されている。なお、図６においても
図２の実施例と同等部分には同符号を付し、図２に示し
た第１の検出線15、第２の検出線16、検出スイッチ13、
14、読出し増幅器29は図４と同様に図示を省略してあ
る。この実施例によれば、確かにビット線BL0、…、BL3
の導通検査は実行され得ないが、ビット線BL0、…、BL3
がプログラミング経路を介して電圧を与えられ得るの
で、トランジスタが節減される。各ビット線BL0、…、B
L3はスイッチングトランジスタ９、10を介してラッチ回
路24、25に結合されている。読出し増幅器６はドライド
および電流センサとして動作し、またそれによって同時
にスイッチング装置30および検出装置31の構成部分であ
る。ラッチ回路24、25と反対側のスイッチングトランジ
スタ９、10の電極のビット線BL0、…、BL3上の結合点は
選択スイッチ22とメモリセル７との間に位置している。
偶数のビット線BL0、BL2に対応付けられているスイッチ
ングトランジスタ９の制御入力端は互いに第１の選択線
11において結合されている。奇数のビット線BL1、BL3に
対応付けられているスイッチングトランジスタ10の制御
入力端は互いに第２の選択線12において結合されてい
る。
図６に示されている第５の実施例により以下の４つの
検査過程を実行することができる。すべてのワード線WL
0、…、WL3およびメモリセル７のソース電極４の共通の
端子はすべての４つの検査過程の際に零ボルト−レベル
にある。第１の検査過程の際には最初に選択線11、12に
よりスイッチ９、10が遮断され、すべてのビット線BL
0、…、BL3が切り離され、選択スイッチ22の閉路により
読出し増幅器６を介して読出される。読出し増幅器６の
１つが電流を記録すると、この読出し増幅器６に対応付
けられているビット線BL0、…、BL3のなかにトンネル酸
化物・インターポリ誘電体絶縁破壊または例えば金属粒
子により惹起されたワード線WL0、…、WL3との直接的な
短絡が存在している。第２の検査過程の際にはラッチ回
路24、25および第の選択線12に零電圧を与えることによ
り、また第１の選択線11に供給電圧Vddを与えることに
より偶数のビット線BL0、BL2が零ボルトにおかれ、他方
において奇数のビット線BL1BL3は無電位におかれる。す
べてのビット線BL0、…、BL3が読出し増幅器６を介して
読出されると、偶数のビット線BL0、BL2に対応付けられ
ている読出し増幅器６は電流を記録しなければならず、
また奇数のビット線BL1、BL3に対応付けられている読出
し増幅器６は電流を記録しなくてよい。奇数のビット線
BL1、BL3のなかに電流が流れると、低抵抗の短絡が２つ
のビット線BL0、…、BL3の間に生じている。検出のため
の前提条件は、スイッチング装置30のトランジスタ９、
10が１つよりも多い読出し増幅器６を零ボルトによりオ
ーバードライブし得ることである。この検査過程の欠点
は、２つのビット線BL0、…、BL3の間の高抵抗の短絡が
事情によっては駆動されないビット線BL0、…、BL3のな
かに十分な電流を惹起せず、従ってまた認識されずにと
どまることにある。第２の検査過程は、偶数及び奇数の
ビット線BL0、BL3がその役割を交換することによって繰
り返される。第３の検査過程では、選択スイッチとして
動作するトランジスタ22が高抵抗の短絡の認識を可能に
する。最初にすべてのラッチ回路24、25が供給電圧Vdd
に接続され、選択スイッチ22の遮断によりビット線BL
0、…、BL3が読出し増幅器６から切り離される。その後
にラッチ回路24、25の出力を介してすべてのビットBL
0、…、BL3が供給電圧Vddにおかれる。スイッチ９、1
0、22の遮断によりラッチ回路24、25が切り離され、そ
の際にビットBL0、…、BL3上の電荷はそのままに保たれ
る。すべてのラッチ回路24、25が零電圧におかれる。い
ま予め定められた時間の間に偶数のビット線BL0、BL2は
能動的に零ボルトにより駆動され、他方において奇数の
ビット線BL1、BL3は電位拘束されずに正の電位V+にあ
る。この予め定められた時間の間に２つのビット線BL
0、…、BL3の間に場合によっては存在している高抵抗の
短絡を介して非電位拘束のビット線BL1、BL3が放電され
得る。予め定められた時間の経過後にすべてのビット線
BL0、…、BL3が開かれた選択スイッチ22により読出さ
れ、短い時間のうちにラッチ回路24、25により零電圧に
おかれる。このことが必要とされる理由は、高抵抗の短
絡を介して放電されたビット線BL0、…、BL3が短時間の
うちに再び正の電圧V+に充電され、従って欠陥が認識さ
れずにとどまる可能性があることである。偶数のビット
線BL0、BL2および奇数のビット線BL1、BL3の結果は電流
の状態または無電流の状態に相当しなければならない。
奇数のビット線BL1、BL3中に電流が流れると、短絡が２
つのビット線BL0、BL3の間に生じている。検査過程は、
第１の選択線11に零電圧が、また第２の選択線12に供給
電圧Vddが与えられることによって偶数および奇数のビ
ット線BL0、…、BL3の役割を交換して繰り返される。
フロントページの続き (72)発明者 ゲオルガコス、ゲオルク ドイツ連邦共和国 デー―85447 フラ ウンベルク アム ガイスベルク １ (56)参考文献 特開 平４−149900（ＪＰ，Ａ) 特開 平８−273392（ＪＰ，Ａ) 特開 平７−192500（ＪＰ，Ａ) 特開 平５−110040（ＪＰ，Ａ) 特開 平７−192499（ＪＰ，Ａ) 特開 平７−65599（ＪＰ，Ａ) 特開 平５−274895（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G11C 29/00 G01R 31/28

Claims (15)

    (57)【特許請求の範囲】
  1. 【請求項１】半導体基板（26）上に規則的に配置され並
    び合って構成されている予め定められた数のグループ数
    （WL0、…、WLm、BL0、…、BLm）を有し、これらのグル
    ープ線に、半導体基板（26）上にほぼ互いに同一に構成
    されている多数の電子的基本回路（７）が接続されてお
    り、基本回路（７）および（または）グループ線（WL
    0、…、WLm、BL0、…、BLm）の電子的機能を検査するた
    めの検査回路が設けられ、検査回路は半導体基板（26）
    上に集積されて構成されており、グループ線（WL0、
    …、WLm、BL0、…、BLm）に対応付けられているスイッ
    チング装置（30）を有し、このスイッチング装置（30）
    によって少なくとも１つの予め定められたグループ線
    （WLn、BLn）が第１の試験信号を、また予め定められた
    グループ線（WLn、BLn）に直接隣接して配置されている
    別のグループ線（WLn′、BLn′、ｎ′＝ｎ−１、ｎ′＝
    ｎ＋１）が第１の試験信号とは異なる試験レベルを有す
    る第２の試験信号を与えられ得るようになっており、グ
    ループ線（WL0、…、WLm、BL0、…、BLm）に対応付けら
    れている検出装置（31）が設けられ、この検出装置（3
    1）が第１または第２の試験信号を与えられるグループ
    線（WLn、BLnまたはWLn′、BLn′）から導き出された出
    力信号を検出し、グループ線（WL0、…、WLm、BL0、
    …、BLm）の数に相応する数のスイッチ（９、10、18）
    が設けられており、これらのスイッチが選択信号により
    グループ線（WL0、…、WLm、BL0、…、BLm）への第１も
    しくは第２の試験信号を接続するために駆動される半導
    体回路装置において、検出装置（31）が、偶数のグルー
    プ線に対応付けられている第１の検出線（15）と、奇数
    のグループ線に対応付けられている第２の検出線（16）
    と、各グループ線（WL0、…、WLm、BL0、…、BLm）に対
    応付けられ制御入力端側でグループ線（WL0、…、WLm、
    BL0、…、BLm）と電気的に結合されている検出スイッチ
    （13、14）とを有し、検出スイッチ（13、14）が入力側
    で予め定められた一定の基準電圧に接続されており、出
    力側で偶数または奇数のグループ線（WL0、WL2、…、BL
    0、BL2、…またはWL1、WL3…、BL1、BL3、…）への対応
    付けに相応して第１または第２の検出線（15または16）
    に電気的に結合されていることを特徴とする検査回路を
    有する半導体回路装置。
  2. 【請求項２】グループ線（WL0、…、WLm、BL0、…、BL
    m）に対応付けられているスイッチング装置（30）によ
    りすべての偶数のグループ線（WL0、WL2、…、BL0、BL
    2、…）が第１の試験信号を、またすべての奇数のグル
    ープ線（WL1、WL3、…、BL1、BL3、…）が第２の試験信
    号を与えられ得るようになっており、グループ線（WL
    0、…、WLm、BL0、…、BLm）に対応付けられている検出
    装置（31）がそれぞれ第１または第２の試験信号を与え
    られる偶数または奇数のグループ線（WL0、WL2、…、BL
    0、BL2、…またはWL1、WL3、…、BL1、BL3、…）から導
    き出された出力信号を検出することを特徴とする請求項
    １記載の半導体回路装置。
  3. 【請求項３】グループ線（WL0、…、WLm、BL0、…、BL
    m）に対して交差して半導体基板（26）上に並び合って
    構成されている予め定められた数のコレクティブ線（BL
    0、…、BLqまたはWL0、…、WLq）が設けられており、グ
    ループ線およびコレクティブ線の各交差個所に各交差個
    所のグループ線およびコレクティブ線と電気的に結合さ
    れている基本回路（７）が設けられていることを特徴と
    する請求項１または２記載の半導体回路装置。
  4. 【請求項４】偶数のグループ線（WL0、WL2、…、BL0、B
    L2、…）に対応付けられているスイッチ（９）の制御入
    力端が共通に第１の選択線（11）に、また奇数のグルー
    プ線（WL1、WL3、…、BL1、BL3、…）に対応付けられて
    いるスイッチ（10）の制御入力端が共通に第２の選択線
    （12）に結合されていることを特徴とする請求項１ない
    し３のいずれか１つに記載の半導体回路装置。
  5. 【請求項５】スイッチング装置（30）が単一の予め定め
    られたグループ線（WLn）に第１の試験信号を、またす
    べての他のグループ線（WLn′、ｎ′≠ｎ）に第２の試
    験信号を与えることを特徴とする請求項１記載の半導体
    回路装置。
  6. 【請求項６】スイッチング装置（30）が、各グループ線
    （WL0、…、WLm、BL0…、BLm）に対応付けられ、２つの
    選択線（11、12）により交互に駆動され対応付けられて
    いるグループ線（WL0、WL2、…、BL0、BL2、…またはWL
    1、WL3、…、BL1、BL3、…）と出力側で結合されている
    スイッチ（９、10）を有し、予め定められたグループ線
    （WL1、…、WLm、BL1、…、BLm）に対応付けられている
    スイッチ（９または10）が入力側で第１の入力信号を、
    また別のグループ線（WL1、WL3、…、BL1、BL3…または
    WL0、WL2、…、BL0、BL2、…）に対応付けられているス
    イッチ（10または９）が入力側で第２の入力信号を与え
    られることを特徴とする請求項１または２記載の半導体
    回路装置。
  7. 【請求項７】検出装置（31）がそれぞれ検出線（15、1
    6）に結合されている電流認識回路（29）を有すること
    を特徴とする請求項１ないし６のいずれか１つに記載の
    半導体回路装置。
  8. 【請求項８】検出装置（31）が、各グループ線（WL0、
    …、WLm、BL0、…、BLm）に対応付けられ電気的に結合
    されている信号認識回路（６）を有することを特徴とす
    る請求項１または２記載の半導体回路装置。
  9. 【請求項９】検出装置（31）が、各グループ線（WL0、
    …、WLm、BL0、…、BLm）の数に相応して対応付けられ
    ている複数個の選択スイッチ（22）を有し、これらのス
    イッチがグループ線と信号認識回路（６）との間に接続
    されており、共通の選択線（23）を介して駆動されるこ
    とを特徴とする請求項８記載の半導体回路装置。
  10. 【請求項１０】第１または第２の試験信号に対するスイ
    ッチがスイッチングトランジスタ（９、10）またはスイ
    ッチング可能な接地端子を設けられているインバータ
    （18）であることを特徴とする請求項１ないし３のいず
    れか１つに記載の半導体回路装置。
  11. 【請求項１１】グループ線とコレクティブ線（WL0、
    …、WLm、BL0、…、BLm）の交差個所における基本回路
    （７）が半導体基板（26）上に構成されている半導体メ
    モリのメモリセル（７）であることを特徴とする請求項
    ３ないし10のいずれか１つに記載の半導体回路装置。
  12. 【請求項１２】グループ線がワード線またはビット線
    （WL0、…、WLm、またはBL0、…、BLm）、コレクティブ
    線がビット線またはワード線（BL0、…、BLm、またはWL
    0、…、WLm）、検出線がセンス線（15、16）、検出スイ
    ッチがセンス線（15、16）に結合されているスイッチ
    （13、14）、検出装置がセンス線（15、16）に結合され
    電流認識回路として構成された読出し増幅器（29）及び
    ビット線（BL0、…、BLm）に結合され信号認識回路とし
    て構成された読出し増幅器（６）であることを特徴とす
    る請求項１ないし11のいずれか１つに記載の半導体回路
    装置。
  13. 【請求項１３】ワード線（WL0、…、WLm）に対応付けら
    れているスイッチング装置（30）が、ワード線（WL0、
    …、WLm）に対応付けられ半導体メモリ内に存在するワ
    ード線ドライバ（８）の出力側に接続されていることを
    特徴とする請求項１ないし12のいずれか１つに記載の半
    導体回路装置。
  14. 【請求項１４】スイッチング装置（30）に切換スイッチ
    （21）が接続されており、この切換スイッチ（21）がグ
    ループ線（BL1、…、BLm、またはWL1、…、WLm）に対応
    付けられているスイッチ（９、10）を正電圧（V+）また
    は零電圧（27）に結合することを特徴とする請求項１な
    いし13のいずれか１つに記載の半導体回路装置。
  15. 【請求項１５】ビット線（BL0、…、BLm）に結合されて
    いるスイッチング装置（30）に、ビット線（BL0、…、B
    Lm）にプログラミング電圧を与えるため半導体メモリ内
    に存在する装置（24、25）が接続されていることを特徴
    とする請求項１ないし14のいずれか１つに記載の半導体
    回路装置。
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