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Die
vorliegende Erfindung bezieht sich auf einen nichtflüchtigen
Speicher, insbesondere auf einen vom Flash-EEPROM-Typ.
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Bekannterweise
weisen Speicher Speicheranordnungen auf, die aus einer Mehrzahl
von in Reihen und Spalten angeordneten Zellen gebildet sind.
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Allgemein
werden die Reihen als "Wortleitungen" bezeichnet, während die
Spalten als "Bitleitungen" bezeichnet werden.
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Bei
der Konstruktion eines Speichers vom Flash-EEPROM-Typ, der eine
Technik vom CMOS-Typ verwendet, ist es notwendig, die Aspekte zu
berücksichtigen,
die mit der Verwendung von Herstellungsprozessen, die noch nicht
völlig
stabilisiert sind und in gewissen Fällen sogar noch studiert werden,
verbunden sind.
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Eines
der häufigsten
Probleme, die sich aus der Verwendung dieser Prozesse ergeben, ist
das der Bildung von Kurzschlüssen
zwischen zwei oder mehr benachbarten Wortleitungen/Bitleitungen.
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Genauer
zeigt 1 eine Speichervorrichtung 1, die eine
Speicheranordnung 2 aufweist, die aus Zellen 3 gebildet
ist, von denen nur einige in dieser Figur gezeigt sind.
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Jede
Speicherzelle 3 weist einen Floating-Gate-Transistor mit
einem Drain- und einem Source-Leitungsanschluss auf.
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Die
Zellen 3 sind in einer Mehrzahl von physisch aus Polysilizium(poly2)-Streifen
gemachten lokalen Wortleitungen, bezeichnet mit LWL0, LWL1, LWL2,
LWL3, angeordnet, die jeweils die Gate-Anschlüsse der Zellen 3,
die in ein und derselben Reihe angeordnet sind, miteinander verbinden.
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Jede
mittels metallischer Leiterbahnen (metal 1) gebildete Bitleitung
verbindet wiederum die in ein und derselben Spalte angeordneten
Drain-Anschlüsse
der Zellen miteinander, während
die Source-Anschlüsse
mit einer allen Zellen gemeinsamen Source-Leitung verbunden sind.
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Neben
einem Paket von lokalen Wortleitungen ist eine globale Wortleitung
MWL0 vorgesehen, die mit einem Ausgangsknoten eines Spannungsreglers
REG, der als Ausgabe eine geregelte Spannung Vr erzeugt, und mit
einem ersten Decoder 18 globaler Wortleitungen verbunden
ist.
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In 1 verwendet
die Speichervorrichtung 1 einen zweiten Decoder zum Adressieren
der lokalen Wortleitungen LWL0, LWL1, LWL2, LWL3.
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Der
zweite Decoder wird schematisch von einer Mehrzahl von Invertern 4,
einen für
jede lokale Wortleitung LWL0, LWL1, LWL2, LWL3, dargestellt, wobei
jeder Inverter von einem Enddecoder 5 getrieben wird und
einen PMOS Transistor M',
dessen Leitungsanschlüsse
zwischen eine lokale Wortleitung, zum Beispiel LWL0, und die globale
Wortleitung MWL0 geschaltet sind, und einen NMOS Transistor M'', dessen Leitungsanschlüsse zwischen
die lokale Wortleitung LWL0 und einen Masseanschluss GND geschaltet
sind, aufweist.
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Die
Inverter 4 werden so gesteuert, dass sie von den Transistoren
M nur den aktivieren, der der lokalen Wortleitung entspricht, die
adressiert werden soll (ausgewählte
Wortleitung), während
alle übrigen lokalen
Wortleitungen durch das Einschalten der entsprechenden Transistoren
M'' mit der Masse verbunden
werden.
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Mit
der Reduzierung des Abstands zwischen benachbarten Wortleitungen/Bit-Leitungen auf Grund der
Reduzierung der Größe von Speichervorrichtungen
als auch der Entwicklung der Prozesse für ihre Integration besteht
eine zunehmende Wahrscheinlichkeit, dass diese Leitungen in Kontakt
miteinander kommen und dadurch Kurzschlüsse erzeugen.
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Um
dieses Problem zu überwinden,
wird allgemein auf die Verwendung des so genannten "Redundanzverfahrens" zurückgegriffen,
das darin besteht, zusätzli che
Bitleitungen/Wortleitungen zum Ersetzen jeglicher Bitleitungen/Wortleitungen,
die schadhaft werden können,
zu schaffen.
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2,
in der jede Wortleitung von einem verteilten RC-Netzwerk dargestellt
ist, zeigt einige Beispiele für
Kurzschlüsse,
die zwischen benachbarten Wortleitungen auftreten können.
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Genauer
tritt ein erster Typ von Kurzschluss (nicht widerstandsbehaftet)
auf, wenn die Inverter 4.1 und 4.2 (oder 4.3 und 4.4)
für zwei
kurzgeschlossene Wortleitungen LWL1 und LWL2 (oder LWL3 und LWL4)
direkt verbunden sind, wie von der gestrichelten Linie CORT1 in 2 dargestellt.
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Ein
zweiter Typ von Kurzschluss (widerstandsbehaftet) tritt auf, wenn
ein Inverter 4.5 für
eine Wortleitung LWL5 mit dem Ende einer anderen Wortleitung LWL1
verbunden ist, wie von der gestrichelten Linie CORT2 in 2 dargestellt.
In diesem Fall ist ein Widerstand Rw zwischen dem Inverter 4.5 und der
Masse vorhanden.
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Ein
dritter Typ von Kurzschluss (widerstandsbehaftet) tritt auf, wenn
die Enden von zwei Wortleitungen LWL1 und LWL2 (oder LWL3 und LWL4)
kurzgeschlossen sind, wie von der gestrichelten Leitung CORT3 in 2 dargestellt.
In diesem Fall ist zwischen dem Inverter (zum Beispiel 4.1 oder 4.3),
der mit der ausgewählten
Wortleitung verbunden ist, und der Masse ein Widerstand 2Rw vorhanden.
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Momentan
wird die Überprüfung der
Integrität
von Wortleitungen in der Stufe des Testens der Speichervorrichtung
ausgeführt
und besteht aus der Ausführung
eines komplizierten Algorithmus, der extern durchgeführt wird
und auf einer Gegenprobe mit entsprechenden Konfigurationen von
in den Zellen 3 geschriebenen Daten basiert.
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Die
Verwendung des oben erwähnten
Algorithmus bringt eine Erhöhung
sowohl der Zeit als auch der Kosten die mit der Teststufe im Zusammenhang
stehen, mit sich, da das bedeutet, dass es zur Überprüfung der Datenkonfigurationen
notwendig ist, dass die Zellen 3 zuerst beschrieben, dann
gelesen und schließlich
gelöscht
werden, sobald die Anwesenheit oder Sonstiges von Kurzschlüssen verifiziert wurde.
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Folglich
ist diese bekannte Lösung
komplex, kostspielig und erfordert eine beträchtliche Zeitmenge.
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US-A-5 659 550 offenbart
eine nichtflüchtige Speichervorrichtung
mit den Merkmalen des Oberbegriffs von Anspruch 1, wobei die Kurzschlussdetektierungsschaltung
in Reihe mit der Spannungserzeugungsschaltung zwischen letzterer
und einem Wortleitungs-Dekoder angeordnet ist und nur von dem Vergleichselement
gebildet wird.
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Das
technische Problem, das zu der vorliegenden Erfindung geführt hat,
war das des Schaffens einer Speichervorrichtung, die die oben mit
Bezug auf den Stand der Technik erwähnten Beschränkungen
und Nachteile überwinden
würde.
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Das
technische Problem wurde mittels einer wie in Anspruch 1 definierten
Speichervorrichtung gelöst.
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Die
Merkmale und Vorteile der Speichervorrichtung gemäß der Erfindung
gehen aus der folgenden Beschreibung eines Beispiels für eine Ausführungsform
hervor, das rein zu dem Zweck gegeben wird, mit Bezug auf die beigefügten Zeichnungen eine
nicht einschränkende
Darstellung zu liefern.
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In
diesen Zeichnungen zeigen:
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1 das
elektrische Diagramm einer gemäß der bekannten
Technik ausgeführten
Speichervorrichtung;
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2 einige
Beispiele für
Kurzschlüsse,
die zwischen benachbarten Wortleitungen einer Speichervorrichtung
auftreten können;
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3 das
elektrische Diagramm einer gemäß der vorliegenden
Erfindung ausgeführten
Speichervorrichtung; und
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4, 5, 6 und 7 Graphen
von auf der Vorrichtung der 3 gemessenen
elektrischen Größen in Abhängigkeit
von Zeit.
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Die
Speichervorrichtung 1 gemäß 3 hat die
schon mit Bezug auf 1 beschriebene Struktur; folglich
werden die Teile, die die gleichen sind wie die aus 1,
von den gleichen Bezugszahlen bezeichnet und nicht weiter beschrieben.
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3 zeigt
die Struktur des Spannungsreglers REG detaillierter, wobei der Regler
allgemeiner als ein Spannungsgenerator mit einem Eingangsanschluss 10,
der eine Bezugsspannung Vref empfängt, und einem Ausgangsknoten 11,
an dem eine geregelte Spannung Vr vorhanden ist, arbeitet.
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Genauer
weist der Spannungsregler REG einen Differenzverstärker OA
mit einem ersten Eingangsanschluss, der mit dem Eingangsanschluss 10 des
Spannungsreglers REG zusammenfällt,
einem zweiten Rückkopplungseingangsanschluss 12 und einem
Ausgangsanschluss 13 auf.
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Der
zweite Eingangsanschluss 32 des Verstärkers OA ist mit einem Zwischenknoten 17 eines Spannungsteilers
verbunden, der auch zu dem Spannungsregler REG gehört und aus
zwei in Reihe geschalteten Widerständen R1, R2 gebildet ist. Der Spannungsteiler
R1, R2 ist zwischen die Masseleitung GND und den Ausgangsknoten 11 des
Spannungsreglers REG geschaltet.
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In
dem Spannungsregler REG ist auch ein Ausgangstransistor M1 vom PMOS-Typ mit einem Source-Anschluss,
einem Drain-Anschluss und einem Gate-Anschluss vorhanden, die mit
einer auf eine Spannung Vpp eingestellten ersten Versorgungsleitung 15 bzw.
mit dem Ausgangsknoten 11 des Spannungsreglers REG bzw.
mit dem Ausgangsanschluss 13 des Operationsverstärkers OA
verbunden sind.
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Die
Speichervorrichtung 1 weist ferner, im gleichen Chip 100 integriert,
eine Detektierungsschaltung 10 auf, die Kurzschlüsse zwischen
einer oder mehreren benachbarten Wortleitungen LWL0, LWL1, LWL2,
LWL3 detektiert. Die Detektierungsschaltung 10 hat einen
Eingangsanschluss, der mit dem Ausgangsanschluss 13 des
Operationsverstärkers
OA verbunden ist, und einen Ausgangsanschluss 16, auf dem
ein Digitalsignal Vo vorhanden ist, das anzeigt, ob Kurzschlüsse aufgetreten
sind oder nicht.
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Die
Detektierungsschaltung 10 weist auch einen Stromsensor
auf, der einen Transistor M2 vom PMOS-Typ aufweist, der einen mit
dem Ausgangsanschluss 13 des Operationsverstärkers OA
verbundenen Gate-Anschluss, einen mit der ersten Versorgungsleitung 15 verbundenen
Source-Anschluss und einen mit einer ersten Stromspiegelschaltung 21 verbundenen
Drain-Anschluss hat.
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Die
erste Stromspiegelschaltung 21 ist aus zwei NMOS-Transistoren
M3, M4 gebildet. Im Detail ist der Transistor M3 diodenverbunden
(d. h. sein Drain- und sein Gate-Anschluss sind kurzgeschlossen)
und ist sein Drain-Anschluss mit dem Drain-Anschluss des Transistors
M2 verbunden, ist sein Source-Anschluss mit der Masseleitung GND
verbunden und ist sein Gate-Anschluss mit dem Gate-Anschluss des
Transistors M4 verbunden. Der Source-Anschluss des letzteren ist
mit der Masseleitung GND verbunden und sein Drain-Anschluss ist
mit einem ersten Schaltungsknoten 22 verbunden.
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Die
Detektierungsschaltung 10 weist auch eine zweite Stromspiegelschaltung 12 auf,
die einen Strom-Spannungs-Wandler bildet und aus zwei PMOS-Transistoren
M5, M6 gebildet ist. Im Detail ist der Transistor M6 diodenverbunden
(d. h. sein Drain- und sein Gate-Anschluss sind kurzgeschlossen)
und ist sein Drain-Anschluss mit einem zweiten Schaltungsknoten 23 verbunden,
der wiederum mit einem Anschluss eines Generators verbunden ist,
der einen Bezugsstrom Iref erzeugt.
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Der
Source-Anschluss des Transistors M6 ist ferner mit einer zweiten
Versorgungsleitung 25 verbunden, die auf eine Spannung
Vdd eingestellt ist, und sein Gate-Anschluss ist mit dem Gate-Anschluss des
Transistors M5 verbunden. Der Source-Anschluss des letzteren ist
mit der zweiten Versorgungsleitung 25 verbunden und sein
Drain-Anschluss ist mit dem ersten Schaltungsknoten 22 verbunden.
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Schließlich weist
die Detektierungsschaltung 10 ein Vergleichselement auf,
das eine Spannungskomparatorschaltung 14 mit einem invertierenden Eingangsanschluss
und einem nicht invertierenden Eingangsanschluss, die mit dem ersten
Schaltungsknoten 22 bzw. mit dem zweiten Schaltungsknoten 23 verbunden sind,
und einem Ausgangsanschluss, der den Ausgangsanschluss 16 der
Detektierungsschaltung 10 definiert, aufweist.
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Die
Arbeitsweise der Speichervorrichtung 1 ist folgende:
In
der Lese- oder Programmierphase wird die an den Gate-Anschluss der
ausgewählten
Zelle 3 angelegte Spannung voreingestellt und mittels des
Spannungsreglers REG geregelt. Man nehme zum Beispiel an, dass die
ausgewählte
Wortleitung LWL0 ist. Anfangs wird nach der Anlegung der geregelten
Spannung Vr der Ausgangstransistor M1 des Spannungsreglers REG von
einem Strom IM1 durchlaufen, der gleich der Summe aus zwei separaten
Strömen
ist: ein von dem Spannungsteilers R1, R2 bewirkter Konstantstrom
Ip und ein von der Ladung der ausgewählten Wortleitung LWL0 bewirkter
dynamischer Strom Iw. Anschließend
verschwindet der Ladungsübergang der
ausgewählten
Wortleitung LWL0 in dem Fall, in dem die letztere isoliert ist und
nicht mit anderen Wortleitungen kurzgeschlossen ist, in einer Zeit,
die von der Zeitkonstante RC abhängt,
die der Reihe zugeordnet ist, und bringt den Strom Iw auf einen
Nullwert, da die zur Adressierung verwendete Dekodierungsstruktur
vom CMOS-Typ ist.
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Stattdessen
ist in dem Fall, in dem die ausgewählte Wortleitung LWL0 mit einer
benachbarten Wortleitung, zum Beispiel der Wortleitung LWL2, kurzgeschlossen
ist, der Strom Iw, sobald der eingeschwungene Zustand erreicht wurde,
nicht mehr null, sondern wird von dem Strom bestimmt, der von dem NMOS-Transistor M'' getragen wird, der zu dem End-Inverter
gehört,
der mit der benachbarten Wortleitung LWL2 verbunden ist, die mit
der ausgewählten Wortleitung
LWL0 kurzgeschlossen ist. Tatsächlich ist
der oben erwähnte
Transistor M'' eingeschaltet, da er
die benachbarte Wortleitung LWL2 mit der Masse verbinden muss. Insbesondere
hängt der
oben erwähnte
Strom Iw vom Typ des vorhandenen Kurzschlusses ab (ob widerstandsbehaftet
oder andersartig, wie zuvor mit Bezug auf 2 erklärt).
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4 und 5 beziehen
sich auf den Fall, in dem die ausgewählte Wortleitung LWL0 nicht
mit einer oder mehreren benachbarten Wortleitungen kurzgeschlossen
ist.
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Detaillierter
zeigt 4 den Graph der an die ausgewählte lokale Wortleitung LML0
und an die entsprechende globale Wortleitung MWL0 angelegten Spannung
in Abhängigkeit
von der Zeit. Man beachte, wie während
des Ladungsübergangs
der globalen Wortleitung MWL0 und der lokalen Wortleitung LWL0 die
an sie angelegte Spannung zunimmt, bis sie einen voreingestellten
Wert erreicht, sobald sie sich auf den fest eingeschwungenen Zustand
eingestellt hat.
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Andererseits
stellt der Vorspannungsstrom Iw der ausgewählten lokalen Wortleitung LWL0
eine Spitze an ihrem Ladungsübergang
dar und fällt
anschließend
auf seinen Nullwert im fest eingeschwungenen Zustand, wie in 5 gezeigt.
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6 und 7 beziehen
sich auf den Fall, in dem die ausgewählte Wortleitung LWL0 mit einer oder
mehreren benachbarten Wortleitungen, zum Beispiel mit der Wortleitung
LWL2, kurzgeschlossen ist.
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Detaillierter
zeigt 6 den Graph der an die ausgewählte lokale Wortleitung LML0
und an die entsprechende globale Wortleitung MWL0 angelegten Spannung
in Abhängigkeit
von der Zeit. Man beachte, wie während
des Ladungsübergangs
der globalen Wortleitung MWL0 und der lokalen Wortleitung LWL0 die
an sie angelegte Spannung zunimmt, bis sie, sobald sie den Zustand
im eingeschwungenen Zustand erreicht hat, einen voreingestellten
Wert erreicht, der für
die ausgewählte
lokale Wortleitung LWL0 niedriger ist als im Fall der Abwesenheit
eines Kurzschlusses.
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Andererseits
stellt der Vorspannungsstrom Iw der ausgewählten lokalen Wortleitung LWL0
eine Spitze an seinem Ladungsübergang
dar und schwingt sich dann in einen Nullwert im fest eingeschwungenen
Zustand ein, der von dem Strom abhängt, der von dem NMOS Transistor
M'' getragen wird, der
zu dem End-Inverter gehört,
der mit der benachbarten Wortleitung LWL2 verbunden ist, die mit der
ausgewählten
Wortleitung LWL0 kurzgeschlossen ist.
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Stattdessen
ist der Ausgangstransistor M1 des Spannungsreglers REG auf Grund
seiner reduzierten Größe nicht
mehr in der Lage, eine ausreichende Strommenge zu absorbieren, um
den Pegel der geregelten Spannung Vr zu reduzieren; es ist deshalb
nicht möglich,
die Anwesenheit oder Sonstiges eines Kurzschlusses zwischen zwei
oder mehr benachbarten Wortleitungen durch das Ausführen einer
Untersuchung zu detektieren, die allein auf einer Überprüfung des
Werts der geregelten Spannung Vr basiert.
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Andererseits
kann unter der Voraussetztung, dass die Zeit vergehen darf, die
für das
Verschwinden des von der Ladung der parasitären Kapazität Cw bewirkten Übergangs,
die der ausgewählten Wortleitung
LWL0 zugeordnet ist, notwendig ist, die Anwesenheit von Kurzschlüssen zwischen
Wortleitungen auf der Basis des Werts des Stroms IM1, der durch
den Transistor M1 fließt,
minus den konstanten Wert Ip detektiert werden.
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In
der Praxis fließt
in dem Transistor M2 ein Strom IM2, der gemäß dem Verhältnis zwischen den Formfaktoren
(W/L) der zwei Transistoren M2, M1 proportional zu dem Stom IM1
ist, wobei die Gate-zu-Source-Spannungen Vgs dieser zwei Transistoren
die gleichen sind.
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Folglich
sind die Ströme
IM1 und IM2 gleich IM1 = Ip + Iw (1) IM2 = IM1/k (2),wobei IM2 = (Ip + Iw)/k
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Der
Strom IM2 wird mittels der ersten Stromspiegelschaltung 21 gespiegelt
und zu dem ersten Schaltungsknoten 22 gebracht.
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Der
zweite Schaltungsknoten 23 wird stattdessen von dem Bezugsstrom
Iref durchlaufen.
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Die
zweite Stromspiegelschaltung 12 führt die Umwandlung der Ströme IM2 und
Iref in die entsprechenden Spannungswerte aus, die dann von der Spannungskomparatorschaltung 14 verglichen
werden. Das digitale Spannungssignal Vo, das an dem Ausgangsanschluss 16 des
Vergleichselements vorhanden ist, zeigt folglich an, welcher der
zwei Ströme größer ist.
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Bei
der Einstellung des Werts des Bezugsstroms Iref auf Iref = (Ip + Iw/2)/k (3),d. h. in
die Mitte zwischen den zwei Stromwerten, die möglich sind, sobald der eingeschwungene
Zustand erreicht ist, nämlich
IM1 = IM1' = IP,
wobei Iw = 0 im Fall einer nicht kurzgeschlossenen Wortleitung,
und IM1 = IM1'' = IP + Iw im Fall
einer kurzgeschlossenen Wortleitung, sind die Eingaben des Vergleichselements 14 nie
gleich.
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Auf
diese Weise ist unter der Voraussetzung, dass darauf geachtet wird,
das Vergleichselement 14 so zu bemessen, dass es empfindlich
genug ist, die Ausgabe dieses Elements nie unbestimmt, sondern zeigt
immer den kurzgeschlossenen oder nicht kurzgeschlossenen Zustand
der ausgewählten
Wortleitung LWL0 an.
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Genauer
nimmt das digitale Spannungssignal Vo einen ersten Logikpegel an,
wenn IM1 = IM1', und
einen zweiten Logikpegel an, wenn IM1 = IM1''.
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Schlussfolgernd
weist die hierin beschriebene Speichervorrichtung 1 folgende
Vorteile auf:
- – da sie sowohl die Speicheranordnung
als auch den Kurzschlussdetektor in ein und denselben Chip integriert,
ist es in der Testphase möglich,
an einem ihrer Ausgabestifte den Zustand jeglicher Wortleitungen
direkt zu lesen, um festzustellen, ob ein Kurzschluss aufgetreten
ist oder nicht, ohne auf die Verwendung des zuvor genannten Algorithmus
zurückgreifen
zu müssen;
- – ebenfalls
in der Testphase ist es nicht mehr notwendig, irgendeine Operation
des Schreibens in die Zellen und deren Löschens am Ende der Schreiboperation
auszuführen.
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Alle
dies bedeutet eine beträchtliche
Ersparnis bezüglich
der Zeit als auch der Kosten in der Phase des Testens des Speichervorrichtung.
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Schließlich ist
klar, dass zahlreiche Modifikationen und Variationen der hierin beschriebenen
und erläuterten
Speichervorrichtung gemacht werden können, die alle in den Umfang
der wie in den beiliegenden Ansprüchen festgelegten erfinderischen
Idee fallen. Insbesondere kann die oben erwähnte Speichervorrichtung entweder
vom zweistufigen oder vom mehrstufigen Typ sein und kann vorteilhafterweise
unabhängig
davon arbeiten, ob die von dem Spannungsregler Reg erzeugte geregelte
Spannung Vr konstant oder variabel, zum Beispiel linear zunehmend,
ist. Außerdem
ist die Erfindung, auch wenn sie mit speziellem Bezug auf die Detektierung
von Kurzschlüssen
zwischen lokalen Wortleitungen beschrieben wurde, gleichermaßen anwendbar
auf die Detektierung von Kurzschlüssen zwischen globalen Wortleitungen
oder generischen Wortleitungen im Fall von Speichern, die nicht
hierarchisch organisiert sind, d. h. Speichern, in denen ein einzelner
Wortleitungsdecoder vorhanden ist. Ferner ist die Erfindung, auch wenn
sie mit speziellem Bezug auf den Fall beschrieben wurde, in dem
der Ausgangstransistor M1 des Spannungsreglers REG vom PMOS-Typ
ist, gleichermaßen
anwendbar auf jeden beliebigen Spannungsregler, der einen Ausgangstransistor
aufweist, der von einem Strom durchlaufen wird, der mit dem von der
Ladung der ausgewählten
Wortleitung bewirkten dynamischen Strom korreliert.