DE19813706A1 - Integrierte Halbleiter-Schaltungsvorrichtung - Google Patents

Description

Die vorliegende Erfindung bezieht sich auf eine integrierte Halbleiter-Schal­ tungsvorrichtung, und insbesondere auf eine integrierte Halbleiterschaltungs­ vorrichtung mit mindestens einem Testmodus zum externen Überwachen einer internen Spannung. Im speziellen bezieht sich diese Erfindung auf eine inte­ grierte Halbleiterschaltungsvorrichtung mit einer internen Stromversorgungs- Spannungs-Erzeugungsschaltung zum Erzeugen einer internen Stromversor­ gungsspannung gemäß einer Referenzspannung, und insbesondere auf eine Konfiguration, die eine externe Überwachung oder ein externes Ändern der Referenzspannung erlaubt.

Nun wird als ein Beispiel der integrierten Schaltungsvorrichtung eine Halb­ leiterspeichervorrichtung betrachtet. Die Halbleiterspeichervorrichtung wurde mit einer höheren Integration und einer höheren Dichte hergestellt, um eine vergrößerte Speicherkapazität zu erhalten, und demgemäß wurden die Elemente oder die Komponenten der Vorrichtung miniaturisiert. Um die Zuverlässigkeit dieser miniaturisierten Elemente wie z. B. ein MOS-Transistor (Feldeffekttransistor mit isoliertem Gate) zu sichern, muß die Betriebsstrom­ versorgungsspannung herabgesetzt werden. Solch ein Herabsetzen der Be­ triebsstromversorgungsspannung kann den Stromverbrauch reduzieren, der proportional zum Quadrat der Betriebsstromversorgungsspannung ist. Externe Logikschaltungen und Prozessoren wurden jedoch nicht auf den Grad der Halbleiterspeichervorrichtung miniaturisiert. Deshalb kann die Stromversor­ gungsspannung für diese Vorrichtungen nicht so weit herabgesetzt werden, wie diejenigen für die Halbleiterspeichervorrichtung, weil ihr Hochgeschwin­ digkeitsbetrieb nicht gesichert wäre. Zusätzlich müssen die miniaturisierten Speichervorrichtungen die Kompatibilität mit Halbleiterspeichervorrichtungen vorheriger Generationen erhalten.

Deshalb wird die von der Außenseite der Halbleiterspeichervorrichtung gelie­ ferte Stromversorgungsspannung, wie beispielsweise eine Systemstromversor­ gungsspannung, herabgewandelt innerhalb der Vorrichtung, um eine interne Stromversorgungsspannung auf einem erforderlichen Spannungspegel zu erzeu­ gen.

Fig. 19 ist eine Darstellung eines Beispiels der Konfiguration einer bei der An­ melderin vorhandenen internen Stromversorgungs-Schaltung. Es wird auf Fig. 19 Bezug genommen; die interne Stromversorgungs-Schaltung weist eine Refe­ renzspannungserzeugungsschaltung RFG, welche eine Referenzspannung Vref auf einem vorgeschriebenen Spannungspegel erzeugt, und einen internen Span­ nungs-Herabwandler VDC auf, der die Referenzspannung Vref von der Refe­ renzspannungs-Erzeugungsschaltung RFG mit der Spannung auf einer internen Stromversorgungsleitung IVL vergleicht, und liefert gemäß des Vergleichs­ ergebnisses einen Strom von einem externen Stromversorgungsknoten EX in die interne Stromversorgungsleitung IVL zum Einstellen des Spannungspegels auf der internen Stromversorgungsleitung IVL zum Erzeugen einer internen Stromversorgungsspannung intVcc.

Der interne Spannungs-Herabwandler VDC weist einen Vergleicher CMP zum Vergleichen der Referenzspannung Vref mit der internen Stromversorgungs­ spannung intVcc auf der internen Stromversorgungsleitung IVL und einen Treibertransistor DR auf, welcher aus einem P-Kanal-MOS-Transistor gebildet ist, zum Liefern des Stromes von dem externen Stromversorgungsknoten EX in die interne Leistungsversorgungsleitung IVL gemäß des Ausgangssignals des Vergleichers CMP. Der Vergleicher CMP hat einen die interne Stromversor­ gungsspannung intVcc der internen Stromversorgungsleitung IVL empfan­ genden positiven Eingang und einen die Referenzspannung Vref empfangenden negativen Eingang.

Wenn die interne Stromversorgungsspannung intVcc größer ist als die Refe­ renzspannung Vref; hebt der interne Spannungs-Herabwandler VDC das Aus­ gangssignal des Vergleichers CMP auf einen H-Pegel an zum nicht-leitend machen des Treibertransistors DR, um die Stromversorgung vom externen Stromversorgungsknoten EX zur internen Stromversorgungsleitung IVL zu beenden. Andererseits, falls die interne Stromversorgungsspannung intVcc auf der internen Stromversorgungsleitung IVL kleiner ist als die Referenzspannung Vref, gibt der Vergleicher CMP ein Signal auf einem L-Pegel aus, wobei die Leitfähigkeit des Treibertransistors DR vergrößert wird, und auf diese Weise wird der Strom im Verhältnis zur Differenz zwischen der internen Strom­ versorgungsspannung intVcc und der Referenzspannung Vref vom externen Leistungsversorgungsknoten EX in die interne Stromversorgungsleitung IVL durch den Treibertransistor DR geliefert. Als eine Folge wird der Span­ nungspegel der internen Stromversorgungsspannung intVcc im wesentlichen auf demselben Pegel wie die Referenzspannung Vref gehalten.

Fig. 20 ist eine Darstellung eines Beispiels der Konfiguration der in Fig. 19 gezeigten Referenzspannungserzeugungsschaltung RFG, welche beispielsweise in der JP 7-37381A beschrieben ist.

Es wird auf Fig. 20 Bezug genommen. Die Referenzspannungserzeugungsschal­ tung RFG weist folgendes auf: einen p-Kanal-MOS-Transistor P1, der zwischen dem externen Stromversorgungsknoten EX und einem Knoten M1 geschaltet ist und ein Gate auf ein Massepotential gesetzt hat; einen n-Kanal-MOS-Transistor N1, der zwischen dem Knoten M1 und einem Massen-Knoten geschaltet ist und dessen Gate mit dem Knoten M1 verbunden ist; einen p-Kanal-MOS-Transistor P2, der zwischen dem externen Stromversorgungsknoten EX und einem Knoten M2 geschaltet ist und dessen Gate mit dem Knoten M2 verbunden ist; einen n- Kanal-MOS-Transistor N2, der zwischen dem Knoten M2 und einem Massen- Knoten geschaltet ist und dessen Gate mit dem Knoten M1 verbunden ist; einen p-Kanal-MOS-Transistor P3, der zwischen dem externen Stromversorgungs­ knoten EX und einem Knoten M4 geschaltet ist und dessen Gate mit dem Kno­ ten M2 verbunden ist; einen p-Kanal-MOS-Transistor P4, der zwischen dem Knoten M4 und einem Knoten M3 geschaltet ist und dessen Gate mit dem Knoten M3 verbunden ist; und einen n-Kanal-MOS-Transistor N3, der zwi­ schen dem Knoten M3 und einem Massen-Knoten geschaltet ist und dessen Gate mit dem Knoten M1 verbunden ist.

Die zwei p-Kanal-MOS-Transistoren P2 und P3 bilden eine Stromspiegelschal­ tung und ihr Größenverhältnis (die Größe, die ein Verhältnis der Gatebreite zur Gatelänge ist) ist auf 1 : 1 gesetzt. Weiterhin bildet jeder der n-Kanal-MOS- Transistoren N2 und N3 eine Stromspiegelschaltung mit dem n-Kanal-MOS- Transistor N 1. Das Gatebreiten-zu-Gatelängen-Verhältnis des n-Kanal-MOS- Transistors N2 ist auf die Hälfte (1/2) desjenigen des n-Kanal-MOS-Transistors N3 gesetzt.

Die Referenzspannungserzeugungsschaltung RFG weist ferner folgendes auf:
einen p-Kanal-MOS-Transistor P5, der zwischen dem externen Stromversor­ gungsknoten EX und dem Knoten M3 geschaltet ist und dessen Gate mit dem Knoten M3 verbunden ist; einen p-Kanal-MOS-Transistor P6, der zwischen dem externen Stromversorgungsknoten EX und einem Knoten M5 geschaltet ist und dessen Gate mit dem Knoten M4 verbunden ist; und diodenverbundene P- Kanal-MOS-Transistoren P7, P8 und P9, die hintereinander in Reihe zwischen den Knoten M5 und dem Massen-Knoten geschaltet sind.

Der Absolutwert der Schwellenspannung des p-Kanal-MOS-Transistors P5 ist höher gesetzt als derjenige des p-Kanal-MOS-Transistors P4. Das Gatebreiten-zu- Gatelängen-Verhältnis des p-Kanal-MOS-Transistors P6 ist auf denselben Wert gesetzt wie derjenige der p-Kanal-MOS-Transistoren P7 bis P9. Nun wird der Betrieb der in Fig. 20 gezeigten Referenzspannungserzeugungsschaltung RFG kurz beschrieben.

Der p-Kanal-MOS-Transistor P1, dessen Gate mit dem Massen-Knoten verbun­ den ist, dient als eine Stromquelle und erzeugt einen Referenzstrom, welcher wiederum an den n-Kanal-MOS-Transistor N1 geliefert wird. Die eine Strom­ spiegelschaltung bildenden n-Kanal-MOS-Transistoren N1 und N2 besitzen die­ selbe Größe, so daß der durch den n-Kanal-MOS-Transistor N2 fließende Strom dieselbe Stärke hat wie der durch den n-Kanal-MOS-Transistor N1 fließende Strom. Der n-Kanal-MOS-Transistor N2 wird mit Strom vom p-Kanal- MOS-Transistor P2 versorgt, und der Spiegelstrom des durch den p-Kanal- MOS-Transistor P2 fließenden Stroms fließt durch den p-Kanal-MOS-Transi­ stor P3. Da die p-Kanal-MOS-Transistoren P2 und P3 dieselbe Größe besitzen, fließt durch sie dieselbe Stromstärke. Der Strom i vom p-Kanal-MOS- Transistor P3 fließt durch den p-Kanal-MOS-Transistor P4 und den n-Kanal- MOS-Transistor N3 zum Massen-Knoten.

Das Gatebreiten-zu-Gatelängen-Verhältnis des n-Kanal-MOS-Transistors N3 ist doppelt so groß gesetzt wie dasjenige des n-Kanal-MOS-Transistors N2, und daher fließt der Strom 2i, d. h. der zweifache Betrag des durch die p-Kanal- MOS-Transistoren P3 und P4 fließenden Stromes i, durch den n-Kanal-MOS- Transistor N3. Der verbleibende Strom i wird vom p-Kanal-MOS-Transistor P5 an den n-Kanal-MOS-Transistors N3 geliefert. Der Absolutwert der Schwellen­ spannung des p-Kanal-MOS-Transistors P5 ist größer gesetzt als derjenige des p-Kanal-MOS-Transistors P4. Nun wird angenommen, daß der Absolutwert der Schwellenspannung des p-Kanal-MOS-Transistors P4 durch Vthp4 und der Ab­ solutwert der Schwellenspannung des p-Kanal-MOS-Transistors P5 durch Vthp5 wiedergegeben ist. In dieser Situation wird, da der p-Kanal-MOS-Tran­ sistor P5 in einem Diodenmodus arbeitet, die Spannung V(M3) des Knotens M3 durch die folgende Gleichung wiedergegeben:

V(M3)=extVcc-Vthp5.

Weiterhin wird, da der p-Kanal-MOS-Transistor P4 ebenfalls in einem Dioden­ modus arbeitet, die Spannung des Knotens M4, d. h. V(M4) wie folgt ausge­ drückt:

V(M4)=V(M3)+Vthp4=extVcc-(Vthp5-Vthp4).

Der Knoten M4 ist mit dem Gate des p-Kanal-MOS-Transistors P6 verbunden, und daher liefert der p-Kanal-MOS-Transistor P6 einen Konstantstrom ir ge­ mäß der Konstantspannung an den Knoten M4. Jeder der p-Kanal-MOS-Transi­ storen P7 bis P9 hat dieselbe Größe wie der p-Kanal-MOS-Transistor P6, und deshalb erzeugt jeder dieser p-Kanal-MOS-Transistoren P7 bis P9 dieselbe Gate-zu-Source-Spannung wie der p-Kanal-MOS-Transistor P6. Das heißt, die Source-zu-Gate-Spannung des p-Kanal-MOS-Transistors P6 beträgt Vthp5-Vthp4, und jeder p-Kanal-MOS-Transistoren P7 bis P9 verursacht einen Span­ nungsabfall auf demselben Spannungspegel wie Vthp5-Vthp4. Deshalb wird die Referenzspannung Vref von dem Knoten M5 durch die folgende Gleichung aus­ gedrückt:

Vref=3(Vthp5-Vthp4).

Diese Referenzspannung Vref wird auf der Basis der Differenz zwischen den Absolutwerten der Schwellenspannungen der p-Kanal-MOS-Transistoren P4 und P5 ermittelt und wird eine von der externen Stromversorgungsspannung extVcc unabhängige Konstantspannung, vorausgesetzt daß die externe Strom­ versorgungsspannung extVcc größer ist als ein vorbestimmter Spannungspegel und daß alle p-Kanal-MOS-Transistoren P7 bis P9 leitend sind. Die interne Stromversorgungs-Spannung intVcc ist im wesentlichen auf denselben Span­ nungspegel gesetzt wie die Referenzspannung Vref. Deshalb erhält der Span­ nungspegel der internen Stromversorgungsspannung intVcc, die als Be­ triebsstromversorgungsspannung für die interne Schaltung benutzt wird, einen von dem Spannungspegel der externen Stromversorgungsspannung extVcc un­ abhängigen Spannungspegel.

Die in Fig. 20 gezeigte Referenzspannungserzeugungsschaltung RFG verklei­ nert den Wert des Referenzstroms ir auf beträchtliche Weise, um den Strom­ verbrauch ausreichend klein zu halten. In der wie in Fig. 20 konfigurierten Referenzspannungserzeugungsschaltung RFG fließt der vom p-Kanal-MOS- Transistor P6 gelieferte Strom ir durch die p-Kanal-MOS-Transistoren P7 bis P9, wobei ein konstanter Spannungsabfall an jedem der p-Kanal-MOS-Transi­ storen P7 bis P9 verursacht wird, und deshalb wird eine Referenzspannung Vref auf einem Konstantstrom-Pegel erzeugt. Demgemäß hat die in Fig. 20 ge­ zeigte Referenzspannungserzeugungsschaltung RFG keine Stromversorgungs­ fähigkeit in Bezug auf eine externe Last. Falls der vom p-Kanal-MOS-Tran­ sistor P6 gelieferte Strom ir in eine externe Last fließt ändert sich der Wert des durch die p-Kanal-MOS-Transistoren P7 bis P9 fließenden Stromes, und der Spannungspegel der Referenzspannung Vref ändert sich infolgedessen. Des­ halb wird im Falle des Auftretens eines Rauschens am Knoten M5 dieses nicht absorbiert werden (wegen der fehlenden Stromversorgung), wobei die Konfigu­ ration extrem anfällig für Rauschen wird.

Falls das Rauschen nicht absorbiert wird, schwankt der Spannungspegel der Referenzspannung Vref und demgemäß schwankt der Spannungspegel der internen Stromversorgungsspannung intVcc.

In der Konfiguration der wie in Fig. 20 dargestellten Referenzspannungserzeu­ gungsschaltung RFG kann ein Widerstandselement zwischen dem Knoten M5 und einem Massenknoten geschaltet werden. In diesem Fall wird die Referenz­ spannung Vref sowohl durch den Referenzstrom ir als auch durch den Wider­ standswert des Widerstandselementes bestimmt. In diesem Fall wird der Widerstandswert des Widerstandselementes extrem hoch gemacht, um den Stromverbrauch ausreichend klein zu machen. Deshalb hat die Konfiguration, die das Widerstandselement zum Erzeugen der Referenzspannung zur Verfü­ gung stellt, ebenfalls nur eine kleine Stromversorgungsfähigkeit, und daher hat sie einen Nachteil, daß sie anfällig für Rauschen am Ausgangsknoten ist. Ver­ schiedene Tests werden durchgeführt für Halbleiterspeichervorrichtungen. Die Referenzspannung Vref wird extern überwacht in einem Testmodus zum Ein­ stellen des Spannungspegels der internen Stromversorgungsspannung intVcc. Ferner wird ein Test zum Messen eines Bestimmungsparameters (wie z. B. ein Betriebsgrenzwert) der Halbleiterspeichervorrichtung ausgeführt. In diesen Testmodi ergeben sich in der bei der Anmelderin vorhandenen Referenzspan­ nungserzeugungsschaltung folgende Probleme.

Fig. 21 ist eine Darstellung, die schematisch eine Anordnung zum externen Überwachen des Spannungspegels der durch die Referenzspannungserzeu­ gungsschaltung RFG erzeugten Referenzspannung Vref zeigt. Es wird auf Fig. 21 Bezug genommen; auf dem Halbleiterchip CH, auf dem die Halbleiterspei­ chervorrichtung gebildet ist, ist eine Anschlußfläche PD in der Nachbarschaft der Referenzspannungserzeugungsschaltung RFG angeordnet. Die Anschluß­ fläche PD ist durch eine Verbindungsleitung SG mit dem Ausgangsknoten der Referenzspannungserzeugungsschaltung RFG verbunden. Die Anschlußfläche PD ist eine für Tests bestimmte Anschlußfläche und wird nicht mit einem Lei­ tungsanschluß nach der Montage verbunden. Eine Prüfspitze PB eines Testers TU wird mit der Anschlußfläche in Kontakt gebracht, die auf dem Halbleiter­ chip CH gebildet ist, und der Spannungspegel auf der Anschlußfläche PD wird überwacht.

Wenn der Tester TU ein Spannungsmeßgerät hat, das mit der Prüfspitze PB verbunden ist, kann die Referenzspannungserzeugungsschaltung RFG, die keine Stromversorgungsfähigkeit besitzt, die Strecke von der Anschlußfläche PD durch die Prüfspitze PB zum Spannungsmeßgerät im Tester TU nicht ausrei­ chend aufladen, und deshalb kann der Spannungspegel der Referenzspannung Vref in einem Tester TU nicht genau gemessen werden.

Es gibt einen anderen Weg zum Messen des Spannungspegels der von der Refe­ renzspannungserzeugungsschaltung RFG erzeugten Referenzspannung Vref, in dem die Anschlußfläche PD mit einem Strom von der Prüfspitze PB unter Ver­ wenden des Testers TU versorgt wird, und der Spannungspegel wird in Ab­ hängigkeit davon gemessen, ob der Strom durch die Prüfspitze PB fließt oder nicht. In diesem Fall wird der vom Tester TU durch die Prüfspitze PB gelie­ ferte Strom durch die Anschlußfläche PD und die Verbindungsleitung SG zum Ausgangsknoten der Referenzspannungserzeugungsschaltung RFG übertragen. Die Referenzspannungserzeugungsschaltung RFG ist im wesentlichen eine Spannungsfolgeschaltung mit einer kleinen Ausgangsimpedanz. Deshalb fließt der durch die Prüfspitze PB gelieferte Strom in den Ausgangsknoten und be­ wirkt, daß sich der Spannungspegel der Referenzspannung Vref ändert, wobei es schwierig ist, den Pegel der Referenzspannung Vref genau zu messen.

Ferner wird dieser Test mit einem Halbleiterchip CH auf einem Wafer ausge­ führt, wobei die Prüfspitze PB vom Tester TU mit der Anschlußfläche PD ver­ bunden ist. Beim Testen wird eine als Testkarte bezeichnete Einrichtung ver­ wendet, um die Prüfspitzen mit allen auf einem Halbleiterchip CH gebildeten Anschlußflächen in Kontakt zu bringen. Deshalb wird Rauschen von diesen Prüfspitzen, wie beispielsweise ein Übersprechen zur Anschlußfläche PD über­ tragen, wobei bewirkt wird, daß sich der Spannungspegel der Referenzspan­ nung Vref der Referenzspannungserzeugungsschaltung RFG ändert, womit es schwierig wird, den Spannungspegel mit Genauigkeit zu messen.

Fig. 22 ist eine Darstellung, die schematisch die Gesamtkonfiguration einer Halbleiterspeichervorrichtung zeigt. Es wird auf Fig. 22 Bezug genommen; die Halbleiterspeichervorrichtung weist folgendes auf: ein Speicherzellenfeld MA mit einer Mehrzahl von Speicherzellen, die in einer Matrix von Zeilen und Spalten angeordnet sind; ein Leseverstärkerband SAB mit einer Mehrzahl von Leseverstärkerschaltungen, die entsprechend der zugehörigen Spalten des Speicherzellenfeldes MA vorgesehen sind zum Lesen, Verstärken und Verrie­ geln der Daten der Speicherzellen, die in die entsprechenden Spalten im akti­ vierten Zustand ausgelesen werden; eine Peripherieschaltung PC für den Zu­ gang zum Speicherzellenfeld MA; und eine Leseverstärkersteuerschaltung SAC zum Steuern der Leseverstärkerschaltungen im Leseverstärkerband SAB. Die Peripherieschaltung PC kann einen Zeilendekoder zum Auswählen einer Zeile und eine interne Schreib/Lese-Schaltung zum Schreiben/Lesen von Daten auf­ weisen. Sie kann außerdem Schaltungen zum Erzeugen verschiedener Steuer­ signale aufweisen.

Eine für die Peripherieschaltung bestimmte interne Stromversorgungs-Schal­ tung IGP ist für die Peripherieschaltung PC vorgesehen, und eine für die Lese­ verstärker bestimmte interne Stromversorgungsschaltung IGS ist für die Lese­ verstärkersteuerschaltung SAC vorgesehen. In der Nachbarschaft der für die Peripherieschaltung bestimmten internen Stromversorgungsschaltung IGP und der für die Leseverstärker bestimmten internen Stromversorgungsschaltung IGS sind Anschlußflächen PDP und PDS entsprechend angeordnet. Die für die Peri­ pherieschaltung bestimmte interne Stromversorgungsschaltung IGP und die für die Leseverstärker bestimmte interne Stromversorgungsschaltung IGS weisen beide eine Referenzspannungserzeugungsschaltung RFG und einen internen Spannungs-Herabwandler VDC, die in Fig. 19 gezeigt sind, auf. Jedoch ist der Pegel der internen Stromversorgungsspannung, der von der für die Peripherie­ schaltung bestimmten internen Stromversorgungsschaltung IGP ausgegeben wird, etwas höher gesetzt, um der Peripherieschaltung PC einen Hochge­ schwindigkeitsbetrieb zu ermöglichen.

Die von der Leseverstärkersteuerschaltung SAC eingegebene interne Stromver­ sorgungsspannung zum Treiben des Leseverstärkerbandes SAB (Leseverstärkerstromversorgungsspannung) ist niedriger gesetzt als diejenige, die an die Peripherieschaltung PC geliefert wird, um die Zuverlässigkeit der Speicherzellentransistoren im Speicherzellenfeld MA zu sichern. Als eine Folge ist die von der für die Leseverstärker bestimmten internen Stromversorgungs­ schaltung IGS ausgegebene interne Stromversorgungsspannung auf einen Span­ nungspegel gesetzt, der niedriger ist als die von der für die Peripherieschaltung bestimmten internen Stromversorgungsschaltung IGP ausgegebene interne Stromversorgungsspannung. Im Speicherzellenfeld MA ist die Spannung, die an eine ausgewählte Wortleitung übertragen wird höher (normalerweise 1,5 mal) als die Betriebsstromversorgungsspannung, und demgemäß ist der in das Spei­ cherzellenfeld MA zu übertragende Spannungspegel niedrig gesetzt, zum Verhindern, daß die Gateisolierschicht jeden Speicherzellentransistors (MOS- Transistor) einen dielektrischen Durchbruch erfährt, wenn die erhöhte Span­ nung angelegt wird.

Wie in Fig. 22 dargestellt ist, sind die Anschlußflächen zum Überwachen der Referenzspannung PDP und PDS entsprechend für die für die Peripherieschal­ tung bestimmte interne Stromversorgungsschaltung IGP und für die für die Leseverstärker bestimmte interne Stromversorgungsschaltung IGS angeordnet. Diese Anschlußflächen PDP und PDS sind für die Verwendung in einem Wafer­ pegeltest bestimmt und werden nicht nach der Montage benutzt. Deshalb taucht ein Problem auf in Bezug auf die Halbleiterspeichervorrichtung, daß die Chipfläche nicht verringert werden kann, wegen der durch die Anschlußflächen PDP und PDS belegten großen Fläche. Zusätzlich wird es, falls die Anzahl der erforderlichen Anschlußflächen ansteigt, komplizierter werden, die Anschluß­ flächen mit den Prüfspitzen beim Testen in Übereinstimmung zu bringen, und die Effizienz des Testbetriebes wird demzufolge kleiner.

Das Problem der steigenden Anzahl von Anschlußflächen wird nicht nur beim Überwachen der Referenzspannung zum Erzeugen einer internen Stromversor­ gungsspannung angetroffen, sondern auch beim externen Überwachen der Spannungspegel der in der Halbleiterspeichervorrichtung erzeugten internen Spannungen wie beispielsweise eine Bitleitungs-Vorladespannung, eine Zellen­ plattenspannung, eine Substratvorspannung, eine interne Stromversorgungs­ spannung und eine Wortleitungstreiberspannung.

Außerdem tritt das mit dem externen Überwachen einer internen Spannung ver­ bundene Problem nicht nur in der Halbleiterspeichervorrichtung auf, sondern auch in anderen integrierten Halbleiterschaltungsvorrichtungen einschließlich Logikschaltungen.

Ferner tritt das Problem mit der Anzahl der Anschlußflächen ebenfalls auf, wenn der "Belastungs"-Test zum Messen des Betriebsgrenzwerts und anderer Grenzwerte von internen Schaltungen ausgeführt wird durch externes Setzen des Pegels einer erwünschten internen Spannung auf einem erwünschten Span­ nungspegel.

Es ist eine Aufgabe der vorliegenden Erfindung, eine integrierte Halbleiter­ schaltungsvorrichtung anzugeben, die fähig ist, einen Test einer erwünschten internen Spannung mit Genauigkeit leicht auszuführen.

Diese Aufgabe wird gelöst durch eine integrierte Halbleiterschaltungseinrich­ tung nach Anspruch 1 bzw. Anspruch 14.

Weiterbildungen der Erfindung sind in den Unteransprüchen angegeben.

Es ist eine integrierte Halbleiterschaltungsvorrichtung angegeben, die fähig ist, auf genaue Weise die interne Spannung extern zu überwachen, wie auch extern zu setzen.

Es ist eine integrierte Halbleiterschaltungsvorrichtung angegeben, die fähig ist, einen Test einer Mehrzahl von internen Spannungen ohne ein Vergrößern der Chipfläche auf leichte Weise auszuführen.

Es ist eine integrierte Halbleiterschaltungsvorrichtung angegeben, die fähig ist, auf leichte und genaue Weise einen Test einer für die Erzeugung einer internen Stromversorgungsspannung benutzten Referenzspannung auszuführen ohne ein Erhöhen der Chipbelegungsfläche.

Die integrierte Halbleiterschaltungseinrichtung gemäß eines Aspektes der vor­ liegenden Erfindung weist folgendes auf: mindestens eine Referenzspannungs­ erzeugungsschaltung; eine interne Stromversorgungsspannungserzeugungs­ schaltung zum Vergleichen einer Spannung, die der durch die mindestens eine Referenzspannungserzeugungsschaltung erzeugte Referenzspannung entspricht, mit einer Spannung auf einer internen Stromversorgungsleitung zum Anglei­ chen des Spannungspegels der internen Stromversorgungsleitung gemäß des Vergleichsergebnisses; eine Anschlußfläche; und eine Treiberschaltung, die zwischen der Anschlußfläche und einem Ausgang der mindestens einen Refe­ renzspannungserzeugungsschaltung vorgesehen ist, zum Empfangen der von der mindestens einen Referenzspannungserzeugungsschaltung ausgegebenen Refe­ renzspannung, um eine Spannung auf im wesentlichen denselben Pegel wie die empfangene Referenzspannung zu erzeugen zum Übertragen an die Anschluß­ fläche.

Die integrierte Halbleiterschaltungsvorrichtung gemäß eines anderen Aspektes der Erfindung weist folgendes auf: eine Mehrzahl von Spannungsübertragungs­ leitungen, von denen jede eine darauf übertragene interne Spannung auf einem vorbestimmten Spannungspegel aufweist; eine Anschlußfläche; und eine Ver­ bindungsschaltung, die zwischen der Anschlußfläche und jeder der Mehrzahl von Spannungsübertragungsleitungen vorgesehen ist, und auf ein Auswahlsignal reagiert zum elektrischen Verbinden der Anschlußfläche mit einer durch das Auswahlsignal bestimmten Spannungsübertragungsleitung.

Die integrierte Halbleiterschaltungsvorrichtung gemäß eines weiteren Aspektes der Erfindung weist folgendes auf: eine Mehrzahl von Spannungsübertragungs­ leitungen, von denen jede eine darauf übertragene interne Spannung auf einem vorbestimmten Spannungspegel aufweist; eine Anschlußfläche; eine Verbin­ dungsschaltung, die zwischen jeder der Mehrzahl von Spannungsübertragungs­ leitungen und einem ersten internen Knoten vorgesehen ist und auf ein Aus­ wahlsignal reagiert zum elektrischen Verbinden der Anschlußfläche mit einer durch das Auswahlsignal bestimmten Spannungsübertragungsleitung; und eine Treiberschaltung, die zwischen dem ersten internen Knoten und der Anschluß­ fläche vorgesehen ist, zum Empfangen der Spannung auf der durch die Verbin­ dungsschaltung ausgewählten Spannungsübertragungsleitung, um eine Span­ nung im wesentlichen auf demselben Pegel wie die empfangene Spannung zu erzeugen zum Übertragen an die Anschlußfläche.

Durch Vorsehen einer Treiberschaltung zwischen der Anschlußfläche an dem Ausgang der Referenzspannungserzeugungsschaltung mit einer extrem kleinen Stromversorgungsfähigkeit, kann der Einfluß des Rauschens auf der Anschluß­ fläche auf die Referenzspannungserzeugungsschaltung verhindert werden. Ebenso kann durch Treiben der Anschlußfläche durch die Treiberschaltung die Anschlußfläche mit einer relativ großen Stromversorgungsfähigkeit angetrieben werden und daher kann der Pegel der Referenzspannung auf zuverlässige Weise extern überwacht werden.

Ferner kann durch Vorsehen einer Mehrzahl von internen Spannungsübertra­ gungsleitungen mit einer Verbindungsschaltung zum selektiven Verbinden der Anschlußfläche ein Test einer Mehrzahl von internen Spannungen unter Ver­ wenden einer einzigen Anschlußfläche ausgeführt werden. Demgemäß wird ein Ansteigen der Anzahl von Anschlußflächen unterdrückt, um ein Ansteigen in der Chipbelegungsfläche zu begrenzen, und außerdem wird der Kontakt der Prüfspitzen der Testkarte mit der Anschlußfläche leichter gemacht, und deshalb kann der Betrieb während des Testens vereinfacht werden.

Weitere Merkmale und Zweckmäßigkeiten der Erfindung ergeben sich aus der Beschreibung von Ausführungsbeispielen der Erfindung anhand der Figuren. Von den Figuren zeigen:

Fig. 1 eine Darstellung der Konfiguration eines Hauptteils einer integrierten Halbleiterschaltungsvorrichtung gemäß einer ersten Ausführungsform der vorliegenden Erfindung;

Fig. 2 eine Darstellung eines Beispiels der Konfiguration der in Fig. 1 ge­ zeigten Vergleichsschaltung;

Fig. 3 eine schematische Darstellung der Konfiguration eines Hauptabschnitts einer integrierten Halbleiterschaltungsvorrichtung gemäß einer zweiten Ausführungsform der vorliegenden Erfindung; Fig. 4 eine Darstellung eines Beispiels der Konfiguration der in Fig. 3 ge­ zeigten Vergleichsschaltung;

Fig. 5A schematisch die Konfiguration eines für einen Testmodus bestimmten Signalerzeugungsabschnittes, und

Fig. 5B Signalwellenformen, die den Betrieb der in Fig. 5A gezeigten Test­ modus-Setz-Schaltung darstellen;

Fig. 6 eine schematische Darstellung der Konfiguration eines Hauptabschnittes einer integrierten Halbleiterschaltungsvorrichtung gemäß einer dritten Ausführungsform der vorliegenden Erfindung;

Fig. 7 eine schematische Darstellung der Konfiguration eines Hauptabschnitts einer integrierten Halbleiterschaltungsvorrichtung gemäß einer vierten Ausführungsform der vorliegenden Erfindung;

Fig. 8 eine schematische Darstellung der Konfiguration einer Modifikation der vierten Ausführungsform der vorliegenden Erfindung;

Fig. 9 eine schematische Darstellung der Konfiguration eines Hauptabschnittes einer integrierten Halbleiterschaltungseinrichtung gemäß einer fünften Ausführungsform der vorliegenden Erfindung;

Fig. 10 eine schematische Darstellung der Konfiguration einer Modifikation der fünften Ausführungsform der vorliegenden Erfindung;

Fig. 11 eine schematische Darstellung der Konfiguration eines Hauptab­ schnittes einer integrierten Halbleiterschaltungsvorrichtung gemäß einer sechsten Ausführungsform der vorliegenden Erfindung;

Fig. 12 eine schematische Darstellung der Konfiguration eines Hauptab­ schnittes einer integrierten Halbleiterschaltungsvorrichtung gemäß einer siebten Ausführungsform der vorliegenden Erfindung;

Fig. 13A schematisch die Konfiguration des in Fig. 12 gezeigten Auswahl­ signalerzeugungsabschnittes und

Fig. 13B ein Beispiel der internen Konfiguration der in Fig. 13A gezeigten Auswahlsignalerzeugungsschaltung;

Fig. 14 eine schematische Darstellung der Konfiguration einer Modifikation der siebten Ausführungsform der vorliegenden Erfindung;

Fig. 15 eine schematische Darstellung der Konfiguration eines Hauptab­ schnittes einer integrierten Halbleiterschaltungsvorrichtung gemäß einer achten Ausführungsform der vorliegenden Erfindung;

Fig. 16 eine schematische Darstellung der Konfiguration einer Modifikation der achten Ausführungsform der vorliegenden Erfindung;

Fig. 17 eine schematische Darstellung der Konfiguration eines Hauptab­ schnittes einer integrierten Halbleiterschaltungseinrichtung gemäß einer neunten Ausführungsform der vorliegenden Erfindung;

Fig. 18 eine schematische Darstellung der Konfiguration einer Modifikation der neunten Ausführungsform der vorliegenden Erfindung;

Fig. 19 eine schematische Darstellung der Konfiguration einer bei der An­ melderin vorhandenen internen Stromversorgungsspannung-Erzeugungs­ schaltung;

Fig. 20 ein Beispiel der Konfiguration der in Fig. 19 gezeigten Referenz­ spannungserzeugungsschaltung;

Fig. 21 eine schematische Darstellung einer Anordnung für einen Über­ wachungstest einer bei der Anmelderin vorhandenen integrierten Halbleiterschaltungsvorrichtung;

Fig. 22 eine schematische Darstellung der Konfiguration eines Hauptab­ schnittes einer bei der Anmelderin vorhandenen integrierten Halb­ leiterschaltungsvorrichtung.

1. Ausführungsform

Fig. 1 ist eine Darstellung der Konfiguration eines Hauptabschnittes einer Halbleiterspeichervorrichtung gemäß einer ersten Ausführungsform der vorlie­ genden Erfindung. Es wird auf Fig. 1 Bezug genommen; die interne Stromver­ sorgungsschaltung weist wie in einer bei der Anmelderin vorhandenen folgen­ des auf: eine Referenzspannungserzeugungsschaltung RFG zum Erzeugen einer Referenzspannung Vref und einen internen Spannungs-Herabwandler VDC zum Erzeugen einer Stromversorgungsspannung intVcc auf einer internen Stromver­ sorgungsleitung IVL gemäß der Referenzspannung Vref von der Referenzspan­ nungserzeugungsschaltung RFG. Der interne Spannungs-Herabwandler VDC weist folgendes auf: eine Vergleichsschaltung CMP (Vergleicher) zum Verglei­ chen der Referenzspannung Vref mit der internen Stromversorgungsspannung intVcc auf der internen Stromversorgungsleitung IVL und einen Treibertran­ sistor DR zum Liefern eines Stromes von einem externen Stromversorgungs­ knoten EX in die interne Stromversorgungsleitung IVL gemäß des Ausgangs­ signals vom Vergleicher CMP.

Die Referenzspannungserzeugungsschaltung RFG hat eine extrem kleine Fähig­ keit, Strom an seinen Ausgangsknoten zu liefern, so daß der Stromverbrauch verringert wird, und daher kann sie nur einen ausgesprochen schwachen Strom aus ihrem Ausgangsknoten liefern. Der Vergleicher CMP, der aus einer Diffe­ rentialverstärkerschaltung mit einer extrem hohen Eingangsimpedanz gebildet ist, besitzt einen spannungsbetriebenen Eingang. Deshalb, sogar falls die Stromversorgungsfähigkeit die Referenzspannung Vref von der Referenzspan­ nungserzeugungsschaltung RFG extrem klein ist, ist die Last, die mit dem Ausgang der Referenzspannungserzeugungsschaltung RFG verbunden ist, klein, so daß eine stabile Referenzspannung Vref erzeugt werden kann.

Die Halbleiterspeichervorrichtung in Fig. 1 weist ferner eine Treiberschaltung 2 auf, die zwischen der Referenzspannungserzeugungsschaltung RFG und einer Anschlußfläche 1 geschaltet ist zum Erzeugen einer Spannung Vrfo im wesent­ lichen auf demselben Spannungspegel wie die Referenzspannung Vref, die von der Referenzspannungserzeugungsschaltung RFG zum Übertragen an die An­ schlußfläche 1 ausgegeben wird. Die Treiberschaltung 2 ist dann aktiviert, wenn ein Testmodus-Bestimmungssignal TE aktiviert ist, zum Erzeugen einer Spannung Vrfo auf einem Spannungspegel, der der Referenzspannung Vref ent­ spricht, mit einer relativ großen Stromtreiberfähigkeit und überträgt die derart erzeugte Spannung Vrfo an die Anschlußfläche 1. Die Anschlußfläche 1 steht mit einer Prüfspitze eines Testers in Kontakt zum Zeitpunkt eines Waferpegel­ tests und ist nach der Montage nicht mit irgendeinem Leitungsrahmen (Leitungsanschluß) verbunden.

Die Treiberschaltung 2 weist folgendes auf: eine Vergleichsschaltung (Vergleicher) 2b, die aus einer Differentialverstärkerschaltung besteht, zum Vergleichen einer Spannung auf einer mit der Anschlußfläche 1 elektrisch ver­ bundenen Signalleitung 2a mit einer Referenzspannung Vref; ein aus einem n- Kanal-MOS-Transistor gebildetes Übertragungsgatter 2c, das leitend wird, wenn das Testmodusbestimmungssignal TE aktiviert ist (oder auf einen H- Pegel gebracht ist), um das Ausgangssignal des Vergleichers (später bezeichnet als Differentialverstärkerschaltung) 2b zu übertragen; ein aus einem p-Kanal- MOS-Transistor gebildeter Treibertransistor 2d zum Liefern eines Stromes von einem externen Stromversorgungsknoten EX in die Signalleitung 2a gemäß des Ausgangssignals der Differentialverstärkerschaltung 2b, das durch das Übertragungsgatter 2c geliefert ist; ein aus einem p-Kanal-MOS-Transistor gebildetes Übertragungsgatter 2e, das nicht-leitend wird, wenn das Testmodus­ bestimmungssignal TE aktiviert ist zum elektrischen Trennen des Gates des Treibertransistors 2d vom externen Stromversorgungsknoten EX; und einen aus einen n-Kanal-MOS-Transistor bestehenden Stromquellentransistor 2f, der leitend wird, wenn das Testmodusbestimmungssignal TE aktiviert ist, zum Aktivieren der Differentialverstärkerschaltung 2b.

In einem anderen Betriebsmodus als der Testmodus zum Überwachen der Span­ nung Vrfo auf der Anschlußfläche 1 ist das Testmodusbestimmungssignal TE auf einen inaktiven L-Pegel (logisch niedrig) gesetzt und das Übertragungs­ gatter 2e wird leitend. Zu diesem Zeitpunkt wird das Gatepotential des Treibertransistors 2d auf den Pegel gebracht, der demjenigen der externen Stromversorgungsspannung gleich ist, welche an den externen Stromversorgungsknoten EX geliefert wird, und der Treibertransistor 2d wird ausgeschaltet.

Die Differentialverstärkerschaltung 2b besitzt einen positiven Eingang, welcher die Spannung Vrfo auf der Signalleitung 2a empfängt, und einen negativen Ein­ gang, welcher die Referenzspannung Vref von der Referenzspannungserzeu­ gungsschaltung RFG empfängt. Im Testmodus sind der Stromquellentransistor 2f und das Übertragungsgatter 2c beide eingeschaltet und das Übertragungs­ gatter 2e ist ausgeschaltet. Wenn die Spannung Vrfo auf der Signalleitung 2a größer ist als die Referenzspannung Vref, erreicht das Ausgangssignal der Differentialverstärkerschaltung 2b einen H-Pegel und der Treibertransistor 2d wird ausgeschaltet. Andererseits, wenn die Referenzspannung Vref größer ist als die Ausgangsspannung Vrfo, erreicht das Ausgangssignal der Differen­ tialverstärkerschaltung 2b einen L-Pegel, wobei die Durchlässigkeit des Trei­ bertransistors 2d erhöht wird, und daher wird Strom vom externen Stromver­ sorgungsknoten EX in die Signalleitung 2a geliefert und der Spannungspegel der Ausgangsspannung Vrfo wird angehoben. Deshalb wird der Spannungs­ pegel der von der Signalleitung 2a an die Anschlußfläche 1 gelieferten Aus­ gangsspannung Vrfo im wesentlichen den Spannungspegel der von der Refe­ renzspannungserzeugungsschaltung RFG ausgegebenen Referenzspannung Vref angeglichen.

Die Differentialverstärkerschaltung 2b, deren Konfiguration später beschrieben wird, hat eine hohe Eingangsimpedanz und trennt die Referenzspannungserzeu­ gungsschaltung RFG elektrisch von der Anschlußfläche 1. Demgemäß wird, falls ein Rauschen auf der Anschlußfläche 1 auftritt, dieses an der Treiberschal­ tung 2 blockiert und es wird verhindert, daß es an den Ausgang der Referenz­ spannungserzeugungsschaltung RFG übertragen wird, so daß die Referenz­ spannung Vref auf stabile Weise von der Referenzspannungserzeugungsschal­ tung RFG ausgegeben werden kann. Zusätzlich hat der Treibertransistor 2d eine relativ große Stromversorgungsfähigkeit (verglichen mit derjenigen der Referenzspannungserzeugungsschaltung RFG). Demgemäß wird, falls ein Rau­ schen auf der Anschlußfläche 1 auftritt und der Spannungspegel der Aus­ gangsspannung Vrfo abfällt, das Rauschen durch eine Feedbackschleife der Referenzverstärkerschaltung 2b und des Treibertransistors 2d kompensiert und daher kehrt der Spannungspegel der Ausgangsspannung Vrfo auf einen vorbe­ stimmten Spannungspegel (d. h. Vref-Pegel) zurück. Deshalb kann, sogar wenn eine Prüfspitze an die Anschlußfläche 1 angelegt ist, die Treiberschaltung 2 mit einer relativ großen Stromtreiberfähigkeit die Ausgangsspannung Vrfo durch die Prüfspitze in ein im Tester vorgesehenes Spannungsmeßgerät übertragen, und daher kann der Spannungspegel der Ausgangsspannung Vrfo mit dem Spannungsmeßgerät genau gemessen werden. Zu diesem Zeitpunkt, und zwar in dem Fall, daß ein Rauschen von der Prüfspitze auftritt und der Spannungspegel der Ausgangsspannung Vrfo schwankt, absorbiert die Feedbackschleife der Differentialverstärkerschaltung 2b und des Treibertransistors 2d das Rauschen und der Spannungspegel der Ausgangsspannung Vrfo wird auf einem konstan­ ten Spannungspegel gehalten, so daß der Test mit Genauigkeit ausgeführt werden kann.

Der Spannungspegel der Ausgangsspannung Vrfo der Anschlußfläche 1 ist im wesentlichen identisch zu demjenigen der Referenzspannung Vref, die durch die Referenzspannungserzeugungsschaltung RFG erzeugt ist. Deshalb kann durch externes Überwachen des Spannungspegels der Ausgangsspannung Vrfo iden­ tifiziert werden, ob die Referenzspannungserzeugungsschaltung RFG die Refe­ renzspannung Vref auf einen vorbestimmten Spannungspegel in richtiger Weise erzeugt oder nicht. Basierend auf dem Ergebnis der Identifizierung wird ein Abgleichbetrieb innerhalb der Referenzspannungserzeugungsschaltung RFG ausgeführt, um die Referenzspannung Vref auf den vorbestimmten Spannungs­ pegel zu setzen (normalerweise ist der Ausgangsspannungspegel mittels eines Sicherungselementes einstellbar), so daß die Referenzspannung Vref auf dem vorbestimmten Spannungspegel erzeugt werden kann.

Der Stromquellentransistor 2f der Differentialverstärkerschaltung 2b wird nur dann leitend, wenn das Testmodusbestimmungssignal TE aktiviert ist, zum Bil­ den eines Stromweges der Differentialverstärkerschaltung 2b, und ermöglicht den Differenzverstärkerbetrieb der Differentialverstärkerschaltung 2b. D.h. nur in diesem Testmodus (zum Überwachen des Spannungspegels der Ausgangs­ spannung Vrfo an der Anschlußfläche 1) arbeitet die Treiberschaltung 2 und verbraucht Strom. (Der Treibertransistor 2d ist in einem ausgeschalteten Zu­ stand, wenn das Testmodusbestimmungssignal TE inaktiv ist.) Deshalb bleibt in einem Normalbetriebsmodus (d. h. einem anderen Modus als derjenige zum Überwachen des Spannungspegels der Ausgangsspannung Vrfo an der An­ schlußfläche 1) die Treiberschaltung 2 in einem inaktiven Zustand, verbraucht keinen Strom und demgemäß wird ein unnötiger Stromverbrauch in der Halblei­ terspeichervorrichtung unterdrückt.

Konfiguration der Differentialverstärkerschaltung

Fig. 2 ist eine Darstellung eines Beispiels der Konfiguration der in Fig. 1 ge­ zeigten Differentialverstärkerschaltung 2b. Es wird auf Fig. 2 Bezug genom­ men; die Differentialverstärkerschaltung 2b weist folgendes auf: einen n-Kanal- MOS-Transistor 2ba mit einem die Referenzspannung Vref empfangenden Gate; einen n-Kanal-MOS-Transistor 2bb mit einem die Ausgangsspannung Vrfo empfangenden Gate; einen p-Kanal-MOS-Transistor 2bc, der Strom vom ex­ ternen Stromversorgungsknoten EX an den N-Kanal-MOS-Transistor 2bb lie­ fert; und einen p-Kanal-MOS-Transistor 2bd, der Strom vom externen Strom­ versorgungsknoten EX an den n-Kanal-MOS-Transistor 2ba liefert. Das Gate des p-Kanal-MOS-Transistors 2bc ist mit seinem Drainknoten M10 verbunden. Demgemäß bilden die p-Kanal-MOS-Transistoren 2bc und 2bd eine Stromspie­ gelschaltung und die Ströme derselben Stärke fließen durch diese p-Kanal- MOS-Transistoren 2bc bzw. 2bd. Die Sourceknoten der n-Kanal-MOS-Tran­ sistoren 2ba und 2bb sind gemeinsam mit dem Drain des Stromquellentran­ sistors 2f verbunden.

Falls die Referenzspannung Vref größer ist als die Ausgangsspannung Vrfo, wird die Leitfähigkeit des n-Kanal-MOS-Transistors 2ba größer als diejenige des n-Kanal-MOS-Transistors 2bb, so daß mehr Strom durch den n-Kanal- MOS-Transistor 2ba fließen kann als durch den n-Kanal-MOS-Transistor 2bb. An den n-Kanal-MOS-Transistor 2bb wird Strom über den p-Kanal-MOS- Transistor 2bc geliefert, während dieselbe Stromstärke an den n-Kanal-MOS- Transistor 2ba über den p-Kanal-MOS-Transistor 2bd geliefert wird. Als eine Folge entlädt der n-Kanal-MOS-Transistor 2ba den gesamten vom p-Kanal- MOS-Transistor 2bd gelieferten Strom und senkt den Spannungspegel eines Ausgangssignals OUT von einem Knoten M11.

Andererseits wird, falls die Referenzspannung Vref kleiner ist als die Aus­ gangsspannung Vrfo, die Stärke des Stromes, dem es möglich ist, durch den MOS-Transistor 2bb zu fließen, ansteigen, was den n-Kanal-MOS-Transistor 2ba daran hindert, den gesamten vom p-Kanal-MOS-Transistor 2bd gelieferten Strom zu entladen, und daher wird der Spannungspegel des Signals OUT am Ausgangsknoten M11 angehoben. Der Knoten M11 ist elektrisch mit einem Leitungsknoten des in Fig. 1 dargestellten Übertragungsgatters 2c verbunden.

Wie in Fig. 2 gezeigt ist, weist die Differentialverstärkerschaltung 2b MOS- Transistoren auf mit die Referenzspannung Vref bzw. die Ausgangsspannung Vrfo empfangenden Gates, welche elektrisch voneinander getrennt sind (aufgrund der Gateisolierschichten der MOS-Transistoren 2ba und 2bb). Wegen dieser Konfiguration wird die Referenzspannung Vref gegen den nachteiligen Effekt des Rauschens auf der Ausgangsspannung Vrfo geschützt, und daher kann eine stabilere Referenzspannung Vref auf einen vorbestimmten Span­ nungspegel durch die Referenzspannungserzeugungsschaltung RFG ohne Fehler erzeugt werden. Zusätzlich ist die Treiberschaltung 2 fähig, die Ausgangsspan­ nung Vrfo durch eine relativ große Stromtreiberfähigkeit des Treibertransistors 2d zu erzeugen.

2. Ausführungsform

Fig. 3 ist eine Darstellung der Konfiguration des Hauptabschnitts einer Halb­ leiterspeichervorrichtung gemäß der zweiten Ausführungsform der vorliegen­ den Erfindung. Die in Fig. 3 gezeigte Halbleiterspeichervorrichtung ist iden­ tisch zu derjenigen, die in Fig. 1 gezeigt ist, mit Ausnahme dessen, daß die Treiberschaltung 2, die zwischen dem Ausgang der Referenzspannungserzeu­ gungsschaltung RFG und der Anschlußfläche 1 vorgesehen ist, eine Differen­ tialverstärkerschaltung eines Spannungsfolgetyps bzw. Rückkopplungstyps ist. Insbesondere weist die Treiberschaltung 2 gemäß der zweiten Ausführungsform der vorliegenden Erfindung folgendes auf: eine Differentialverstärkerschaltung 2g, deren Ausgang und negativer Eingang miteinander verbunden sind und die einen positiven Eingang hat, welcher die Referenzspannung Vref von der Referenzspannungserzeugungsschaltung RFG empfängt; und einen Strom­ quellentransistor 2h, der leitend wird, wenn das Testmodusbestimmungssignal TE aktiviert ist, zum Bilden eines Stromweges zur Differentialverstärkerschal­ tung 2g zum Aktivieren der Differentialverstärkerschaltung 2g. Die von der Differentialverstärkerschaltung 2g ausgegebene Spannung Vrfo wird an die An­ schlußfläche 1 übertragen.

Die Differentialverstärkerschaltung, deren Ausgang und negativer Eingang ver­ bunden sind, hat eine extrem hochgesetzte Leerlaufverstärkung A. In diesem Fall wird die Beziehung zwischen der Eingangsreferenzspannung Vref und der Ausgangsspannung Vrfo durch die folgende Gleichung wiedergegeben:

Vrfo/Vref=A/(1+A)≈1.

Demgemäß wird der Spannungspegel der Ausgangsspannung Vrfo im wesent­ lichen demjenigen der eingegebenen Referenzspannung Vref angeglichen. In dieser Differentialverstärkerschaltung des Spannungsfolgetyps ist die effektive Impedanz der geschlossenen Schleife ΔV/ΔI gleich A.Z und extrem groß, wo­ bei Z eine Impedanz zur Masse des negativen Eingangs oder des positiven Ein­ gangsanschlusses ist. Die Ausgangsimpedanz ist extrem klein. Daher kann, so­ gar falls die durch die Referenzspannungserzeugungsschaltung RFG gelieferte Stromstärke beträchtlich klein ist, die Ausgangsspannung Vrfo mit einer großen Stromversorgungsfähigkeit erzeugt werden aufgrund der Differential­ verstärkerschaltung 2g des Spannungsfolgetyps, und deshalb kann der Span­ nungspegel der Referenzspannung Vref extern durch die Ausgangsspannung Vrfo auf leichte Weise und genau ohne den Einfluß von Rauschen überwacht werden.

Fig. 4 zeigt die Konfiguration der Differentialverstärkerschaltung 2g, die in Fig. 3 gezeigt ist. Es wird auf Fig. 4 Bezug genommen; die Differentialverstär­ kerschaltung 2g weist folgendes auf: n-Kanal-MOS-Transistoren 2ga und 2gb, die die Differenzverstärkerstufe bilden, zum Vergleichen der Referenzspannung Vref mit der Ausgangsspannung Vrfo; und p-Kanal-MOS-Transistoren 2cg und 2gd, die die Stromspiegelstufe bilden, zum Liefern von Strom an die MOS- Transistoren 2gb und 2ga. Die Sources der MOS-Transistoren 2ga und 2gb sind gemeinsam mit dem Drain des Stromquellentransistors 2h verbunden, welcher an einen zugehörigen Gate das Testmodusbestimmungssignal empfängt. Das Drain und das Gate des MOS-Transistors 2ga sind mit einem Ausgangsknoten M13 verbunden. Das Gate und das Drain des MOS-Transistors 2gc sind mit dem Knoten M12 verbunden und der MOS-Transistor 2gc arbeitet als Haupt­ schaltung der Stromspiegelstufe.

Wenn das Testmodusbestimmungssignal TE auf einem inaktiven L-Pegel ist, ist der Stromquellentransistor 2h in einem ausgeschalteten Zustand, und deshalb gibt es keinen Stromweg zwischen dem externen Stromversorgungsknoten EX und einem Massenknoten in der Differentialverstärkerschaltung 2g. Demgemäß wird der Spannungspegel des Ausgangsknoten M13 auf dem externen Strom­ versorgungsspannungspegel gehalten.

Wenn das Testmodusbestimmungssignal TE aktiviert ist, wird der Stromquel­ lentransistor 2h eingeschaltet, und der Differenzverstärkerbetrieb der Differen­ tialverstärkerschaltung 2g wird ermöglicht. Wenn die Referenzspannung Vref größer ist als die Ausgangsspannung Vrfo, wird ein Stromfluß einer großen Stärke durch den MOS-Transistor 2gb ermöglicht, und sein Spiegelstrom wird an den MOS-Transistor 2ga durch den MOS-Transistor 2gd geliefert. Als eine Folge steigt der Spannungspegel des Knotens M13 oder die Ausgangsspannung Vrfo. Als Reaktion auf den Anstieg dieses Spannungspegels wird die Durch­ lässigkeit des MOS-Transistors 2ga größer und verhindert den Anstieg des Spannungspegels des Knotens M13.

Weiterhin, falls die Ausgangsspannung Vrfo größer ist als die Referenzspan­ nung Vref, liefert der MOS-Transistor 2ga eine große Stromstärke und verur­ sacht einen Abfall des Spannungspegels des Knotens M13. Als eine Folge fällt der Spannungspegel der Ausgangsspannung Vrfo, die Durchlässigkeit des MOS-Transistors 2ga nimmt ab und daher wird die Verringerung des Span­ nungspegels des Knotens M13 beschränkt. Deshalb werden die Spannungspegel der Referenzspannung Vref und der Ausgangsspannung Vrfo einander gleich. In dem Fall, daß ein Rauschen an dem Knoten M13 auftritt, ändert sich die Durchlässigkeit des MOS-Transistors 2ga aufgrund des Rauschens und die Richtung des durch den MOS-Transistor 2ga fließenden Stromes wird sich derart ändern, daß das Rauschen am Knoten M13 gelöscht wird, und daher wird das Rauschen absorbiert.

Wie oben diskutiert, kann gemäß der zweiten Ausführungsform der vorliegen­ den Erfindung die Konfiguration des Übertagens der Ausgangsspannung der Referenzspannungserzeugungsschaltung an eine Anschlußfläche durch eine Differentialverstärkerschaltung des Spannungsfolgetyps als ein Äquivalent zu der Konfiguration angesehen werden, in der die Referenzspannungserzeugungs­ schaltung und die Anschlußfläche elektrisch getrennt sind. Deshalb kann der nachteilige Effekt des Rauschens an der Anschlußfläche auf die Ausgangs­ spannung der Referenzspannungserzeugungsschaltung vermieden werden, und daher kann der Spannungspegel der durch die Referenzspannungserzeugungs­ schaltung erzeugten Referenzspannung genau durch das Messen der Ausgangs­ spannung der Differentialverstärkerschaltung gemessen werden.

Zusätzlich führt das Vorsehen nur einer Differentialverstärkerschaltung des Spannungsfolgetyps zu einer verringerten Anzahl von Komponenten in einer Schaltung und demgemäß kann die durch eine Schaltung belegte Fläche verrin­ gert werden.

Da diese Ausführungsform die Differentialverstärkerschaltung des Spannungs­ folgetyps verwendet, welche fähig ist, die Impedanz zu wandeln und die Stärke der Stromversorgung zu verändern, sogar obwohl die Stromversor­ gungsfähigkeit der Referenzspannungserzeugungsschaltung extrem klein ist, kann die Anschlußfläche ferner mit einer relativ großen Stromversorgungsfä­ higkeit betrieben werden und daher kann der Spannungspegel an der Anschluß­ fläche extern mit Genauigkeit gemessen werden.

Testmodussetzschaltung

Fig. 5A zeigt schematisch die Konfiguration eines Abschnittes, der das Test­ modusbestimmungssignal erzeugt. Es wird auf Fig. 5 Bezug genommen; eine Testmodussetzschaltung 3 empfängt externe Steuersignale, nämlich ein Zeilenadreßtaktsignal/RAS, ein Spaltenadreßtaktsignal/CAS, ein Schreibfrei­ gabesignal/WE und ein spezifisches Adreßsignalbit Add, und akti­ viert/deaktiviert das Testmodusbestimmungssignal TE, wenn diese Signale auf eine vorbestimmte Kombination von Zuständen gesetzt sind. Nun wird der Betrieb der Testmodussetzschaltung 3 unter Bezugnahme auf Fig. 5B beschrie­ ben.

Um einen Testmodus einzuleiten, wird zunächst ein Testmodussetz-Zyklus bewirkt, und nach dem Setzen des Testmodus wird ein tatsächlicher Test oder das äußere Überwachen der Referenzspannung Vref ausgeführt. In diesem Testmodussetzzyklus werden das Spaltenadreßtaktsignal/CAS und das Schreibfreigabesignal/WE auf einen L-Pegel gesetzt und das Adreßsignalbit Add wird auf einen speziellen Zustand gesetzt, bevor das Zeilenadreßtaktsignal/RAS angehoben wird. Diese Bedingung ist als eine "WCBR+Adreßschlüssel"- Bedingung bekannt. Dann wird als Reaktion auf das Fallen des Zeilenadreß­ taktsignals/RAS das Testmodusbestimmungssignal TE in einen aktiven Zustand gebracht. Nachdem das Setzen des Testmodus abgeschlossen ist, wird der Test tatsächlich ausgeführt.

Um den Test zu beenden, wird ein Testmodusrückstellzyklus bewirkt. In die­ sem Testmodusrückstellzyklus fällt das Spaltenadreßtaktsignal/CAS zu einem früheren Zeitpunkt als das fallende Zeilenadreßtaktsignal/RAS, während das Schreibfreigabesignal/WE auf einem H-Pegel verbleibt. Diese Bedingung ist als eine "CBR-Bedingung" bekannt, und wenn diese CBR-Bedingung erfüllt ist, wird das Testmodusbestimmungssignal TE in einen inaktiven Zustand als Ant­ wort auf das Fallen des Zeilenadreßtaktsignals/RAS gebracht. Schaltungen zum Ermitteln dieser WCBR+Adreßschlüssel-Bedingung und der CBR-Bedin­ gung sind in der Speichertechnik wohlbekannt und dafür vorhandene Schaltun­ gen können benutzt werden. Zusätzlich kann eine "Super-Vcc-Bedingung" in der ein spezieller Stiftanschluß auf einem noch höheren als den normal angeleg­ ten Spannungspegel gesetzt wird, zusammen mit den oben beschriebenen Be­ dingungen verwendet werden, zum Setzen des Testmodus.

3. Ausführungsform

Die Konfiguration eines Hauptabschnittes einer Halbleiterspeichervorrichtung gemäß einer dritten Ausführungsform der vorliegenden Erfindung ist in Fig. 6 gezeigt. Im besonderen veranschaulicht Fig. 6 eine Treiberschaltung 2, die zwi­ schen dem Ausgang einer Referenzspannungserzeugungsschaltung und einer Anschlußfläche 1 vorgesehen ist. Es wird auf Fig. 6 Bezug genommen; die Treiberschaltung 2 weist folgendes auf: eine Differentialverstärkerschaltung 2i, zum differentiellen Verstärken der Referenzspannung Vref von der Referenz­ spannungserzeugungsschaltung (nicht gezeigt) und der Spannung auf einer mit der Anschlußfläche 1 elektrisch verbundenen Signalleitung 2a; einen aus einem p-Kanal-MOS-Transistor gebildeten Treibertransistor 2k zum Liefern eines Stromes von einem externen Stromversorgungsknoten EX zur Signalleitung 2a gemäß des Ausgangssignals der Differentialverstärkerschaltung 2i; einen Stromquellentransistor 2j zum zeitweiligen Einschalten, um die Differential­ verstärkerschaltung 2i als Reaktion auf ein oszillierendes Signal OSC von einem Oszillator 4 zu aktivieren; und ein Kapazitätselement (Kondensator) 2l zum Stabilisieren des Gatepotentials des Treibertransistors 2k.

Der Oszillator 4 ist aus einem Ringoszillator gebildet, der beispielsweise eine ungerade Anzahl von Inverterstufen aufweist, und seine Stromversorgungs­ fähigkeit ist ausreichend klein gehalten. Deshalb verbraucht die Differential­ verstärkerschaltung 2i in dieser Ausführungsform viel weniger Strom als in dem Aufbau, in dem die Schaltung immer in einem aktiven Zustand verbleibt. Gemäß des oszillierenden Signals OSC vom Oszillator 4 wird der Strom­ quellentransistor 2j selektiv eingeschaltet zum Aktivieren der Differentialver­ stärkerschaltung 2i. Am Ausgang der Differentialverstärkerschaltung 2i ist ein stabilisierendes Kapazitätselement 2l vorgesehen zum Stabilisieren eines Gatepotentials für den Treibertransistor 2k, wenn die Differentialverstärker­ schaltung 2i in einem inaktiven Zustand ist. Da die Anschlußfläche 1 nicht mit einem externen Leitungsanschluß nach der Montage verbunden ist, übt der zeitweilige Betrieb der Treiberschaltung 2 keinen nachteiligen Effekt auf dem Betrieb der Halbleiterspeichervorrichtung in ihrem praktischen Gebrauch aus.

Speziell wird es durch Aktivieren der den Oszillator 4 zeitweilig verwendenden Treiberschaltung 2, wie es in Fig. 6 gezeigt ist, leichter, einen Testbetrieb ein­ zuleiten, ohne die Notwendigkeit, einen Testmodus mit der Testmodussetz­ schaltung 3, wie es in Fig. 5 gezeigt ist, zu setzen. In anderen Worten gibt es keine Notwendigkeit, eine derartige Testmodussetzschaltung nur zum Setzen eines Testmodus zum Überwachen der Referenzspannung Vref vorzusehen. Der Oszillator 4 ist so gestaltet, daß er eine ausreichend kleine Stromstärke ver­ braucht und eine ausreichend kleine Fläche belegt, so daß die durch diese Konfiguration belegte Fläche kleiner gemacht werden kann als in dem Fall der Konfiguration, die eine Testmodussetzschaltung enthält. Eine Spannung im wesentlichen auf demselben Pegel wie die Referenzspannung Vref wird an die Anschlußfläche 1 durch den Treibertransistor 2k übertragen. Da es keine Not­ wendigkeit gibt, einen bestimmten Testmodus zu setzen, wird es möglich, eine Mehrzahl von Tests gleichzeitig auszuführen. Zum Beispiel ist es möglich, durch zusätzliches Setzen eines anderen Testmodus zu testen, wie die Refe­ renzspannung Vref während des Betriebes einer internen Schaltung zur glei­ chen Zeit beeinflußt wird.

Wie oben beschrieben, wird gemäß der dritten Ausführungsform der vorliegen­ den Erfindung die Treiberschaltung zum Erzeugen mit einer relativ großen Stromversorgungsfähigkeit einer Spannung mit demselben Pegel wie die Refe­ renzspannung von der Referenzspannungserzeugungsschaltung zeitweilig akti­ viert, ohne eine bestimmte Testmodussetzschaltung zu verwenden, und deshalb kann die Schaltungsfläche verringert werden und ein Test der Referenzspan­ nung kann leicht ausgeführt werden. Zusätzlich muß die Differentialverstärker­ schaltung nicht immer aktiv sein, und deshalb kann der Stromverbrauch in der Differentialverstärkerschaltung ebenfalls verringert werden.

4. Ausführungsform

Fig. 7 ist eine schematische Darstellung der Konfiguration eines Hauptab­ schnittes einer Halbleiterspeichervorrichtung gemäß der vierten Ausführungs­ form der vorliegenden Erfindung. Es wird auf Fig. 7 Bezug genommen; eine Treiberschaltung 2 ist zwischen einer Referenzspannungserzeugungsschaltung RFG und einem internen Spannungs-Herabwandler VDC vorgesehen. Die Trei­ berschaltung 2 empfängt eine Referenzspannung Vref von der Referenzspan­ nungserzeugungsschaltung RFG, erzeugt eine Spannung im wesentlichen auf demselben Spannungspegel wie die Referenzspannung Vref und liefert sie an den internen Spannungs-Herabwandler VDC wie auch an die Anschlußfläche 1 durch eine Signalleitung 2a.

Die Treiberschaltung 2 weist folgendes auf: eine Differentialverstärkerschal­ tung 2m eines Spannungsfolgetyps; einen Stromquellentransistor 2n aus einem n-Kanal-MOS-Transistor mit einem Gate, das eine konstante Spannung Vnr empfängt und als eine Stromquelle für die Differentialverstärkerschaltung 2m dient; und einen Teststromquellentransistor 2o aus einem n-Kanal-MOS-Tran­ sistor, welcher parallel zum Stromquellentransistor 2n vorgesehen ist und ein Gate hat, das ein Testmodusbestimmungssignal TE empfängt.

In einem Normalbetriebsmodus, in dem das Testmodusbestimmungssignal TE inaktiv ist, wird der Betriebsstrom für die Differentialverstärkerschaltung 2m des Spannungsfolgetyps durch den Strom bestimmt, welcher durch den Strom­ quellentransistor 2n betrieben wird. In diesem normalen Betriebsmodus (d. h. wenn das Testmodusbestimmungssignal TE inaktiv ist) ist die Treiberschaltung 2 einer großen Stromversorgungsfähigkeit nicht erforderlich, und daher wird die durch den Stromquellentransistor 2n gelieferte Stromstärke ausreichend klein gehalten (durch Absenken des Spannungspegels der konstanten Spannung Vnr, oder durch Verkleinern des Verhältnis der Gatebreite zur Gatelänge des Stromquellentransistors 2n). Demgemäß wird der Stromverbrauch durch die Treiberschaltung 2 im normalen Betrieb angemessen verringert.

Andererseits ist in einem Testmodus das Testmodusbestimmungssignal TE ak­ tiviert und der testende Stromquellentransistor 2o ist eingeschaltet. Daher wird der Betriebsstrom der Differentialverstärkerschaltung 2m durch den Strom bestimmt, der von beiden Stromquellentransistoren 2n und 2o geliefert wird, und steigt im Testmodus an. Daher kann die Ausgangsspannung Vrfo mit einer großen Stromtreiberfähigkeit erzeugt werden und an die Anschlußfläche 1 ge­ liefert werden. Demgemäß wird es möglich, den Spannungspegel der Ausgangs­ spannung Vrfo und deshalb denjenigen der Referenzspannung Vref durch die Anschlußfläche 1 zu messen. Während die Anschlußfläche 1 mit dem Ausgang der Treiberschaltung 2 über die Signalleitung 2a verbunden ist, ist die Signal­ leitung 2a elektrisch von der Referenzspannungserzeugungsschaltung RFG wegen der Anwesenheit der Treiberschaltung 2 getrennt, und deshalb übt ein Rauschen auf der Signalleitung 2a keinen nachteiligen Effekt auf die Referenz­ spannung Vref aus, welche durch die Referenzspannungserzeugungsschaltung RFG erzeugt ist. Demgemäß kann eine interne Stromversorgungsspannung intVcc auf einem durch die Referenzspannung Vref von dem internen Span­ nungs-Herabwandler VDC definierten Spannungspegel mit Genauigkeit in einem normalen Betrieb erzeugt werden. Zusätzlich hat die Treiberschaltung 2 eine Differentialverstärkerschaltung 2m des Spannungsfolgetyps, welche wie­ derum eine größere Stromversorgungsfähigkeit als die Referenzspannungser­ zeugungsschaltung RFG hat, und deshalb ist sie fähig, die Referenzspannung Vref auf einem konstanten Spannungspegel an den internen Spannungs-Herabwandler VDC stabil zu liefern, ohne durch ein Rauschen auf der Signalleitung 2a in dem normalen Betriebsmodus beeinflußt zu werden.

Modifikation

Fig. 8 zeigt die Konfiguration einer Modifikation der vierten Ausführungsform der vorliegenden Erfindung. In dieser in Fig. 8 gezeigten Konfiguration ist ein Schalttransistor 2p auf der den Ausgang der Treiberschaltung 2 und die An­ schlußfläche 1 verbindenden Signalleitung 2a vorgesehen. Der Transistor 2p ist aus einem n-Kanal-MOS-Transistor gebildet mit einem Gate, das das Test­ modusbestimmungssignal TE empfängt. Andere Abschnitte sind dieselben wie in der in Fig. 7 gezeigten Konfiguration und alle entsprechenden Teile sind mit denselben Bezugszeichen versehen.

In der in Fig. 8 gezeigten Konfiguration ist der Ausgang der Treiberschaltung 2 nur dann mit der Anschlußfläche 1 elektrisch verbunden, wenn das Testmodus­ bestimmungssignal TE aktiviert ist. In einem normalen Betriebsmodus befindet sich der Schalttransistor 2p in einem ausgeschalteten Zustand und der Ausgang der Treiberschaltung 2 und die Anschlußfläche 1 sind elektrisch getrennt. Demgemäß ist es gesichert, sogar falls ein Rauschen an der Anschlußfläche 1 im normalen Betriebsmodus auftritt, daß verhindert wird, daß irgendein nach­ teiliger Effekt des Rauschens an den Ausgang der Treiberschaltung 2 übertra­ gen wird, und daher wird eine stabile Übertragung der Referenzspannung auf einem konstanten Spannungspegel an den internen Spannungs-Herabwandler VDC durchgeführt.

5. Ausführungsform

Fig. 9 ist ein schematisches Diagramm der Konfiguration eines Hauptabschnit­ tes einer Halbleiterspeichervorrichtung gemäß der fünften Ausführungsform der vorliegenden Erfindung. In der in Fig. 9 gezeigten Konfiguration ist ein Über­ tragungsgatter 5a zwischen einer Anschlußfläche 1 und einem Ausgangsknoten 4a der Treiberschaltung 2 vorgesehen, zum Übertragen der Referenzspannung Vref von der Referenzspannungserzeugungsschaltung RFG an die Anschlußflä­ che 1. Das Übertragungsgatter 5a wird selektiv leitend gemacht als Reaktion auf die Belastungstestfreigabesignale FTE und /FTE. Zusätzlich ist ein CMOS- Übertragungsgatter 5b zwischen der Anschlußfläche 1 und einem Ausgangs­ knoten 4b der Referenzspannungserzeugungsschaltung RFG vorgesehen. Das Übertragungsgatter 5b wird leitend, wenn die Belastungstestfreigabesignale FTE und /FTE aktiviert sind. Die CMOS-Übertragungsgatter 5a und 5b werden komplementär leitend/nicht-leitend gemacht. Der Belastungstestmodus ist ein Modus zum Testen eines Betriebsgrenzwertes und dergleichen einer internen Schaltung durch externes Bringen der internen Spannung auf einen vorbe­ stimmten Spannungspegel. Wenn die Belastungstestfreigabesignale FTE und /FTE aktiviert sind, wird das CMOS-Übertragungsgatter 5b leitend, und die Anschlußfläche 1 wird mit dem Ausgangsknoten 4b der Referenzspannungser­ zeugungsschaltung RFG elektrisch verbunden. Als eine Folge wird es möglich, die Referenzspannung Vref durch die Anschlußfläche 1 zu verändern, und dem­ gemäß den Spannungspegel der internen Stromversorgungsspannung intVcc anzugleichen und den Betriebsgrenzwert der internen Schaltung für die interne Stromversorgungsspannung intVcc zu messen (um zu sehen, ob die Betriebsge­ schwindigkeit (Zugriffszeit) einen vorgeschriebenen Wert erfüllt (Spezifikationswert) und ob Daten genau geschrieben/gelesen werden).

In den anderen Betriebsmodi als der Belastungstestmodus ist das CMOS-Über­ tragungsgatter 5b in einen ausgeschalteten Zustand und das CMOS-Übertra­ gungsgatter 5a ist eingeschaltet und daher ist der Ausgangsknoten 4a der Trei­ berschaltung 2 elektrisch mit der Anschlußfläche 1 verbunden. Deshalb kann in diesem Zustand die von der Treiberschaltung 2 ausgegebene Spannung extern durch die Anschlußfläche 1 überwacht werden. Für diese Treiberschaltung 2 kann jede in den Fig. 1, 3 oder 6 gezeigten Konfigurationen benutzt werden.

Modifikation

Fig. 10 zeigt die Konfiguration einer Modifikation der fünften Ausführungs­ form der vorliegenden Erfindung. In der in Fig. 10 gezeigten Konfiguration ist ein CMOS-Übertragungsgatter 5c zwischen dem Ausgangsknoten 4a der Trei­ berschaltung 2 und der Anschlußfläche 1 vorgesehen, und wird leitend ge­ macht, wenn die Überwachungstestfreigabesignale MTE und /MTE aktiviert sind. Andere Abschnitte sind dieselben wie diejenigen der in der Fig. 9 gezeig­ ten Konfiguration und entsprechende Teile sind mit denselben Bezugszeichen versehen.

In der in Fig. 10 gezeigten Konfiguration ist der Ausgangsknoten 4a der Trei­ berschaltung 2 elektrisch mit der Anschlußfläche 1 beim externen Überwachen des Spannungspegels der Referenzspannung Vref von der Referenzspannungs­ erzeugungsschaltung RFG verbunden. In diesem Zustand ist das CMOS-Über­ tragungsgatter 5b in einem ausgeschalteten Zustand. Weiterhin sind in dem Belastungstestmodus die Belastungstestfreigabesignale FTE und /FTE aktiviert und demgemäß schaltet sich das CMOS-Übertragungsgatter 5b ein und das CMOS-Übertragungsgatter 5c schaltet sich aus.

Durch elektrisches Verbinden der Anschlußfläche 1 selektiv mit dem Aus­ gangsknoten 4a der Treiberschaltung 2 oder dem Ausgangsknoten 4b der Refe­ renzspannungserzeugungsschaltung RFG als Reaktion auf diese Testmodi, wo­ bei die mit der Anschlußfläche 1 verbundene parasitäre Kapazität auf ein Mini­ mum gebracht ist, ist es möglich, einen Test der Referenzspannung Vref auszu­ führen.

In einem anderen Modus als den Belastungstestmodus oder dem Über­ wachungstestmodus sind die CMOS-Übertragungsgatter 5c und 5b beide in einem ausgeschalteten Zustand und die Anschlußfläche 1 ist elektrisch von bei­ den Ausgangsknoten 4a der Treiberschaltung 2 und dem Ausgangsknoten 4b der Referenzspannungserzeugungsschaltung RFG getrennt. Demgemäß kann verhindert werden, daß ein Rauschen auf der Anschlußfläche 1 die durch die Referenzspannungserzeugungsschaltung RFG erzeugte Referenzspannung Vref beeinflußt.

Es wird darauf hingewiesen, daß es möglich ist, das Belastungstestfreigabesi­ gnal FTE und das Überwachungstestfreigabesignal MTE unabhängig durch Set­ zen der Adreßschlüssel in der oben beschriebenen in Fig. 5A gezeigten Konfi­ guration zu setzen. Die Treiberschaltung 2 kann irgendeine der Anordnungen der Fig. 1, 3 und 6 sein.

6. Ausführungsform

Fig. 11 ist eine Darstellung der Konfiguration eines Hauptabschnittes einer Halbleiterspeichervorrichtung gemäß der sechsten Ausführungsform der vorlie­ genden Erfindung. In der in Fig. 11 gezeigten Konfiguration ist ein schmelz­ bares Verbindungselement 6a zwischen dem Ausgangsknoten 4a der Treiber­ schaltung 2 und der Anschlußfläche 1 vorgesehen und ein anderes schmelzbares Verbindungselement 6b ist zwischen dem Ausgangsknoten 4b der Referenz­ spannungserzeugungsschaltung RFG und Anschlußfläche 1 vorgesehen. Die in Fig. 11 dargestellte Konfiguration ist ein Äquivalent zu den in Fig. 9 und 10 gezeigten Konfigurationen, wobei die schmelzbaren Verbindungselemente die CMOS-Übertragungsgatter 5a, 5b und 5c ersetzen.

Der Test der durch die Referenzspannungserzeugungsschaltung RFG erzeugten Referenzspannung Vref wird auf einem Waferpegel bewirkt, und insbesondere werden der Überwachungstest und der Belastungstest auf dem Waferpegel aus­ geführt. Im Testbetrieb ist der Ausgangsknoten 4a der Treiberschaltung 2 mit dem Ausgangsknoten 4b der Referenzspannungserzeugungsschaltung RFG elektrisch verbunden, oder ein Eingangsknoten der Treiberschaltung 2 durch die Verbindungselemente 6a und 6b. Jedoch erzeugt die Treiberschaltung 2 eine Spannung auf demselben Spannungspegel wie die durch die Referenzspan­ nungserzeugungsschaltung RFG erzeugte Referenzspannung Vref.

Deshalb haben in dem Modus, in dem die Ausgangsspannung der Treiberschal­ tung 2 extern durch die Anschlußfläche 1 überwacht wird, die Ausgangsspan­ nung Vrfo der Treiberschaltung 2 und die durch die Referenzspannungserzeu­ gungsschaltung RFG erzeugte Referenzspannung Vref denselben Spannungs­ pegel, und daher fließt kein Strom von der Treiberschaltung 2 zur Referenz­ spannungserzeugungsschaltung RFG durch die Verbindungselemente 6a und 6b, so daß keine Veränderung im Spannungspegel der durch die Referenzspan­ nungserzeugungsschaltung RFG erzeugende Referenzspannung Vref auftritt.

Ebenfalls wird in diesem Überwachungstestmodus, falls ein Rauschen an der Anschlußfläche 1 auftritt, dieses durch den von der Treiberschaltung 2 gelie­ ferten Strom absorbiert, so daß irgendein nachteiliger Effekt des Rauschens der Anschlußfläche 1 auf die von der Referenzspannungserzeugungsschaltung RFG erzeugten Referenzspannung Vref verhindert werden.

In dem Belastungstestmodus ist der Spannungspegel des Ausgangsknotens 4b der Referenzspannungserzeugungsschaltung RFG auf einen vorbestimmten Spannungspegel durch die Anschlußfläche 1 gesetzt. In diesem Zeitpunkt kann die Treiberschaltung 2 auf einen inaktiven Zustand gebracht werden. Jedoch falls die Treiberschaltung in einem Betriebszustand ist, wird kein Problem auf­ treten, weil sich die Ausgangsspannung Vrfo der Treiberschaltung 2 gemäß des von außen durch die Anschlußflächen 1 angelegten Spannungspegel ändert. Es ist daher möglich, die von der Referenzspannungserzeugungsschaltung RFG ausgegebene Referenzspannung Vref auf einen vorbestimmten Spannungspegel genau zu setzen. Außerdem hat im Belastungstestmodus der externe Tester eine ausreichend größere Stromtreiberfähigkeit als die Ausgangsstromtreiberfähig­ keit der Treiberschaltung 2, so daß die von der Referenzspannungserzeugungs­ schaltung RFG ausgegebene Referenzspannung Vref auf einen erwünschten Spannungspegel mit Genauigkeit gesetzt werden kann ungeachtet des Pegels der Ausgangsspannung der Treiberschaltung 2.

Nach dem Beenden beider Überwachungstest- und Belastungstestmodi werden die Verbindungselemente 6a und 6b geschmolzen, um die Anschlußfläche 1 von der Referenzspannungserzeugungsschaltung RFG und der Treiberschaltung 2 elektrisch zu trennen. Demgemäß kann verhindert werden, daß ein Rauschen von der Anschlußfläche 1 in einem normalen Betriebsmodus die Referenzspan­ nungserzeugungsschaltung RFG beeinflußt.

Die Fläche, die durch die Verbindungselemente 6a und 6b belegt ist, ist ausrei­ chend klein, wobei die Schaltungsfläche verringert werden kann. Ferner kann, weil nur die Verbindungselemente 6a und 6b benutzt werden und es keine Not­ wendigkeit des Erzeugens irgendwelcher Steuersignale zum Steuern der zuge­ hörigen Durchlässigkeit/Nicht-Durchlässigkeit gibt, die Schaltungskonfigura­ tion zum Ermöglichen eines Testbetriebs vereinfacht werden.

In einer Halbleiterspeichervorrichtung werden z. B. zum Reparieren defekter Speicherzellen Schmelzelemente (Verbindungselemente) geschmolzen beim Programmieren der Adressen der defekten Speicherzellen im Prozeß, in dem diese mit durch redundante Speicherzellen ersetzt werden. Die Verbindungs­ elemente 6a und 6b dieser Ausführungsform können in demselben Schmelzpro­ zeß mit dem Reparaturprozeß geschmolzen werden, so daß kein zusätzlicher Prozeß zum Schmelzen der Verbindungselemente 6a und 6b erforderlich ist.

Wie oben beschrieben werden gemäß der sechsten Ausführungsform der vorlie­ genden Erfindung schmelzbare Verbindungselemente entsprechend zwischen dem Ausgang der Treiberschaltung und der Anschlußfläche und zwischen dem Ausgangsknoten der Referenzspannungserzeugungsschaltung und der An­ schlußfläche angeordnet. Daher ist es möglich, einen genauen Test der Refe­ renzspannung ohne Vergrößerung der Schaltungsfläche durchzuführen.

7. Ausführungsform

Fig. 12 zeigt die Konfiguration eines Hauptabschnittes einer Halbleiter­ speichervorrichtung gemäß einer siebten Ausführungsform der vorliegenden Erfindung. In der in Fig. 12 gezeigten Konfiguration werden eine Mehrzahl von Referenzspannungen (drei Referenzspannungen in dem Fall der Fig. 12), Vref1, Vref2 und Vref3 unter Verwendung einer Anschlußfläche 10 getestet.

Es wird auf Fig. 12 Bezug genommen; es ist folgendes vorgesehen: ein CMOS- Übertragungsgatter 14a, das leitend gemacht wird, wenn die Auswahlsignale SL1 und /SL1 aktiviert sind, zum Übertragen einer auf einer Referenzspan­ nungübertragungsleitung 12a übertragenen Referenzspannung Vref1 an einen Knoten 16; ein CMOS-Übertragungsgatter 14b, das leitend gemacht wird, wenn die Auswahlsignale SL2 und /SL2 aktiviert sind, zum Übertragen der Referenz­ spannung Vref2 auf einer Referenzspannungsübertragungsleitung 12b an einem Knoten 16; und ein CMOS-Übertragungsgatter 14c, das leitend gemacht wird, wenn die Auswahlsignale SL3 und /SL3 aktiviert sind, zum Übertragen der auf einer Referenzspannungsübertragungsleitung 12c übertragenen Referenzspan­ nung Vref3 an den Knoten 16. Diese CMOS-Übertragungsgatter 14a, 14b und 14c werden alternativ leitend gemacht gemäß der Auswahlsignale SL1, SL2 und SL3 in einem Testmodus (d. h. Überwachungstestmodus).

Eine Treiberschaltung 20 ist zwischen dem Knoten 16 und der Anschlußfläche 10 vorgesehen und erzeugt eine Spannung im wesentlichen auf demselben Spannungspegel wie die auf den Knoten 16 übertragene Referenzspannung und überträgt sie an die Anschlußfläche 10. Die Konfiguration der Treiberschaltung 20 kann irgendeine der Konfigurationen der Treiberschaltung 2 der Fig. 1, 3 und 6 sein.

In der in Fig. 12 gezeigten Konfiguration werden die Mehrzahl der Referenz­ spannungen Vref1, Vref2 und Vref3 von getrennten Referenzspannungserzeu­ gungsschaltungen erzeugt. Diese Referenzspannungen enthalten z. B. die Refe­ renzspannung zum Erzeugen einer an einer Peripherieschaltung wie beispiels­ weise ein Zeilendekoder angelegten internen Stromversorgungsspannung, die Referenzspannung zum Erzeugen einer internen Stromversorgungsspannung Referenzspannung zum Erzeugen einer internen Stromversorgungsspannung zum Laden/Entladen der Bitleitungen des Speicherzellenfeldes durch die Lese­ verstärkerschaltung und die Referenzspannung zum internen Erzeugen einer internen Stromversorgungsspannung, die als eine Betriebsstromversorgungs­ spannung für die Schaltung benutzt wird, welche eine Wortleitungstreiberspan­ nung Vpp und eine Substratvorspannung Vbb erzeugt.

Die Mehrzahl der Referenzspannungen Vref1 bis Vref3 werden selektiv an den Knoten 16 gemäß der Auswahlsignale SL1 bis SL3 in einem Überwachungstest­ modus übertragen. Die Treiberschaltung 20 erzeugt eine Spannung im wesent­ lichen auf demselben Pegel wie derjenige der an den Knoten 16 angelegten Referenzspannung und überträgt die derart erzeugte Spannung an die An­ schlußfläche 10. Deshalb kann eine Mehrzahl von Referenzspannungen über­ wacht werden unter Verwendung einer Anschlußfläche, so daß die Anzahl der Anschlußflächen und demgemäß die Bitfläche verringert werden kann.

Fig. 13A zeigt die Konfiguration eines Auswahlsignalerzeugungsabschnittes. Es wird auf Fig. 13A Bezug genommen; die Auswahlsignalerzeugungsschaltung 22 bringt die Sätze von Auswahlsignalen SL1 und /SL1, SL2 und /SL2 und SL3 und /SL3 auf einen aktiven Zustand, wenn jeweils ein Zeilenadreßtaktsignal /RAS, ein Spaltenadreßtaktsignal/CAS, ein Schreibfreigabesignal/WE und Adreßsignalbits A0 und A1 auf einen vorbestimmten Zustand gesetzt sind. Wenn die Signale/RAS, /CAS und /WE die WCBR-Bedingung erfüllen, bringt die Auswahlsignalerzeugungsschaltung 22 die Sätze von Auswahlsignalen in einen aktiven Zustand, einen Satz auf einmal, gemäß der Kombination der Adreßsignalbits A0 und A1.

Fig. 13B zeigt ein Beispiel der Konfiguration einer Schaltung zum Erzeugen der Auswahlsignale SL1 und /SL1, die in der Auswahlsignalerzeugungsschal­ tung 22 enthalten ist. Wie in Fig. 13B gezeigt ist, weist eine eine Einheit aus­ wählende Signalerzeugungsschaltung eine NAND-Schaltung 22a, die ein WCBR-Ermittlungssignal WCBR und die Adreßsignalbits A0 und A1 empfängt und leitend gemacht wird, wenn die WCBR-Bedingung erfüllt ist, und eine Inverterschaltung 22b auf, die das Ausgangssignal der NAND-Schaltung 22a empfängt. Das Auswahlsignal/SL1 wird von der NAND-Schaltung 22a ausge­ geben und das Auswahlsignal SL1 wird von der Inverterschaltung 22b ausge­ geben.

Wenn das WCBR-Ermittlungssig 19650 00070 552 001000280000000200012000285911953900040 0002019813706 00004 19531nal WCBR sich auf einem H-Pegel befindet und die Adreßsignalbits A0 und A1 sich beide auf einem H-Pegel befinden, werden die Auswahlsignale SL1 und /SL1 in einen aktiven Zustand gebracht. Wie in Fig. 13B gezeigt ist werden, wenn der Überwachungstestmodus be­ stimmt ist, die Auswahlsignale SL1 und /SL1 in einem nicht-gezeigten Verrie­ gelschaltungsabschnitt verriegelt. Die anderen Sätze von Auswahlsignalen SL2 und /SL2 bzw. SL3 und /SL3 werden entsprechend auf einen aktiven Zustand gebracht gemäß der vorbestimmten Kombination der H- und L-Pegel der Adreßsignalbits A0 und A1.

Durch Verwenden der Auswahlsignalerzeugungsschaltung wie in den Fig. 13A und 13B gezeigt ist, können die Auswahlsignale leicht für die in dem Überwa­ chungstestmodus zu überwachenden Referenzspannungen erzeugt werden.

Modifikation

Fig. 14 zeigt die Konfiguration einer Modifikation der siebten Ausführungs­ form der vorliegenden Erfindung. In Fig. 14 werden die internen Spannungen Vin1, Vin2 und Vin3, die durch eine Mehrzahl von internen Spannungserzeu­ gungsschaltungen 24a, 24b und 24c erzeugt sind, extern über eine Anschluß­ fläche 10 überwacht.

Es wird auf Fig. 14 Bezug genommen; es ist folgendes vorgesehen: ein CMOS- Übertragungsgatter 26a, das dann leitend gemacht wird, wenn die Auswahl­ signale SEL1 und /SEL1 aktiviert sind, zum Übertragen der durch die interne Spannungserzeugungsschaltung 24a erzeugten internen Spannung Vin1 an einen Knoten 28; ein CMOS-Übertragungsgatter 26b, das leitend gemacht wird, wenn die Auswahlsignale SEL2 und /SEL2 aktiviert sind, zum Übertragen der durch die interne Spannungserzeugungsschaltung 24b erzeugten internen Spannung Vin2 an den Knoten 28; und ein CMOS-Überwachungsgatter 26c, das leitend gemacht wird, wenn die Auswahlsignale SEL3 und /SEL3 aktiviert sind, zum Übertragen der durch die intern Spannungserzeugungsschaltung 24c erzeugten internen Spannung Vin3 an den Knoten 28. Für die an den Knoten 28 übertra­ gene interne Spannung wandelt die Treiberschaltung 20 die Impedanz und ändert eine Ausgangsstromtreiberstärke, und die sich daraus ergebende Span­ nung wird an die Anschlußfläche 10 übertragen. Die derart an die Anschluß­ fläche 10 übertragene Spannung verbleibt auf demselben Spannungspegel wie die an den internen Knoten 28 übertragene Spannung.

Die internen Spannungserzeugungsschaltungen 24a bis 24c können die allge­ meinen in einer Halbleiterspeichervorrichtung benutzten Schaltungen enthalten wie beispielsweise eine Schaltung zum Erzeugen einer in die ausgewählte Wortleitung zu übertragende verstärkte Spannung Vpp, eine Bitleitungsvorla­ despannungserzeugungsschaltung zum Erzeugen einer Bitleitungsvorladespan­ nung VBL, die zum Vorladen einer Bitleitung im Bereitschaftszyklus benutzt wird, eine Substratvorspannungserzeugungsschaltung zum Erzeugen einer an den Substratbereich anzulegenden Substratvorspannung VBB, eine Zellenplat­ tenspannungserzeugungsschaltung zum Erzeugen einer an eine Elektrode (Zellenplatte) eines Speicherzellenkondensators (im Falle eines dynamischen Direktzugriffsspeichers) anzulegende Zellenplattenspannung VCP und eine interne Stromversorgungsspannungserzeugungsschaltung zum Erzeugen einer internen Stromversorgungsspannung intVcc. Durch Überwachen dieser internen Spannungen von außen ist es möglich, zu sehen, ob die Halbleiterspeichervor­ richtung richtig gearbeitet hat und eine Spannung auf den erwünschten Span­ nungspegel erzeugt hat.

Die Mehrzahl der internen Spannungserzeugungsschaltungen 24a bis 24c sind gemeinsam für eine Anschlußfläche 10 vorgesehen, so daß ein erforderlicher interner Spannungspegel extern ohne ein Anheben der Anzahl von Anschluß­ flächen überwacht werden kann.

Wie oben diskutiert, kann gemäß der siebten Ausführungsform der vorliegen­ den Erfindung, da eine einzige Anschlußfläche gemeinsam für eine Mehrzahl von internen Spannungserzeugungsschaltungen vorgesehen ist und die Aus­ gangsspannungen von diesen internen Spannungserzeugungsschaltungen selek­ tiv an die Anschlußflächen einem Testmodus übertragen werden, das externe Überwachen einer erforderlichen internen Spannung leicht ohne Anheben der Anzahl von Anschlußflächen ausgeführt werden.

8. Ausführungsform

Fig. 15 ist eine Darstellung der Konfiguration eines Hauptabschnittes einer Halbleiterspeichervorrichtung gemäß der achten Ausführungsform der vorlie­ genden Erfindung. Es wird auf Fig. 15 Bezug genommen; die Spannungspegel einer Mehrzahl von Referenzspannungen (drei verschiedene Referenzspannun­ gen in dem Fall der Fig. 15) Vref1, Vref2 und Vref3 können externe durch eine Anschlußfläche 10 geändert werden. Speziell in der in Fig. 15 gezeigten Konfi­ guration ist folgendes vorgesehen: ein CMOS-Übertragungsgatter 32a, das lei­ tend gemacht wird, wenn die Auswahlsignale SL1 und /SL1 aktiviert sind, zum elektrischen Verbinden einer Signalleitung 30a mit einem Knoten 34; ein CMOS-Übertragungsgatter 32b, das leitend gemacht wird, wenn die Auswahl­ signale SL2 und /SL2 aktiviert sind, zum elektrischen Verbinden einer Signal­ leitung 30b mit dem internen Knoten 34; und ein CMOS-Übertragungsgatter 32c, das leitend gemacht wird, wenn die Auswahlsignale SL3 und /SL3 akti­ viert sind zum elektrischen Verbinden einer Signalleitung 30c mit dem internen Knoten 34.

Der Knoten 34 ist mit der Anschlußfläche 10 verbunden. Die Signalleitungen 30a, 30b und 30c sind entsprechend mit den Ausgängen der die Referenzspan­ nungen Vref1, Vref2 bzw. Vref3 erzeugenden Referenzspannungserzeugungs­ schaltungen verbunden. Die Auswahlsignale SL1 bis SL3 und /SL1 bis /SL3 werden selektiv auf einen aktiven Zustand in einem Belastungstestmodus ge­ bracht. Daher ist es möglich, durch selektives Bringen der Sätze von Auswahl­ signalen SL1 und /SL1, SL2 und /SL2 und SL3 und /SL3 auf einen aktiven Zu­ stand, die Spannungspegel der Mehrzahl von Referenzspannungen Vref1 bis Vref3 auf einen erwünschten Spannungspegel unter Verwenden einer An­ schlußfläche 10 zu bringen. Demgemäß kann der Belastungstestmodus einer Mehrzahl von Referenzspannungen ohne Anheben der Anzahl von Anschluß­ flächen verwirklicht werden.

Es wird darauf hingewiesen, daß die Auswahlsignale SL1 bis SL3 durch Ver­ wenden einer Konfiguration erzeugt werden können, die ähnlich der in Fig. 13A gezeigten Auswahlsignalerzeugungsschaltungen ist.

Modifikation

Fig. 16 zeigt die Konfiguration einer Modifikation der achten Ausführungsform der vorliegenden Erfindung. Es wird auf die Fig. 16 Bezug genommen; eine Mehrzahl von internen Spannungen (drei interne Spannungen im Falle der Fig. 16) Vin1, Vin2 und Vin3 werden von außen durch eine Anschlußfläche 10 auf einen erwünschten Spannungspegel gebracht. Das heißt, ein Belastungstest einer Mehrzahl von internen Spannungen kann durch eine Anschlußfläche 10 ausgeführt werden.

Es wird auf die Fig. 16 Bezug genommen; zum Ausführen des Belastungstestes ist folgendes vorgesehen: ein CMOS-Übertragungsgatter 42a, das leitend ge­ macht wird, wenn die Auswahlsignale SEL1 und /SEL1 aktiviert sind, zum elektrischen Verbinden einer Signalleitung 40a mit einem Knoten 44; ein CMOS-Übertragungsgatter 42b, das leitend gemacht wird, wenn die Auswahl­ signale SEL2 und /SEL2 aktiviert sind, zum elektrischen Verbinden einer inter­ nen Signalleitung 40b mit dem Knoten 44; und ein CMOS-Übertragungsgatter 42c, das leitend gemacht wird, wenn die Auswahlsignale SEL3 und /SEL3 ak­ tiviert sind, zum elektrischen Verbinden einer Signalleitung 40c mit dem Kno­ ten 44. Der Knoten 44 ist mit der Anschlußfläche 10 verbunden.

Die Signalleitungen 40a, 40b und 40c sind elektrisch mit den entsprechenden Ausgängen der die internen Spannungen Vin1, Vin2 bzw. Vin3 erzeugenden internen Spannungserzeugungsschaltungen verbunden. Die Sätze von Auswahl­ signalen SEL1 und /SEL1, SEL2 und /SEL2 und SEL3 und /SEL3 werden selektiv auf einen aktiven Zustand in dem Belastungstestmodus gebracht. Des­ halb kann eine Signalleitung elektrisch mit der Anschlußfläche 10 verbunden werden gemäß der Auswahlsignale SEL1 bis SEL3 und /SEL1 bis/SEL3, wobei ein Belastungstest einer Mehrzahl von internen Spannungen unter Verwenden einer Anschlußfläche ausgeführt werden kann.

Gemäß der achten Ausführungsform der vorliegenden Erfindung ist eine An­ schlußfläche gemeinsam für eine Mehrzahl von internen Spannungsüber­ tragungsleitungen vorgesehen und diese Mehrzahl von internen Spannungs­ übertragungsleitungen werden elektrisch mit der Anschlußfläche selektiv und alternativ verbunden. Als Folge kann ein Belastungstest für eine Mehrzahl von internen Spannungen unter Verwenden einer einzigen Anschlußfläche ausge­ führt werden und daher kann die durch die Anschlußflächen belegte Fläche verringert werden.

9. Ausführungsform

Fig. 17 ist eine Darstellung der Konfiguration eines Hauptabschnitts einer Halbleiterspeichervorrichtung gemäß einer neunten Ausführungsform der vor­ liegenden Erfindung. In der in Fig. 17 gezeigten Konfiguration können sowohl der Überwachungstest und der Belastungstest für eine Mehrzahl von Referenz­ spannungen (drei verschiedene Spannungen im Falle der Fig. 17) Vref1, Vref2 und Vref3 verwirklicht werden.

Es wird auf Fig. 17 Bezug genommen; für die Verwirklichung des Belastungs­ testmodus ist folgendes vorgesehen: ein CMOS-Übertragungsgatter 52a, das leitend gemacht wird, wenn die Auswahlsignale SL1 und /SL1 aktiviert sind, zum elektrischen Verbinden einer Referenzspannungsübertragungsleitung 50a mit einem Knoten 53; ein CMOS-Übertragungsgatter 52b, das leitend gemacht wird, wenn die Auswahlsignale SL2 und /SL2 aktiviert sind, zum elektrischen Verbinden einer Referenzspannungsübertragungsleitung 50b mit dem Knoten 53; und ein CMOS-Übertragungsgatter 52c, das leitend gemacht wird, wenn die Auswahlsignale SL3 und /SL3 aktiviert sind, zum elektrischen Verbinden einer Referenzspannungsübertragungsleitung 50c mit dem Knoten 53. Die Referenz­ spannungsübertragungsleitung 50a, 50b und 50c sind elektrisch mit den die Referenzspannungen Vref1, Vref2 bzw. Vref3 erzeugenden Referenzspan­ nungserzeugungsschaltungen verbunden.

Zur Verwirklichung des Überwachungstestmodus ist folgendes vorgesehen: ein CMOS-Übertragungsgatter 54a, das leitend gemacht wird, wenn die Auswahl­ signale SL1 und /SL1 aktiviert sind, zum elektrischen Verbinden der Refe­ renzspannungsübertragungsleitung 50a mit einem Knoten 55; ein CMOS-Über­ tragungsgatter 54b, das leitend gemacht wird, wenn die Auswahlsignale SL2 und /SL2 aktiviert sind zum elektrischen Verbinden der Referenzspannungs­ übertragungsleitung 50b mit dem Knoten 55; und ein CMOS-Übertragungsgat­ ter 54c, das aktiviert wird wenn die Auswahlsignale SL3 und /SL3 aktiviert sind zum elektrischen Verbinden der Referenzspannungsübertragungsleitung 50c mit dem Knoten 55. Der Knoten 55 ist mit dem Eingang der Treiberschal­ tung 20 verbunden.

Ferner ist ein CMOS-Übertragungsgatter 56 zwischen dem Knoten 53 und der Anschlußfläche 10 vorgesehen und wird leitend gemacht, wenn die Belastungs­ testfreigabesignale FTE und /FTE aktiviert sind zum elektrischen Verbinden des Knotens 53 mit einer Anschlußfläche 10. Außerdem ist ein CMOS-Über­ tragungsgatter 58 zwischen dem Ausgang der Treiberschaltung 20 und der An­ schlußfläche 10 vorgesehen und wird leitend gemacht wenn die Belastungs­ testfreigabesignale FTE und /FTE inaktiviert sind, zum elektrischen Verbinden des Ausgangs der Treiberschaltung 20 mit der Anschlußfläche 10.

Die in Fig. 17 gezeigte Konfiguration ist im wesentlichen eine Kombination der oben beschriebenen siebten und achten Ausführungsformen. In dem Belastungs­ testmodus wird das CMOS-Übertragungsgatter 56 leitend und eine der Refe­ renzspannungsübertragungsleitungen 50a bis 50c ist elektrisch mit der An­ schlußfläche 10 verbunden. Da die Auswahlsignale SL (SL1 bis SL3) und /SL (/SL1 bis/SL3) gemeinsam sowohl im Belastungstestmodus als auch im Über­ wachungstestmodus benutzt werden, ist dieselbe Referenzspannungsüber­ tragungsleitung elektrisch sowohl mit der Anschlußfläche 10 und dem Ein­ gangsknoten 55 der Treiberschaltung 20 verbunden. Jedoch übt die Ausgangs­ spannung der Treiberschaltung 20 keinen Einfluß im Belastungstestmodus aus, so daß der ausgewählte Referenzspannungspegel extern auf einen erwünschten Spannungspegel zwangsweise gebracht werden kann.

Im Überwachungstestmodus ist das CMOS-Übertragungsgatter 56 in einen aus­ geschalteten Zustand und das CMOS-Übertragungsgatter 58 in einen einge­ schalteten Zustand gesetzt, und der Ausgang der Treiberschaltung 20 ist elek­ trisch mit der Anschlußfläche 10 verbunden. Daher wird in diesem Fall eine der Referenzspannungen Vref1 bis Vref3 auf den Referenzspannungsübertragungs­ leitungen 50a bis 50c gemäß eines Auswahlsignales ausgewählt und wird an die Anschlußfläche 10 über die Treiberschaltung 20 und das CMOS-Über­ tragungsgatter 58 übertragen, um extern überwacht zu werden. In diesem Betrieb wird einer der CMOS-Übertragungsgatter 52a bis 52c eingeschaltet. Jedoch kann, falls die Last (parasitäre Kapazität) auf den zu benutzenden Weg beim Ausführen des Belastungstests ausreichend klein gemacht wird, der Über­ wachungstest zuverlässig ausgeführt werden, wobei er nicht durch den zu be­ nutzenden Weg für den Belastungstest beeinflußt wird.

Es wird darauf hingewiesen, daß in der in Fig. 17 gezeigten Konfiguration eine alternative Konfiguration verwendet werden kann, in der die an die CMOS- Übertragungsgatter 52a bis 52c anzulegenden Auswahlsignale selektiv auf ei­ nen aktiven Zustand nur im Belastungstestmodus gebracht werden, während die CMOS-Übertragungsgatter 54a bis 54c selektiv auf einen aktiven Zustand nur im Überwachungstestmodus gebracht werden. Dies wird auf einfache Weise verwirklicht, einfach durch Verwenden des logischen Produkts der ausgewähl­ ten Signale SL und /SL und des Belastungstestfreigabesignals FTE.

Modifikation

Fig. 18 zeigt die Konfiguration einer Modifikation der neunten Ausführungs­ form der vorliegenden Erfindung. Die in Fig. 18 gezeigte Konfiguration ist fähig, sowohl den Überwachungstestmodus als auch den Belastungstestmodus der auf den Signalleitungen 60a, 60b und 60c übertragenen internen Spannun­ gen Vin1, Vin2 und Vin3 zu verwirklichen. Diese Konfiguration ist identisch zu derjenigen der neunten Ausführungsform, und wie in Fig. 18 gezeigt ist, sind nur die Auswahlsignale sowohl auf dem zu benutzenden Weg für die Verwirk­ lichung des Überwachungstestmodus als auch auf dem Weg für die Verwirk­ lichung des Belastungstestmodus mit Bezugszeichen versehen, die von denjeni­ gen der in Fig. 17 gezeigten Konfiguration verschieden sind. Die CMOS-Über­ tragungsgatter werden durch gleiche Bezugszeichen bezeichnet und die detail­ lierte Beschreibung wird nicht wiederholt.

Durch selektives Aktivieren der Auswahlsignale SEL1 und /SEL1, SEL2 und /SEL2 und SEL3 und /SEL3 kann der Überwachungstestmodus oder der Bela­ stungstestmodus für die durch die Auswahlsignale aus den internen Spannungen Vin1, Vin2 und Vin3 bestimmten internen Spannung verwirklicht werden.

In der in Fig. 18 gezeigten Konfiguration sind die Signalleitungen 60a, 60b und 60c elektrisch mit den entsprechenden Ausgängen der die internen Spannungen Vin1, Vin2 bzw. Vin3 erzeugenden internen Spannungserzeugungsschaltungen verbunden.

Wie oben beschrieben, und da gemäß der neunten Ausführungsform der vor­ liegenden Erfindung diese Mehrzahl von interne Spannungsübertragungsleitun­ gen elektrisch mit der Anschlußfläche gemäß der Auswahlsignale verbunden werden oder elektrisch über die Treiberschaltung mit der Anschlußfläche ver­ bunden werden, werden sowohl der Überwachungstest als auch der Belastungs­ test dieser internen Spannungen ermöglicht, und es ist daher möglich, eine er­ wünschte interne Spannung ohne Anheben der Anzahl von Anschlußflächen extern zu überwachen.

Andere Anwendungen

In der vorangegangenen Erklärung wurde eine Halbleiterspeichervorrichtung und insbesondere eine Halbleiterspeichervorrichtung eines dynamischen Typs als ein Beispiel der integrierten Halbleiterschaltungsvorrichtung beschrieben. Jedoch kann die vorliegende Erfindung auf beliebige integrierte Halbleiter­ schaltungsvorrichtungen angewendet werden, soweit sie einen Testmodus zum externen Überwachen einer Mehrzahl von internen Spannungen aufweisen.

Außerdem ist die Konfiguration der Referenzspannungserzeugungsschaltung nicht auf diejenige der Fig. 20 beschränkt, und sie kann irgendeine Konstant­ spannung erzeugende Schaltung einschließlich einer Konstantstromquelle und eines Wandlerelements zum Wandeln des Konstantstromes der Konstantstrom­ quelle in eine Spannung sein.

Wie oben diskutiert, da gemäß der vorliegenden Erfindung der Ausgang der internen Spannungserzeugungsschaltung mit einer kleinen Stromversorgungs­ fähigkeit elektrisch mit einer Anschlußfläche verbunden sein kann durch eine Treiberschaltung, die eine relativ große Stromversorgungsfähigkeit hat und fähig ist, die Impedanz zu wandeln, ist es möglich, extern den Ausgangsspan­ nungspegel der internen Spannungserzeugungsschaltung mit einer derartig kleinen Stromversorgungsfähigkeit mit Genauigkeit zu überwachen.

Ferner ist in der Konfiguration gemäß der vorliegenden Erfindung eine An­ schlußfläche gemeinsam für eine Mehrzahl von internen Spannungen vorgese­ hen und die gemeinsame Anschlußfläche ist elektrisch mit der Mehrzahl der internen Spannungsübertragungsleitungen selektiv verbunden, und deshalb ist es möglich, einen Test der Mehrzahl von internen Spannungen unter Verwen­ dung einer Anschlußfläche auszuführen, und demgemäß die Chipfläche zu ver­ ringern.

Claims (19)

1. Integrierte Halbleiterschaltungsvorrichtung mit
mindestens einer Referenzspannungserzeugungseinrichtung (RFG) zum Erzeu­ gen einer Referenzspannung (Vref) auf einen vorbestimmten Spannungspegel;
einer internen Spannungserzeugungseinrichtung (VDC) zum Vergleichen einer der Referenzspannung (Vref) von der mindestens einen Referenzspannungs­ erzeugungseinrichtung (RFG) entsprechenden Spannung mit einer Spannung auf einer internen Stromversorgungsleitung (IVL) zum Angleichen eines Pegels der Spannung auf der internen Stromversorgungsleitung (IVL) gemäß des Er­ gebnisses des Vergleichens;
einer Anschlußfläche (1); und
einer zwischen einem Ausgang der mindestens einen Referenzspannungserzeu­ gungsschaltung (RFG) und der Anschlußfläche (1) vorgesehenen Treiberein­ richtung (2, 20), zum Empfangen der Referenzspannung (Vref), die von der mindestens einen Referenzspannungserzeugungsschaltung (RFG) ausgegeben wird, und zum Erzeugen einer Spannung (Vrfo) im wesentlichen auf demselben Spannungspegel wie die Referenzspannung (Vref) zum Übertragen an die An­ schlußfläche (1).

2. Integrierte Halbleiterschaltungsvorrichtung nach Anspruch 1, bei der die Treibereinrichtung (2, 20) eine auf ein Testmodusbestimmungssignal (TE) rea­ gierende Einrichtung zum Ermöglichen eines Betriebs des Erzeugens der Span­ nung (Vrfo) aufweist.

3. Integrierte Halbleiterschaltungsvorrichtung nach Anspruch 1 oder 2, bei der die Treibereinrichtung (2, 20) eine Treiberschaltung (2) zum Erzeugen der Spannung (Vrfo) entsprechend der von der mindestens einen Referenzspan­ nungserzeugungseinrichtung (RFG) empfangenen Referenzspannung (Vref) und eine Einrichtung (4) aufweist, welche mit der Treiberschaltung (2) zum zeit­ weiligen Aktivieren der Treiberschaltung (2) verbunden ist.

4. Integrierte Halbleiterschaltungsvorrichtung nach einem der Ansprüche 1 bis 3, bei der die Treibereinrichtung (2, 20) eine Differentialverstärkerschal­ tung (2g, 2m) des Spannungsfolgetyps aufweist.

5. Integrierte Halbleiterschaltungsvorrichtung nach einem der Ansprüche 1 bis 4, bei der die mindestens eine Referenzspannungserzeugungseinrichtung (RFG) eine Mehrzahl von getrennt vorgesehenen Referenzspannungserzeu­ gungsschaltungen (24a-24c) aufweist,
wobei die integrierte Halbleiterschaltungsvorrichtung ferner Einrichtungen (14a-14c, 32a-32c, 54a-54c) aufweist, die zwischen jedem der Ausgänge der Mehrzahl von Referenzspannungserzeugungsschaltungen (24a-24c) und einem Eingang der Treibereinrichtung (2, 20) vorgesehen sind und auf ein Auswahlsignal (SL1 bis SL3, /SL1 bis/SL3, SEL1-SEL3, /SEL1-/SEL3) rea­ giert, zum elektrischen Verbinden eines Ausgangs einer entsprechenden Refe­ renzspannungserzeugungsschaltung (24a-24c) mit dem Eingang der Trei­ bereinrichtung (2, 20).

6. Integrierte Halbleiterschaltungsvorrichtung nach einem der Ansprüche 1 bis 5, bei der die Treibereinrichtung (2, 20) eine Erzeugungseinrichtung (2m) zum Erzeugen und Übertragen einer zugehörigen Ausgangsspannung (Vrfo) als die der Referenzspannung (Vref) entsprechenden Spannung (Vrfo) an die in­ terne Spannungserzeugungseinrichtung (VDC) und eine Einrichtung (2o) zum Erhöhen einer Stromtreiberfähigkeit der Erzeugungseinrichtung (2m) als Reak­ tion auf ein Testmodusbestimmungssignal (TE) aufweist.

7. Integrierte Halbleiterschaltungseinrichtung nach einem der Ansprüche 1 bis 6 mit einer ersten Verbindungseinrichtung (5b, 6b, 32a-32c, 52a-52c), die zwischen der Anschlußfläche (1) und dem Ausgang der mindestens einen Referenzspannungserzeugungseinrichtung (RFG) vorgesehen ist und in einem Testmodus leitend gemacht wird und in einem Normalmodus nicht-leitend ge­ macht wird.

8. Integrierte Halbleiterschaltungsvorrichtung nach einem der Ansprüche 5 oder 6 mit einer Mehrzahl von ersten Verbindungseinrichtungen (32a-32c, 52a-52c), die zwischen jedem Ausgang der Mehrzahl von Referenzspannungser­ zeugungsschaltungen (24a-24c) und der Anschlußfläche (1) vorgesehen sind und auf ein zweites Auswahlsignal (SL1-SL3, /SL1-/SL3, SEL1-SEL3, /SEL1-/SEL3) reagieren zum elektrischen Verbinden der Anschlußfläche (1) mit einem Ausgang einer entsprechenden Referenzspannungserzeugungsschal­ tung, die durch das zweite Auswahlsignal (SL1-SL3, /SL1-/SL3, SEL1-SEL3, /SEL1-/SEL3) ausgewählt ist.

9. Integrierte Halbleiterschaltungsvorrichtung nach einem der Ansprüche 1 bis 8, bei der die Treibereinrichtung (2, 20) eine Treiberschaltung (2, 20) auf­ weist, zum Erzeugen der Spannung (Vrfo), die der Referenzspannung (Vref) entspricht, welche von der mindestens einen Referenzspannungserzeugungsein­ richtung (RFG) empfangen wird, und eine zweite Verbindungseinrichtung (2p, 5c, 6a, 5g) aufweist, die zwischen dem Ausgang der Treiberschaltung (2, 20) und der Anschlußfläche (1) vorgesehen ist und in einem Testbetrieb leitend gemacht wird und in einem Normalmodus nicht-leitend gemacht wird.

10. Integrierte Halbleiterschaltungsvorrichtung nach einem der Ansprüche 7 bis 9, bei der die erste und /oder die zweite Verbindungseinrichtung (5b, 6b, 32a-32c, 52a-52c) je ein Schmelzelement (6a, 6b) enthält.

11. Integrierte Halbleiterschaltungsvorrichtung nach einem der Ansprüche 1 bis 10, bei der die Treibereinrichtung (2, 20) eine Vergleichsschaltung (2b, 2i) zum Vergleichen der von der mindestens einen Referenzspannungserzeugungs­ schaltung (RFG) empfangenen Referenzspannung (Vref) und einer Spannung auf der Anschlußfläche (1) und ein Treiberelement (2d, 2k) aufweist, welches zwischen der Anschlußfläche (1) und einem eine vorbestimmte Spannung lie­ fernden Versorgungsknoten (EX) verbunden ist, zum Verursachen eines Stromflusses zwischen dem Versorgungsknoten (EX) und der Anschlußfläche (1) gemäß eines Ausgangssignals der Vergleicherschaltung (2b, 2i).

12. Integrierte Halbleiterschaltungsvorrichtung nach Anspruch 11, bei der die Treibereinrichtung (2) ein Element (2c, 2f, 2e) aufweist, zum Aktivieren der Vergleicherschaltung (2b, 2i) und des Treiberelements (2d, 2k) als Reak­ tion auf ein Testmodusbestimmungssignal (TE), das aktiv ist, um einen Test­ modusbetrieb zu veranlassen.

13. Integrierte Halbleiterschaltungsvorrichtung nach einem der Ansprüche 1 bis 12, bei der die interne Spannungserzeugungseinrichtung (VDC) eine Be­ triebsstromversorgungsspannung auf der internen Versorgungsleitung (IVL) er­ zeugt zum Benutzen durch die interne Schaltung der integrierten Halbleiter­ schaltungsvorrichtung.

14. Integrierte Halbleiterschaltungsvorrichtung mit
einer Mehrzahl von Spannungsübertragungsleitungen (12a-12c, 30a-30c, 40a-40c, 50a-50c, 60a-60c), von denen jede eine interne Spannung (Vin1-Vin3) auf einem vorbestimmten Spannungspegel aufweist, welche darauf übertragen wird;
eine Anschlußfläche (1, 10); und
eine erste Verbindungseinrichtung (14a-14c, 20i; 20, 26a-26c; 32a-32c; 42a-42c; 52a-52c, 54a-54c, 56, 58, 20), die zwischen jeder der Mehrzahl von Span­ nungsübertragungsleitungen (12a-12c, 30a-30c, 40a-40c, 50a-50c, 60a-60c) und der Anschlußfläche (1, 10) vorgesehen ist und auf ein Auswahlsignal (SL1-SL3, /SL1-/SL3, SEL1-SEL3, /SEL1-/SEL3) reagiert zum elektrischen Verbinden einer Spannungsübertragungsleitung, die durch das Auswahlsignal (SL1-SL3, /SL1-/SL3, SEL1-SEL3, /SEL1-/SEL3) bestimmt ist, mit der Anschlußfläche (1, 10).

15. Integrierte Halbleiterschaltungsvorrichtung nach Anspruch 14, bei der das Auswahlsignal (SL1-SL3, /SL1-/SL3, SEL1-SEL3, /SEL1-/SEL3) auf einen aktiven Zustand in einem Testmodus gebracht wird, um eine der Mehr­ zahl von Spannungsübertragungsleitungen (12a-12c, 30a-30c, 40a-40c, 50a-50c, 60a-60c) zu bestimmen.

16. Integrierte Halbleiterschaltungsvorrichtung nach Anspruch 14 oder 15, bei der die erste Verbindungseinrichtung (14a-14c, 20; 20, 26a-26c; 32a-32c; 42a-42c; 52a-52c; 54a-54c, 56, 58, 20) aufweist:
eine Auswahlschaltung (14a-14c, 26a-26c, 54a-54c), die zwischen der Mehr­ zahl von Spannungsübertragungsleitungen (12a-12c, 30a-30c, 40a-40c, 50a-50c, 60a-60c) und einem ersten internen Knoten (16, 28, 55) vorgesehen ist und auf ein Auswahlsignal (SL1-SL3, /SL1-/SL3, SEL1-SEL3, /SEL1-/SEL3) reagiert zum elektrischen Verbinden einer Spannungsübertragungs­ leitung (12a-12c, 30a-30c, 40a-40c, 50a-50c, 60a-60c), die durch das Aus­ wahlsignal (SL1-SL3, /SL1-/SL3, SEL1-SEL3, /SEL1-/SEL3) bestimmt ist, mit dem ersten internen Knoten (16, 28, 55); und
eine Treiberschaltung (20, 20, 58), die zwischen dem ersten internen Knoten (16, 28, 55) und der Anschlußfläche (1, 10) vorgesehen ist zum Empfangen einer Spannung auf der Spannungsübertragungsleitung (12a-12c, 30a-30c, 40a-40c, 50a-50c, 60a-60c), die durch die Auswahlschaltungen (14a-14c, 46a-46c, 54a-54c) ausgewählt ist, und eine Spannung im wesentlichen auf demselben Pegel wie die empfangene Spannung erzeugt zum Übertragen an die An­ schlußflächen (1, 10) erzeugt.

17. Integrierte Halbleiterschaltungsvorrichtung nach einem der Ansprüche 14 bis 16, bei der die erste Verbindungseinrichtung (14a-14c, 20; 20, 26a-26c; 32a-32c; 42a-42c; 52a-52c, 56, 58, 20) eine Auswahlschaltung (32a-32c, 42a-42c) aufweist, die zwischen jeder der Mehrzahl von Spannungsübertragungs­ leitungen (12a-12c, 30a-30c, 40a-40c, 50a-50c, 60a-60c) und der Anschluß­ fläche (1, 10) geschaltet ist, und auf ein Auswahlsignal (SL1-SL3,/SL1-/SL3, SEL1-SEL3, /SEL1-/SEL3) reagiert zum Verbinden einer ent­ sprechenden der Mehrzahl von Spannungsübertragungsleitungen (12a-12c, 30a-30c, 40a-40c, 50a-50c, 60a-60c), die durch das Auswahlsignal (SL1-SL3, /SL1-/SL3, SEL1-SEL3, /SEL1-/SEL3) ausgewählt ist, mit der Anschluß­ fläche (1, 10).

18. Integrierte Halbleiterschaltungsvorrichtung nach einem der Ansprüche 14 bis 17, bei der die erste Verbindungseinrichtung (14a-14c, 20; 20, 26a-26c; 32a-32c; 42a-42c; 52a-52c, 56, 58, 20) aufweist:
eine Auswahlschaltung (52a-52c), die zwischen jeder der Mehrzahl von Span­ nungsübertragungsleitungen (60a-60c) und einem zweiten internen Knoten (53) verbunden ist und auf ein Auswahlsignal (SEL1-SEL3, /SEL1-/SEL3) rea­ giert zum Verbinden einer Spannungsübertragungsleitung (60a-60c), die durch das Auswahlsignal (SEL1-SEL3, /SEL1-/SEL3) aus der Mehrzahl von Span­ nungsübertragungsleitungen (60a-60c) ausgewählt ist, mit dem zweiten inter­ nen Knoten (53); und
ein Verbindungselement (56), das zwischen dem zweiten internen Knoten (53) und der Anschlußfläche (1, 10) geschaltet ist und auf ein Testmodusbe­ stimmungssignal (/FTE) reagiert, zum Verbinden des zweiten internen Knotens (53) mit der Anschlußfläche (1, 10).

19. Integrierte Halbleiterschaltungsvorrichtung nach Anspruch 14 oder 15, bei der die erste Verbindungseinrichtung (14a-14c, 20; 20, 26a-26c; 32a-32c; 42a-42c; 52a-52c, 56, 58, 20) aufweist:
eine erste Auswahlschaltung (52a-52c), die zwischen jeder der Mehrzahl von Spannungsübertragungsleitungen (60a-60c) und einem zweiten internen Knoten (53) geschaltet ist und auf ein Auswahlsignal (SEL1-SEL3, /SEL1-/SEL3) reagiert, das eine der Mehrzahl der Spannungsübertragungsleitungen (60a-60c) auswählt, zum Verbinden der ausgewählten Spannungsübertragungsleitung (60a-60c) mit dem zweiten internen Knoten (53);
eine zweite Auswahlschaltung (54a-54c), die zwischen jeder der Mehrzahl von Spannungsübertragungsleitungen (60a-60c) und einem ersten internen Knoten (55) geschaltet ist und auf das Auswahlsignal (SEL1-SEL3, /SEL1-/SEL3) reagiert zum Verbinden der ausgewählten Spannungsübertragungsleitung (60a-60c) mit dem ersten internen Knoten (55);
eine Treiberschaltung (20), die zwischen dem ersten internen Knoten (55) und einem dritten internen Knoten geschaltet ist, zum Erzeugen einer Spannung auf demselben Pegel wie die Spannung auf dem ersten internen Knoten (55) zum Übertragen an den dritten internen Knoten;
ein erstes Verbindungselement (56), das zwischen dem zweiten internen Knoten (53) und der Anschlußfläche (10) geschaltet ist und auf ein aktives Testmodus­ bestimmungssignal (/FTE) reagiert, zum Verbinden des zweiten internen Kno­ tens (53) mit der Anschlußfläche (10); und
ein zweites Verbindungselement (58), das zwischen dem dritten internen Kno­ ten und der Anschlußfläche (10) geschaltet ist und auf das inaktive Testmodus­ bestimmungssignal (/FTE) reagiert, zum Verbinden des ersten internen Knotens (55) mit der Anschlußfläche 10.