KR101708270B1 - 반도체 장치, 반도체 장치의 테스트 방법 및 테스트 장비 - Google Patents

반도체 장치, 반도체 장치의 테스트 방법 및 테스트 장비 Download PDF

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Abstract

반도체 장치, 반도체 장치의 테스트 방법 및 테스트 장비가 제공된다. 상기 반도체 장치는 테스트시 외부 전압이 인가되는 제1 패드, 테스트시 외부 임피던스와 커플링되는 제2 패드, 및 상기 제1 패드와 상기 제2 패드와 커플링되고, 상기 외부 전압과 상기 외부 임피던스를 이용하여 바이어스 전류를 생성하는 전압-전류 컨버터를 포함한다.

Description

반도체 장치, 반도체 장치의 테스트 방법 및 테스트 장비{Semiconductor device, test method for the semiconductor device, and test apparatus}
본 발명은 반도체 장치, 반도체 장치의 테스트 방법 및 테스트 장비에 관한 것이다.
테스트 동작시, 외부에서 전압 또는 전류를 반도체 장치에 공급할 필요가 있다. 그런데, 전압은 다수의 반도체 장치에 패럴랠(parallel)하게 동시에 공급할 수 있는 반면에, 전류는 포인트 투 포인트(point to point) 방식으로(즉, 개별적으로) 공급해야 한다. 반도체 장비의 한계로 인해서, 전류를 이용하여 동시에 테스트할 수 있는 반도체 장치의 개수는 많지 않다. 즉, 단위 시간당 전류 관련 테스트할 수 있는 반도체 장치의 개수는 적다.
본 발명이 해결하려는 과제는, 전류 관련 테스트 효율이 높아진 반도체 장치를 제공하는 것이다.
본 발명이 해결하려는 다른 과제는, 전류 관련 테스트 효율이 높아진 반도체 장치의 테스트 방법를 제공하는 것이다.
본 발명이 해결하려는 또 다른 과제는, 전류 관련 테스트 효율이 높아진 테스트 장비를 제공하는 것이다.
본 발명이 해결하려는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치의 일 태양(aspect)은 테스트시 외부 전압이 인가되는 제1 패드, 테스트시 외부 임피던스와 커플링되는 제2 패드, 및 상기 제1 패드와 상기 제2 패드와 커플링되고, 상기 외부 전압과 상기 외부 임피던스를 이용하여 바이어스 전류를 생성하는 전압-전류 컨버터를 포함한다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치의 테스트 방법의 일 태양은 다수의 반도체 장치를 제공하되, 상기 각 반도체 장치는 제1 패드와, 제2 패드와, 상기 제1 패드와 상기 제2 패드와 커플링된 전압-전류 컨버터를 포함하고, 상기 다수의 반도체 장치의 상기 제1 패드에 동시에 외부 전압을 인가하고, 상기 다수의 반도체 장치의 상기 제2 패드에 동시에 외부 임피던스를 커플링시켜, 상기 각 반도체 장치가 상기 외부 전압과 상기 외부 임피던스를 이용하여 바이어스 전류를 생성하는 것을 포함한다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치의 테스트 장비의 일 태양은 외부 임피던스가 형성되어 있는 프로브 팁, 상기 프로브 팁과 커플링되고, 상기 프로브 팁을 통해서 외부 전압을 인가하는 테스터, 및 상기 외부 전압이 인가되는 제1 패드와, 상기 외부 임피던스와 커플링되는 제2 패드와, 상기 제1 패드와 상기 제2 패드와 커플링되고, 상기 외부 전압과 상기 외부 임피던스를 이용하여 바이어스 전류를 생성하는 전압-전류 컨버터를 포함하는 반도체 장치를 포함한다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 본 발명의 제1 실시예에 따른 반도체 장치를 설명하기 위한 회로도이다.
도 2는 본 발명의 제2 실시예에 따른 반도체 장치를 설명하기 위한 회로도이다.
도 3는 본 발명의 제3 실시예에 따른 반도체 장치를 설명하기 위한 회로도이다.
도 4는 본 발명의 제4 실시예에 따른 반도체 장치를 설명하기 위한 회로도이다.
도 5는 본 발명의 제5 실시예에 따른 반도체 장치를 설명하기 위한 회로도이다.
도 6은 본 발명의 제6 실시예에 따른 반도체 장치를 설명하기 위한 회로도이다.
도 7은 본 발명의 실시예들에 따른 테스트 장비를 설명하기 위한 도면이다.
도 8은 본 발명의 실시예들에 따른 테스트 방법을 설명하기 위한 흐름도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
하나의 소자(elements)가 다른 소자와 "접속된(connected to)" 또는 "커플링된(coupled to)" 이라고 지칭되는 것은, 다른 소자와 직접 연결 또는 커플링된 경우 또는 중간에 다른 소자를 개재한 경우를 모두 포함한다. 반면, 하나의 소자가 다른 소자와 "직접 접속된(directly connected to)" 또는 "직접 커플링된(directly coupled to)"으로 지칭되는 것은 중간에 다른 소자를 개재하지 않은 것을 나타낸다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
비록 제1, 제2 등이 다양한 소자, 구성요소 및/또는 섹션들을 서술하기 위해서 사용되나, 이들 소자, 구성요소 및/또는 섹션들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자, 구성요소 또는 섹션들을 다른 소자, 구성요소 또는 섹션들과 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자, 제1 구성요소 또는 제1 섹션은 본 발명의 기술적 사상 내에서 제2 소자, 제2 구성요소 또는 제2 섹션일 수도 있음은 물론이다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
도 1은 본 발명의 제1 실시예에 따른 반도체 장치를 설명하기 위한 회로도이다.
도 1을 참조하면, 본 발명의 제1 실시예에 따른 반도체 장치(1)는 제1 패드(P1), 제2 패드(P2), 전압-전류 컨버터(10), 내부 회로(30) 등을 포함한다.
제1 패드(P1)는 테스트 동작시 외부 전압(VBIAS.EXT)이 인가된다.
제2 패드(P2)는 테스트 동작시 외부 임피던스(14)와 커플링된다. 예를 들어, 외부 임피던스(14)는 저항(REXT)일 수 있으나 이에 한정되는 것은 아니다. 외부 임피던스(14)는 테스트시 접지 전압과 제2 패드(P2) 사이에 커플링되게 된다.
여기서, 외부 임피던스(14)는 반도체 장치(1) 내에 위치하지 않고, 테스트 동작시에만 제2 패드(P2)에 연결될 수 있다. 예를 들어, 외부 임피던스(14)는 테스트 동작시 사용되는 프로브 팁(probe tip)내에 위치할 수 있으나, 이에 한정되지 않는다.
전압-전류 컨버터(10)는 제1 패드(P1)와 제2 패드(P2)와 커플링되고, 외부 전압(VBIAS.EXT)과 외부 임피던스(14)를 이용하여 바이어스 전류(IBIAS)와 바이어스 전압(VBIAS)를 생성할 수 있다.
구체적으로, 전압-전류 컨버터(10)는 제1 선택 트랜지스터(M1), 구동 트랜지스터(M2), 비교부(12) 등을 포함할 수 있다.
제1 선택 트랜지스터(M1) 및 구동 트랜지스터(M2)는 제1 전압(VPPSA)과 제2 패드(P2) 사이에 시리얼하게 연결될 수 있다. 여기서, 제1 전압(VPPSA)은 반도체 장치 내의 센스 앰프에 사용되는 승압 전압일 수 있으나, 이에 한정되는 것은 아니다.
제1 선택 트랜지스터(M1)는 제1 선택 신호(FRCENB)가 게이트로 인가되어 선택적으로 턴온/턴오프될 수 있다. 도시된 것과 같이, 제1 선택 트랜지스터(M1)는 PMOS 트랜지스터일 수 있으나 이에 한정되는 것은 아니다.
구동 트랜지스터(M2)는 비교부(12)의 출력 신호인 바이어스 전압(VBIAS)이 게이트로 인가되어 바이어스 전류(IBIAS)를 생성한다.
비교부(12)는 제1 패드(P1), 제2 패드(P2), 구동 트랜지스터(M2)와 커플링된다. 또한, 제1 패드(P1)로 인가되는 외부 전압(VBIAS.EXT)과, 제2 패드(P2)의 전압(VFB)(즉, 제2 패드(P2)에 걸려 있는 전압)을 비교하여, 그 결과로서 바이어스 전압(VBIAS)을 출력한다.
도시된 것과 같이, 제1 선택 트랜지스터(M1), 구동 트랜지스터(M2)는 PMOS 트랜지스터일 수 있으나 이에 한정되는 것은 아니다. 또한, 비교부(12)는 OP Amp일 수 있으나 이에 한정되는 것은 아니다.
내부 회로(30)는 전압-전류 컨버터(10)로부터 바이어스 전압(VBIAS)을 제공받아, 테스트 전류(ITEST)를 생성한다. 내부 회로(30)는 테스트 전류(ITEST)를 이용하여 여러가지 테스트 동작(예를 들어, 리드 동작, 라이트 동작, 버닝(burning) 동작 등)을 수행할 수 있다. 도시된 것과 같이, 내부 회로(30)는 제1 전압(VPPSA)과 노드(N1) 사이에 커플링된 PMOS 트랜지스터(M11)를 포함할 수 있으나, 이에 한정되지 않는다. 테스트 전류(ITEST)는 바이어스 전류(IBIAS)와 같은 크기를 가질 수 있으나, 이에 한정되지 않는다.
동작을 설명하면 다음과 같다.
테스트 동작시에, 제1 패드(P1)에 외부 전압(VBIAS.EXT)이 인가되고, 제2 패드(P2)에는 접지된 외부 임피던스(14)가 커플링되도록 한다.
비교부(12)는 바이어스 전압(VBIAS)을 구동 트랜지스터(M2)로 제공하고, 구동 트랜지스터(M2)는 바이어스 전압(VBIAS)의 크기에 따라 바이어스 전류(IBIAS)를 제공한다. 바이어스 전류(IBIAS)의 크기에 따라, 제2 패드(P2)의 전압(VFB)이 결정된다. 이러한 피드백 과정을 통해서, 결과적으로 외부 전압(VBIAS.EXT)과 제2 패드(P2)의 전압(VFB)이 동일하게 되고, 바이어스 전류(IBIAS)는 수학식1과 같이 기설정된 값을 갖는다. 즉, 바이어스 전류(IBIAS)는 외부 전압(VBIAS.EXT)과 외부 임피던스(14)에 따라서 결정된다.
[수학식1]
IBIAS = VBIAS.EXT / REXT
외부 전압(VBIAS.EXT), 외부 임피던스(14) 만으로 바이어스 전류(IBIAS)를 생성하였기 때문에, 바이어스 전류(IBIAS)의 크기는 PVT(Process, Voltage, Temperature) 변화에 둔감하다. 특히, 외부 임피던스(14)는, 오차가 매우 적은 저항(예를 들어, 오차 범위 0.1% 이하의 고정밀 저항)을 사용할 수 있다. 외부 전압(VBIAS.EXT) 역시, 외부에서 생성하여 인가하는 전압이기 때문에, PVT 변화에 둔감하다.
또한, 외부 임피던스(14)는 반도체 장치(1) 내에 설치된 것이 아니다. 따라서, 필요에 따라서, 외부 임피던스(14)를 원하는 크기와 정밀도를 갖는 임피던스로 쉽게 교체할 수 있다. 또한, 다른 용도의 패드와 혼용하여 사용할 수 있기 때문에, 테스트만을 위한 패드를 별도로 만들지 않아도 된다.
본 발명에서, 테스트 동작시 외부 전압(VBIAS.EXT)과 외부 임피던스(14)를 이용하여, 기설정된 크기로 오차가 적은 바이어스 전압(VBIAS)과 바이어스 전류(IBIAS)를 생성할 수 있다. 따라서, 내부 회로(30)는 바이어스 전압(VBIAS)을 이용하여 안정적으로 테스트 전류(ITEST)를 생성할 수 있다.
테스트 동작시 외부 전압(VBIAS.EXT)과 외부 임피던스(14)를 이용하여 테스트 전류(ITEST)를 생성하기 때문에, 상당히 많은 수의(예를 들어, 100개 이상의) 반도체 칩이 동시에 전류관련 테스트를 할 수 있다. 따라서, 전류관련 테스트 효율을 높일 수 있다. 즉, 단위시간당 전류관련 테스트를 할 수 있는 반도체 장치(1)의 개수가 많아질 수 있다.
도 2는 본 발명의 제2 실시예에 따른 반도체 장치를 설명하기 위한 회로도이다.
도 2를 참조하면, 본 발명의 제2 실시예에 따른 반도체 장치(2)가, 제1 실시예와 다른 점은 모니터링부(20)를 더 포함한다는 점이다.
모니터링부(20)는 바이어스 전류(IBIAS)를 미러링하는 모니터링 전류(IMON)를 생성하여, 외부에서 바이어스 전류(IBIAS)가 기설정된 크기로 정확하게 생성되고 있는지를 검토한다.
구체적으로, 모니터링부(20)는 제2 선택 트랜지스터(M3), 모니터링 트랜지스터(M4), 제3 패드(P3)를 포함할 수 있다.
제2 선택 트랜지스터(M3) 및 모니터링 트랜지스터(M4)는 제2 전압(VPPSA2)과 제3 패드(P3) 사이에 시리얼하게 연결될 수 있다. 여기서, 제2 전압(VPPSA2)은 제1 전압(VPPSA)과 동일한 전압일 수 있으나, 이에 한정되는 것은 아니다.
제2 선택 트랜지스터(M3)는 제2 선택 신호(MONENB)가 게이트로 인가되어 선택적으로 턴온/턴오프될 수 있다. 도시된 것과 같이, 제2 선택 트랜지스터(M3)는 PMOS 트랜지스터일 수 있으나 이에 한정되는 것은 아니다.
모니터링 트랜지스터(M4)는 비교부(12)의 출력 신호인 바이어스 전압(VBIAS)이 게이트로 인가되어 모니터링 전류(IMON)를 생성한다. 바이어스 전압(VBIAS)은 전압-전류 컨버터(10)의 구동 트랜지스터(M2)와, 모니터링부(20)의 모니터링 트랜지스터(M4)에 공통적으로 인가되기 때문에, 바이어스 전류(IBIAS)와 모니터링 전류(IMON)는 실질적으로 동일하다. 따라서, 외부에서, 모니터링 패드(P3)를 통해서 모니터링 전류(IMON)를 측정함으로써, 바이어스 전류(IBIAS)의 크기를 체크할 수 있다.
도 3는 본 발명의 제3 실시예에 따른 반도체 장치를 설명하기 위한 회로도이다.
도 3을 참조하면, 본 발명의 제3 실시예에 따른 반도체 장치(3)가, 제1 실시예와 다른 점은 구동 트랜지스터(M2)로써 NMOS 트랜지스터를 사용한다는 점이다. 도 3에 도시된 것과 같이 구성하더라도, 실질적으로 동일한 동작을 수행할 수 있다.
도 4는 본 발명의 제4 실시예에 따른 반도체 장치를 설명하기 위한 회로도이다.
도 4를 참조하면, 본 발명의 제4 실시예에 따른 반도체 장치(4)는, 제1 패드(P1), 제2 패드(P2), 전압-전류 컨버터(10), 내부 회로(30) 등을 포함한다.
제1 패드(P1)는 테스트 동작시 외부 전압(VBIAS.EXT)이 인가된다. 제2 패드(P2)는 테스트 동작시 외부 임피던스(14)와 커플링된다. 여기서, 외부 임피던스(14)는 제2 패드(P2)와 제1 전압(VPPSA) 사이에 커플링된다. 제1 전압(VPPSA)은 반도체 장치 내의 센스 앰프에 사용되는 승압 전압일 수 있으나, 이에 한정되는 것은 아니다.
제1 선택 트랜지스터(M21) 및 구동 트랜지스터(M22)는 접지 전압과 제2 패드(P2) 사이에 시리얼하게 연결될 수 있다. 제1 선택 트랜지스터(M21)는 선택 신호(/FRCENB)가 게이트로 인가되어 선택적으로 턴온/턴오프될 수 있다. 구동 트랜지스터(M22)는 비교부(12)의 출력 신호인 바이어스 전압(VBIAS)이 게이트로 인가되어 바이어스 전류(IBIAS)를 생성한다. 제1 선택 트랜지스터(M21)와 구동 트랜지스터(M2)는 NMOS 트랜지스터로 구현될 수 있으나, 이에 한정되는 것은 아니다.
동작을 설명하면 다음과 같다.
테스트 동작시에, 제1 패드(P1)에 외부 전압(VBIAS.EXT)이 인가되고, 제2 패드(P2)에는 외부 임피던스(14)가 커플링되도록 한다.
비교부(12)는 바이어스 전압(VBIAS)을 구동 트랜지스터(M22)로 제공하고, 구동 트랜지스터(M22)는 바이어스 전압(VBIAS)의 크기에 따라 바이어스 전류(IBIAS)를 제공한다. 바이어스 전류(IBIAS)의 크기에 따라, 제2 패드(P2)의 전압(VFB)이 결정된다. 이러한 피드백 과정을 통해서, 결과적으로 외부 전압(VBIAS.EXT)과 제2 패드(P2)의 전압(VFB)이 동일하게 되고, 바이어스 전류(IBIAS)는 기설정된 값을 갖는다. 즉, 바이어스 전류(IBIAS)는 외부 전압(VBIAS.EXT)과 외부 임피던스(14)에 따라서 결정된다. 내부 회로(30)는 바이어스 전압(VBIAS)을 이용하여 테스트 전류(ITEST)를 생성한다.
도 5는 본 발명의 제5 실시예에 따른 반도체 장치를 설명하기 위한 회로도이다.
도 5를 참조하면, 본 발명의 제5 실시예에 따른 반도체 장치(5)가, 제4 실시예와 다른 점은 구동 트랜지스터(M22a)로써 PMOS 트랜지스터를 사용한다는 점이다. 도 5에 도시된 것과 같이 구성하더라도, 실질적으로 동일한 동작을 수행할 수 있다.
도 6은 본 발명의 제6 실시예에 따른 반도체 장치를 설명하기 위한 회로도이다. 도 6을 참조하여, 도 1 내지 도 5에서 설명된 바이어스 전압(VBIAS)이 리드 동작 테스트에 이용되는 것을 설명한다. 여기서, 바이어스 전압(VBIAS)이 리드 회로(100)에 사용되는 것을 예시하였으나, 이에 한정되지 않는다. 예를 들어, 라이트 회로(200)에 사용될 수도 있다.
또한, 이하, 본 발명의 실시예들은 상변화 메모리 장치(PRAM: Phase change Random Access Memory)를 이용하여 설명할 것이다. 그러나, 본 발명은 저항성 메모리 장치(RRAM: Resistive RAM), 강유전체 메모리 장치(FRAM: Ferroelectric RAM)과 같이 저항체를 이용한 비휘발성 메모리 장치에 모두 적용될 수 있음은 본 발명이 속하는 기술의 당업자에게 자명하다.
도 6을 참조하면, 본 발명의 제6 실시예에 따른 반도체 장치(6)는 메모리 셀 어레이(310), 글로컬 컬럼 선택 회로(311, 312), 로컬 컬럼 선택 회로(320), 리드 회로(100), 라이트 회로(200)를 포함한다.
메모리 셀 어레이(310)는 매트릭스 형태로 배열된 다수의 저항 메모리 셀(MC)을 포함한다. 다수의 저항 메모리 셀(MC)은 각각, 워드 라인(WL0~WLm)과 비트 라인(BL0~BLn) 사이에 커플링되어 있다. 또한, 저항 메모리 셀(MC)은 결정 상태 또는 비정질 상태에 따라 서로 다른 2개의 저항값을 갖는 상변화 물질을 구비하는 가변 저항 소자(RC)와, 가변 저항 소자(RC)에 흐르는 전류를 제어하는 억세스 소자(AC)를 포함할 수 있다. 여기서, 억세스 소자(AC)는 가변 저항 소자(RC)와 직렬로 커플링된 다이오드, 트랜지스터 등일 수 있다. 도면에서는 가변 저항 소자(RC)로 다이오드를 도시하였다. 또한, 상변화 물질은 2개의 원소를 화합한 GaSb, InSb, InSe. Sb2Te3, GeTe, 3개의 원소를 화합한 GeSbTe, GaSeTe, InSbTe, SnSb2Te4, InSbGe, 4개의 원소를 화합한 AgInSbTe, (GeSn)SbTe, GeSb(SeTe), Te81Ge15Sb2S2 등 다양한 종류의 물질을 사용할 수 있다. 이 중에서 게르마늄(Ge), 안티모니(Sb), 텔루리움(Te)으로 이루어진 GeSbTe를 주로 이용할 수 있다.
글로벌 컬럼 선택 회로(311, 312)는 리드 회로(100)와 커플링된 글로벌 리드 컬럼 선택 회로(311)과, 라이트 회로(200)와 커플링된 글로벌 라이트 컬럼 선택 회로(312)를 포함할 수 있다. 로컬 컬럼 선택 회로(320)는 다수의 비트 라인(BL0~BLn) 중에서 일부의 비트 라인(예를 들어, BL0)을 선택한다.
라이트 회로(200)는 선택적으로 셋 전류 또는 리셋 전류를 생성하여 메모리 셀 어레이(310) 내의 저항 메모리 셀(MC)에 데이터를 라이트한다.
리드 회로(100)는 메모리 셀 어레이(310) 내의 저항 메모리 셀(MC)에 저장된 데이터를 리드한다. 본 발명에서는, 바이어스 전압(VBIAS)을 제공받아 테스트용 리드 전류(Icell)를 생성한다. 구체적으로, 리드 회로(100)는 바이어스 전압(VBIAS)를 제공받아 선택된 저항 메모리 셀(MC)에 테스트용 리드 전류(Icell)를 제공하여, 저항 메모리 셀(MC)의 저항 레벨을 리드하게 된다.
이러한 리드 회로(100)는 도 6에 도시되어 있는 바와 같이, 디스차지부(110), 프리차지부(120), 리드 바이어스 제공부(130), 클램핑부(140), 센스 앰프부(150)를 포함한다.
디스차지부(110)는 리드 동작에 선행되어 선택된 비휘발성 메모리 셀과 커플링된 비트 라인(예를 들어, BL0) 및/또는 센싱 노드(VSA)를 일정 레벨, 예를 들어, 접지 전압(VSS)으로 디스차지한다. 디스차지부(110)는 비트 라인(BL0)과 접지 전압(VSS) 사이에 커플링되고 디스차지 신호(PDIS)를 게이트로 인가받는 NMOS 트랜지스터(MN1)와, 센싱 노드(VSA)과 접지 전압(VSS) 사이에 커플링되고 디스차지 신호(PDIS)를 게이트로 인가받는 NMOS 트랜지스터(MN2)를 포함할 수 있다.
프리차지부(120)는 데이터 리드 동작 내의 프리차지 기간 동안 센싱 노드(VSA)를 일정 레벨, 예를 들어, 전원 전압(VCC)으로 프리차지시킨다. 프리차지부(120)는 전원 전압(VCC)과 센싱 노드(VSA) 사이에 커플링되고, 프리차지 신호(PCHB)를 게이트로 인가받는 PMOS 트랜지스터(MP1)일 수 있다.
리드 바이어스 제공부(130)는 선택된 저항 메모리 셀(MC)의 저항 레벨을 리드하기 위해 바이어스 전압(VBIAS)에 응답하여 센싱 노드(VSA)에 테스트를 위한 테스트용 리드 전류(Icell)를 제공한다. 저항 메모리 셀(MC)에 저장된 데이터가 셋 데이터인 경우에는 상변화 물질의 저항이 작기 때문에 비휘발성 메모리 셀을 관통하는 전류의 양이 크고, 리셋 데이터인 경우에는 상변화 물질의 저항이 크기 때문에 관통하는 전류의 양이 작다. 여기서, 리드 바이어스 제공부(130)에서 제공하는 테스트용 리드 전류(Icell)의 양은 리셋 상태에서의 관통 전류를 보상하는 정도일 수 있다. 이와 같이 하게 되면, 리셋 데이터가 저장되어 있는 경우에는 센싱 노드(VSA)의 레벨이 일정하게 유지되거나 다소 상승되는 반면, 셋 데이터가 저장되어 있는 경우에는 센싱 노드(VSA)의 레벨은 떨어지게 된다. 따라서, 리셋 데이터에서의 센싱 노드(VSA)의 레벨과 셋 데이터에서의 센싱 노드(VSA)의 레벨은 큰 차이를 갖게 되므로, 셋 데이터와 리셋 데이터를 구분하기가 용이하다. 이와 같이 함으로써 센싱 마진을 증가시킬 수 있다. 이러한 리드 바이어스 제공부(130)는 동작 전압(VPP)과 노드(N0) 사이에 커플링되고 선택 신호(PBIASB)를 게이트로 인가받는 PMOS 트랜지스터(MP2)와, 노드(N0)와 센싱 노드(VSA) 사이에 커플링되고 제어 바이어스(VBIAS)를 게이트로 인가받는 PMOS 트랜지스터(MP3)일 수 있다. PMOS 트랜지스터(MP2, MP3)이 형성된 기판 영역은 각각 동작 전압(VPP)과 커플링되어 있을 수 있다.
클램핑부(140)는 비트 라인(BL0)을 일정 바이어스 레벨, 예를 들어, 리드하기 적절한 범위 내로 클램핑시킨다. 구체적으로, 상변화 물질의 임계 전압(Vth) 이하의 소정 레벨로 클램핑시킨다. 임계 전압(Vth) 이상의 레벨이 되면, 선택된 저항 메모리 셀(MC)의 상변화 물질의 상이 변화할 수 있기 때문이다. 클램핑부(140)는 비트 라인(BL0)과 센싱 노드(VSA) 사이에 커플링되고, 클램핑 제어 신호(VCMP)를 게이트로 인가받는 NMOS 트랜지스터(MN3)일 수 있다. 여기서, 클램핑 제어 신호(VCMP)는 정전압 신호일 수 있으나, 이에 한정되는 것은 아니다.
센스 앰프부(150)는 센싱 노드(VSA)의 레벨과 기준 레벨(VREF)을 비교하여, 비교 결과(SA_OUT)를 출력한다. 예를 들어, 센싱 노드(VSA)의 레벨이 기준 레벨(VREF)보다 높으면 하이 레벨의 비교 결과(SA_OUT)가 출력되고, 센싱 노드(VSA)의 레벨이 기준 레벨(VREF)보다 낮으면 로우 레벨의 비교 결과(SA_OUT)가 출력될 수 있다. 비교 결과(SA_OUT)가 하이 레벨인 경우에는 저항 메모리 셀(MC)에 저장된 데이터가 리셋 데이터이고, 비교 결과(SA_OUT)가 로우 레벨인 경우에는 저항 메모리 셀(MC)에 저장된 데이터가 셋 데이터이다. 센스 앰프부(150)는 기준 전류에 대해 선택된 저항 메모리 셀(MC)의 비트 라인(BL0)을 통해서 흘러나가는 전류의 변화를 감지하는 전류 센스 앰프일 수도 있고, 기준 전압에 대해 전압의 변화를 감지하는 전압 센스 앰프일 수도 있으나, 도면에서는 전압 센스 앰프를 예로 들어 도시하였다.
도 7은 본 발명의 실시예들에 따른 테스트 장비를 설명하기 위한 도면이다.
도 7을 참조하면, 본 발명의 실시예들에 따른 테스트 장비(99)는 테스터(80), 프로브 팁(90), 다수의 반도체 장치(1)를 포함한다. 여기서, 다수의 반도체 장치(1)는 웨이퍼에 형성되어 있는 다수의 반도체 칩일 수 있으나, 이에 한정되는 것은 아니다. 또한, 설명의 편의상, 웨이퍼에 본 발명의 제1 실시예에 따른 반도체 장치(1)가 형성된 것으로 설명하였으나, 다른 실시예에 따른 반도체 장치(2-6)이 형성되어도 무방하다.
프로브 팁(90) 내에는 외부 임피던스(14)가 형성되어 있다.
테스터(80)는 프로브 팁(90)과 커플링되고, 프로브 팁(90)을 통해서 외부 전압을 반도체 장치(1)에 인가한다.
반도체 장치(1)는 전술한 것과 같이, 외부 전압이 인가되는 제1 패드와, 외부 임피던스(14)와 커플링되는 제2 패드와, 제1 패드와 제2 패드와 커플링되고 외부 전압과 외부 임피던스를 이용하여 바이어스 전류를 생성하는 전압-전류 컨버터를 포함할 수 있다.
도 7에 도시된 것과 같이, 많은 수의(예를 들어, 100개 이상의) 반도체 장치에 동시에 외부 전압을 인가하여, 많은 수의 반도체 장치를 전류 관련 테스트할 수 있다.
도 8은 본 발명의 실시예들에 따른 테스트 방법을 설명하기 위한 흐름도이다.
도 8을 참조하면, 본 발명의 실시예들에 따른 반도체 장치(예를 들어, 일 실시예에 따른 반도체 장치)를 제공한다(S410). 반도체 장치는 테스트시 외부 전압이 인가되는 제1 패드와, 테스트시 외부 임피던스와 커플링되는 제2 패드와, 제1 패드와 제2 패드와 커플링되고 외부 전압과 외부 임피던스를 이용하여 바이어스 전류를 생성하는 전압-전류 컨버터를 포함할 수 있다.
다수의 반도체 장치의 상기 제1 패드에 동시에 외부 전압을 인가한다(S420). 다수의 반도체 장치의 제2 패드에 동시에 외부 임피던스를 커플링시킨다(S430). 각 반도체 장치가 외부 전압과 외부 임피던스를 이용하여 바이어스 전류를 생성한다(S440).
도시된 것과 같이, 외부 전압을 인가한 후(S420), 외부 임피던스를 커플링시킬 수 있다(S430). 반대로 외부 임피던스를 커플링시킨 후(S430), 외부 전압을 인가할 수도 있다(S420). 또는, 외부 전압 인가(S420)와 외부 임피던스 커플링(S430)을 같이 할 수도 잇다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
P1: 제1 패드 P2: 제2 패드
10: 전압-전류 컨버터 12: 비교부
14: 외부 임피던스 20: 모니터링부
30: 내부 회로

Claims (20)

  1. 테스트시 외부 전압이 인가되는 제1 패드;
    테스트시 외부 임피던스와 커플링되는 제2 패드; 및
    상기 제1 패드와 상기 제2 패드와 커플링되고, 상기 외부 전압과 상기 외부 임피던스를 이용하여 바이어스 전류를 생성하는 전압-전류 컨버터를 포함하고,
    상기 전압-전류 컨버터는
    제1 전압과 상기 제2 패드 사이에 커플링되고, 게이트로 바이어스 전압이 인가되어 상기 바이어스 전류를 생성하는 구동 트랜지스터와,
    상기 제1 패드, 상기 제2 패드, 상기 구동 트랜지스터와 커플링되고, 상기 외부 전압과 상기 제2 패드의 전압을 비교하여 상기 바이어스 전압을 출력하는 비교부를 포함하는 반도체 장치.
  2. 삭제
  3. 삭제
  4. 삭제
  5. 삭제
  6. 삭제
  7. 제 1항에 있어서,
    상기 바이어스 전압은 내부 회로로 전달되고, 상기 내부 회로는 상기 바이어스 전압을 이용하여 테스트 전류를 생성하는 반도체 장치.
  8. 제 1항에 있어서,
    저항 메모리 셀과,
    상기 바이어스 전압을 이용하여 리드 바이어스를 생성하고, 상기 저항 메모리 셀에 상기 리드 바이어스를 제공하여 상기 저항 메모리 셀에 저장된 데이터를 리드하는 리드 회로를 더 포함하는 반도체 장치.
  9. 삭제
  10. 삭제
  11. 제 1항에 있어서,
    상기 바이어스 전류를 미러링한 모니터링 전류를 생성하는 모니터링부를 더 포함하는 반도체 장치.
  12. 제 11항에 있어서,
    상기 전압-전류 컨버터는 제1 전압과 상기 제2 패드 사이에 커플링되고, 게이트로 바이어스 전압이 인가되어 상기 바이어스 전류를 생성하는 구동 트랜지스터를 포함하고,
    상기 모니터링부는
    제3 패드와,
    제2 전압과 상기 제3 패드 사이에 커플링되고, 게이트로 상기 바이어스 전압이 인가되어 모니터링 전류를 생성하는 모니터링 트랜지스터를 포함하는 반도체 장치.
  13. 다수의 반도체 장치를 제공하되, 상기 각 반도체 장치는 제1 패드와, 제2 패드와, 상기 제1 패드와 상기 제2 패드와 커플링된 전압-전류 컨버터를 포함하고,
    상기 다수의 반도체 장치의 상기 제1 패드에 동시에 외부 전압을 인가하고, 상기 다수의 반도체 장치의 상기 제2 패드에 동시에 외부 임피던스를 커플링시켜, 상기 각 반도체 장치가 상기 외부 전압과 상기 외부 임피던스를 이용하여 바이어스 전류를 생성하는 것을 포함하고,
    상기 전압-전류 컨버터는
    제1 전압과 상기 제2 패드 사이에 커플링되고, 게이트로 바이어스 전압이 인가되어 상기 바이어스 전류를 생성하는 구동 트랜지스터와,
    상기 제1 패드, 상기 제2 패드, 상기 구동 트랜지스터와 커플링되고, 상기 외부 전압과 상기 제2 패드의 전압을 비교하여 상기 바이어스 전압을 출력하는 비교부를 포함하는 반도체 장치의 테스트 방법.
  14. 삭제
  15. 삭제
  16. 삭제
  17. 제 13항에 있어서,
    상기 바이어스 전압은 내부 회로로 전달되고, 상기 내부 회로는 상기 바이어스 전압을 이용하여 테스트 전류를 생성하는 반도체 장치의 테스트 방법.
  18. 삭제
  19. 삭제
  20. 외부 임피던스가 형성되어 있는 프로브 팁;
    상기 프로브 팁과 커플링되고, 상기 프로브 팁을 통해서 외부 전압을 인가하는 테스터; 및
    상기 외부 전압이 인가되는 제1 패드와, 상기 외부 임피던스와 커플링되는 제2 패드와, 상기 제1 패드와 상기 제2 패드와 커플링되고, 상기 외부 전압과 상기 외부 임피던스를 이용하여 바이어스 전류를 생성하는 전압-전류 컨버터를 포함하고,
    상기 전압-전류 컨버터는
    제1 전압과 상기 제2 패드 사이에 커플링되고, 게이트로 바이어스 전압이 인가되어 상기 바이어스 전류를 생성하는 구동 트랜지스터와,
    상기 제1 패드, 상기 제2 패드, 상기 구동 트랜지스터와 커플링되고, 상기 외부 전압과 상기 제2 패드의 전압을 비교하여 상기 바이어스 전압을 출력하는 비교부를 포함하는 반도체 장치를 포함하는 테스트 장비.
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