KR20050118332A - 반도체 메모리 장치 - Google Patents

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Abstract

본 발명은 메모리 셀의 라이트 전류 및 리드 전류를 측정할 수 있어 최적화된 라이트 동작을 수행할 수 있는 반도체 메모리 장치에 관한 것으로, 본 발명에 따른 비휘발성 메모리 셀들이 행과 열로 배열되는 셀 어레이를 구비한 반도체 메모리 장치는, 독립된 파워 패드를 구비하여 라이트 동작시에 상기 메모리 셀에 흐르는 전류를 측정하기 위한 라이트 드라이버와; 검출동작 모드 진입시에 리드 동작에 따른 상기 메모리 셀의 전류를 측정하기 위한 검출동작 제어부와; 상기 측정된 셀 전류들에 대응되는 셀 저항값을 토대로 상기 메모리 셀들의 상태를 파악하고, 상기 메모리 셀들을 라이트 하기 위한 전류를 조절하는 라이트 컨트롤러를 구비함을 특징으로 한다.

Description

반도체 메모리 장치{Semiconductor memory apparatus}
본 발명은 반도체 메모리 장치에 관한 것으로, 구체적으로는 메모리 셀의 저항을 측정하고 이를 피드백 받아 메모리 셀에 대한 최적의 라이트 동작을 수행하기 위한 반도체 메모리 장치에 관한 것이다.
일반적으로, 반도체 메모리 장치의 고성능화 및 저 전력화 추세에 맞추어, 대부분의 반도체 메모리 제조 업체들은 차세대 기억소자의 하나로 상 변환(phase change) 물질을 이용한 PRAM(Phase change Random Access Memory)을 개발하고 있다. PRAM은 온도 변화에 따라 상(phase)이 변환됨으로 인하여 저항이 변화하는 GexSbyTez(이하'GST')와 같은 물질을 이용하여 데이터를 저장하는 비휘발성 메모리(non-volatile memory) 소자이다.
도 1은 PRAM의 메모리 셀의 회로도를 나타낸 것이다.
도 1에 도시된 바와 같이, PRAM의 메모리 셀은 워드라인(WL)에 게이트가 연결되는 하나의 트랜지스터(M)와 비트라인에 일단이 연결된 하나의 가변 저항체(GST)가 서로 연결되는 구조로 되어 있다.
상기 가변 저항체(GST)는 상 변화(phase change) 물질로 구성되며, 상기 상 변화물질은 온도에 따라 저항이 변화하는 물질, 즉 GST로 구성된다. PRAM은 상 변화막의 상(phase)이 온도에 따라 비정질화(amorphous) 상태 또는 결정화(crystalline) 상태로 바뀌는 것을 이용한 것으로, 비정질 상태의 저항치는 고 저항 상태가 되고 결정화 상태의 저항치는 저 저항 상태가 된다. 따라서, 상기 상 변화막이 결정화 상태에서 비정질화 상태로 바뀌는 경우를 '리셋(RESET)' 상태라고 정의하면, 상기 상 변화막이 비정질화 상태에서 결정화 상태로 바뀌는 경우는 '셋(SET)' 상태로 정의할 수 있게 된다.
상기 상 변화물질의 온도를 변환시키는 수단은 레이저빔을 이용하는 방법이 있고, 히터(heater)에 전류를 가하여 발생하는 주울(joule) 열을 이용하는 방법이 있다. 상기 전류를 이용하는 방법은, 히터에 가해지는 전류 량 및 전류의 인가 시간에 따라 히터의 온도 및 가열 시간이 달라지므로, 이것을 이용하여 상기 상 변화막을 결정화 또는 비정질화시킨다. 이로써, 정보를 저장할 수 있는 메모리 소자로서의 메카니즘(mechanism)을 가지게 되는 것이다.
도 2는 전류를 이용하여 상변화 물질의 온도를 변화시키는 경우로써, 인가되는 전류에 의해 메모리 셀의 저항 변화를 나타낸 그래프이다. 가로축은 전류의 양을 나타내고 세로축은 상기 전류에 따른 메모리 셀의 저항을 나타낸다.
도 2에 도시된 바와 같이, 전류의 양이 적어서 리드동작을 행하는 리드동작구간(READ)의 경우에는 '셋' 저항이 수 KΩ이하이며, '리셋' 저항은 수십 KΩ이상이다. 전류의 양이 점점 증가하게 됨에 따라 라이트 동작구간(Set,Reset)으로 진입하게 된다. 우선 '셋'으로 라이트 동작을 수행하는 구간(Set)에서는 상기 메모리 셀의 저항이 수 KΩ이하로 되고, 전류가 점점 증가하여 셋 구간(Set)이 지나면 '리셋'으로 라이트 동작을 수행하는 리셋 구간(Reset)으로 저항이 다시 수십 KΩ이상으로 된다.
PRAM에서의 라이트(WRITE) 동작은, 상기 상 변화막을 용융점(melting temperature)이상으로 가열한 뒤 특정시간 안에 급속히 냉각시키면, 상기 상 변화막이 비정질화 상태로 변화하여 고 저항 상태를 가지게 된다. 이때 이러한 상태를, 리셋(RESET) 상태 또는 데이터 "1"이라고 정의한다. 또한, 상기 상 변화막을, 상기 용융점보다는 낮고 결정화 온도(crystallization temperature)보다는 높은 온도로 가열하여 일정시간을 경과한 후 냉각을 시키면, 상 변화막은 결정화 상태로 변화하여 저 저항 상태를 지니게 된다. 이때 이러한 상태를, 셋(SET) 상태 또는 데이터 "0" 이라고 정의한다.
다음으로, 리드(READ)동작은, 비트라인과 워드라인을 인에이블(enable)하여, 특정 메모리 셀을 선택한 후, 외부에서 전류를 인가하면 상 변화막의 저항에 의존적인 셀 관통 전류가 발생된다. 상기 리드 동작은 기준 전류와 비교하여 선택된 셀의 비트라인을 통한 전류 변화를 감지하는 전류 센스 앰프를 구동시키거나, 기준전압과 비교하여 비트라인의 전압 변화를 감지하는 전압 센스 앰프를 구동시킴으로써, 데이터 "1" 및 데이터 "0"을 구분하게 된다.
상기한 바와 같이, PRAM을 구성하는 메모리 셀들의 상태는 메모리 셀의 저항값의 차에 의하여 셋 과 리셋 상태를 구분하게 된다. 그러나, 메모리 셀의 상태에 따른 셋 저항 및 리셋 저항 산포가 항상 예상되는 값의 범위내에 있지 않을 수 있다. 즉, 때로는 셋 저항이 리셋저항보다 큰 경우가 발생할 수 있다. 이것은 리드 동작시에 불량을 일으키는 원인이 된다. 또한, 이러한 불량 셀에 대한 저항 산포의 측정이 칩내에서는 불가능하기 때문에, 이러한 불량 셀의 경우에는 정확한 데이터의 라이팅이 어렵다. 따라서, 메모리 셀의 상태에 따른 저항 산포를 측정하고 이러한 측정값을 토대로 라이트 동작시에 라이트 전류를 조절함에 의해 정확한 라이트 동작이 이루어지도록 하는 장치가 필요하게 되었다.
따라서, 본 발명의 목적은 종래의 문제점을 극복할 수 있는 반도체 메모리 장치를 제공하는 데 있다.
본 발명의 다른 목적은 메모리 셀의 저항 측정을 통하여 정확한 라이트 동작을 행할 수 있는 반도체 메모리 장치를 제공하는 데 있다.
상기한 기술적 과제들의 일부를 달성하기 위한 본 발명의 양상(aspect)에 따라, 본 발명에 따른 비휘발성 메모리 셀들이 행과 열로 배열되는 셀 어레이를 구비한 반도체 메모리 장치는, 독립된 파워 패드를 구비하여 라이트 동작시에 상기 메모리 셀에 흐르는 전류를 측정하기 위한 라이트 드라이버와, 검출동작 모드 진입시에 리드 동작에 따른 상기 메모리 셀의 전류를 측정하기 위한 검출동작 제어부와, 상기 측정된 셀 전류들에 대응되는 셀 저항값을 토대로 상기 메모리 셀들의 상태를 파악하고, 상기 메모리 셀들을 라이트 하기 위한 전류를 조절하는 라이트 컨트롤러를 구비함을 특징으로 한다.
상기 라이트 컨트롤러는, 인가되는 데이터신호, 리셋 펄스 신호 및 셋 펄스 신호에 응답하여 셋 제어신호 또는 리셋 제어신호를 출력하는 리셋/셋 펄스 선택회로부와, 상기 리셋 제어신호 또는 셋 제어신호에 응답하여 라이트 전류를 조절하기 위한 전류 감소 퓨즈 옵션부 및 전류 증가 옵션부를 구비할 수 있다.
상기 전류 감소 퓨즈 옵션부는 직렬로 연결된 복수개의 NMOS 트랜지스터와, 상기 NMOS트랜지스터 들 각각의 소오스와 드레인을 연결하는 퓨즈 유닛를 구비하여 직렬연결되는 NMOS트랜지스터의 개수를 조절함에 의하여 출력노드로 인가되는 전류를 조절할 수 있으며, 상기 전류 증가 옵션부는 병렬로 연결된 복수개의 PMOS 트랜지스터와 상기 PMOS 트랜지스터 들 각각에 직렬 연결된 퓨즈 유닛들을 구비하여 퓨즈 유닛의 컷팅에 의해 출력노드로 인가되는 전류를 조절할 수 있다. 또한, 상기 메모리 셀에 연결되는 워드라인은 스태틱 워드라인으로 동작될 수 있다.
상기한 장치적 구성에 따르면, 메모리 셀의 상태를 정확히 파악함에 의해 최적의 라이트 동작을 행할 수 있다.
이하에서는 본 발명의 바람직한 실시예가, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 발명의 철저한 이해를 제공할 의도 외에는 다른 의도 없이, 첨부한 도면들을 참조로 하여 상세히 설명될 것이다.
도 3는 본 발명의 일 실시예에 따른 반도체 메모리 장치의 회로도이다.
도 3에 도시된 바와 같이, 본 발명의 일 실시예에 따른 반도체 메모리 장치는 메모리 셀이 워드라인(WL)과 비트라인과 연결되어 행과 열로 배열되는 셀어레이(120), 저항 측정회로(300,130,140,150), 라이트 드라이버(200) 및 라이트 컨트롤러(500)를 구비하여 구성된다. 상기 저항측정 회로는 선택부(130), 클램핑 부(140), 센스앰프부(150), 검출 동작 제어부(300) 및 기타 회로 등을 포함한다.
상기 선택부(130)는 메모리 셀(110)이 연결된 비트라인(BL)과 노드(VDSL)사이에 연결되며, 비트라인 선택신호(Yi)에 의하여 지정된 비트라인을 선택하게 됨에 따라 특정 메모리 셀(110)이 선택된다.
상기 클램핑부(140)는 상기 노드(VDSL)과 검출노드(SA_IN) 간에 연결되며, 클램핑 제어신호(VCMP)에 의해 노멀 동작시의 리드동작을 위해 비트라인(BL)의 레벨을 대략 0.4V 정도의 수준으로 클램핑한다.
상기 센스앰프부(150)는 검출노드(SA_IN)와 기준전압(VREF)를 입력으로 하여 그 결과를 출력하는 센스 앰프(SA,150)로 이루어진다..
이에 더하여 상기 센스 앰프(150)의 입력 단자인 검출노드(SA_IN)와 전원 전압간에 검출동작 신호(CR_CHK)에 의해 동작되는 PMOS 트랜지스터(P102)와 보상제어신호(VBIAS)에 의해 동작되는 보상 트랜지스터(P101)가 직렬로 연결되어 구비된다. 상기 보상제어신호(VBIAS)는 일반적인 리드 동작시 검출노드(SA_IN)에 메모리 셀의 저항의 크기에 따라 안정적인 전압레벨로 동작하도록 보상역할을 하기 위한 직류(DC)전압으로 구성된다.
상기 검출동작제어부(300)는 검출동작 신호(CR_CHK)에 의해 동작되는 소자인 NMOS 트랜지스터(N101)가 패드(V_OPPAD)단자와 검출노드(SA_IN) 간에 연결되어 있다.
상기 라이트 드라이버(200)는 PMOS 트랜지스터(P103)와 파워 패드(V_WD_PAD)로 구성되며, PMOS 트랜지스터(P103)의 소오스 단자는 파워 패드(V_WD_PAD)에 연결되어 있고 게이트에는 라이트 컨트롤러(500)의 출력단자와 연결되어 구성된다. 상기 라이트 드라이버(200)에서는 상기 PMOS 트랜지스터(P103)의 소오스 단자에 연결된 독립된 파워 패드(V_WD_PAD)에서 인가되는 전압에 대한 라이트 전류(W_cell)를 모니터링하여 측정한다.
상기 라이트 컨트롤러(500)는 측정되는 라이트 전류(W_cell) 및 리드 전류(I_cell)에 따른 메모리 셀의 저항 값을 토대로 메모리 셀의 상태를 판단하여 퓨즈(fuse)를 이용하여 라이트 전류를 공정이나 기타 외부환경에 적절하도록 조절하기 위한 것이다. 상기 라이트 전류(W_cell)는 라이트 드라이버인 PMOS 트랜지스터(P103)의 소오스 단자에 독립된 파워 패드(V_WD_PAD)를 구비함으로써 이에 인가되는 전압에 대한 전류를 모니터링하여 측정한다.
일반적인 리드 동작에서 메모리 셀의 셀 전류(I_cell)를 측정하기 위한 검출동작 모드로 진입하게 되면 워드라인은 스태틱으로 동작하게 되며, 단지 어드레스 코딩에 의하여만 인에이블 된다. 또한, 파워 패드(V_OPPAD)는 리드전압(예를 들면, 0.4V)을 인가하게 된다. 이때 파워 패드(V_OPPAD)를 통하여 비트라인(BL) 및 메모리 셀(110)의 가변 저항체(GST)로 전류가 흐르게 되어 이때 파워 패드(V_OPPAD)에서 측정된 전류(I_cell)가 리드 동작에서 측정되는 셋/리셋 전류가 되어 셋 저항 또는 리셋 저항을 계산할 수 있다.
구체적으로 상기 메모리 셀의 저항값(Rcell)은 [식1]과 같이 구해질 수 있다.
[식1]
Rcell = (V_OPPAD/I_cell) - (RBL + Rmos_on)
여기서 I_cell은 메모리 셀 전류로 파워패드(V_OPPAD)에서 측정되며, RBL은 비트라인 저항값, Rmos_on은 전류경로에 존재하는 트랜지스터의 턴 온 저항이다.
도 4에서는 도 3에서 나타나 있지 않은 검출 동작 제어부를 제어하는 검출동작 개시 신호의 발생부의 구성을 나타낸 것이다. 상기 검출동작 개시 신호의 발생부는 노멀 동작 모드에서 검출 동작 모드로의 전환을 제어하는 역할을 담당하는 곳으로, 검출 동작 모드 진입용으로 구성된 여분의 옵션 패드(Option pad)와 상기 옵션 패드(Option pad)의 신호를 수신하는 제1인버터(23)와 제1인버터의 출력을 수신하는 제2인버터(24)와 제2인버터(24)의 출력을 수신하는 제3인버터(25)와 상기 옵션패드(Option pad)의 단자에 소오스가 연결되어 직렬 연결되고 게이트에 전원전압이 연결된 복수개의 아주 작은 사이즈의 N형 트랜지스터들(N16,N17,N18)로 구성되어 진다.
상기 검출동작 개시 신호의 발생부는 제2인버터의 출력을 검출 개시 신호(CR_CHK)로써 출력하며 상기 검출 개시 신호(CR_CHK)의 반전신호(CR_CHKb)로써 제3인버터(25)의 출력을 출력하게 된다. 상기 옵션패드(Option pad)의 단자에 직렬 연결된 복수개의 트랜지스터들(N16,N17,N18)은 노멀동작 모드에서 플로팅(floating)되는 옵션패드(Option pad)를 항상 접지 레벨로 유지시키는 인위적인 누설 경로로서 동작하게 된다.
도 5 내지 도 6은 어드레스 디코더를 포함하는 워드라인 드라이버의 구성으로 검출동작 모드 진입시에 스태틱 워드라인으로 전환시키기 위한 회로 구성예를 나타낸 것이다.
도 6은 어드레스 디코더용 신호 발생기를 나타낸 것으로, 어드레스 신호(Address)를 입력받아 안정된 내부신호로 변환하는 어드레스 버퍼(160)와 상기 어드레스 버퍼(160)의 출력을 입력으로 하여 ATD 펄스(Address Transition Detector pulse)를 발생시키는 펄스 발생기(Pulse Generator,170)와, 상기 ATD 펄스와 도 4에서 출력되는 검출 개시 신호(CR_CHK)를 입력으로 하는 노어(NOR) 게이트(117)의 출력신호를 입력으로 하여 어드레스 디코더용 신호(PWL)를 출력하는 제4인버터(118)로 구성되어 진다.
도 5는 워드라인 드라이버를 나타낸 것이다. 도 5에 도시된 바와 같이, 로우 어드레스 신호(Ai,Bi,Ci)를 입력으로 하는 제1낸드 게이트(210)와 상기 제1낸드 게이트(210)의 출력을 입력으로 하는 제5인버터(211)로 구성되는 글로벌 워드라인 드라이버(Global WL Driver,220)와, LSB 로우 어드레스 신호(Ei)와 펄스 워드라인 신호인 어드레스 디코더용 신호(PWL)를 입력으로 하는 제2낸드게이트(212)와 상기 제2낸드게이트(212)의 출력을 입력으로 하는 제6인버터(213)와 제6인버터(213)의 출력을 입력으로 하는 제7인버터(214)로 구성되는 LSB 로우 어드레스 디코더(LSB Row Address Decoder,230)와, 상기 LSB 로우 어드레스 디코더(230)의 출력을 입력으로 하고 상기 글로벌 워드라인 드라이버(220)의 출력(GWL)을 인에이블 신호로 하여 워드라인 인에이블신호(WL)를 출력하는 제8인버터(215)로 구성된 워드라인 드라이버(WL Driver,240)로 구성되어 진다. 상기 어드레스 디코더용 신호(PWL)은 워드라인을 특정 펄스 구간 동안에만 인에이블 하기 위한 펄스 워드라인 인에이블 신호이다.
도 7은 검출 동작 모드의 진입시의 동작 타이밍도를 나타낸 것이다. 도 8에 도시된 바와 같이, 어드레스 발생신호(ADD)에 따라 어드레스 신호(Ai,Bi,Ci,Ei)가 인가된다. 검출개시신호(CR_CHK)가 '하이'로 인에이블됨에 따라 어드레스 디코딩 신호(PWL)는 강제로 '하이'로 인에이블 된다. 따라서, 워드라인(WL)은 상기 어드레스 디코딩 신호(PWL)에 의하여 인에이블 된다. 따라서, 워드라인은 스태틱 워드라인으로서 동작되게 된다.
도 8은 라이트 컨트롤러(500) 회로의 구성예를 나타낸 것이다.
도 8에 도시된 바와 같이, 상기 라이트 컨트롤러(500)는 리셋/셋 펄스 선택 회로부(510), 전류 감소 퓨즈 옵션부(520) 및 전류 증가 옵션부(530)를 구비한다.
상기 리셋/셋 펄스 선택회로부(510)는 라이트 데이터(WDATA)가 입력되면, 발생되는 메모리 셀을 리셋시키기 위한 리셋 펄스 신호(P_RESET) 또는 메모리 셀을 셋 상태로 하기 위한 셋 펄스 신호(P_SET)를 선택하여 리셋 제어신호(PRESET) 또는 셋 제어신호(PSET)를 출력한다.
상기 전류 감소 퓨즈 옵션부(520)는 셋 제어신호(PSET)를 게이트로 수신하는 직렬로 연결된 NMOS 트랜지스터 들(N505,N506,N507,N508)로 구성되며 각각의 NMOS 트랜지스터 들(N506,N507,N508)은 퓨즈 유닛(f507,f508,f509)으로 소오스와 드레인단을 연결함에 의하여 퓨즈 컷팅(cutting)에 의하여 직렬 연결되는 NMOS 트랜지스터의 개수를 조절하게 되어 전류를 조절한다. 또한, 리셋 제어신호(PRESET)를 게이트로 수신하는 직렬로 연결된 NMOS 트랜지스터 들(N501,N502,N503,N504)로 구성되며 각각의 NMOS 트랜지스터 들(N502,N503,N504)은 퓨즈 유닛(f504,f505,f506)으로 소오스와 드레인단을 연결함에 의하여 퓨즈 컷팅(cutting)에 의하여 직렬 연결되는 NMOS 트랜지스터의 개수를 조절하게 되어 전류를 조절한다.
상기 전류 증가 옵션부(530)는 전원 전압과 출력노드(WD_IN)사이에 퓨즈 유닛(f501,f502,f503)을 사이에 두고 서로 병렬 연결되고, 게이트가 상기 출력노드(WD_IN)에 연결되는 PMOS 트랜지스터들(P501,P502,P503,P504)들로 구성되어 상기 퓨즈 유닛의 컷팅에 의해 전류양을 조절하게 된다.
도 9는 도 8의 동작 타이밍도를 나타낸 것이다.
도 9에 도시된 바와 같이, 어드레스 발생신호(ADD)가 인가됨에 다라 워드라인(WL)이 인에이블된다. 그리고 라이트 인에이블 신호(/WE)가 인가된 상태에서 데이터 입력신호(DIN)에 의하여 라이트 데이터(WDATA)가 입력된다. 라이트 데이터(WDATA)가 입력되면, 발생되는 메모리 셀을 리셋시키기 위한 리셋 펄스 신호(P_RESET)와 메모리 셀을 셋 상태로 하기 위한 셋 펄스 신호(P_SET)가 발생된다. 상기 셋 펄스 신호(P_SET)는 상기 리셋 펄스 신호(P_RESET)보다 상대적으로 긴 펄스이다. 입력되는 라이트 데이터(WDATA)가 데이터 '1'일 경우에는 리셋 제어신호(PRESET)가 활성화 되어 출력단자(WD_IN)의 전압 레벨을 제어한다. 입력되는 라이트 데이터(WDATA)가 데이터 '0'일 경우에는 셋 제어신호(PSET)가 활성화 되어 출력단자(WD_IN)의 전압 레벨을 제어한다.
상기한 본 발명에 의한 반도체 메모리 장치 및 그에 따른 동작방법은 PRAM에 적용되기 위한 것이나, MRAM(Magnetic Random Access Memory)에도 적용될 수 있으며, 기타 비휘발성 메모리에도 적용될 수 있을 것이다.
상기한 실시예의 설명은 본 발명의 더욱 철저한 이해를 위하여 도면을 참조로 예를 든 것에 불과하므로, 본 발명을 한정하는 의미로 해석되어서는 안될 것이다. 또한, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 본 발명의 기본적 원리를 벗어나지 않는 범위 내에서 다양한 변화와 변경이 가능함은 명백하다 할 것이다. 예컨대, 사안이 다른 경우에 회로의 내부 구성을 변경하거나, 회로의 내부 구성 소자들을 다른 등가적 소자들로 대치할 수 있음은 명백하다.
이상 설명한 바와 같이, 본 발명에 따르면, 라이트 동작와 리드 동작시에 메모리 셀의 전류를 측정함에 의하여 저항을 측정하며, 이에 따른 메모리 셀의 상태를 파악할 수 있으며, 라이트 동작시에 최적의 라이트 동작을 행할 수 있다.
도 1은 종래의 PRAM 메모리 셀의 회로도
도 2는 종래의 메모리 셀에 흐르는 전류에 대한 메모리 셀의 저항 변화를 나타낸 그래프
도 3는 본 발명의 일 실시예에 따른 반도체 메모리 장치의 회로도
도 4는 도 3의 검출동작 모드 진입 회로도
도 5 내지 도 6은 스테틱 워드라인 회로 구성을 나타낸 회로도
도 7은 상기 도 5 내지 도 6의 동작 타이밍도
도 8은 도 3의 라이트 컨트롤러 회로도
도 9는 상기 도 8의 동작 타이밍도
*도면의 주요 부분에 대한 부호의 설명*
VCMP : 클램핑 제어신호 VBIAS : 보상용 제어신호
150 : 센스 앰프 VREF : 기준전압
WL : 워드라인 Yi : 비트라인 선택신호
SA_IN : 검출노드 200 : 라이트 드라이버
300 : 검출동작 제어부

Claims (5)

  1. 비휘발성 메모리 셀들이 행과 열로 배열되는 셀 어레이를 구비한 반도체 메모리 장치에 있어서:
    독립된 파워 패드를 구비하여 라이트 동작시에 상기 메모리 셀에 흐르는 전류를 측정하기 위한 라이트 드라이버와;
    검출동작 모드 진입시에 리드 동작에 따른 상기 메모리 셀의 전류를 측정하기 위한 검출동작 제어부와;
    상기 측정된 셀 전류들에 대응되는 셀 저항값을 토대로 상기 메모리 셀들의 상태를 파악하고, 상기 메모리 셀들을 라이트 하기 위한 전류를 조절하는 라이트 컨트롤러를 구비함을 특징으로 하는 반도체 메모리 장치.
  2. 제1항에 있어서, 상기 라이트 컨트롤러는
    인가되는 데이터신호, 리셋 펄스 신호 및 셋 펄스 신호에 응답하여 셋 제어신호 또는 리셋 제어신호를 출력하는 리셋/셋 펄스 선택회로부와;
    상기 리셋 제어신호 또는 셋 제어신호에 응답하여 라이트 전류를 조절하기 위한 전류 감소 퓨즈 옵션부 및 전류 증가 옵션부를 구비함을 특징으로 하는 반도체 메모리 장치.
  3. 제2항에 있어서,
    상기 전류 감소 퓨즈 옵션부는 직렬로 연결된 복수개의 NMOS 트랜지스터와, 상기 NMOS트랜지스터 들 각각의 소오스와 드레인을 연결하는 퓨즈 유닛를 구비하여 직렬연결되는 NMOS트랜지스터의 개수를 조절함에 의하여 출력노드로 인가되는 전류를 조절함을 특징으로 하는 반도체 메모리 장치
  4. 제3항에 있어서,
    상기 전류 증가 옵션부는 병렬로 연결된 복수개의 PMOS 트랜지스터와 상기 PMOS 트랜지스터 들 각각에 직렬 연결된 퓨즈 유닛들을 구비하여 퓨즈 유닛의 컷팅에 의해 출력노드로 인가되는 전류를 조절함을 특징으로 하는 반도체 메모리 장치.
  5. 제4항에 있어서,
    상기 메모리 셀에 연결되는 워드라인은 스태틱 워드라인으로 동작됨을 특징으로 하는 반도체 메모리 장치.
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