KR100924206B1 - 상 변화 메모리 장치 - Google Patents

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KR100924206B1
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강희복
홍석경
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Abstract

본 발명은 상 변화 메모리 장치에 관한 것으로서, 센스앰프에서 셀프 레퍼런스 동작 회로를 구현하여 공정, 전압 및 온도 변화에 의한 센싱 마진의 변동을 최소화시킬 수 있도록 하는 기술을 개시한다. 이러한 본 발명은 상 변화 저항 소자를 포함하는 셀 어레이, 및 셀 어레이로부터 인가된 레퍼런스 노드의 전압과 셀 어레이의 센싱전압에 대응하여 설정된 오프셋 전압 값을 비교하는 셀프 레퍼런스 센스앰프를 포함한다.

Description

상 변화 메모리 장치{Phase change memory device}
본 발명은 상 변화 메모리 장치에 관한 것으로서, 센스앰프에서 셀프 레퍼런스 동작 회로를 구현하여 공정, 전압 및 온도 변화에 의한 센싱 마진의 변동을 최소화시킬 수 있도록 하는 기술이다.
일반적으로 마그네틱 메모리(Magnetic memory) 및 위상 변화 메모리(Phase Change Memory : PCM) 등의 비휘발성 메모리는 휘발성 램(RAM;Random Access Memory) 정도의 데이터 처리 속도를 갖고, 전원의 오프시에도 데이터가 보존되는 특성을 갖는다.
도 1a 및 도 1b는 종래의 상 변화 저항(PCR : Phase Change Resistor) 소자(4)를 설명하기 위한 도면이다.
상 변화 저항 소자(4)는 탑(Top)전극(1)과 버텀(Bottom)전극(3) 사이에 위상 변화층(PCM; Phase Change Material;2)을 삽입하여 전압과 전류를 인가하면, 위상 변화층(2)에 고온이 유기되어 저항의 변화에 따른 전기 전도 상태가 변하게 된다. 여기서, 위상 변화층(2)의 재료로는 AglnSbTe가 주로 사용된다. 그리고, 위상 변화층(2)은 칼코겐(chalcogen) 원소 (S, Se, Te)를 주성분으로 하는 화합 물(chalcogenide)을 이용하는데, 구체적으로 Ge-Sb-Te로 이루어진 게르마늄 안티몬 텔루르 합금물질(Ge2Sb2Te5)을 이용한다.
도 2a 및 도 2b는 종래의 상 변화 저항 소자의 원리를 설명하기 위한 도면이다.
도 2a에서와 같이 상 변화 저항 소자(4)에 임계값 이하의 저전류가 흐르면 위상 변화층(2)이 결정화가 되기에 적당한 온도가 된다. 이에 따라, 위상 변화층(2)이 결정 상태(Crystalline phase)가 되어 저저항 상태의 물질이 된다.
반면에, 도 2b에서와 같이 상 변화 저항 소자(4)에 임계값 이상의 고전류가 흐르면 위상 변화층(2)이 녹는 점(Melting Point) 이상의 온도가 된다. 이에 따라, 위상 변화층(2)이 비결정 상태(Amorphous phase)가 되어 고저항 상태의 물질이 된다.
이와 같이 상 변화 저항 소자(4)는 두 저항의 상태에 대응하는 데이터를 불휘발성으로 저장할 수 있게 된다. 즉, 상 변화 저항 소자(4)가 저저항 상태일 경우를 데이터 "1"이라 하고, 고저항 상태일 경우를 데이터 "0"이라 하면 두 데이터의 로직 상태를 저장할 수 있다.
도 3은 종래의 상 변화 저항 셀의 라이트 동작을 설명하기 위한 도면이다.
상 변화 저항 소자(4)의 탑 전극(1)과 버텀 전극(3) 사이에 일정 시간 동안 전류를 흘리게 되면 고 열이 발생하게 된다. 이에 따라, 탑 전극(1)과 버텀 전극(3)에 가해 준 온도 상태에 의해 위상 변화층(2)의 상태가 결정상과 비결정상으로 변하게 된다.
이때, 일정 시간 동안 저 전류를 흘리게 되면 저온 가열 상태에 의해 결정상이 형성되어 저 저항 소자인 상 변화 저항 소자(4)가 세트(SET) 상태가 된다. 반대로, 일정 시간 동안 고 전류를 흘리게 되면 고온 가열 상태에 의해 비결정상이 형성되어 고 저항 소자인 상 변화 저항 소자(4)가 리셋(RESET) 상태가 된다. 따라서, 이 두 개의 상(Phase) 차이가 전기적인 저항 변화로 표현되어 나타나게 된다.
이에 따라, 라이트 동작 모드시 세트(Set) 상태를 라이트 하기 위해 상 변화 저항 소자(4)에 낮은 전압을 긴 시간 동안 인가하게 된다. 반면에, 라이트 동작 모드시 리셋(Reset) 상태를 라이트 하기 위해 상 변화 저항 소자(4)에 높은 전압을 짧은 시간 동안 인가하게 된다.
도 4는 이러한 종래의 상 변화 메모리 장치의 센스앰프에서 오프셋 전압 값을 설명하기 위한 도면이다.
종래의 상 변화 메모리 장치는 센스앰프 SA가 활성화되기 이전에는 비트라인(BL)과 비트라인(/BL(REF))의 전압 레벨이 동일하다. 이에 따라, 센스앰프 SA의 포지티브(+) 단자로 입력되는 노드 Ncell_data의 전압 레벨과, 네가티브(-) 단자로 입력되는 레퍼런스 노드 Ncell_ref의 전압 레벨이 같아지게 된다.
따라서, 센스앰프 SA의 포지티브(+) 단자와 네가티브(-) 단자 사이의 오프셋 전압 Voffset의 값은 "0V"가 된다. 즉, 비트라인 BL과 비트라인 /BL 사이에 오프셋 전압 Voffset이 발생하지 않게 된다.
이러한 상 변화 메모리 장치의 센스앰프 SA는 레퍼런스 전압을 생성하여 센스앰프 SA에 공급하는 별도의 레퍼런스 전압 발생 회로를 필요로 하게 된다. 레퍼 런스 전압 발생 회로에서 공급되는 레퍼런스 전압의 레벨이 공정, 전압 또는 온도에 따라 심하게 변화될 수 있다. 이에 따라, 비트라인의 센싱 전압이 레퍼런스 전압 레벨의 영향에 따라 노이즈 성분을 갖게 된다. 따라서, 데이터의 센싱 마진이 감소하게 되어 동작 특성이 저하되는 문제점이 있다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 창출된 것으로 다음과 같은 목적을 갖는다.
첫째, 셀프 레퍼런스 동작 회로를 구현하여 공정, 전압 및 온도 변화에 의한 데이터의 센싱 마진의 변동을 최소화시킬 수 있도록 하는데 그 목적이 있다.
둘째, 센스앰프의 모스 트랜지스터를 통해 오프셋 특성 변수를 임의로 설정하여 센스앰프의 동작 특성을 변동시킴으로써 별도의 레퍼런스 전압 발생회로가 불필요하도록 하는데 그 목적이 있다.
상기한 목적을 달성하기 위한 본 발명의 상 변화 메모리 장치는, 상 변화 저항 소자를 포함하는 셀 어레이; 및 셀 어레이로부터 인가된 레퍼런스 노드의 전압과 셀 어레이의 센싱전압에 대응하여 설정된 오프셋 전압 값을 비교하는 셀프 레퍼런스 센스앰프를 포함하는 것을 특징으로 한다.
또한, 본 발명은 상 변화 저항 소자를 포함하는 셀 어레이; 셀 어레이의 비트라인과 연결된 레퍼런스 노드; 레퍼런스 노드의 센싱 전류를 센싱 전압으로 변환하는 센싱 전류 전압 변환부; 및 센싱 전압에 대응하여 설정된 오프셋 전압과 레퍼런스 노드의 전압을 비교하는 증폭기를 포함하는 것을 특징으로 한다.
본 발명은 다음과 같은 효과를 갖는다.
첫째, 셀프 레퍼런스 동작 회로를 구현하여 레퍼런스 전압과 센싱 데이터 간의 변화 요소를 동일하게 설정함으로써 공정, 전압 및 온도 변화에 의한 센싱 마진의 변동을 최소화시킬 수 있도록 한다.
둘째, 센스앰프의 오프셋 특성 변수를 임의로 설정하여 센스앰프의 동작 특성을 변동시킴으로써 별도의 레퍼런스 전압 발생회로가 불필요하여 센스앰프의 구성을 간략화시킬 수 있도록 하는 효과를 제공한다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명하고자 한다.
도 5는 본 발명에 따른 상 변화 메모리 장치의 구성도이다.
본 발명은 셀 어레이 CA와, 컬럼 스위칭부 YSW와, 풀다운부 PD와, 글로벌 컬럼 스위칭부 GYSW 및 셀프 레퍼런스 센스앰프 SR_SA를 포함한다.
여기서, 컬럼 스위칭부 YSW는 복수개의 PMOS트랜지스터 SW1,SW2로 이루어지는 것이 바람직하다. 본 발명의 실시예에서는 컬럼 스위칭부 YSW의 구성을 PMOS트랜지스터로 설명하였지만, 본 발명은 이에 한정되는 것이 아니라, NMOS트랜지스터로 구현할 수도 있다.
그리고, 셀 어레이 CA는 비트라인 BL과 워드라인 WL이 교차하는 영역에 각각 형성된 복수개의 단위 셀 C을 포함한다. 단위 셀 C은 상 변화 저항 소자 PCR와 스위칭 소자 T를 포함한다.
여기서, 스위칭 소자 T는 상 변화 저항 소자 PCR와 접지전압단 사이에 연결되어 게이트 단자가 워드라인 WL과 연결된 NMOS트랜지스터로 이루어진다. 그리고, 상 변화 저항 소자 PCR의 한쪽 전극은 비트라인 BL과 연결되고, 다른 한쪽 전극은 스위칭 소자 T의 드레인 단자와 연결된다.
이러한 본 발명은 리드 모드시 선택된 워드라인 WL에는 하이 전압이 인가된다. 그리고, 비트라인 BL에는 리드전압(Vread)이 인가되어 비트라인 BL, 상 변화 저항 소자 PCR 및 스위칭 소자 T를 통해 세트(Set) 상태의 리드전류 Iset 또는 리셋 상태의 리드전류 Ireset가 흐르게 된다.
또한, PMOS트랜지스터 SW1,SW2는 비트라인 BL과 글로벌 비트라인 GBL 사이에 연결되어 게이트 단자를 통해 컬럼 선택신호 LYSW1,LYSW2가 각각 인가된다. 여기서, 본 발명은 하나의 글로벌 비트라인 GBL에 복수개의 비트라인 BL이 연결되어 계층적 비트라인 구조를 이룬다.
그리고, 컬럼 선택신호 LYSW1,LYSW2에 따라 PMOS트랜지스터 SW1,SW2가 선택적으로 턴 온 되어 비트라인 BL과 글로벌 비트라인 GBL 사이의 연결을 제어한다. 그리고, 액티브 동작 모드시 컬럼 선택신호 LYSW1,LYSW2 중 한 개의 신호만 활성화되어 해당 비트라인 BL에 연결된 단위 셀 C을 선택하게 된다.
그리고, 풀다운부 PD는 프리차지 구간 동안에 글로벌 비트라인 GBL을 저전압 으로 프리차지 시킨다.
그리고, 글로벌 컬럼 스위칭부 GYSW는 PMOS트랜지스터 P1와 NMOS트랜지스터 N1를 포함한다. PMOS트랜지스터 P1는 글로벌 비트라인 GBL과 레퍼런스 노드 Ncell_ref 사이에 연결되어 게이트 단자를 통해 글로벌 컬럼 스위칭 신호 GYSWP가 인가된다. NMOS트랜지스터 N1는 글로벌 비트라인 GBL과 레퍼런스 노드 Ncell_ref 사이에 연결되어 게이트 단자를 통해 글로벌 컬럼 스위칭 신호 GYSWN가 인가된다.
여기서, 글로벌 컬럼 스위칭 신호 GYSWP와 글로벌 컬럼 스위칭 신호 GYSWN는 서로 반대 위상을 갖는다. 그리고, 레퍼런스 노드 Ncell_ref는 글로벌 비트라인 GBL의 출력을 셀프 레퍼런스 센스앰프 SR_SA에 공급하고, 라이트 구동부(미도시)의 구동 전압을 글로벌 비트라인 GBL에 전송하기 위한 단자이다.
또한, 셀프 레퍼런스 센스앰프 SR_SA는 센싱 전류 전압 변환부(100)와, 증폭기 A를 포함한다. 여기서, 센싱 전류 전압 변환부(100)는 레퍼런스 노드 Ncell_ref를 통해 흐르는 셀의 센싱 전류를 전압으로 변환하여 노드 Ncell_data에 출력한다. 증폭기 A는 노드 Ncell_data와 레퍼런스 노드 Ncell_ref의 전압 레벨을 비교 및 증폭하여 출력신호 OUT를 출력한다. 여기서, 레퍼런스 노드 Ncell_ref는 글로벌 컬럼 스위칭부 GYSW를 통해 글로벌 비트라인 GBL과 연결된다.
도 6은 도 5의 셀프 레퍼런스 센스앰프 SR_SA에 관한 상세 회로도이다.
센싱 전류 전압 변환부(100)는 전류 감지 로드부(110)와, 바이어스 제어부(120)를 포함한다. 그리고, 증폭기 A는 이퀄라이징부(200)와, 증폭부(210)와, 이퀄라이징부(220)와, 증폭부(230) 및 증폭 활성화 제어부(240)를 포함한다.
여기서, 이퀄라이징부(200)는 PMOS트랜지스터 P2~P4를 포함한다. PMOS트랜지스터 P2는 전원전압 VDD 인가단과 출력단 OUT 사이에 연결된다. PMOS트랜지스터 P3는 전원전압 VDD 인가단과 출력단 /OUT 사이에 연결된다. PMOS트랜지스터 P4는 출력단 OUT,/OUT 사이에 연결된다. 그리고, PMOS트랜지스터 P2~P4는 공통 게이트 단자를 통해 센스앰프 인에이블 신호 SEN가 인가된다.
증폭부(210)는 PMOS트랜지스터 P5,P6와, NMOS트랜지스터 N2,N3를 포함한다. PMOS트랜지스터 P5,P6와, NMOS트랜지스터 N2,N3는 크로스 커플드 연결된다.
이퀄라이징부(220)는 PMOS트랜지스터 P7를 포함한다. 여기서, PMOS트랜지스터 P7는 노드 Nsabl와 노드 Nsaref 사이에 연결되어 게이트 단자를 통해 센스앰프 인에이블 신호 SEN가 인가된다.
증폭부(230)는 NMOS트랜지스터 N4,N5를 포함한다. NMOS트랜지스터 N4는 노드 Nsabl와 NMOS트랜지스터 N6 사이에 연결되어 게이트 단자가 노드 Ncell_data와 연결된다. 그리고, NMOS트랜지스터 N5는 노드 Nsaref와 NMOS트랜지스터 N6 사이에 연결되어 게이트 단자가 레퍼런스 노드 Ncell_ref와 연결된다.
증폭 활성화 제어부(240)는 증폭부(230)와 그라운드 전압 GND 인가단 사이에 연결되어 게이트 단자를 통해 센스앰프 인에이블 신호 SEN가 인가되는 NMOS트랜지스터 N6을 포함한다.
전류 감지 로드부(110)는 로드 저항 Rload을 포함한다. 여기서, 로드 저항 Rload은 전원전압 VDD 인가단과 노드 Ncell_data 사이에 연결된다.
바이어스 제어부(120)는 NMOS트랜지스터 N7를 포함한다. 여기서, NMOS트랜 지스터 N7는 노드 Ncell_data와 레퍼런스 노드 Ncell_ref 사이에 연결되어 게이트 단자를 통해 클램프 전압 VCLMP이 인가된다.
이러한 구성을 갖는 셀프 레퍼런스 센스앰프 SR_SA의 동작 과정을 설명하면 다음과 같다.
클램프 전압 VCLMP이 상승하게 되면 NMOS트랜지스터 N7가 턴 온 되어 비트라인 BL의 센싱 전류 Idata가 인가되는 레퍼런스 노드 Ncell_ref의 출력이 노드Ncell_data로 전달된다. 여기서, NMOS트랜지스터 N7의 게이트 전압은 클램프 전압 VCLMP에 의해 제어된다.
전류 감지 로드부(110)는 로드 전압에 의해 제어되는 로드 저항 Rload을 포함한다. 로드 저항 Rload의 로드 값에 의해 비트라인 BL의 전류가 노드 Ncell_data에서 센싱 전압 값으로 변환된다.
증폭 활성화 제어부(240)는 센스앰프 인에이블 신호 SEN에 의해 제어된다. 증폭 활성화 제어부(240)의 상태에 따라 증폭부(210,230)가 활성화된다. 여기서, 증폭부(230)는 NMOS트랜지스터 N4,N5의 이득(Gain)을 이용하여 노드 Ncell_data와 레퍼런스 노드 Ncell_ref의 전압을 증폭한다.
양단 노드 Nsabl,Nsaref는 이퀄라이징부(220)의 동작에 따라 프리차지 기간 동안 하이 레벨로 프리차지된다. 이에 따라, 셀프 레퍼런스 센스앰프 SR_SA의 1차 증폭 특성을 개선하게 된다. 그리고, 증폭부(230)에서 증폭된 전압은 증폭부(210)에 전달되어 2차 증폭부의 증폭 특성을 개선하게 된다.
증폭부(210)는 증폭부(230)의 이득을 다시 한번 증폭하는 역할을 수행하여 셀프 레퍼런스 센스앰프 SR_SA의 오프셋 특성을 개선할 수 있도록 한다. 이퀄라이징부(200)는 프치차지 구간 동안 증폭부(210)의 출력을 하이 레벨로 프리차지하게 된다.
도 7은 도 5의 셀프 레퍼런스 센스앰프 SR_SA에서 증폭기 A의 오프셋 전압 값을 설명하기 위한 도면이다.
본 발명의 셀프 레퍼런스 센스앰프 SR_SA가 활성화되기 이전에는 글로벌 비트라인 GBL과 연결된 레퍼런스 노드 Ncell_ref와 노드 Ncell_data의 전압 레벨이 동일하다. 하지만, 증폭기 A는 노드 Ncell_data와 연결된 포지티브(+) 단자의 전류 구동 능력이 높게 설정되어 있다.
이에 따라, 증폭기 A의 포지티브(+) 단자와 연결된 노드 Ncell_data의 전압 레벨과 네가티브(-) 단자와 연결된 레퍼런스 노드 Ncell_ref의 전압 레벨이 달라 지게 된다.
따라서, 증폭기 A의 포지티브(+) 단자와 네가티브(-) 단자 사이의 오프셋 전압 Voffset의 값은 "kV"로 설정된다. 즉, 증폭기 A는 노드 Ncell_data와 레퍼런스 노드 Ncell_ref의 전압 값이 같을 경우 데이터 "0"(세트 데이터)을 출력한다. 그리고, 증폭기 A는 노드 Ncell_data의 전압 레벨이 오프셋 전압 Voffset 값 이상이 될 경우 데이터 "1"(리셋 데이터)을 출력하게 된다.
도 8은 본 발명에 따른 상 변화 메모리 장치의 세트 저항, 리셋 저항 및 레퍼런스 저항의 관계를 나타낸 도면이다.
비트라인 BL을 통해 흐르는 세트 저항 Rset은 레퍼런스 저항 Rref 보다 작은 저항값을 가지며, 비트라인 BL을 통해 흐르는 리셋 저항 Rreset은 레퍼런스 저항 Rref 보다 큰 저항값을 갖는다.
도 9는 본 발명에 따른 상 변화 메모리 장치에서 셀 저항값에 따른 노드 Ncell_data와, 레퍼런스 노드 Ncell_ref의 전압 특성을 나타낸 도면이다.
셀의 저항값이 세트 데이터 영역에 해당하여 레퍼런스 저항 Rref 보다 작은 값을 가지는 경우, 노드 Ncell_data와, 레퍼런스 노드 Ncell_ref의 전압 레벨이 같아지게 된다.
반면에, 셀의 저항값이 리셋 데이터 영역에 해당하여 레퍼런스 저항 Rref 보다 큰 값을 가지는 경우, 노드 Ncell_data의 전압 레벨이 레퍼런스 노드 Ncell_ref의 전압 레벨보다 높아지게 된다.
도 10은 증폭기 A의 오프셋 전압 값을 설정하기 위한 도면이다.
증폭기 A는 NMOS트랜지스터 N4의 전류 특성이 NMOS트랜지스터 N5에 비해 k배 크도록 설정된다.(여기서, k는 1 보다 큰 상수) 따라서, NMOS트랜지스터 N4의 드레인-소스 방향으로 Id×k의 값을 갖는 전류가 흐르게 되고, NMOS트랜지스터 N5의 드레인-소스 방향으로 Id 값을 갖는 전류가 흐르게 된다.
즉, 센스앰프 인에이블 신호 SEN가 하이 레벨로 활성화될 경우 NMOS트랜지스터 N6가 턴 온 되어 증폭기 A가 동작하게 된다. 그리고, 노드 Nsabl에는 Id×k의 값을 갖는 전류가 흐르게 되고, 노드 Nsaref에는 Id 값을 갖는 전류가 흐르게 된다.
따라서, 셀프 레퍼런스 센스앰프 SR_SA의 포지티브(+) 단자와 네가티브(-) 단자 사이의 오프셋 전압 Voffset의 값은 "kV"로 설정된다. 이에 따라, 증폭기 A는 노드 Ncell_data와 레퍼런스 노드 Ncell_ref의 전압 값이 같을 경우 데이터 "0"을 출력한다. 그리고, 증폭기 A는 노드 Ncell_data의 전압 레벨이 오프셋 전압 Voffset 값 이상이 될 경우 데이터 "1"을 출력하게 된다.
본원발명의 셀프 레퍼런스 센스앰프 SR_SA는 NMOS트랜지스터 N4,N5를 통해 오프셋 전압 Voffset 값의 특성 변수를 설정할 수 있는데, 그 방법은 다음의 [표 1]에 나타난 바와 같다. [표 1]에서 k는 1 보다 큰 상수를 나타낸다.
오프셋 특성 변수 NMOS트랜지스터 N4 NMOS트랜지스터 N5 정의
방법1 Width kW W Channel width
방법2 Length L kL Channel length
방법3 Vt Vtn kVtn Threshold voltage
방법4 Id kId Id drain-source current
즉, 증폭기 A에서 오프셋 전압 Voffset 값의 특성 변수를 설정하는 방법 1은 NMOS트랜지스터 N4,N5의 채널 폭(Channel width)을 다르게 설정하는 것이다. 즉, NMOS트랜지스터 N4의 채널 폭을 kW으로 설정하고, NMOS트랜지스터 N5의 채널 폭을 W로 설정하여, 셀 데이터가 인가되는 노드 Ncell_data의 전류 구동 능력을 높게 설정하게 된다.
그리고, 증폭기 A에서 오프셋 전압 Voffset 값의 특성 변수를 설정하는 방법 2는 NMOS트랜지스터 N4,N5의 채널 길이(Channel length)를 다르게 설정하는 것이다. 즉, NMOS트랜지스터 N4의 채널 길이를 L으로 설정하고, NMOS트랜지스터 N5의 채널 길이를 kL로 설정하여, 셀 데이터가 인가되는 노드 Ncell_data의 구동 능력을 높게 설정하게 된다.
또한, 증폭기 A에서 오프셋 전압 Voffset 값의 특성 변수를 설정하는 방법 3은 NMOS트랜지스터 N4,N5의 문턱 전압(Threshold voltage)을 다르게 설정하는 것이다. 즉, NMOS트랜지스터 N4의 문턱 전압을 Vtn으로 설정하고, NMOS트랜지스터 N5의 문턱 전압을 kVtn으로 설정하여, 셀 데이터가 인가되는 노드 Ncell_data의 전류 구동 능력을 높게 설정하게 된다.
또한, 증폭기 A에서 오프셋 전압 Voffset 값의 특성 변수를 설정하는 방법 4는 NMOS트랜지스터 N4,N5의 드레인-소스 전류(Drain-source current)를 다르게 설정하는 것이다. 즉, NMOS트랜지스터 N4의 드레인-소스 전류를 kId로 설정하고, NMOS트랜지스터 N5의 드레인-소스 전류를 Id로 설정하여, 셀 데이터가 인가되는 노드 Ncell_data의 전류 구동 능력을 높게 설정하게 된다.
도 11은 셀 저항값에 따른 유효한(Effective) 레퍼런스 노드 Ncell_ref의 전압 특성을 설명하기 위한 도면이다.
본 발명은 셀프 레퍼런스 센스앰프 SR_SA의 모스 트랜지스터를 통해 오프셋 특성 변수를 임의로 설정하여 증폭기 A의 동작 특성을 변동시킴으로써 별도의 레퍼런스 전압 발생회로가 불필요하도록 한다. 이에 따라, 별도의 레퍼런스 전압 발생 회로가 필요없는 셀프 레퍼런스 동작 회로를 구현하여 공정, 전압 및 온도 변화에 의한 데이터 센싱 마진의 변동을 최소화시킬 수 있도록 한다.
즉, 증폭기 A의 오프셋 특성 변수를 설정하여 실제적인 레퍼런스 노드 Ncell_ref의 전압 레벨에 비해, 유효한 레퍼런스 노드 Ncell_ref의 전압 레벨을 오프셋 전압 값만큼 상승시키도록 한다. 이에 따라, 셀프 레퍼런스 센스앰프 SR_SA의 출력이 유효한 레퍼런스 노드 Ncell_ref와, 노드 Ncell_data의 전압 레벨에 의해 결정된다.
즉, 셀의 저항값이 세트 데이터 영역에 해당하는 경우, 노드 Ncell_data가 유효한 레퍼런스 노드 Ncell_ref 보다 낮은 전압 레벨을 갖게 된다. 이에 따라, 증폭기 A의 출력 데이터가 "0"이 된다.
반면에, 셀의 저항값이 리셋 데이터 영역에 해당하는 경우, 노드 Ncell_data가 유효한 레퍼런스 노드 Ncell_ref 보다 높은 전압 레벨을 갖게 된다. 이에 따라, 증폭기 A의 출력 데이터가 "1"이 된다.
도 1a 및 도 1b는 종래의 상 변화 저항 소자를 설명하기 위한 도면.
도 2a 및 도 2b는 종래의 상 변화 저항 소자의 원리를 설명하기 위한 도면.
도 3은 종래의 상 변화 저항 셀의 라이트 동작을 설명하기 위한 도면.
도 4는 종래의 상 변화 메모리 장치의 센스앰프에서 오프셋 전압 값을 설명하기 위한 도면.
도 5는 본 발명에 따른 상 변화 메모리 장치의 구성도.
도 6은 도 5의 셀프 레퍼런스 센스앰프에 관한 상세 회로도.
도 7은 도 5 셀프 레퍼런스 센스앰프에서 증폭기의 오프셋 전압 값을 설명하기 위한 도면.
도 8은 본 발명에 따른 상 변화 메모리 장치의 세트 저항, 리셋 저항 및 레퍼런스 저항의 관계를 나타낸 도면.
도 9는 본 발명에 따른 상 변화 메모리 장치에서 셀 저항값에 따른 전압 특성을 나타낸 도면.
도 10은 도 5의 증폭기에서 오프셋 전압 값을 설명하기 위한 도면.
도 11은 도 5의 증폭기에서 셀 저항값에 따른 레퍼런스 노드의 전압 특성을 설명하기 위한 도면.

Claims (26)

  1. 상 변화 저항 소자를 포함하는 셀 어레이; 및
    상기 셀 어레이로부터 인가된 레퍼런스 노드의 전압과 상기 셀 어레이의 센싱전압에 대응하여 설정된 오프셋 전압 값을 비교하는 셀프 레퍼런스 센스앰프를 포함하는 것을 특징으로 하는 상 변화 메모리 장치.
  2. 제 1항에 있어서, 상기 셀 어레이는 하나의 글로벌 비트라인에 복수개의 비트라인이 연결된 계층적 비트라인 구조인 것을 특징으로 하는 상 변화 메모리 장치.
  3. 제 1항 또는 제 2항에 있어서,
    컬럼 선택신호에 따라 복수개의 비트라인 중 하나를 선택하여 글로벌 비트라인에 연결하는 컬럼 스위칭부;
    상기 글로벌 비트라인을 풀다운시키는 풀다운부; 및
    글로벌 컬럼 스위칭 신호에 따라 상기 글로벌 비트라인과 상기 셀프 레퍼런스 센스앰프를 선택적으로 연결하는 글로벌 컬럼 스위칭부를 더 포함하는 것을 특징으로 하는 상 변화 메모리 장치.
  4. 제 1항에 있어서, 상기 셀프 레퍼런스 센스앰프는
    상기 셀 어레이의 비트라인과 연결된 상기 레퍼런스 노드의 센싱 전류를 상기 센싱 전압으로 변환하는 센싱 전류 전압 변환부; 및
    기 설정된 상기 오프셋 전압과 상기 센싱 전압을 비교 및 증폭하는 증폭기를 포함하는 것을 특징으로 하는 상 변화 메모리 장치.
  5. 제 4항에 있어서, 상기 센싱 전류 전압 변환부는
    클램프 전압에 따라 상기 레퍼런스 노드의 센싱 전류를 선택적으로 출력하는 바이어스 제어부; 및
    상기 센싱 전류를 상기 센싱 전압으로 변환하는 전류 감지 로드부를 포함하는 것을 특징으로 하는 상 변화 메모리 장치.
  6. 제 5항에 있어서, 상기 바이어스 제어부는 상기 클램프 전압에 따라 제어되는 스위칭 소자를 포함하는 것을 특징으로 하는 상 변화 메모리 장치.
  7. 제 5항에 있어서, 상기 전류 감지 로드부는 전원전압단과 상기 센싱 전압의 출력단 사이에 연결된 로드 저항을 포함하는 것을 특징으로 하는 상 변화 메모리 장치.
  8. 제 4항에 있어서, 상기 증폭기는
    상기 센싱 전압이 인가되는 입력단의 전류 구동 능력이 상기 레퍼런스 노드 와 연결된 입력단의 전류 구동 능력보다 더 높게 설정된 것을 특징으로 하는 상 변화 메모리 장치.
  9. 제 4항에 있어서, 상기 증폭기는
    상기 센싱 전압이 인가되는 입력단이 상기 레퍼런스 노드 보다 kV(여기서, k는 1보다 큰 상수) 만큼 높은 상기 오프셋 전압 값을 갖도록 설정되는 것을 특징으로 하는 상 변화 메모리 장치.
  10. 제 4항에 있어서, 상기 증폭기는
    프리차지 구간 동안 출력단을 프리차지시키는 이퀄라이징 수단;
    비트라인 전압단과 레퍼런스 전압단의 전압 레벨에 따라 상기 출력단의 전압을 증폭하는 증폭수단; 및
    센스앰프 인에이블 신호에 따라 상기 증폭수단의 활성화를 제어하는 증폭 활성화 제어부를 포함하는 것을 특징으로 하는 상 변화 메모리 장치.
  11. 제 10항에 있어서, 상기 증폭수단은
    상기 센싱 전압에 따라 제어되는 제 1스위칭 소자; 및
    상기 레퍼런스 노드의 전압에 따라 제어되는 제 2스위칭 소자를 포함하는 것을 특징으로 하는 상 변화 메모리 장치.
  12. 제 11항에 있어서, 상기 제 1스위칭 소자와 상기 제 2스위칭 소자는 채널 폭이 서로 다르게 설정되는 것을 특징으로 하는 상 변화 메모리 장치.
  13. 제 11항에 있어서, 상기 제 1스위칭 소자와 상기 제 2스위칭 소자는 채널 길이가 서로 다르게 설정되는 것을 특징으로 하는 상 변화 메모리 장치.
  14. 제 11항에 있어서, 상기 제 1스위칭 소자와 상기 제 2스위칭 소자는 문턱 전압이 서로 다르게 설정되는 것을 특징으로 하는 상 변화 메모리 장치.
  15. 제 11항에 있어서, 상기 제 1스위칭 소자와 상기 제 2스위칭 소자는 드레인-소스 전류가 서로 다르게 설정되는 것을 특징으로 하는 상 변화 메모리 장치.
  16. 제 4항에 있어서, 상기 증폭기는
    상기 센싱 전압이 상기 오프셋 전압보다 낮은 전압 레벨을 가질 경우 세트 데이터를 출력하고, 상기 센싱 전압이 상기 오프셋 전압보다 높은 전압 레벨을 가질 경우 리셋 데이터를 출력하는 것을 특징으로 하는 상 변화 메모리 장치.
  17. 상 변화 저항 소자를 포함하는 셀 어레이;
    상기 셀 어레이의 비트라인과 연결된 레퍼런스 노드;
    상기 레퍼런스 노드의 센싱 전류를 센싱 전압으로 변환하는 센싱 전류 전압 변환부; 및
    상기 센싱 전압에 대응하여 설정된 오프셋 전압과 상기 레퍼런스 노드의 전압을 비교하는 증폭기를 포함하는 것을 특징으로 하는 상 변화 메모리 장치.
  18. 제 17항에 있어서, 상기 센싱 전류 전압 변환부는
    클램프 전압에 따라 상기 레퍼런스 노드의 센싱 전류를 선택적으로 출력하는 바이어스 제어부; 및
    상기 센싱 전류를 상기 센싱 전압으로 변환하는 전류 감지 로드부를 포함하는 것을 특징으로 하는 상 변화 메모리 장치.
  19. 제 17항에 있어서, 상기 증폭기는
    상기 센싱 전압이 인가되는 입력단의 전류 구동 능력이 상기 레퍼런스 노드와 연결된 입력단의 전류 구동 능력보다 더 높게 설정된 것을 특징으로 하는 상 변화 메모리 장치.
  20. 제 17항에 있어서, 상기 증폭기는
    상기 센싱 전압이 인가되는 입력단이 상기 레퍼런스 노드 보다 kV(여기서, k는 1보다 큰 상수) 만큼 높은 상기 오프셋 전압 값을 갖도록 설정되는 것을 특징으로 하는 상 변화 메모리 장치.
  21. 제 17항에 있어서, 상기 증폭기는
    프리차지 구간 동안 출력단을 프리차지시키는 이퀄라이징 수단;
    비트라인 전압단과 레퍼런스 전압단의 전압 레벨에 따라 상기 출력단의 전압을 증폭하는 증폭수단; 및
    센스앰프 인에이블 신호에 따라 상기 증폭수단의 활성화를 제어하는 증폭 활성화 제어부를 포함하는 것을 특징으로 하는 상 변화 메모리 장치.
  22. 제 21항에 있어서, 상기 증폭수단은
    상기 센싱 전압에 따라 제어되는 제 1스위칭 소자; 및
    상기 레퍼런스 노드의 전압에 따라 제어되는 제 2스위칭 소자를 포함하는 것을 특징으로 하는 상 변화 메모리 장치.
  23. 제 22항에 있어서, 상기 제 1스위칭 소자와 상기 제 2스위칭 소자는 채널 폭이 서로 다르게 설정되는 것을 특징으로 하는 상 변화 메모리 장치.
  24. 제 22항에 있어서, 상기 제 1스위칭 소자와 상기 제 2스위칭 소자는 채널 길이가 서로 다르게 설정되는 것을 특징으로 하는 상 변화 메모리 장치.
  25. 제 22항에 있어서, 상기 제 1스위칭 소자와 상기 제 2스위칭 소자는 문턱 전압이 서로 다르게 설정되는 것을 특징으로 하는 상 변화 메모리 장치.
  26. 제 22항에 있어서, 상기 제 1스위칭 소자와 상기 제 2스위칭 소자는 드레인-소스 전류가 서로 다르게 설정되는 것을 특징으로 하는 상 변화 메모리 장치.
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