KR100895398B1 - 상 변화 메모리 장치 - Google Patents

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Abstract

본 발명은 상 변화 메모리 장치에 관한 것으로서, 메모리 셀과 주변회로의 리드 동작을 구별하는 센스앰프 회로를 구현함으로써 칩의 불량 분석을 용이하게 할 수 있도록 하는 기술을 개시한다. 이러한 본 발명은 상 변화 저항 소자를 포함하여 데이터의 리드/라이트가 이루어지는 셀 어레이와, 입력 데이터를 래치하여 출력하는 데이터 입력 래치부와, 선택 제어신호에 따라 입력 데이터의 상태에 대응하는 제 1전압을 선택적으로 출력하는 더미 셀부, 및 셀 어레이로부터 인가된 센싱 전압 또는 제 1전압을 기준전압과 비교 및 증폭하는 센스앰프를 포함하는 것을 특징으로 한다.

Description

상 변화 메모리 장치{Phase change memory device}
본 발명은 상 변화 메모리 장치에 관한 것으로서, 메모리 셀과 주변회로의 리드 동작을 구별하는 센스앰프 회로를 구현함으로써 칩의 불량 분석을 용이하게 할 수 있도록 하는 기술이다.
일반적으로 마그네틱 메모리(Magnetic memory) 및 위상 변화 메모리(Phase Change Memory : PCM) 등의 비휘발성 메모리는 휘발성 램(RAM;Random Access Memory) 정도의 데이터 처리 속도를 갖고, 전원의 오프시에도 데이터가 보존되는 특성을 갖는다.
도 1a 및 도 1b는 종래의 상 변화 저항(PCR : Phase Change Resistor) 소자(4)를 설명하기 위한 도면이다.
상 변화 저항 소자(4)는 탑(Top)전극(1)과 버텀(Bottom)전극(3) 사이에 위상 변화층(PCM; Phase Change Material;2)을 삽입하여 전압과 전류를 인가하면, 위상 변화층(2)에 고온이 유기되어 저항의 변화에 따른 전기 전도 상태가 변하게 된다. 여기서, 위상 변화층(2)의 재료로는 AglnSbTe가 주로 사용된다. 그리고, 위상 변화층(2)은 칼코겐(chalcogen) 원소 (S, Se, Te)를 주성분으로 하는 화합 물(chalcogenide)을 이용하는데, 구체적으로 Ge-Sb-Te로 이루어진 게르마늄 안티몬 텔루르 합금물질(Ge2Sb2Te5)을 이용한다.
도 2a 및 도 2b는 종래의 상 변화 저항 소자의 원리를 설명하기 위한 도면이다.
도 2a에서와 같이 상 변화 저항 소자(4)에 임계값 이하의 저전류가 흐르면 위상 변화층(2)이 결정화가 되기에 적당한 온도가 된다. 이에 따라, 위상 변화층(2)이 결정 상태(Crystalline phase)가 되어 저저항 상태의 물질이 된다.
반면에, 도 2b에서와 같이 상 변화 저항 소자(4)에 임계값 이상의 고전류가 흐르면 위상 변화층(2)이 녹는 점(Melting Point) 이상의 온도가 된다. 이에 따라, 위상 변화층(2)이 비결정 상태(Amorphous phase)가 되어 고저항 상태의 물질이 된다.
이와 같이 상 변화 저항 소자(4)는 두 저항의 상태에 대응하는 데이터를 불휘발성으로 저장할 수 있게 된다. 즉, 상 변화 저항 소자(4)가 저저항 상태일 경우를 데이터 "1"이라 하고, 고저항 상태일 경우를 데이터 "0"이라 하면 두 데이터의 로직 상태를 저장할 수 있다.
도 3은 종래의 상 변화 저항 셀의 라이트 동작을 설명하기 위한 도면이다.
상 변화 저항 소자(4)의 탑 전극(1)과 버텀 전극(3) 사이에 일정 시간 동안 전류를 흘리게 되면 고 열이 발생하게 된다. 이에 따라, 탑 전극(1)과 버텀 전극(3)에 가해 준 온도 상태에 의해 위상 변화층(2)의 상태가 결정상과 비결정상으로 변하게 된다.
이때, 일정 시간 동안 저 전류를 흘리게 되면 저온 가열 상태에 의해 결정상이 형성되어 저 저항 소자인 상 변화 저항 소자(4)가 세트(SET) 상태가 된다. 반대로, 일정 시간 동안 고 전류를 흘리게 되면 고온 가열 상태에 의해 비결정상이 형성되어 고 저항 소자인 상 변화 저항 소자(4)가 리셋(RESET) 상태가 된다. 따라서, 이 두 개의 상(Phase) 차이가 전기적인 저항 변화로 표현되어 나타나게 된다.
이에 따라, 라이트 동작 모드시 세트(Set) 상태를 라이트 하기 위해 상 변화 저항 소자(4)에 낮은 전압을 긴 시간 동안 인가하게 된다. 반면에, 라이트 동작 모드시 리셋(Reset) 상태를 라이트 하기 위해 상 변화 저항 소자(4)에 높은 전압을 짧은 시간 동안 인가하게 된다.
그런데, 종래의 상 변화 메모리 장치는 초기 회로의 개발 단계, 양산 단계 및 회로의 세팅 단계에서 셀의 특성이 완전하지 못한 경우가 있다. 이러한 상태에서 칩에 불량이 발생하였을 경우 메모리 셀의 동작에 의해 발생된 것인지 주변회로의 불량에 의해 발생된 것인지 그 불량 원인을 명확히 검증할 수 있는 방법이 없다. 또한, 종래의 상 변화 메모리 장치는 초기 회로의 세팅 단계에서 주변회로의 마진 또는 로직 특성을 체크 할 수 있는 방법이 없다.
본 발명은 다음과 같은 목적을 갖는다.
첫째, 메모리 셀과 주변회로의 리드 동작을 구별하는 센스앰프 회로를 구현함으로써 칩의 불량 분석을 용이하게 할 수 있도록 하는데 그 목적이 있다.
둘째, 초기 회로의 개발 단계 및 양산 단계에서 칩에 불량이 발생하였을 경우 메모리 셀의 동작에 의해 발생된 것인지 주변회로의 불량에 의해 발생된 것인지를 외부에서 명확히 검증할 수 있도록 하는데 그 목적이 있다.
셋째, 초기 회로의 세팅 단계에서 주변회로의 마진 또는 로직 특성을 용이하게 체크 할 수 있도록 하는데 그 목적이 있다.
상기한 목적을 달성하기 위한 본 발명의 상 변화 메모리 장치는, 상 변화 저항 소자를 포함하여 데이터의 리드/라이트가 이루어지는 셀 어레이; 입력 데이터를 래치하여 출력하는 데이터 입력 래치부; 선택 제어신호에 따라 입력 데이터의 상태에 대응하는 제 1전압을 선택적으로 출력하는 더미 셀부; 및 셀 어레이로부터 인가된 센싱 전압 또는 제 1전압을 기준전압과 비교 및 증폭하는 센스앰프를 포함하는 것을 특징으로 한다.
그리고, 본 발명은 상 변화 저항 소자를 포함하여 데이터의 리드/라이트가 이루어지는 셀 어레이; 입력 데이터를 래치하여 출력하는 데이터 입력 래치부; 셀 어레이로부터 인가된 센싱 전압과 기준전압을 비교 및 증폭하는 센스앰프; 및 선택 제어신호에 따라 데이터 입력 래치부의 출력 및 센스앰프의 출력 중 하나를 선택하는 경로 선택부를 포함하는 것을 특징으로 한다.
본 발명은 다음과 같은 효과를 갖는다.
첫째, 메모리 셀과 주변회로의 리드 동작을 구별하는 센스앰프 회로를 구현함으로써 칩의 불량 분석을 용이하게 할 수 있도록 한다.
둘째, 초기 회로의 개발 단계 및 양산 단계에서 칩에 불량이 발생하였을 경우 메모리 셀의 동작에 의해 발생된 것인지 주변회로의 불량에 의해 발생된 것인지를 외부에서 명확히 검증할 수 있도록 한다.
셋째, 초기 회로의 세팅 단계에서 주변회로의 마진 및 로직 특성을 용이하게 체크 할 수 있도록 하는 효과를 제공한다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명하고자 한다.
도 4는 본 발명에 따른 상 변화 메모리 장치의 셀 어레이 및 컬럼 스위칭부에 관한 회로도이다.
본 발명은 셀 어레이 CA와, 컬럼 스위칭부 YSW를 포함한다. 여기서, 컬럼 스위칭부 YSW는 복수개의 PMOS트랜지스터 SW1~SW4로 이루어지는 것이 바람직하다. 본 발명의 실시예에서는 컬럼 스위칭부 YSW의 구성을 PMOS트랜지스터로 설명하였지만, 본 발명은 이에 한정되는 것이 아니라, NMOS트랜지스터로 구현할 수도 있다.
그리고, 셀 어레이 CA는 비트라인 BL과 워드라인 WL이 교차하는 영역에 각각 형성된 복수개의 단위 셀 C을 포함한다. 단위 셀 C은 상 변화 저항 소자 PCR와 다이오드 D를 포함한다. 여기서, 다이오드 D는 PN 다이오드 소자로 이루어진다.
상 변화 저항 소자 PCR의 한쪽 전극은 비트라인 BL과 연결되고, 다른 한쪽 전극은 다이오드 D의 P형 영역에 연결된다. 다이오드 D의 N형 영역은 워드라인 WL에 연결된다.
이러한 본 발명은 리드 모드시 선택된 워드라인 WL에는 로우 전압이 인가된다. 그리고, 비트라인 BL에는 리드전압(Vread)이 인가되어 비트라인 BL, 상 변화 저항 소자 PCR 및 다이오드 D를 통해 세트(Set) 상태의 리드전류 Iset 또는 리셋 상태의 리드전류 Ireset가 워드라인 WL 쪽으로 흐르게 된다.
또한, PMOS트랜지스터 SW1~SW4는 비트라인 BL과 글로벌 비트라인 GBL 사이에 연결되어 게이트 단자를 통해 컬럼 선택신호 LY1_m~LY4_m가 각각 인가된다. 여기서, 본 발명은 하나의 글로벌 비트라인 GBL에 복수개의 비트라인 BL이 연결되어 계층적 비트라인 구조를 이룬다.
그리고, 컬럼 선택신호 LY1_m~LY4_m에 따라 PMOS트랜지스터 SW1~SW4가 선택적으로 턴온되어 비트라인 BL과 글로벌 비트라인 GBL 사이의 연결을 제어한다. 그 리고, 액티브 동작 모드시 컬럼 선택신호 LY1_m~LY4_m 중 한 개의 신호만 활성화되어 해당 비트라인 BL에 연결된 단위 셀 C을 선택하게 된다.
도 5는 본 발명에 따른 상 변화 메모리 장치에 관한 구성도이다.
본 발명은 풀다운부 PD와, 글로벌 컬럼 스위칭부 GYSW와, 센스앰프 S/A와, 라이트 구동부 W/D와, 래치부(110)와, 출력 조정부(120)와, 더미 셀(Dummy Cell)부(130)와, 데이터 입력 래치부(140)와, 메인 레퍼런스 전압 공급부(150) 및 데이터 입/출력 버퍼부(160)를 포함한다.
여기서, 센스앰프 S/A는 센싱 전류 전압 변환부(100)와, 증폭기 A1를 포함한다. 센스앰프 S/A는 노드 LBL를 통해 인가되는 데이터를 감지하고 기준전압 VREF과 비교하여 데이터 "1"과 데이터 "0"을 구별한다. 그리고, 라이트 구동부 W/D는 셀에 데이터를 라이트할 때 글로벌 비트라인 GBL에 라이트 데이터에 대응하는 구동 전압을 공급한다.
풀다운부 PD는 프리차지 구간 동안에 글로벌 비트라인 GBL을 저전압으로 프리차지 시킨다.
그리고, 글로벌 컬럼 스위칭부 GYSW는 PMOS트랜지스터 P1와 NMOS트랜지스터 N1를 포함한다. PMOS트랜지스터 P1는 글로벌 비트라인 GBL과 노드 LBL 사이에 연결되어 게이트 단자를 통해 글로벌 컬럼 스위칭 신호 GYSWP가 인가된다. NMOS트랜지스터 N1는 글로벌 비트라인 GBL과 노드 LBL 사이에 연결되어 게이트 단자를 통해 글로벌 컬럼 스위칭 신호 GYSWN가 인가된다.
여기서, 글로벌 컬럼 스위칭 신호 GYSWP와 글로벌 컬럼 스위칭 신호 GYSWN는 서로 다른 위상을 갖는다. 그리고, 노드 LBL는 글로벌 비트라인 GBL의 출력을 센스앰프 S/A에 공급하고, 라이트 구동부 W/D의 구동 전압을 글로벌 비트라인 GBL에 전송하기 위한 단자이다.
센싱 전류 전압 변환부(100)는 노드 LBL로부터 인가되는 센싱 전류를 전압으로 변환하여 센싱 전압 VDAT을 출력한다. 증폭기 A1는 센싱 전압 VDAT과 레퍼런스 전압 VREF을 비교 및 증폭하여 출력신호 SAOUT를 출력한다.
래치부(110)는 증폭기 A1의 출력신호 SAOUT을 래치하여 래치 데이터 SALAT를 출력한다. 출력 조정부(120)는 래치 데이터 SALAT를 제어하여 글로벌 입/출력 라인 GIO_BUS를 통해 데이터 입/출력 버퍼부(160)에 출력한다.
그리고, 더미 셀부(130)는 선택 제어신호 SEL_CON와 입력 데이터 DINLAT에 따라 셀 증폭 데이터 출력 모드 또는 라이트 래치 데이터 출력 모드를 선택하게 된다. 즉, 도 6에서와 같이 경로 선택 수단은 선택 제어신호 SEL_CON의 출력 레벨을 조정하여(S1), 셀 증폭 데이터 출력 모드(S2)를 선택하고자 할 경우 선택 제어신호 SEL_CON를 로우 레벨로 출력하게 된다. 반면에, 경로 선택 수단은 라이트 래치 데이터 출력 모드(S3)를 선택하고자 할 경우 선택 제어신호 SEL_CON를 하이 레벨로 출력하게 된다.
이에 따라, 더미 셀부(130)는 선택 제어신호 SEL_CON에 따라 센스앰프 S/A의 출력 데이터 SAOUT를 출력하거나, 데이터 입력 래치부(140)의 입력 데이터 DINLAT를 선택하여 출력한다.
데이터 입력 래치부(140)는 글로벌 입/출력 라인 GIO_BUS를 통해 데이터 입/ 출력 버퍼부(160)로부터 인가된 입력 데이터를 래치하여 입력 데이터 DINLAT를 출력한다.
라이트 구동부 W/D는 입력 데이터 DINLAT를 구동하여 노드 LBL에 출력한다. 메인 레퍼런스 전압 공급부(150)는 레퍼런스 전압 VREF을 생성하여 센스앰프 S/A에 출력한다.
데이터 입/출력 버퍼부(160)는 출력 조정부(120)의 출력을 버퍼링하여 글로벌 입/출력 라인 GIO_BUS에 출력하고, 글로벌 입/출력 라인 GIO_BUS의 출력을 버퍼링하여 데이터 입력 래치부(140)에 출력한다.
도 7은 도 5의 더미 셀부(130)에 관한 상세 회로도이다.
더미 셀부(130)는 NMOS트랜지스터 N2,N3과, 인버터 IV1를 포함한다. 여기서, NMOS트랜지스터 N2는 인에이블 수단에 해당하며 셀 어레이의 워드라인 WL과 대응될 수 있다. 그리고, NMOS트랜지스터 N3는 전압 제어수단에 해당하며 셀 어레이의 상 변화 저항 소자 PCR과 대응될 수 있다.
NMOS트랜지스터 N2는 노드 LBL와 NMOS트랜지스터 N3 사이에 연결되어 게이트 단자를 통해 선택 제어신호 SEL_CON가 인가된다. 그리고, NMOS트랜지스터 N3는 NMOS트랜지스터 N2와 접지전압단 사이에 연결되어 게이트 단자를 통해 인버터 IV1에 의해 반전된 입력 데이터 DINLAT가 인가된다.
여기서, 입력 데이터 DINLAT가 하이 레벨로 인가될 경우 리셋(RESET) 데이터에 해당하며, 입력 데이터 DINLAT가 로우 레벨로 인가될 경우 세트(SET) 데이터에 해당한다.
도 8은 도 5의 센스앰프 S/A에서 데이터 처리 동작과 관련된 타이밍도이다.
더미 셀부(130)는 선택 제어신호 SEL_CON와 입력 데이터 DINLAT에 따라 셀 증폭 데이터 출력 모드 또는 라이트 래치 데이터 출력 모드를 선택하게 된다.
즉, 선택 제어신호 SEL_CON가 로우 레벨로 인가될 경우 셀 증폭 데이터 출력 모드를 선택하게 된다. 이러한 경우, 더미 셀부(130)의 NMOS트랜지스터 N2가 턴오프된다.
이에 따라, 선택 제어신호 SEL_CON가 로우 레벨로 인가될 경우, 입력 데이터 DINLAT의 상태와 무관하게 센스앰프 S/A의 출력 신호 SAOUT에 따라 래치 데이터 SALAT가 출력된다.
반면에, 선택 제어신호 SEL_CON가 하이 레벨로 인가될 경우 라이트 래치 데이터 출력 모드를 선택하게 된다. 이러한 경우, 더미 셀부(130)의 NMOS트랜지스터 N2가 턴온된다. 따라서, 입력 데이터 DINLAT의 상태에 따라 노드 LBL에 흐르는 저항값이 달라지게 된다.
만약, 입력 데이터 DINLAT가 리셋 데이터일 경우 NMOS트랜지스터 N3가 턴오프되어 노드 LBL의 저항이 높아지게 된다. 반면에, 입력 데이터 DINLAT가 세트 데이일 경우 NMOS트랜지스터 N3가 턴온되어 노드 LBL의 저항이 낮아지게 된다.
이에 따라, 더미 셀부(130)는 선택 제어신호 SEL_CON에 따라 입력 데이터 DINLAT를 센스앰프 S/A에 전달하게 되고, 센스앰프 S/A의 출력 데이터 SAOUT를 선택하여 래치 데이터 SALAT로 출력한다.
이러한 본 발명은 데이터 입력 래치부(140)를 통해 입력된 라이트 데이터가 센스앰프 S/A를 거쳐 래치 데이터 SALAT로 출력되도록 한다. 그리고, 센스앰프 S/A가 실질적으로 동작함에 따라 입력된 라이트 데이터가 래치 데이터 SALAT로 정상적으로 출력되었는지의 여부를 판단하게 된다.
이에 따라, 초기 회로의 개발 단계 및 양산 단계에서 칩에 불량이 발생하였을 경우 메모리 셀의 동작에 의해 발생된 것인지 주변회로의 불량에 의해 발생된 것인지를 외부에서 명확히 검증할 수 있도록 한다.
도 9는 본 발명에 따른 상 변화 메모리 장치의 다른 실시예이다.
본 발명은 풀다운부 PD와, 글로벌 컬럼 스위칭부 GYSW와, 센스앰프 S/A와, 라이트 구동부 W/D와, 경로 선택부(210)와, 래치부(220)와, 출력 조정부(230)와, 데이터 입력 래치부(240)와, 메인 레퍼런스 전압 공급부(250) 및 데이터 입/출력 버퍼부(260)를 포함한다.
여기서, 센스앰프 S/A는 센싱 전류 전압 변환부(200)와, 증폭기 A2를 포함한다. 센스앰프 S/A는 글로벌 비트라인 GBL을 통해 인가되는 셀 데이터를 감지하고 기준전압 VREF과 비교하여 데이터 "1"과 데이터 "0"을 구별한다. 그리고, 라이트 구동부 W/D는 셀에 데이터를 라이트할 때 글로벌 비트라인 GBL에 라이트 데이터에 대응하는 구동 전압을 공급한다.
풀다운부 PD는 프리차지 구간 동안에 글로벌 비트라인 GBL을 저전압으로 프리차지 시킨다.
그리고, 글로벌 컬럼 스위칭부 GYSW는 PMOS트랜지스터 P1와 NMOS트랜지스터 N1를 포함한다. PMOS트랜지스터 P1는 글로벌 비트라인 GBL과 노드 LBL 사이에 연 결되어 게이트 단자를 통해 글로벌 컬럼 스위칭 신호 GYSWP가 인가된다. NMOS트랜지스터 N1는 글로벌 비트라인 GBL과 노드 LBL 사이에 연결되어 게이트 단자를 통해 글로벌 컬럼 스위칭 신호 GYSWN가 인가된다.
여기서, 글로벌 컬럼 스위칭 신호 GYSWP와 글로벌 컬럼 스위칭 신호 GYSWN는 서로 다른 위상을 갖는다. 그리고, 노드 LBL는 글로벌 비트라인 GBL의 출력을 센스앰프 S/A의 공급하고, 라이트 구동부 W/D의 구동 전압을 글로벌 비트라인 GBL에 전송하기 위한 단자이다.
센싱 전류 전압 변환부(200)는 노드 LBL로부터 인가되는 셀 센싱 전류를 전압으로 변환하여 센싱 전압 VDAT을 출력한다. 증폭기 A2는 센싱 전압 VDAT과 레퍼런스 전압 VREF을 비교 및 증폭하여 출력신호 SAOUT를 출력한다.
경로 선택부(210)는 선택 제어신호 SEL_CON에 따라 출력신호 SAOUT 및 입력 데이터 DINLAT 중 하나를 선택하여 래치 신호 SALATIN로 출력한다. 즉, 경로 선택부(210)는 선택 제어신호 SEL_CON에 따라 셀 증폭 데이터 출력 모드 또는 라이트 래치 데이터 출력 모드를 선택하게 된다.
만약, 셀 증폭 데이터 출력 모드를 선택하고자 할 경우 선택 제어신호 SEL_CON는 로우 레벨로 경로 선택부(210)에 인가된다. 이러한 경우, 경로 선택부(210)는 도 10에 도시된 바와 같이 센스앰프 S/A의 출력신호 SAOUT를 선택하여 래치 신호 SALATIN로 출력한다. 즉, 경로 선택부(210)가 도 10에서와 같은 경로를 선택한 경우 센스앰프 S/A 내에서 증폭된 출력 데이터 SAOUT가 래치부(220)에 저장되는 경우를 나타낸다.
반면에, 라이트 래치 데이터 출력 모드를 선택하고자 할 경우 선택 제어신호 SEL_CON가 하이 레벨로 경로 선택부(210)에 인가된다. 이러한 경우 경로 선택부(210)는 도 11에 도시된 바와 같이 데이터 입력 래치부(240)의 입력 데이터 DINLAT를 선택하여 래치 신호 SALATIN로 출력한다.
즉, 경로 선택부(210)가 도 11에서와 같은 경로를 선택한 경우 라이트 데이터가 데이터 입력 래치부(240)에 저장되고, 메모리 셀에 라이트 데이터를 저장하지 않은 상태에서 데이터 입력 래치부(240)를 통해 곧 바로 래치부(220)에 저장되는 경우를 나타낸다.
래치부(220)는 래치 인에이블 신호 SALATEN에 따라 래치 신호 SALATIN를 래치하여 래치 데이터 SALAT를 출력한다. 출력 조정부(230)는 래치 데이터 SALAT를 제어하여 글로벌 입/출력 라인 GIO_BUS를 통해 데이터 입/출력 버퍼부(260)에 출력한다.
데이터 입력 래치부(240)는 글로벌 입/출력 라인 GIO_BUS를 통해 데이터 입/출력 버퍼부(260)로부터 인가된 입력 데이터를 래치하여 입력 데이터 DINLAT를 출력한다.
라이트 구동부 W/D는 입력 데이터 DINLAT를 구동하여 노드 LBL에 출력한다. 메인 레퍼런스 전압 공급부(250)는 레퍼런스 전압 VREF을 생성하여 센스앰프 S/A에 출력한다.
데이터 입/출력 버퍼부(260)는 출력 조정부(230)의 출력을 버퍼링하여 글로벌 입/출력 라인 GIO_BUS에 출력하고, 글로벌 입/출력 라인 GIO_BUS의 출력을 버퍼 링하여 데이터 입력 래치부(240)에 출력한다.
도 12는 도 9의 경로 선택부(210) 및 래치부(220)에 관한 상세 회로도이다.
경로 선택부(210)는 NMOS트랜지스터 N4,N5와, PMOS트랜지스터 P2,P3 및 인버터 IV2를 포함한다.
여기서, NMOS트랜지스터 N4와, PMOS트랜지스터 P2는 증폭기 A2의 출력단과 래치 신호 SALATIN의 출력단 사이에 연결되어 선택 제어신호 SEL_CON에 의해 선택적으로 제어된다. 그리고, NMOS트랜지스터 N5와, PMOS트랜지스터 P3는 데이터 입력 래치부(240)의 출력단과 래치 신호 SALATIN의 출력단 사이에 연결되어 선택 제어신호 SEL_CON에 의해 선택적으로 제어된다.
이때, NMOS트랜지스터 N4와, PMOS트랜지스터 P2를 포함하는 제 1전송게이트는 NMOS트랜지스터 N5와, PMOS트랜지스터 P3로 구성된 제 2전송게이트와 서로 반대로 동작하게 된다.
즉, 선택 제어신호 SEL_CON가 하이 레벨이 될 경우 제 2전송게이트가 턴온되어 입력 데이터 DINLAT가 래치 신호 SALATIN로 출력된다. 반면에, 선택 제어신호 SEL_CON가 로우 레벨이 될 경우 제 1전송게이트가 턴온되어 출력신호 SAOUT가 래치 신호 SALATIN로 출력된다.
또한, 래치부(220)는 NMOS트랜지스터 N6,N7와, PMOS트랜지스터 P4,P5 및 복수개의 인버터 IV3~IV6를 포함한다.
여기서, NMOS트랜지스터 N6와, PMOS트랜지스터 P4는 래치 신호 SALATIN의 입력단과 인버터 IV4 사이에 연결되어 래치 인에이블 신호 SALATEN에 의해 선택적으 로 제어된다. NMOS트랜지스터 N7와, PMOS트랜지스터 P5는 인버터 IV4의 입력단과 인버터 IV6의 출력단 사이에 연결되어 래치 인에이블 신호 SALATEN에 의해 선택적으로 제어된다.
이때, NMOS트랜지스터 N6와, PMOS트랜지스터 P4로 구성된 제 3전송게이트는 NMOS트랜지스터 N7와, PMOS트랜지스터 P5로 구성된 제 4전송게이트와 반대로 동작하게 된다.
즉, 래치 인에이블 신호 SALATEN가 하이 레벨로 활성화될 경우 제 3전송게이트가 턴온되어 래치 신호 SALATIN가 인버터 IV4에 전달된다. 반면에, 래치 인에이블 신호 SALATEN가 로우 레벨로 비활성화될 경우 제 4전송게이트가 턴온되어 제 3전송게이트의 출력을 래치하게 된다.
도 13은 도 9의 센스앰프 S/A에서 데이터 처리 동작과 관련된 타이밍도이다.
경로 선택부(210)는 선택 제어신호 SEL_CON와 입력 데이터 DINLAT 및 출력신호 SAOUT에 따라 셀 증폭 데이터 출력 모드 또는 라이트 래치 데이터 출력 모드를 선택하게 된다.
즉, 선택 제어신호 SEL_CON가 로우 레벨로 인가될 경우 셀 증폭 데이터 출력 모드를 선택하게 된다. 이러한 경우, 래치 인에이블 신호 SALATEN가 활성화되면, 센스앰프 S/A에서 증폭된 출력 신호 SAOUT에 따라 래치 신호 SALATIN가 출력된다. 이때, 입력 데이터 DINLAT가 출력되는 경로는 차단된다.
이에 따라, 메모리 셀에 정상적으로 데이터를 리드/라이트 하기 위해서는 선택 제어신호 SEL_CON가 로우 레벨로 비활성화된다.
반면에, 선택 제어신호 SEL_CON가 하이 레벨로 인가될 경우 라이트 래치 데이터 출력 모드를 선택하게 된다. 이러한 경우, 래치 인에이블 신호 SALATEN가 활성화되면, 입력 데이터 DINLAT에 따라 래치 신호 SALATIN가 출력된다. 이때, 센스앰프 S/A의 출력신호 SAOUT가 출력되는 경로가 차단된다.
이에 따라, 메모리 셀의 동작과는 무관하게 센스앰프 S/A의 래치 데이터나 데이터 입력 래치부(240)의 라이트 데이터를 검증하고자 할 경우에 선택 제어신호 SEL_CON가 하이 레벨로 활성화된다. 즉, 선택 제어신호 SEL_CON가 하이 레벨로 활성화된 경우에는 메모리 셀의 동작을 제외한 주변회로의 라이트/리드 동작의 이상 유무를 체크 할 수 있게 된다.
이러한 본 발명은 데이터 입력 래치부(240)를 통해 입력된 라이트 데이터 또는 센스앰프 S/A의 출력 신호가 래치 데이터 SALAT로 출력되도록 한다. 그리고, 센스앰프 S/A가 정상적으로 동작하는지, 입력된 라이트 데이터가 래치 데이터 SALAT로 정상적으로 출력되었는지의 여부를 판단하게 된다.
이에 따라, 초기 회로의 개발 단계, 양산 단계 및 회로의 세팅 단계에서 칩에 불량이 발생하였을 경우, 입력 데이터 및 센싱 데이터의 로직 특성을 체크 하여 메모리 셀의 동작에 의해 발생된 것인지 주변회로의 불량에 의해 발생된 것인지를 외부에서 명확히 검증할 수 있도록 한다. 그리고, 초기 회로의 세팅 단계에서 셀의 동작과 무관하게 주변회로의 마진을 체크 하고자 할 경우 용이하게 이용될 수 있다.
도 1a 및 도 1b는 종래의 상 변화 저항 소자를 설명하기 위한 도면.
도 2a 및 도 2b는 종래의 상 변화 저항 소자의 원리를 설명하기 위한 도면.
도 3은 종래의 상 변화 저항 셀의 라이트 동작을 설명하기 위한 도면.
도 4는 본 발명에 따른 상 변화 메모리 장치의 셀 어레이 및 컬럼 스위칭부에 관한 회로도.
도 5는 본 발명에 따른 상 변화 메모리 장치의 구성도.
도 6은 본 발명에 따른 상 변화 메모리 장치의 경로 선택 수단을 설명하기 위한 도면.
도 7은 도 5의 더미 셀부에 관한 상세 회로도.
도 8은 도 5의 센스앰프 S/A에서 데이터 처리 동작과 관련된 타이밍도.
도 9는 본 발명에 따른 상 변화 메모리 장치의 다른 실시예.
도 10 및 도 11은 도 9의 경로 선택 동작을 설명하기 위한 도면.
도 12는 도 9의 경로 선택부와 래치부에 관한 상세 회로도.
도 13은 도 9의 센스앰프 S/A에서 데이터 처리 동작과 관련된 타이밍도.

Claims (11)

  1. 상 변화 저항 소자를 포함하여 데이터의 리드/라이트가 이루어지는 셀 어레이;
    입력 데이터를 래치하여 출력하는 데이터 입력 래치부;
    선택 제어신호에 따라 상기 입력 데이터의 상태에 대응하는 제 1전압을 선택적으로 출력하는 더미 셀부; 및
    상기 셀 어레이로부터 인가된 센싱 전압 또는 상기 제 1전압을 기준전압과 비교 및 증폭하는 센스앰프를 포함하는 것을 특징으로 하는 상 변화 메모리 장치.
  2. 제 1항에 있어서, 상기 더미 셀부는 상기 선택 제어신호가 제 1레벨일 경우 상기 입력 데이터의 출력을 차단하고, 상기 선택 제어신호가 제 2레벨일 경우 상기 제 1전압을 상기 센스앰프에 출력하는 것을 특징으로 하는 상 변화 메모리 장치.
  3. 제 1항에 있어서, 상기 더미 셀부는
    상기 입력 데이터의 상태에 따라 상기 제 1전압의 레벨을 제어하는 전압 제어수단; 및
    상기 선택 제어신호의 상태에 따라 상기 제 1전압 레벨을 상기 센스앰프에 선택적으로 출력하는 인에이블 수단을 포함하는 것을 특징으로 하는 상 변화 메모리 장치.
  4. 제 1항에 있어서, 상기 선택 제어신호가 로우 레벨일 경우 상기 센스앰프의 출력신호가 출력되며, 상기 선택 제어신호가 하이 레벨일 경우 상기 제 1전압이 상기 센스앰프로 전달되는 것을 특징으로 하는 상 변화 메모리 장치.
  5. 제 1항에 있어서,
    상기 입력 데이터에 대응하는 구동 전압을 상기 셀 어레이에 공급하는 라이트 구동부;
    상기 센스앰프의 출력신호를 래치하여 래치 데이터를 출력하는 래치부;
    상기 래치부의 출력을 제어하여 글로벌 입/출력 라인에 출력하는 출력 조정부;
    상기 기준전압을 생성하는 메인 레퍼런스 전압 공급부; 및
    상기 글로벌 입/출력 라인의 데이터를 버퍼링하는 데이터 입/출력 버퍼부를 더 포함하는 것을 특징으로 하는 상 변화 메모리 장치.
  6. 제 1항에 있어서, 상기 센스앰프는
    상기 셀 어레이로부터 인가되는 센싱 전류를 상기 센싱 전압으로 변환하는 센싱 전류 전압 변환부; 및
    상기 센싱 전압과 상기 기준전압을 비교 및 증폭하는 증폭기를 포함하는 것을 특징으로 하는 상 변화 메모리 장치.
  7. 상 변화 저항 소자를 포함하여 데이터의 리드/라이트가 이루어지는 셀 어레이;
    입력 데이터를 래치하여 출력하는 데이터 입력 래치부;
    상기 셀 어레이로부터 인가된 센싱 전압과 기준전압을 비교 및 증폭하는 센스앰프; 및
    선택 제어신호에 따라 상기 데이터 입력 래치부의 출력 및 상기 센스앰프의 출력 중 하나를 선택하는 경로 선택부를 포함하는 것을 특징으로 하는 상 변화 메모리 장치.
  8. 제 7항에 있어서, 상기 경로 선택부는 래치 인에이블 신호의 활성화시, 상기 선택 제어신호가 제 1레벨일 경우 상기 센스앰프의 출력을 선택하고, 상기 선택 제어신호가 제 2레벨일 경우 상기 데이터 입력 래치부의 출력을 선택하는 것을 특징으로 하는 상 변화 메모리 장치.
  9. 제 7항에 있어서, 상기 경로 선택부는
    상기 선택 제어신호의 상태에 따라 상기 센스앰프의 출력 및 상기 데이터 입력 래치부의 출력 중 하나를 선택하는 스위칭 수단을 포함하는 것을 특징으로 하는 상 변화 메모리 장치.
  10. 제 7항에 있어서,
    상기 입력 데이터에 대응하는 구동 전압을 상기 셀 어레이에 공급하는 라이트 구동부;
    래치 인에이블 신호에 따라 상기 경로 선택부의 출력신호를 래치하여 래치 데이터를 출력하는 래치부;
    상기 래치부의 출력을 제어하여 글로벌 입/출력 라인에 출력하는 출력 조정부;
    상기 기준전압을 생성하는 메인 레퍼런스 전압 공급부; 및
    상기 글로벌 입/출력 라인의 데이터를 버퍼링하는 데이터 입/출력 버퍼부를 더 포함하는 것을 특징으로 하는 상 변화 메모리 장치.
  11. 제 7항에 있어서, 상기 센스앰프는
    상기 셀 어레이로부터 인가되는 센싱 전류를 상기 센싱 전압으로 변환하는 센싱 전류 전압 변환부; 및
    상기 센싱 전압과 상기 기준전압을 비교 및 증폭하는 증폭기를 포함하는 것을 특징으로 하는 상 변화 메모리 장치.
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