KR100944343B1 - 상 변화 메모리 장치 - Google Patents
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Abstract
본 발명은 상 변화 메모리 장치에 관한 것으로, 세트/리셋 라이트 시간에 대응하여 라이트 구동 제어신호를 발생함으로써 제어회로의 구성을 단순화시키고 레이아웃 면적을 줄일 수 있도록 하는 기술을 개시한다. 이러한 본 발명은, 전류의 크기에 따라 변화되는 결정화 상태를 감지하여 저항의 변화에 대응하는 데이터를 저장하는 상 변화 저항 셀과, 라이트 데이터의 상태에 대응하는 라이트 제어신호에 따라 라이트 인에이블 신호 및 프리차지 인에이블 신호를 출력하는 라이트 구동 제어신호 발생부, 및 라이트 인에이블 신호 및 프리차지 인에이블 신호에 따라 상 변화 저항 셀에 라이트 데이터에 대응하는 구동 전압을 공급하는 라이트 구동부를 포함한다.
Description
도 1a 및 도 1b는 종래의 상 변화 저항 소자를 설명하기 위한 도면.
도 2a 및 도 2b는 종래의 상 변화 저항 소자의 원리를 설명하기 위한 도면.
도 3은 종래의 상 변화 저항 셀의 라이트 동작을 설명하기 위한 도면.
도 4는 본 발명에 따른 상 변화 메모리 장치의 셀 어레이에 관한 구성도.
도 5는 본 발명의 라이트 구동 제어신호 발생부에 관한 구성도.
도 6은 도 4의 라이트 구동부에 관한 상세 회로도.
도 7은 도 4의 라이트 구동부에 관한 다른 실시예.
도 8은 도 5의 라이트 구동 제어신호 발생부에 관한 상세 회로도.
도 9는 본 발명에 따른 상 변화 메모리 장치의 리셋 데이터 라이트 동작을 설명하기 위한 타이밍도.
도 10은 본 발명에 따른 상 변화 메모리 장치의 세트 데이터 라이트 동작을 설명하기 위한 타이밍도.
도 11은 본 발명의 옵션 저항 선택에 따른 라이트 구동부의 출력 파형도.
본 발명은 상 변화 메모리 장치에 관한 것으로, 세트/리셋 라이트 시간에 대응하여 라이트 구동 제어신호를 발생함으로써 제어회로의 구성을 단순화시키고 레이아웃 면적을 줄일 수 있도록 하는 기술이다.
일반적으로 마그네틱 메모리(Magnetic memory) 및 위상 변화 메모리(Phase Change Memory : PCM) 등의 비휘발성 메모리는 휘발성 램(RAM;Random Access Memory) 정도의 데이터 처리 속도를 갖고, 전원의 오프시에도 데이타가 보존되는 특성을 갖는다.
도 1a 및 도 1b는 종래의 상 변화 저항(PCR : Phase Change Resistor) 소자(4)를 설명하기 위한 도면이다.
상 변화 저항 소자(4)는 탑(Top)전극(1)과 버텀(Bottom)전극(3) 사이에 위상 변화층(PCM; Phase Change Material;2)을 삽입하여 전압과 전류를 인가하면, 위상 변화층(2)에 고온이 유기되어 저항에 변화에 따른 전기 전도 상태가 변하게 된다. 여기서, 위상 변화층(2)의 재료로는 AglnSbTe가 주로 사용된다. 그리고, 위상 변화층(2)은 칼코겐(chalcogen) 원소 (S, Se, Te)를 주성분으로 하는 화합물(chalcogenide)을 이용하는데, 구체적으로 Ge-Sb-Te로 이루어진 게르마늄 안티몬 텔루르 합금물질(Ge2Sb2Te5)을 이용할 수도 있다.
도 2a 및 도 2b는 종래의 상 변화 저항 소자의 원리를 설명하기 위한 도면이다.
도 2a에서와 같이 상 변화 저항 소자(4)에 임계값 이하의 저전류가 흐르면 위상 변화층(2)이 결정화가 되기에 적당한 온도가 된다. 이에 따라, 위상 변화 층(2)이 결정 상태(Crystalline phase)가 되어 저저항 상태의 물질이 된다.
반면에, 도 2b에서와 같이 상 변화 저항 소자(4)에 임계값 이상의 고전류가 흐르면 위상 변화층(2)이 녹는 점(Melting Point) 이상의 온도가 된다. 이에 따라, 위상 변화층(2)이 비결정 상태가(Amorphous phase) 되어 고저항 상태의 물질이 된다.
이와 같이 상 변화 저항 소자(4)는 두 저항의 상태에 대응하는 데이타를 불휘발성으로 저장할 수 있게 된다. 즉, 상 변화 저항 소자(4)가 저저항 상태일 경우를 데이타 "1"이라 하고, 고저항 상태일 경우를 데이타 "0"이라 하면 두 데이타의 로직 상태를 저장할 수 있다.
도 3은 종래의 상 변화 저항 셀의 라이트 동작을 설명하기 위한 도면이다.
상 변화 저항 소자(4)의 탑 전극(1)과 버텀 전극(3) 사이에 일정 시간 동안 전류를 흘리게 되면 고 열이 발생하게 된다. 이에 따라, 탑 전극(1)과 버텀 전극(3)에 가해 준 온도 상태에 의해 위상 변화층(2)의 상태가 결정상과 비결정상으로 변하게 된다.
이때, 일정 시간 동안 저 전류를 흘리게 되면 저온 가열 상태에 의해 결정상이 형성되어 저 저항 소자인 상 변화 저항 소자(4)가 세트(SET) 상태가 된다. 반대로, 일정 시간 동안 고 전류를 흘리게 되면 고온 가열 상태에 의해 비결정상이 형성되어 고 저항 소자인 상 변화 저항 소자(4)가 리셋(RESET) 상태가 된다. 따라서, 이 두 개의 상(Phase) 차이가 전기적인 저항 변화로 표현되어 나타나게 된다.
이에 따라, 라이트 동작 모드시 세트(Set) 상태를 라이트 하기 위해 상 변화 저항 소자(4)에 낮은 전압을 긴 시간 동안 인가하게 된다. 반면에, 라이트 동작 모드시 리셋(Reset) 상태를 라이트 하기 위해 상 변화 저항 소자(4)에 높은 전압을 짧은 시간 동안 인가하게 된다.
그러나, 종래의 상 변화 메모리 장치의 상 변화 저항 셀은 여러 고정 조건에 의해 각 특성이 서로 다르게 형성된다. 따라서, 라이트 동작 모드시 동일한 라이트 전압 레벨로 모든 상 변화 저항 셀에 데이터를 라이트할 경우 각 상 변화 저항 셀의 특성에 맞추어 효율적으로 라이트 하는 것이 어렵게 된다.
본 발명은 다음과 같은 목적을 갖는다.
첫째, 상 변화 저항 소자의 히팅(Heating) 시간과 냉각(Quench) 시간을 분리하여 리셋/세트 제어신호를 발생하여 제어회로의 구성을 단순화시키고 레이아웃 면적을 줄일 수 있도록 하는데 그 목적이 있다.
둘째, 복수개의 옵션 지연 회로를 이용하여 세트 펄스의 냉각(Quench) 기울기를 다양하게 제어하여 세트 상태를 효율적으로 구동할 수 있도록 하는데 그 목적이 있다.
본 발명의 상 변화 메모리 장치는, 전류의 크기에 따라 변화되는 결정화 상태를 감지하여 저항의 변화에 대응하는 데이터를 저장하는 상 변화 저항 셀; 라이트 데이터의 상태에 대응하는 라이트 제어신호에 따라 라이트 인에이블 신호 및 프리차지 인에이블 신호를 출력하는 라이트 구동 제어신호 발생부; 및 라이트 인에이 블 신호 및 프리차지 인에이블 신호에 따라 상 변화 저항 셀에 라이트 데이터에 대응하는 구동 전압을 공급하는 라이트 구동부를 포함하는 것을 특징으로 한다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명하고자 한다.
도 4는 본 발명에 따른 상 변화 메모리 장치의 셀 어레이에 관한 구성도이다.
본 발명은 로오 방향으로 복수개의 비트라인 BL0~BL3이 구비된다. 그리고, 컬럼 방향으로 복수개의 워드라인 WL0~WL3이 구비된다. 그리고, 복수개의 비트라인 BL0~BL3과 복수개의 워드라인 WL0~WL3이 교차하는 영역에 상 변화 저항 셀을 포함한다. 상 변화 저항 셀의 각각의 단위 셀 C은 상 변화 저항 소자 PCR와 다이오드 D를 포함한다. 여기서, 다이오드 D는 PN 다이오드 소자로 이루어지는 것이 바람직하다.
상 변화 저항 소자 PCR의 한쪽 전극은 비트라인 BL과 연결되고, 다른 한쪽 전극은 다이오드 D의 P형 영역에 연결된다. 다이오드 D의 N형 영역은 워드라인 WL에 연결된다.
이러한 본 발명은 리드 모드시 선택된 워드라인 WL에는 로우 전압이 인가된다. 그리고, 비트라인 BL에는 리드전압(Vread)이 인가되어 비트라인 BL, 상 변화 저항 소자 PCR 및 다이오드 D를 통해 세트(Set) 상태의 리드전류 Iset 또는 리셋(Reset) 상태의 리드 전류 Ireset가 워드라인 WL 쪽으로 흐르게 된다.
센스앰프 S/A는 비트라인 BL을 통해 인가되는 셀 데이터와 레퍼런스 라인 ref을 통해 인가되는 기준전류 Iref를 비교하여 데이터 "1","0"을 구별한다. 그리고, 라이트 구동부 W/D는 셀에 데이터를 라이트할 때 비트라인 BL에 라이트 데이터에 대응하는 구동 전압을 공급한다.
도 5는 본 발명의 라이트 구동 제어신호 발생부(100)에 관한 구성도이다.
라이트 구동 제어신호 발생부(100)는 라이트 데이터 WDATA와, 라이트 제어신호 WCON1 및 라이트 제어신호 WCON2에 따라 라이트 구동부 W/D를 제어하기 위한 라이트 인에이블 신호 WD_EN와 프리차지 인에이블 신호 PCG_EN를 출력한다.
여기서, 라이트 인에이블 신호 WD_EN는 후술하는 라이트 구동 출력부(230)를 제어하는 신호이고, 프리차지 인에이블 신호 PCG_EN는 후술하는 세트 지연 조정부(200)를 제어하기 위한 신호이다.
그리고, 라이트 구동 제어신호 발생부(100)는 라이트 데이터 WDATA로써 세트 데이터 또는 리셋 데이터가 입력된다. 라이트 구동 제어신호 발생부(100)에 입력되는 데이터가 세트 데이터일 경우 라이트 데이터 WDATA가 로우 레벨로 입력되고, 리셋 데이터일 경우 라이트 데이터 WDATA가 하이 레벨로 입력된다.
또한, 라이트 제어신호 WCON1는 리셋 데이터의 히팅(Heating) 구간과 동일한 인에이블 시간을 갖게 된다. 또한, 라이트 제어신호 WCON2는 세트 데이터의 쿨링(Cooling) 구간과 동일한 인에이블 시간을 갖게 된다.
이에 따라, 라이트 제어신호 WCON1와, 라이트 제어신호 WCON2의 인에이블 구간을 합하게 되면 세트 데이터의 라이트 구간이 된다. 그리고, 라이트 제어신호 WCON1와, 라이트 제어신호 WCON2는 라이트 구간 동안 서로 상보적으로 활성화된다.
도 6은 도 4의 라이트 구동부 W/D에 관한 상세 회로도이다.
라이트 구동부 W/D는 세트 지연 조정부(200)와, 세트 지연 용량부(210)와, 세트 지연 저항 조정부(220) 및 라이트 구동 출력부(230)를 포함한다.
여기서, 세트 지연 조정부(200)는 PMOS트랜지스터 P1와 NMOS트랜지스터 N1를 포함한다. PMOS트랜지스터 P1는 펌핑전압 VPP 인가단과 세트 제어신호 Setrc 출력단 사이에 연결된다. 그리고, NMOS트랜지스터 N1는 세트 제어신호 Setrc 출력단과 세트 지연 저항 조정부(220) 사이에 연결된다. 또한, PMOS트랜지스터 P1와 NMOS트랜지스터 N1는 공통 게이트 단자를 통해 프리차지 인에이블 신호 PCG_EN가 인가된다.
그리고, 세트 지연 용량부(210)는 세트 제어신호 Setrc 출력단과 접지전압단 사이에 연결된 모스 커패시터 MC1를 포함한다. 세트 지연 저항 조정부(220)는 복수개의 NMOS트랜지스터 N4,N5와 복수개의 옵션 저항 Ropt1~Roptn을 포함한다.
여기서, 복수개의 NMOS트랜지스터 N4,N5는 세트 지연 조정부(200)와 복수개의 옵션 저항 Ropt1~Roptn 사이에 각각 연결되어, 게이트 단자를 통해 각각의 옵션 신호 opt1~optn가 인가된다. 복수개의 옵션 저항 Ropt1~Roptn은 복수개의 NMOS트랜지스터 N4,N5와 접지전압단 사이에 각각 연결된다.
라이트 구동 출력부(230)는 PMOS트랜지스터 P2,P3와 NMOS트랜지스터 N2,N3를 포함한다. 여기서, PMOS트랜지스터 P2는 펌핑전압 VPP 인가단과 NMOS트랜지스터 N2 사이에 연결된다. 그리고, PMOS트랜지스터 P3는 펌핑전압 VPP 인가단과 라이트 출력신호 WD_OUT의 출력단 사이에 연결된다. PMOS트랜지스터 P2,P3의 공통 게이트 단자는 PMOS트랜지스터 P2의 드레인 단자에 공통 연결된다.
그리고, NMOS트랜지스터 N2는 PMOS트랜지스터 P2와 NMOS트랜지스터 N3 사이에 연결되어 게이트 단자를 통해 세트 제어신호 Setrc가 인가된다. NMOS트랜지스터 N3는 NMOS 트랜지스터 N2와 접지전압단 사이에 연결되어 게이트 단자를 통해 라이트 인에이블 신호 WD_EN가 인가된다.
도 7은 도 4의 라이트 구동부 W/D에 관한 다른 실시예이다.
라이트 구동부 W/D는 세트 지연 조정부(300)와, 세트 지연 용량부(310)와, 세트 지연 저항 조정부(320)와, 세트 지연 버퍼부(330) 및 라이트 구동 출력부(340)를 포함한다.
여기서, 세트 지연 조정부(300)는 PMOS트랜지스터 P4와 NMOS트랜지스터 N6를 포함한다. PMOS트랜지스터 P4는 펌핑전압 VPP 인가단과 세트 제어신호 Setrc 출력단 사이에 연결된다. 그리고, NMOS트랜지스터 N6는 세트 제어신호 Setrc 출력단과 세트 지연 저항 조정부(320) 사이에 연결된다. 또한, PMOS트랜지스터 P4와 NMOS트랜지스터 N6는 공통 게이트 단자를 통해 프리차지 인에이블 신호 PCG_EN가 인가된다.
그리고, 세트 지연 용량부(310)는 세트 제어신호 Setrc 출력단과 접지전압단 사이에 연결된 모스 커패시터 MC2를 포함한다. 세트 지연 저항 조정부(320)는 복수개의 NMOS트랜지스터 N9,N10와 복수개의 옵션 저항 Ropt1~Roptn을 포함한다.
여기서, 복수개의 NMOS트랜지스터 N9,N10는 세트 지연 조정부(300)와 복수개의 옵션 저항 Ropt1~Roptn 사이에 각각 연결되어, 게이트 단자를 통해 각각의 옵션 신호 opt1~optn가 인가된다. 복수개의 옵션 저항 Ropt1~Roptn은 복수개의 NMOS트랜지스터 N9,N10와 접지전압단 사이에 각각 연결된다.
세트 지연 버퍼부(330)는 증폭기 A를 포함한다. 증폭기 A는 포지티브(+) 단자를 통해 세트 제어신호 Setrc가 인가되고, 네가티브(-) 단자를 통해 세트 제어신호 Setrc_buf가 피드백 입력된다. 그리고, 증폭기 A는 세트 제어신호 Setrc와 세트 제어신호 Setrc_buf를 비교 및 증폭하여 세트 제어신호 Setrc_buf를 출력하게 된다.
증폭기 A는 세트 제어신호 Setrc의 특성을 안정시키기 위해 세트 제어신호 Setrc를 버퍼링하여 세트 제어신호 Setrc_buf를 출력한다. 이때, 증폭기 A는 세트 제어신호 Setrc를 버퍼링하여 세트 제어신호 Setrc_buf를 출력하되, 파형의 변화는 발생하지 않는다.
라이트 구동 출력부(340)는 PMOS트랜지스터 P5,P6와 NMOS트랜지스터 N7,N8를 포함한다. 여기서, PMOS트랜지스터 P5는 펌핑전압 VPP 인가단과 NMOS트랜지스터 N7 사이에 연결된다. 그리고, PMOS트랜지스터 P6는 펌핑전압 VPP 인가단과 라이트 출력신호 WD_OUT의 출력단 사이에 연결된다. PMOS트랜지스터 P5,P6의 공통 게이트 단자는 PMOS트랜지스터 P5의 드레인 단자에 공통 연결된다.
그리고, NMOS트랜지스터 N7는 PMOS트랜지스터 P5와 NMOS트랜지스터 N8 사이에 연결되어 게이트 단자를 통해 세트 제어신호 Setrc_buf가 인가된다. NMOS트랜지스터 N8는 NMOS트랜지스터 N7와 접지전압단 사이에 연결되어 게이트 단자를 통해 라이트 인에이블 신호 WD_EN가 인가된다.
도 8은 도 5의 라이트 구동 제어신호 발생부(100)에 관한 상세 회로도이다.
라이트 구동 제어신호 발생부(100)는 프리차지 신호 발생수단과, 라이트 인에이블 신호 발생수단을 포함한다. 여기서, 프리차지 신호 발생수단은 복수개의 인버터 IV1,IV2와, 낸드게이트 ND1를 포함한다. 그리고, 라이트 인에이블 신호 발생수단은 노아게이트 NR1와 인버터 IV3를 포함한다.
여기서, 낸드게이트 ND1는 인버터 IV1에 의해 반전된 라이트 데이터 WDATA와 라이트 제어신호 WCON2를 낸드연산한다. 그리고, 인버터 IV2는 낸드게이트 ND1의 출력을 반전하여 프리차지 인에이블 신호 PCG_EN를 출력한다. 노아게이트 NR1는 프리차지 인에이블 신호 PCG_EN와 라이트 제어신호 WCON1를 노아연산한다. 인버터 IV3는 노아게이트 NR1의 출력을 반전하여 라이트 인에이블 신호 WD_EN를 출력한다.
도 9는 본 발명에 따른 상 변화 메모리 장치의 리셋 데이터 라이트 동작을 설명하기 위한 타이밍도이다. 본 발명의 동작 과정은 도 6의 라이트 구동부 W/D를 그 실시예로 설명한다.
먼저, t0 구간에서는 라이트 제어신호 WCON1,WCON2가 로우 전압 레벨을 유지한다. 그리고, 라이트 데이터 WDATA가 로우 전압 레벨을 유지하게 된다. 이에 따라, 라이트 인에이블 신호 WD_EN와, 프리차지 인에이블 신호 PCG_EN는 로우 레벨을 유지하게 된다.
그리고, 프리차지 인에이블 신호 PCG_EN가 로우 레벨일 경우 PMOS트랜지스터 P1가 턴온되어 세트 제어신호 Setrc가 하이 레벨이 된다. 이때, 세트 제어신호 Setrc가 하이 레벨일 경우 모스 커패시터 MC1와 연결된 세트 제어신호 Setrc 단은 펌핑전압 VPP 레벨로 충전되고, MOS트랜지스터 N2가 턴온된다. 또한, 라이트 인에이블 신호 WD_EN가 로우 레벨일 경우 NMOS트랜지스터 N3가 턴오프 상태가 되어 라이트 출력신호 WD_OUT가 로우 전압 레벨을 유지한다.
또한, t1+t2 구간은 기본 라이트 구간(하나의 라이트 구간)이 된다. 전체 라이트 사이클 구간은 하나의 라이트 구간을 한번 사용하거나, 복수 번 사용하여 라이트 동작이 이루어진다. 즉, 라이트 검증을 적용한 라이트 사이클 동작 방법에서는 복수 번의 라이트 구간을 반복하여 사용하게 된다.
t1 구간에서는 라이트 제어신호 WCON1가 하이 전압 레벨로 천이하고, 라이트 데이터 WDATA가 하이 전압 레벨로 입력된다. 여기서, 라이트 제어신호 WCON1는 리셋 데이터의 히팅(Heating) 구간과 동일한 인에이블 시간(t1 구간)을 갖게 된다. 이에 따라, 라이트 인에이블 신호 WD_EN가 하이 전압 레벨로 천이하고, 프리차지 인에이블 신호 PCG_EN는 로우 전압 레벨을 유지하게 된다.
그리고, 프리차지 인에이블 신호 PCG_EN가 로우 레벨일 경우 PMOS트랜지스터 P1가 턴온되어 세트 제어신호 Setrc가 하이 레벨이 된다. 세트 제어신호 Setrc가 하이 레벨일 경우 NMOS트랜지스터 N2가 턴온된다. 또한, 라이트 인에이블 신호 WD_EN가 하이 전압 레벨일 경우 NMOS트랜지스터 N3가 턴온되어 PMOS트랜지스터 P2,P3이 턴온된다. 이에 따라, 라이트 출력신호 WD_OUT가 하이 전압 레벨로 천이하게 된다.
이어서, t2 구간에서는 라이트 제어신호 WCON1가 로우 전압 레벨로 천이하고, 라이트 제어신호 WCON2가 하이 전압 레벨로 천이한다. 여기서, 라이트 제어신 호 WCON2는 세트 데이터의 냉각(Quench) 시간과 동일한 인에이블 시간(t2 구간)을 갖게 된다.
그리고, 라이트 데이터 WDATA가 하이 전압 레벨을 유지한다. 즉, 라이트 데이터 WDATA가 데이터 "1" 또는 리셋 데이터일 경우 하나의 라이트 구간 동안 라이트 데이터 WDATA가 하이 레벨을 유지하게 된다.
이에 따라, 라이트 인에이블 신호 WD_EN가 로우 전압 레벨로 천이하고, 프리차지 인에이블 신호 PCG_EN는 로우 전압 레벨을 유지하게 된다. 이때, 라이트 인에이블 신호 WD_EN는 라이트 제어신호 WCON1와 동일한 파형을 갖게 된다.
그리고, 프리차지 인에이블 신호 PCG_EN가 로우 레벨일 경우 PMOS트랜지스터 P1가 턴온되어 세트 제어신호 Setrc가 하이 레벨을 유지하게 된다. 세트 제어신호 Setrc가 하이 레벨일 경우 NMOS트랜지스터 N2가 턴온된다.
또한, 라이트 인에이블 신호 WD_EN가 로우 전압 레벨일 경우 NMOS트랜지스터 N3가 턴오프 된다. 이에 따라, 라이트 출력신호 WD_OUT가 로우 전압 레벨로 천이하게 된다. 이때, 라이트 출력신호 WD_OUT는 라이트 제어신호 WCON1와 동일한 파형을 갖게 된다.
다음에, t3 구간에서는 라이트 제어신호 WCON2와 라이트 데이터 WDATA가 로우 전압 레벨로 천이하게 된다.
도 10은 본 발명에 따른 상 변화 메모리 장치의 세트 데이터 라이트 동작을 설명하기 위한 타이밍도이다. 본 발명의 동작 과정은 도 6의 라이트 구동부 W/D를 그 실시예로 설명한다.
먼저, t0 구간에서는 라이트 제어신호 WCON1,WCON2가 로우 전압 레벨을 유지한다. 그리고, 라이트 데이터 WDATA가 로우 전압 레벨을 유지하게 된다. 이에 따라, 라이트 인에이블 신호 WD_EN와, 프리차지 인에이블 신호 PCG_EN는 로우 레벨을 유지하게 된다.
그리고, 프리차지 인에이블 신호 PCG_EN가 로우 레벨일 경우 PMOS트랜지스터 P1가 턴온되어 세트 제어신호 Setrc가 하이 레벨이 된다. 세트 제어신호 Setrc가 하이 레벨일 경우 NMOS트랜지스터 N2가 턴온된다. 또한, 라이트 인에이블 신호 WD_EN가 로우 레벨일 경우 NMOS트랜지스터 N3가 턴오프 상태가 되어 라이트 출력신호 WD_OUT가 로우 전압 레벨을 유지한다.
또한, t1+t2 구간은 기본 라이트 구간(하나의 라이트 구간)이 된다. 전체 라이트 사이클 구간은 하나의 라이트 구간을 한번 사용하거나, 복수 번 사용하여 라이트 동작이 이루어진다. 즉, 라이트 검증을 적용한 라이트 사이클 동작 방법에서는 복수 번의 라이트 구간을 반복하여 사용하게 된다.
t1 구간에서는 라이트 제어신호 WCON1가 하이 전압 레벨로 천이하고, 라이트 데이터 WDATA가 로우 전압 레벨로 입력된다. 여기서, 라이트 제어신호 WCON1는 리셋 데이터의 히팅(Heating) 구간과 동일한 인에이블 시간(t1 구간)을 갖게 된다. 이에 따라, 라이트 인에이블 신호 WD_EN가 하이 전압 레벨로 천이하고, 프리차지 인에이블 신호 PCG_EN는 로우 전압 레벨을 유지하게 된다.
그리고, 프리차지 인에이블 신호 PCG_EN가 로우 레벨일 경우 PMOS트랜지스터 P1가 턴온되어 세트 제어신호 Setrc가 하이 레벨이 된다. 세트 제어신호 Setrc가 하이 레벨일 경우 NMOS트랜지스터 N2가 턴온된다. 또한, 라이트 인에이블 신호 WD_EN가 하이 전압 레벨일 경우 NMOS트랜지스터 N3가 턴온되어 PMOS트랜지스터 P2,P3이 턴온된다. 이에 따라, 라이트 출력신호 WD_OUT가 하이 전압 레벨로 천이하게 된다.
이어서, t2 구간에서는 라이트 제어신호 WCON1가 로우 전압 레벨로 천이하고, 라이트 제어신호 WCON2가 하이 전압 레벨로 천이한다. 이때, 라이트 제어신호 WCON2는 세트 데이터의 냉각(Quench) 시간과 동일한 인에이블 시간(t2 구간)을 갖게 된다.
그리고, 라이트 데이터 WDATA가 로우 전압 레벨을 유지한다. 즉, 라이트 데이터 WDATA가 데이터 "0" 또는 세트 데이터일 경우 하나의 라이트 구간 동안 라이트 데이터 WDATA가 로우 레벨을 유지하게 된다. 이에 따라, 라이트 인에이블 신호 WD_EN가 하이 전압 레벨을 유지하고, 프리차지 인에이블 신호 PCG_EN가 하이 전압 레벨로 천이한다.
그리고, 프리차지 인에이블 신호 PCG_EN가 하이 전압 레벨일 경우 NMOS트랜지스터 N1가 턴온된다. 즉, 프리차지 인에이블 신호 PCG_EN가 하이 전압 레벨일 경우 세트 제어신호 Setrc 단의 충전 전류는 세트 지연 저항 조정부(220)의 옵션 저항 Ropt1~Roptn 선택에 의해 RC 시간 상수로 방전하게 된다.
이에 따라, 세트 제어신호 Setrc의 전압 레벨이 세트 지연 저항 조정부(220)의 출력 전압에 따라 서서히 감소하게 된다. 즉, 세트 제어신호 Setrc의 방전 기울기는 옵션 저항 Ropt1~Roptn에 의해 달라지게 된다.
그리고, 세트 제어신호 Setrc가 t2 구간 동안 서서히 로우 전압 레벨로 감소함에 따라 NMOS트랜지스터 N2가 턴오프된다. 또한, 라이트 인에이블 신호 WD_EN가 하이 전압 레벨일 경우 NMOS트랜지스터 N3가 턴온 된다. 이에 따라, 라이트 출력신호 WD_OUT의 전압 레벨이 세트 제어신호 Setrc에 따라 서서히 로우 전압 레벨로 감소하게 된다.
즉, 라이트 인에이블 신호 WD_EN가 하이 전압 레벨로 활성화된 상태에서, 세트 제어신호 Setrc의 전압 레벨이 일정한 기울기로 감소하게 된다. 이에 따라, 라이트 출력신호 WD_OUT의 전압 레벨도 세트 제어신호 Setrc와 같은 특성의 기울기 함수를 따라 감소하게 된다.
따라서, 라이트 출력신호 WD_OUT 전압 레벨은 세트 제어신호 Setrc의 기울기에 의해서 결정된다. 즉, 라이트 출력신호 WD_OUT는 t1 구간 동안 라이트 제어신호 WCON2에 따라 리셋 파형을 갖고, t2 구간 동안 세트 제어신호 Setrc에 따라 일정 기울기로 감소하는 파형을 갖는다.
다음에, t3 구간에서는 라이트 제어신호 WCON2와, 라이트 인에이블 신호 WD_EN와, 프리차지 인에이블 신호 PCG_EN가 로우 전압 레벨로 천이한다. 그리고, 세트 제어신호 Setrc가 하이 전압 레벨로 천이하게 된다.
이때, 라이트 인에이블 신호 WD_EN는 라이트 제어신호 WCON1와 라이트 제어신호 WCON2을 논리합 한 파형을 갖게 된다. 그리고, 프리차지 인에이블 신호 PCG_EN는 라이트 제어신호 WCON2와 동일한 파형을 갖게 된다.
도 11은 본 발명의 옵션 저항 선택에 따른 라이트 구동부 W/D의 세트 동작 파형도이다.
먼저, t0 구간에서는 라이트 출력신호 WD_OUT가 로우 전압 레벨을 유지한다. 그리고, t1 구간에서는 라이트 출력신호 WD_OUT가 하이 전압 레벨을 유지한다.
이후에, t2 구간에서는 라이트 출력신호 WD_OUT의 전압 레벨이 서서히 로우 전압 레벨로 감소하게 된다. 이때, 세트 지연 저항 조정부(220)에 따라 감소되는 라이트 출력신호 WD_OUT의 전압 레벨 기울기가 달라질 수 있게 된다.
즉, 복수개의 옵션 신호 opt1~optn의 활성화 여부에 따라 턴온되는 NMOS트랜지스터 N4,N5의 개수를 조정하게 된다. 옵션 저항 Ropt1~Roptn을 복수개 구비하여 옵션 신호 opt1~optn에 따라 그 중 한 개를 옵션 스위치, 즉, NMOS트랜지스터 N4,N5를 이용하여 선택하게 된다.
이에 따라, 복수개의 옵션 저항 Ropt1~Roptn 중 선택된 옵션 저항의 저항값에 따라 세트 제어신호 Setrc의 전압 레벨이 변경되어 라이트 출력신호 WD_OUT의 전압 레벨 기울기가 달라질 수 있게 된다.
이상에서 설명한 바와 같이, 본 발명은 다음과 같은 효과를 제공한다.
첫째, 상 변화 저항 소자의 녹는(Melting) 시간과 냉각(Quench) 시간을 분리하여 리셋/세트 제어신호를 발생하여 제어회로의 구성을 단순화시키고 레이아웃 면적을 줄일 수 있도록 한다.
둘째, 복수개의 옵션 지연 회로를 이용하여 세트 펄스의 냉각(Quench) 기울기를 다양하게 제어하여 세트 상태를 효율적으로 구동할 수 있도록 하는 효과를 제 공한다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
Claims (26)
- 삭제
- 전류의 크기에 따라 변화되는 결정화 상태를 감지하여 저항의 변화에 대응하는 데이터를 저장하는 상 변화 저항 셀;라이트 데이터를 라이트하기 위한 히팅 구간과 냉각 구간에 각각 대응되게 인에이블되는 제 1라이트 제어신호와 제 2라이트 제어신호에 따라 라이트 인에이블 신호 및 프리차지 인에이블 신호를 출력하는 라이트 구동 제어신호 발생부; 및상기 라이트 인에이블 신호 및 상기 프리차지 인에이블 신호에 따라 상기 상 변화 저항 셀에 상기 라이트 데이터에 대응하는 구동 전압을 공급하는 라이트 구동부를 포함하며,상기 제 1라이트 제어신호와 상기 제 2라이트 제어신호는 라이트 구간 동안 서로 상보적으로 활성화되는 것을 특징으로 하는 상 변화 메모리 장치.
- 삭제
- 제 2항에 있어서, 상기 라이트 구동 제어신호 발생부는 상기 제 1라이트 제어신호와 상기 제 2라이트 제어신호의 인에이블 구간을 합한 구간을 세트 데이터의 라이트 구간으로 설정하는 것을 특징으로 하는 상 변화 메모리 장치.
- 제 2항에 있어서, 상기 라이트 구동 제어신호 발생부는상기 라이트 데이터와 상기 제 2라이트 제어신호에 따라 상기 프리차지 인에이블 신호를 출력하는 프리차지 신호 발생수단; 및상기 프리차지 인에이블 신호와 상기 제 1라이트 제어신호에 따라 상기 라이트 인에이블 신호를 출력하는 라이트 인에이블 신호 발생수단을 포함하는 것을 특징으로 하는 상 변화 메모리 장치.
- 제 5항에 있어서, 상기 프리차지 신호 발생수단은상기 라이트 데이터를 반전하는 제 1인버터;상기 제 1인버터의 출력과 상기 제 2라이트 제어신호를 낸드연산하는 낸드게이트; 및상기 낸드게이트의 출력을 반전하는 제 2인버터를 포함하는 것을 특징으로 하는 상 변화 메모리 장치.
- 제 5항에 있어서, 상기 라이트 인에이블 신호 발생수단은상기 프리차지 인에이블 신호와 상기 제 1라이트 제어신호를 노아연산하는 노아게이트; 및상기 노아게이트의 출력을 반전하여 상기 라이트 인에이블 신호를 출력하는 제 3인버터를 포함하는 것을 특징으로 하는 상 변화 메모리 장치.
- 제 2항에 있어서, 리셋 데이터의 라이트시 상기 제 1라이트 제어신호와 상기 라이트 인에이블 신호 및 상기 구동 전압은 동일한 펄스로 인에이블 되는 것을 특징으로 하는 상 변화 메모리 장치.
- 제 8항에 있어서, 상기 리셋 데이터의 라이트시 상기 프리차지 인에이블 신호는 비활성화 상태를 유지하는 것을 특징으로 하는 상 변화 메모리 장치.
- 제 2항에 있어서, 세트 데이터의 라이트시 상기 라이트 인에이블 신호는 상기 제 1라이트 제어신호와 상기 제 2라이트 제어신호의 활성화 구간을 합한 구간동안 활성화되는 것을 특징으로 하는 상 변화 메모리 장치.
- 제 10항에 있어서, 상기 프리차지 인에이블 신호는 상기 제 2라이트 제어신호와 동일한 펄스로 인에이블 되는 것을 특징으로 하는 상 변화 메모리 장치.
- 제 2항에 있어서, 상기 라이트 구동부는옵션 신호에 따라 옵션 저항값을 선택하는 세트 지연 저항 조정부;상기 프리차지 인에이블 신호에 따라 세트 제어신호를 제어하는 세트 지연 조정부;상기 세트 제어신호의 인가단을 방전시키는 세트 지연 용량부; 및상기 라이트 인에이블 신호와 상기 세트 제어신호에 따라 상기 구동 전압의 레벨을 제어하는 라이트 구동 출력부를 포함하는 것을 특징으로 하는 상 변화 메모리 장치.
- 제 12항에 있어서, 상기 세트 지연 저항 조정부는접지전압단에 연결된 복수개의 옵션 저항; 및상기 옵션 신호에 따라 상기 복수개의 옵션 저항과 상기 세트 지연 조정부의 연결을 선택적으로 제어하는 복수개의 옵션 스위치를 포함하는 것을 특징으로 하는 상 변화 메모리 장치.
- 제 12항에 있어서, 상기 세트 지연 조정부는상기 프리차지 인에이블 신호의 비활성화시 상기 세트 제어신호를 풀업시키고, 상기 프리차지 인에이블 신호의 활성화시 상기 세트 지연 저항 조정부의 출력에 따라 상기 세트 제어신호를 제어하는 것을 특징으로 하는 상 변화 메모리 장치.
- 제 12항 또는 제 14항에 있어서, 상기 세트 지연 조정부는상기 프리차지 인에이블 신호에 따라 상기 세트 제어신호를 펌핑전압 레벨로 풀업시키는 제 1PMOS트랜지스터; 및상기 프리차지 인에이블 신호에 따라 세트 지연 저항 조정부의 출력에 따라 상기 세트 제어신호의 전압 레벨을 제어하는 제 1NMOS트랜지스터를 포함하는 것을 특징으로 하는 상 변화 메모리 장치.
- 제 12항에 있어서, 상기 세트 지연 용량부는상기 세트 제어신호의 인가단과 접지전압단 사이에 연결된 모스 커패시터를 포함하는 것을 특징으로 하는 상 변화 메모리 장치.
- 제 12항에 있어서, 상기 라이트 구동 출력부는상기 세트 제어신호에 따라 제어되는 제 2NMOS트랜지스터;상기 제 2NMOS트랜지스터와 접지전압단 사이에 연결되어 게이트 단자를 통해 상기 라이트 인에이블 신호가 인가되는 제 3NMOS트랜지스터;상기 제 2NMOS트랜지스터와 펌핑전압 인가단 사이에 연결되어 게이트 단자와 드레인 단자가 공통 연결된 제 2PMOS트랜지스터; 및상기 펌핑전압 인가단과 상기 구동 전압의 출력단 사이에 연결되어 상기 제 2PMOS트랜지스터와 게이트 단자가 공통 연결된 제 3PMOS트랜지스터를 포함하는 것을 특징으로 하는 상 변화 메모리 장치.
- 제 12항에 있어서, 상기 라이트 구동부는상기 세트 제어신호를 버퍼링하여 상기 라이트 구동 출력부에 출력하는 세트 지연 버퍼부를 더 포함하는 것을 특징으로 하는 상 변화 메모리 장치.
- 제 18항에 있어서, 상기 세트 지연 버퍼부는상기 세트 제어신호와 그 출력신호가 피드백 입력되는 증폭기를 포함하는 것을 특징으로 하는 상 변화 메모리 장치.
- 제 12항에 있어서, 상기 라이트 구동부는리셋 데이터의 라이트시 상기 라이트 인에이블 신호가 활성화되고 상기 프리차지 인에이블 신호가 비활성화될 경우, 상기 세트 제어신호가 활성화되어 상기 구동 전압이 하이 전압 레벨로 출력되는 것을 특징으로 하는 상 변화 메모리 장치.
- 제 12항에 있어서, 상기 라이트 구동부는세트 데이터의 라이트시 상기 라이트 인에이블 신호가 활성화되고 상기 프리차지 인에이블 신호가 비활성화될 경우, 상기 세트 제어신호가 활성화되어 상기 구동 전압이 하이 전압 레벨로 출력되는 것을 특징으로 하는 상 변화 메모리 장치.
- 제 12항에 있어서, 상기 라이트 구동부는상기 프리차지 인에이블 신호가 활성화될 경우 상기 세트 지연 저항 조정부에 의해 세트 제어신호 단의 충전 전류가 RC 시간 상수로 방전되는 것을 특징으로 하는 상 변화 메모리 장치.
- 제 12항 또는 제 22항에 있어서, 상기 라이트 구동부는상기 세트 데이터의 라이트시 상기 라이트 인에이블 신호와 상기 프리차지 인에이블 신호가 활성화될 경우, 상기 세트 제어신호의 전압 레벨이 상기 세트 지연 저항 조정부의 출력 전압에 따라 감소하게 되는 것을 특징으로 하는 상 변화 메모리 장치.
- 제 12항에 있어서, 상기 세트 제어신호의 기울기는 상기 옵션 신호에 따라 조정되는 것을 특징으로 하는 상 변화 메모리 장치.
- 제 12항에 있어서, 상기 세트 제어신호의 기울기에 대응하여 상기 구동 전압의 레벨이 감소하는 것을 특징으로 하는 상 변화 메모리 장치.
- 제 2항에 있어서, 상기 구동 전압은 상기 제 1라이트 제어신호에 따라 리셋 파형을 가지고, 상기 제 2라이트 제어신호에 따라 일정 기울기로 감소하는 파형을 갖는 것을 특징으로 하는 상 변화 메모리 장치.
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| AMND | Amendment | ||
| E902 | Notification of reason for refusal | ||
| AMND | Amendment | ||
| E601 | Decision to refuse application | ||
| J201 | Request for trial against refusal decision | ||
| AMND | Amendment | ||
| E902 | Notification of reason for refusal | ||
| B701 | Decision to grant | ||
| GRNT | Written decision to grant | ||
| LAPS | Lapse due to unpaid annual fee |