KR20060134308A - 코어 사이즈를 감소시킨 반도체 메모리 장치 - Google Patents

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KR20060134308A
KR20060134308A KR1020050053898A KR20050053898A KR20060134308A KR 20060134308 A KR20060134308 A KR 20060134308A KR 1020050053898 A KR1020050053898 A KR 1020050053898A KR 20050053898 A KR20050053898 A KR 20050053898A KR 20060134308 A KR20060134308 A KR 20060134308A
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Abstract

코어 사이즈를 감소시킨 상 변화 메모리 장치가 개시된다. 본 발명의 실시예에 따른 상 변화메모리 장치는 워드라인을 공유하는 복수개의 메모리 셀 블록들, 상기 워드라인을 구동하는 워드라인 드라이버를 구비한다. 상기 워드라인 드라이버는 프리차지 수단 및 디스차지 수단을 구비하고, 상기 메모리 셀 블록들 사이마다 상기 프리차지 수단 및 디스차지 수단이 번갈아 배치되어 상기 워드라인을 구동한다. 상기 프리차지 수단 및 상기 디스차지 수단은 모스 트랜지스터일 수 있다. 상기 워드라인을 공유하는 상기 복수개의 메모리 셀 블록들은 동시에 데이터를 독출 또는 기입할 수 있다. 본 발명에 따른 상 변화 메모리 장치는 워드라인 드라이버를 구성하는 프리차지 수단과 디스차지 수단을 분리하여 배치함으로써 반도체 메모리 장치의 래이아웃 사이즈를 감소시키고 각각의 메모리 셀 블록에서 한번의 동작동안 선택되는 셀수를 감소시킬 수 있어 메모리 셀 블록 당 소모하는 셀 전류 량을 감소시킬 수 있는 장점이 있다.

Description

코어 사이즈를 감소시킨 반도체 메모리 장치{Phase Change Random Access Memory device having reduced core layout size}
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.
도 1(a) 및 1(b)는 두 가지 상태에 따른 상 변화 메모리 셀을 각각 나타내는 도면이다.
도 2는 상 변화 메모리 셀의 등가 회로도이다. 도 3은 일반적인 상 변화 메모리 장치의 코어(core) 구조를 나타내는 도면이다.
도 4는 본 발명의 실시예에 따른 상 변화 메모리 장치의 코어(core) 구조를 나타내는 도면이다.
본 발명은 상 변화 메모리 장치에 관한 것으로서, 특히 워드라인 드라이버의 배치를 변경시켜 코어 면적을 감소시킨 상 변화 메모리 장치에 관한 것이다.
PRAM (Phase Change Random Access Memory)은 OUM(Ovonic Unified Memory)로 불리기도 한다. OUM은 가열되었다가 냉각되면 두 가지 상태 중 하나의 상태로 유지 되며 가열 및 냉각에 의하여 또다시 상태가 변할 수 있는 캘코제나이드 합금(chalcogenide alloy)과 같은 상 변화 물질로 구성된다.
여기서 두 가지 상태란 결정(crystalline) 상태와 비 정질(amorphous) 상태를 의미한다. PRAM에 관해서는 미국 특허 번호 US 6,487,113 및 US 6,480438에서 설명된 바 있다. PRAM은 결정 상태에서의 저항은 낮고 비 정질 상태에서의 저항은 높다. PRAM은 저항 값에 따라 논리 값이 0 또는 1로 결정된다. 결정 상태는 셋(set) 또는 논리 0 에 대응되고 비 정질 상태는 리셋(reset) 또는 논리 1 에 대응된다. PRAM 의 상 변화 물질이 비 정질 상태가 되기 위해서 저항 열에 의하여 상 변화 물질의 녹는점 이상으로 가열된다. 그리고 빠른 속도로 냉각된다. 상 변화 물질을 결정 상태로 만들기 위하여 상 변화 물질은 일정시간 동안 녹는점 이하의 온도로 가열된 후 냉각된다.
상 변화 메모리의 핵심은 캘코제나이드(chalcogenide)와 같은 상 변화 물질이다. 상 변화 물질은 일반적으로 GST 합금이라고 불리는 게르마늄(germanium(Ge)), 안티모니(antimony(Sb)) 및 텔루리움(tellurium(Te))을 포함한다. GST 합금은 가열 및 냉각에 의하여 비 정질 상태(리셋 또는 1 )와 결정 상태(셋 또는 0 )로 빠르게 변화될 수 있는 성질 때문에 메모리 장치에 유용하게 사용될 수 있다. 비 정질 상태에서 상 변화 물질은 낮은 반사성과 높은 저항을 가지고 결정상태에서 상 변화 물질은 높은 반사성과 낮은 저항을 가진다.
캘코제나이드 물질로 만들어진 메모리 셀은 상부 전극, 캘코제나이드 층, 하부전극콘택, 하부전극 및 억세스 트랜지스터를 구비한다. 프로그래밍 된 셀을 독출 하는 동작은 캘코제나이드 물질의 저항을 측정함에 의하여 수행된다. 여기서 프로그래밍이란 메모리 셀을 리셋 상태 또는 셋 상태 중 하나의 상태로 만들어 일정한 논리 값을 가지도록 하는 동작이다.
메모리 셀에 데이터를 쓰는 동작은, 캘코제나이드를 녹는점 이상으로 가열시킨 후 빠르게 냉각시켜 비 정질 상태가 되도록 하거나 또는 녹는점 이하의 온도로 가열한 후 일정한 시간동안 그 온도를 유지한 후 냉각시켜 결정 상태가 되도록 한다.
도 1(a) 및 1(b)는 두 가지 상태에 따른 상 변화 메모리 셀을 각각 나타내는 도면이다.
메모리 셀(10)은 상 변화 물질(14)위에 형성되는 전도성의 상부 전극(12)을 구비한다. 전도성의 하부 전극 콘택(BEC)(16)은 상부 전극(12) 및 상 변화 물질(14)을 전도성의 하부 전극(18)과 연결시킨다.
도 1(a)를 참조하면, 메모리 셀(10)은 셋 상태 또는 0 상태에 있다. 이 상태에서 상 변화 물질(14)은 결정 상태이다. 도 1(b)를 참조하면, 메모리 셀(10)은 리셋 상태 또는 1 상태에 있다. 이 상태에서 상 변화 물질(14)은 비 정질 상태이다.
도 1(a) 및 도 1(b)는 모두 메모리 셀(10)을 통하여 흐르는 전류를 워드라인(WL)을 통하여 외부로 출력하는 다이오드(D) 를 개시한다. 메모리 셀(10)에 전류가 흐르면 하부 전극 콘택(16)은 상 변화 물질(14)을 가열시켜 상태를 변화시키는 히터로서 동작한다.
도 2는 상 변화 메모리 셀의 등가 회로도이다.
상 변화 메모리 셀은 다이오드(D)와 상 변화 물질(GST)을 구비하는 등가 회로로 표현될 수 있다. 도 2에서 셀은 C"로 표시된다. 워드라인(WL)에 다이오드(D)의 N-정션이 연결되고 다이오드(D)의 P-정션은 상 변화 물질(GST)을 통하여 비트라인(BL)에 연결된다.
도 3은 일반적인 상 변화 메모리 장치의 코어(core) 구조를 나타내는 도면이다.
도 3을 참조하면, 일반적인 상 변화 메모리 장치(300)는 메모리 셀(C11~C1n)을 구비하는 메모리 셀 블록들(CBLK11, CBLK12, CBLKn1, CBLKn2), 메모리 셀 블록(CBLK11, CBLK12, CBLKn1, CBLKn2)의 워드라인(WL11, WL12)을 구동하는 워드라인 구동블록들(WDU11, WDU12, WDUn1, WDUn2), 메모리 셀 블록(CBLK11, CBLK12, CBLKn1, CBLKn2)의 비트라인(BL11~BL1n)을 선택하는 비트라인 선택블록들(YPASS11, YPASS12, YPASSn1, YPASSn2) 을 구비한다. 도 3에는 설명의 편의를 위하여, 칼럼 디코더(YDEC), 센스 증폭 회로(SA) 및 기입 드라이버(WD)를 구비하는 블록이 더 개시된다.
메모리 셀 블록들(CBLK11, CBLK12, CBLKn1, CBLKn2)의 구조는 모두 동일하므로 메모리 셀 블록(CBLK11)을 이용하여 상 변화 메모리 장치(300)의 동작이 설명된다.
워드라인 구동블록(WDU11)은 대응되는 워드라인(WL11)을 구동하는 워드라인 구동회로(WDC11)들을 복수개 구비한다. 비트라인 선택블록(YPASS11)은 대응되는 비 트라인(BL11~BL1n)을 선택하는 비트라인 선택회로(BCD11~BCD1n)들을 복수개 구비한다. 비트라인 선택회로(BCD11~BCD1n)는 비트라인 선택 신호(Y11~Y1n)에 응답하여 턴 온 또는 턴 오프 되는 트랜지스터이다. 선택된 메모리 셀(C11)에 데이터를 저장하기 위해서는 먼저 비트라인 선택블록(YPASS11)의 비트라인 선택회로(BDC11)가 비트라인 선택신호(Y11)에 응답하여 활성화된다. 그러면 글로벌 비트라인(GBL11)을 통하여 입력되는 전류가 선택된 비트라인(BL11)으로 인가된다.
이때, 워드라인 구동회로(WDC11)에 의해서 선택된 워드라인(WL11)의 전압 레벨이 접지 전압 레벨로 낮아지고 선택된 비트라인(BL11)에 연결된 메모리 셀들 중에서 워드라인 구동회로(WDC11)에 의해서 선택된 워드라인(WL11)에 연결된 메모리 셀(C11)로 전류가 인가된다.
메모리 셀(C11)의 상 변화 물질(GST)의 상태를 변화시킨 전류는 다이오드(D)와 워드라인(WL11)을 통하여 워드라인 구동회로(WDC11)로 흘러간다.워드라인 구동회로(WDC11)는 제 1 선택 신호(Si)와 제 2 선택 신호(Ai)를 수신하는 반전 논리곱 수단이다. 제 1 선택 신호(Si) 및 제 2 선택 신호(Ai)는 워드라인을 선택하기 위한 어드레스 신호(미도시)가 디코딩 된 신호일 수 있다. 제 1 및 제 2 선택 신호(Si, Ai)가 모두 하이 레벨인 경우 대응되는 워드라인(WL11)이 선택된다. 제 1 및 제 2 선택 신호(Si, Ai)중에서 하나라도 로우 레벨이면 대응되는 워드라인(WL11)은 비 선택된다.
그런데, 워드라인 드라이버(WDC11)는 논리곱 수단과 인버터의 결합으로 구현될 수 있다. 그리고, 인버터는 피모스 트랜지스터와 엔모스 트랜지스터의 연결에 의해서 구현된다.
도 4의 인버터 구조를 가지는 워드라인 드라이버(WDC11)는 피모스 트랜지스터와 엔모스 트랜지스터가 함께 배치(Layout)된다. 따라서 래치 업(latch up) 방지를 위하여 피모스 트랜지스터와 엔모스 트랜지스터 사이에 디자인 규칙(minimum design rule)에서 정해진 절연면적 이상의 절연 면적(Isolation area)이 필요하다.
이는 불필요하게 워드라인 구동회로(WDC11)의 면적을 크게 만드는 문제를 발생시키고 나아가 상 변화 메모리 장치의 코어 면적을 크게 만드는 문제를 발생한다.
본 발명이 이루고자하는 기술적 과제는 워드라인 드라이버의 배치를 변경시켜 코어 면적을 감소시킨 상 변화 메모리 장치를 제공하는데 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 실시예에 따른 상 변화 메모리 장치는 워드라인을 공유하는 복수개의 메모리 셀 블록들, 상기 워드라인을 구동하는 워드라인 드라이버들을 구비한다.
상기 워드라인 드라이버들은 각각 상기 워드라인을 프리차지 시키는 프리차지 수단 및 상기 워드라인을 디스차지 시키는 디스차지 수단을 구비하고, 상기 메모리 셀 블록들 사이마다 상기 프리차지 수단 및 디스차지 수단이 번갈아 배치된다.
상기 워드라인을 공유하는 상기 복수개의 메모리 셀 블록들은 동시에 데이터 를 독출 또는 기입할 수 있다. 상기 메모리 셀 블록들 각각은 복수개의 글로벌 비트라인들 및 상기 글로벌 비트라인들 각각에 연결되는 복수개의 로컬 비트라인들을 구비한다.
동일한 워드라인에 연결되는 상기 프리차지 수단들은 선택 신호에 응답하여 동시에 동작하며, 동일한 워드라인에 연결되는 상기 디스차지 수단들은 상기 선택 신호에 응답하여 동시에 동작한다.
상기 프리차지 수단은 전원 전압에 제 1단이 연결되고 상기 워드라인에 제 2 단이 연결되며 게이트에 상기 선택 신호가 인가되는 피모스 트랜지스터이고, 상기 디스차지 수단은 제 1 단이 상기 워드라인에 연결되고 제 2 단이 접지 전압에 연결되며 게이트에 상기 선택 신호가 인가되는 엔모스 트랜지스터이다.
상기 워드라인을 공유하는 복수개의 메모리 셀 블록들은 상기 선택 신호가 전송되는 전송 라인을 공유하며, 상기 선택신호가 전송되는 전송 라인과 상기 워드라인은 서로 다른 층에 배치된다.
상기 메모리 셀 블록들 각각은 상 변화 물질과 다이오드로 구성되는 메모리 셀들을 구비하며, 상기 상 변화 물질은 게르마늄(Ge), 안티모니(Sb) 및 텔루리움(Te)을 구비한다.
상기 기술적 과제를 달성하기 위한 본 발명의 다른 실시예에 따른 상 변화 메모리 장치는 워드라인을 구동하는 워드라인 드라이버를 구비한다.
상기 워드라인 드라이버는 프리차지 수단 및 디스차지 수단을 구비하고, 상기 프리차지 수단과 상기 디스차지 수단은 메모리 셀 블록을 사이에 두고 양 측면 에 서로 분리되어 배치되며, 상기 메모리 셀 블록들 사이마다 상기 프리차지 수단 및 디스차지 수단이 번갈아 배치된다. 상기 복수개의 메모리 셀 블록들은 워드라인을 서로 공유한다.
상기 프리차지 수단은 선택 신호에 게이트가 연결되는 피모스 트랜지스터이고, 상기 디스차지 수단은 상기 선택 신호에 게이트가 연결되는 엔모스 트랜지스터이다.
상기 기술적 과제를 달성하기 위한 본 발명의 다른 실시예에 따른 상변화 메모리 장치는 매트릭스 형태로 배치되는 복수개의 메모리 셀들을 구비하며 상기 메모리 셀들에 연결되는 워드라인들을 공유하는 복수개의 메모리 셀 블록들 및 상기 복수개의 메모리 셀 블록들 사이마다 배치되는 워드라인 구동블록들을 구비한다.
상기 워드라인 구동블록들은 상기 복수개의 메모리 셀 블록들이 공유하는 워드라인들을 프리차지 시키거나 또는 디스차지 시키는 프리차지 수단들 또는 디스차지 수단들 중에서 하나를 구비한다. 상기 워드라인 구동블록들은 상기 프리차지 수단과 상기 디스차지 수단을 번갈아 구비한다. 본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 도면에 기재된 내용을 참조하여야 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 4는 본 발명의 실시예에 따른 상 변화 메모리 장치의 코어(core) 구조를 나타내는 도면이다.
도 4를 참조하면, 본 발명의 실시예에 따른 상 변화메모리 장치(400)는 복수개의 메모리 셀 블록들 및 워드라인을 구동하는 워드라인 드라이버를 구비한다.
도 4에는 매트릭스 형태의 복수개의 메모리 셀 블록들 중에서 일부의 메모리 셀 블록들(CBLK11, CBLK12, CBLK13, CBLK14, CBLKn1, CBLKn2, CBLKn3, CBLKn4)만 도시된다.
그리고, 메모리 셀 블록들(CBLK11, CBLK12, CBLK13, CBLK14, CBLKn1, CBLKn2, CBLKn3, CBLKn4)에 대응되는 비트라인 선택블록들(YPASS11, YPASS12, YPASS13, YPASS14, YPASSn1, YPASSn21, YPASSn3, YPASSn4)과 워드라인 구동블록들(WDU11, WDU12, WDU13, WDUn1, WDUn21, WDUn3)이 함께 개시된다.
각각의 메모리 셀 블록(CBLK11, CBLK12, CBLK13, CBLK14, CBLKn1, CBLKn2, CBLKn3, CBLKn4)은 복수개의 글로벌 비트라인들(GBL1~GBLn) 및 글로벌 비트라인들(GBL1~GBLn) 각각에 연결되는 복수개의 로컬 비트라인들(BL1~BLn)을 구비한다. 도 4에는 설명의 편의를 위하여 제 2 메모리 셀 블록(CBLK12)과 제 3 메모리 셀 블록(CBLK13)에만 글로벌 비트라인들(GBL1~GLBn)이 개시된다. 메모리 셀 블록들(CBLK11, CBLK12, CBLK13, CBLK14, CBLKn1, CBLKn2, CBLKn3, CBLKn4)은 각각 메모리 셀들(C)을 구비하며, 메모리 셀들(C)은 상 변화 물질과 다이오드를 구비하는 구조이다. 상 변화 물질은 게르마늄(Ge), 안티모니(Sb) 및 텔루리움(Te)을 구비할 수 있다.
본 발명의 실시예에 따른 상 변화 메모리 장치에서 인접한 복수개의 메모리 셀 블록들은 워드라인을 공유한다. 도 4에서는 복수개의 메모리 셀 블록들(CBLK11, CBLK12, CBLK13, CBLK14)이 워드라인(WL1)을 공유하는 것만 도시 되지만 메모리 셀 블록들(CBLKn1, CBLKn2, CBLKn3, CBLKn4)도 워드라인(미도시)을 공유한다. 메모리 셀 블록들(CBLKn1, CBLKn2, CBLKn3, CBLKn4)은 메모리 셀 블록들(CBLK11, CBLK12, CBLK13, CBLK14)과 동일한 구조를 가지므로 메모리 셀 블록들(CBLK11, CBLK12, CBLK13, CBLK14)을 중심으로 구조 및 동작을 설명한다.
도 4에 도시된 본 발명의 실시예에 따른 상 변화 메모리 장치(400)는 복수개의 메모리 셀 블록들(CBLK11, CBLK12, CBLK13, CBLK14)이 워드라인(WL1)을 공유하므로 워드라인(WL1)이 선택되면 워드라인(WL1)을 공유하는 모든 메모리 셀 블록들(CBLK11, CBLK12, CBLK13, CBLK14)이 동시에 데이터를 입력 또는 출력할 수 있다.
즉, 워드라인(WL1)이 선택되면 복수개의 메모리 셀 블록들(CBLK11, CBLK12, CBLK13, CBLK14) 전체 또는 일부에서 1개 또는 그 이상의 비트라인들이 선택될 수 있다.
그러면 여러 개의 메모리 셀 블록들(CBLK11, CBLK12, CBLK13, CBLK14)에서 선택된 비트라인들과 워드라인(WL1) 사이에 연결된 메모리 셀들(C)에서 동시에 데이터의 기입 또는 독출 동작이 수행될 수 있다.
워드라인 구동블록들(WDU11, WDU12, WDU13, WDUn1, WDUn21, WDUn3)은 복수개의 메모리 셀 블록들(CBLK11, CBLK12, CBLK13, CBLK14, CBLKn1, CBLKn2, CBLKn3, CBLKn4) 사이마다 배치된다. 워드라인 구동블록들(WDU11, WDU12, WDU13, WDUn1, WDUn21, WDUn3)은 복수개의 메모리 셀 블록들(CBLK11, CBLK12, CBLK13, CBLK14, CBLKn1, CBLKn2, CBLKn3, CBLKn4)이 공유하는 워드라인들을 프리차지 시키거나 또는 디스차지 시키는 프리차지 수단들(PR) 또는 디스차지 수단들(DS) 중에서 하나를 구비한다.본 발명의 실시예에 따른 상 변화 메모리 장치(400)의 워드라인 드라이버는 프리차지 수단(PR) 및 디스차지 수단(DS)을 구비하고, 메모리 셀 블록들(CBLK11, CBLK12, CBLK13, CBLK14) 사이마다 프리차지 수단(PR) 및 디스차지 수단(DS)이 번갈아 배치되어 워드라인(WL1)을 구동한다.
프리차지 수단(PR) 및 디스차지 수단(DS)은 모스 트랜지스터일 수 있다. 좀 더 설명하면, 프리차지 수단(PR)은 전원 전압(VDD)에 제 1단이 연결되고 워드라인(WL1)에 제 2 단이 연결되며 게이트에 선택 신호(S_WL)가 인가되는 피모스 트랜지스터이다.
디스차지 수단(DS)은 제 1 단이 워드라인(WL1)에 연결되고 제 2 단이 접지 전압(VSS)에 연결되며 게이트에 선택 신호(S_WL)가 인가되는 엔모스 트랜지스터이다.
도 3의 상 변화 메모리 장치(300)에서와 달리 도 4의 상 변화 메모리 장치(400)에서는 워드라인 드라이버를 구성하는 프리차지 수단(PR)과 디스차지 수단(DS)을 분리하여 메모리 셀 블록을 사이에 두고 양 측면에 배치한다. 따라서, 종래에 존재하던 워드라인 구동회로의 피모스 트랜지스터와 엔모스 트랜지스터 사이의 절연부분에 의한 면적의 낭비를 줄일 수 있다.
워드라인(WL1)에 연결되는 프리차지 수단들(PR)은 선택 신호(S_WL)에 응답하여 동시에 동작한다. 워드라인(WL1)에 연결되는 디스차지 수단들(DS)은 선택 신호 (S_WL)에 응답하여 동시에 동작한다. 도 4에는 대응되는 선택 신호를 발생하는 디코딩 블록들(DCD1~DCDn)이 개시된다. 디코딩 블록(DCD1~DCDn)은 대응되는 워드라인(WL1)을 선택하는 선택 신호(S_WL)를 발생하기 위한 디코딩 수단(AD1)을 복수개 구비한다. 디코딩 수단(AD1)은 어드레스 신호(미도시)가 메모리 블록들 및 워드라인을 선택하기 위하여 프리 디코딩된 신호들(Ai, Aj)에 응답하여 선택 신호(S_WL)를 발생한다. 도 4에는 디코딩 수단(AD1)이 반전 논리곱 수단과 인버터로 구성되지만 디코딩 수단(AD1)의 구조는 이에 한정되지 아니한다.
선택 신호(S_WL)가 하이 레벨이면 디스차지 수단들(DS)은 턴 온 되고 프리차지 수단들(PR)은 턴 오프 된다. 따라서 워드라인(WL1)은 접지 전압(VSS)의 전압 레벨을 가진다. 선택 신호(S_WL)가 로우 레벨이면 디스차지 수단들(DS)은 턴 오프 되고 프리차지 수단들(PR)은 턴 온 된다. 따라서 워드라인(WL1)은 전원 전압(VDD)의 전압 레벨을 가진다.
워드라인(WL1)을 공유하는 복수개의 메모리 셀 블록들(CBLK11, CBLK12, CBLK13, CBLK14)은 선택 신호(S_WL)가 전송되는 전송 라인(미도시)을 공유한다. 선택신호(S_WL)가 전송되는 전송 라인과 워드라인(WL1)은 서로 다른 층에 배치된다.
본 발명의 실시예가 게르마늄(Ge), 안티모니(Sb) 및 텔루리움(Te)으로 구성되는 상 변화 물질을 구비하는 상 변화 메모리에 대하여 설명하고 있으나 인가되는 전류 또는 전압에 의하여 상태가 변화되는 어떠한 적당한 물질에 의해서 만들어진 메모리 장치에도 적용될 수 있다는 것을 당업자라면 알 수 있을 것이다.
이상에서와 같이 도면과 명세서에서 최적 실시예가 개시되었다. 여기서 특정 한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상술한 바와 같이 본 발명에 따른 반도체 메모리 장치는 워드라인 드라이버를 구성하는 프리차지 수단과 디스차지 수단을 분리하여 배치함으로써 반도체 메모리 장치의 래이아웃 사이즈를 감소시키고 각각의 메모리 셀 블록에서 한번의 동작동안 선택되는 셀수를 감소시킬 수 있어 메모리 셀 블록 당 소모하는 전류 량을 감소시킬 수 있는 장점이 있다.

Claims (20)

  1. 워드라인을 공유하는 복수개의 메모리 셀 블록들 ; 및
    상기 워드라인을 구동하는 워드라인 드라이버들을 구비하는 상 변화 메모리 장치에 있어서,
    상기 워드라인 드라이버들은 각각,
    상기 워드라인을 프리차지 시키는 프리차지 수단 및 상기 워드라인을 디스차지 시키는 디스차지 수단을 구비하고, 상기 메모리 셀 블록들 사이마다 상기 프리차지 수단 및 상기 디스차지 수단이 번갈아 배치되는 것을 특징으로 하는 상 변화 메모리 장치.
  2. 제 1 항에 있어서, 상기 메모리 셀 블록들 각각은,
    복수개의 글로벌 비트라인들 ; 및
    상기 글로벌 비트라인들 각각에 연결되는 복수개의 로컬 비트라인들을 구비하는 것을 특징으로 하는 상 변화 메모리 장치.
  3. 제 1항에 있어서,
    상기 워드라인을 공유하는 상기 복수개의 메모리 셀 블록들은 동시에 데이터를 독출 또는 기입할 수 있는 것을 특징으로 하는 상 변화 메모리 장치.
  4. 제 1항에 있어서,
    동일한 상기 워드라인에 연결되는 상기 프리차지 수단들은 선택 신호에 응답하여 동시에 동작하며,
    동일한 상기 워드라인에 연결되는 상기 디스차지 수단들은 상기 선택 신호에 응답하여 동시에 동작하는 것을 특징으로 하는 상 변화 메모리 장치.
  5. 제 4 항에 있어서, 상기 프리차지 수단은,
    전원 전압에 제 1단이 연결되고 상기 워드라인에 제 2 단이 연결되며 게이트에 상기 선택 신호가 인가되는 피모스 트랜지스터이고,
    상기 디스차지 수단은,
    제 1 단이 상기 워드라인에 연결되고 제 2 단이 접지 전압에 연결되며 게이트에 상기 선택 신호가 인가되는 엔모스 트랜지스터인 것을 특징으로 하는 상 변화 메모리 장치.
  6. 제 5항에 있어서,
    상기 워드라인을 공유하는 복수개의 메모리 셀 블록들은 상기 선택 신호가 전송되는 전송 라인을 공유하며,
    상기 선택신호가 전송되는 전송 라인과 상기 워드라인은 서로 다른 층에 배치되는 것을 특징으로 하는 상 변화 메모리 장치.
  7. 제 1항에 있어서, 상기 메모리 셀 블록들 각각은,
    상 변화 물질과 다이오드로 구성되는 메모리 셀들을 구비하며,
    상기 상 변화 물질은 게르마늄(Ge), 안티모니(Sb) 및 텔루리움(Te)을 구비하는 것을 특징으로 하는 상 변화 메모리 장치.
  8. 워드라인을 구동하는 워드라인 드라이버들 및 복수개의 메모리 셀 블록들을 구비하는 반도체 메모리 장치에 있어서,
    상기 워드라인 드라이버는,
    프리차지 수단 및 디스차지 수단을 구비하고, 상기 프리차지 수단과 상기 디스차지 수단은 상기 메모리 셀 블록을 사이에 두고 양 측면에 서로 분리되어 배치되며,
    상기 메모리 셀 블록들 사이마다 상기 프리차지 수단 및 상기 디스차지 수단이 번갈아 배치되는 것을 특징으로 하는 상 변화 메모리 장치.
  9. 제 8항에 있어서,
    상기 복수개의 메모리 셀 블록들은 워드라인을 서로 공유하는 것을 특징으로 하는 상 변화 메모리 장치.
  10. 제 9항에 있어서,
    상기 워드라인을 공유하는 상기 복수개의 메모리 셀 블록들은 동시에 데이터 를 독출 또는 기입할 수 있는 것을 특징으로 하는 상 변화 메모리 장치.
  11. 제 8항에 있어서,
    상기 프리차지 수단은 선택 신호에 게이트가 연결되는 피모스 트랜지스터이고, 상기 디스차지 수단은 상기 선택 신호에 게이트가 연결되는 엔모스 트랜지스터인 것을 특징으로 하는 상 변화 메모리 장치.
  12. 제 11항에 있어서,
    상기 복수개의 메모리 셀 블록들은 상기 선택 신호가 전송되는 전송 라인을 공유하며,
    상기 선택신호가 전송되는 전송 라인과 상기 워드라인은 서로 다른 층에 배치되는 것을 특징으로 하는 상 변화 메모리 장치.
  13. 제 8 항에 있어서, 상기 메모리 셀 블록들 각각은,
    복수개의 글로벌 비트라인들 ; 및
    상기 글로벌 비트라인들 각각에 연결되는 복수개의 로컬 비트라인들을 구비하는 것을 특징으로 하는 상 변화 메모리 장치.
  14. 제 8항에 있어서, 상기 메모리 셀 블록들 각각은,
    상 변화 물질과 다이오드로 구성되는 메모리 셀들을 구비하며,
    상기 상 변화 물질은 게르마늄(Ge), 안티모니(Sb) 및 텔루리움(Te)을 구비하는 것을 특징으로 하는 상 변화 메모리 장치.
  15. 매트릭스 형태로 배치되는 복수개의 메모리 셀들을 구비하며 상기 메모리 셀들에 연결되는 워드라인들을 공유하는 복수개의 메모리 셀 블록들 ; 및
    상기 복수개의 메모리 셀 블록들 사이마다 배치되는 워드라인 구동블록들을 구비하며,
    상기 워드라인 구동블록들은,
    상기 복수개의 메모리 셀 블록들이 공유하는 워드라인들을 프리차지 시키거나 또는 디스차지 시키는 프리차지 수단들 또는 디스차지 수단들 중에서 하나를 구비하는 것을 특징으로 하는 상 변화 메모리 장치.
  16. 제 15항에 있어서, 상기 워드라인 구동블록들은,
    상기 프리차지 수단과 상기 디스차지 수단을 번갈아 구비하는 것을 특징으로 하는 상 변화 메모리 장치.
  17. 제 15항에 있어서,
    상기 각각의 프리차지 수단은 선택 신호에 게이트가 연결되는 피모스 트랜지스터이고, 상기 각각의 디스차지 수단은 상기 선택 신호에 게이트가 연결되는 엔모스 트랜지스터인 것을 특징으로 하는 상 변화 메모리 장치.
  18. 제 17항에 있어서,
    상기 워드라인을 공유하는 상기 복수개의 메모리 셀 블록들은 동시에 데이터를 독출 또는 기입할 수 있으며,
    상기 복수개의 메모리 셀 블록들은 상기 선택 신호가 전송되는 전송 라인을 공유하고, 상기 선택신호가 전송되는 전송 라인과 상기 워드라인은 서로 다른 층에 배치되는 것을 특징으로 하는 상 변화 메모리 장치.
  19. 제 15 항에 있어서, 상기 메모리 셀 블록들 각각은,
    복수개의 글로벌 비트라인들 ; 및
    상기 글로벌 비트라인들 각각에 연결되는 복수개의 로컬 비트라인들을 구비하는 것을 특징으로 하는 상 변화 메모리 장치.
  20. 제 15항에 있어서, 상기 메모리 셀 블록들 각각은,
    상 변화 물질과 다이오드로 구성되는 메모리 셀들을 구비하며,
    상기 상 변화 물질은 게르마늄(Ge), 안티모니(Sb) 및 텔루리움(Te)을 구비하는 것을 특징으로 하는 상 변화 메모리 장치.
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