KR100300042B1 - 워드라인드라이버회로 - Google Patents

워드라인드라이버회로 Download PDF

Info

Publication number
KR100300042B1
KR100300042B1 KR1019980014718A KR19980014718A KR100300042B1 KR 100300042 B1 KR100300042 B1 KR 100300042B1 KR 1019980014718 A KR1019980014718 A KR 1019980014718A KR 19980014718 A KR19980014718 A KR 19980014718A KR 100300042 B1 KR100300042 B1 KR 100300042B1
Authority
KR
South Korea
Prior art keywords
word line
pull
word
line driver
nmos transistor
Prior art date
Application number
KR1019980014718A
Other languages
English (en)
Other versions
KR19990081047A (ko
Inventor
김윤철
Original Assignee
김영환
현대반도체 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 김영환, 현대반도체 주식회사 filed Critical 김영환
Priority to KR1019980014718A priority Critical patent/KR100300042B1/ko
Publication of KR19990081047A publication Critical patent/KR19990081047A/ko
Application granted granted Critical
Publication of KR100300042B1 publication Critical patent/KR100300042B1/ko

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/08—Word line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, for word lines
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/14—Word line organisation; Word line lay-out

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Dram (AREA)
  • Static Random-Access Memory (AREA)

Abstract

본 발명은 워드라인 드라이버 회로에 관한 것으로 특히, 워드라인 드라이버를 구성하는 풀업과 풀다운용 트랜지스터를 워드라인 양단으로 분리함으로써 로(ROW) 어드레스의 레벨 천이시 발생하는 중첩 전류를 감소시킴과 아울러 회로의 레이아웃 면적을 감소시키도록 함을 목적으로 한다. 이러한 목적의 본 발명은 매트릭스 형태로 배치된 각각의 메모리 셀(211-1..211-n∼21n-1..21n-n)에 형성되는 각각의 워드라인(WD1∼WDn)의 양단에 워드라인 드라이버에 구비되는 풀업용 피모스 트랜지스터와 풀다운용 엔모스 트랜지스터를 각기 접속하고 상기 피모스 트랜지스터와 엔모스 트랜지스터의 게이트에 로(ROW) 어드레스를 인가하여 구성하며, 인접하는 메모리 셀간의 인접 워드라인에 접속되는 모스 트랜지스터는 동일한 타입을 접속하여 설계 면적을 감소시키도록 한다.

Description

워드라인 드라이버 회로{WORDLINE DRIVER CIRCUIT}
본 발명은 메모리에 관한 것으로 특히, 워드라인 드라이버의 중첩(Overlap) 전류를 줄임과 아울러 회로의 면적을 줄이기에 적합한 워드라인 드라이버 회로에 관한 것이다.
도1 은 종래 워드라인 드라이버의 구성을 보인 회로도로서 이에 도시된 바와 같이, 매트릭스 형태로 배치된 복수개의 메모리 셀(111-1..111-n∼11n-1..11n-n) 각각마다 하나의 워드라인 드라이버가 접속되어 구성된다.
상기에서 워드라인 드라이버의 식별 부호는 '121-1..121-n∼12n-1..12n-n'이다.
상기 워드라인 드라이버(121-1..121-n∼12n-1..12n-n)는 복수개의 로우 어드레스(ROW1∼ROWn) 각각을 입력으로 메모리 셀의 복수개의 워드라인(WD1∼WDn)을 각기 구동하는 복수개의 인버터(INV1∼INVn)로 각기 구성된다.
상기 복수개의 인버터(INV1∼INVn)는 풀업용 피모스 트랜지스터와 풀다운용 엔모스 트랜지스터로 각기 구성된다.
상기에서 각각의 워드라인(WD1∼WDn)에는 도 2의 회로도에 도시된 바와 같이, 복수개의 저항(R1∼Rn)이 각기 직렬 접속되고 그 복수개의 저항(R1∼Rn)이 복수개의 셀 트랜지스터(Tr1∼Trn) 각각의 게이트에 각기 접속되어 구성된다.
도면의 미설명 부호 'C1∼Cn'은 캐패시터이다.
이와같은 종래 기술의 동작 과정을 설명하면 다음과 같다.
도 1에서 각각의 메모리 셀(111-1..111-n∼11n-1..11n-n)과 각각의 워드라인 드라이버(121-1..121-n∼12n-1..12n-n)의 구성이 동일함으로 도 2와 같이 임의의 워드라인 하나를 예를 들어 설명하기로 한다.
먼저, 워드라인 드라이버(120)에 로우 레벨의 로 어드레스(ROW)가 입력되면 인버터(INV)는 풀업용 피모스 트랜지스터가 턴온되어 워드라인(WD)이 'Vpp' 레벨로 챠지된다.
이에 따라, 메모리 셀(110)에 구비되는 복수개의 셀 트랜지스터(Tr1∼Trn)가 턴온되어 캐패시터(C1∼Cn)에 데이터를 저장하거나 그 캐패시터(C1∼Cn)에 저장된 데이터를 읽을 수 있다.
만일, 워드라인 드라이버(120)에 로 어드레스(ROW)가 하이 레벨로 입력되면 인버터(INV)는 풀다운용 엔모스 트랜지스터가 턴온된다.
따라서, 워드라인(WD)은 풀다운 트랜지스터를 통해 프리 챠지 레벨로 방전되어 선택되지 않는다.
즉, 종래에는 워드라인 드라이버(120)에 입력되는 로 어드레스(ROW)의 레벨에 의해 인버터(INV)의 풀업 트랜지스터 또는 풀다운 트랜지스터의 턴온 여부가 결정되어 메모리 셀(110)의 워드라인(WD)의 선택 여부가 결정된다.
그러나, 이러한 종래의 기술은 워드라인 드라이버에 입력되는 임의의 로(ROW) 어드레스가 로우에서 하이로 천이될 때또는 하이에서 로우로 천이될 때 풀업 피모스 트랜지스터와 풀다운 엔모스 트랜지스터가 동시에 턴온되어 중첩 전류가 흘러 전력 소모가 증가하는 문제점이 있다.
또한, 워드라인 드라이버를 복수개의 인버터로 구성함으로 레이아웃시 피모스 트랜지스터와 엔모스 트랜지스터를 같은 구역에 형성하므로 회로의 면적이 증가하는 문제점이 있다.
따라서, 본 발명은 종래의 문제점을 개선하기 위하여 워드라인 드라이버를 구성하는 풀업과 풀다운용 트랜지스터를 워드라인 양단으로 분리, 접속함으로써 로(ROW) 어드레스의 레벨 천이시 발생하는 중첩 전류를 감소시키도록 창안한 워드라인 드라이버를 제공함에 목적이 있다.
또한, 본 발명은 풀업과 풀다운용 트랜지스터를 워드라인 양단으로 분리, 접속하면서 인접 메모리 셀간의 인접 워드라인에는 동일한 타입의 풀업 또는 풀다운 소자를 접속하도록 하여 회로의 레이아웃 면적을 감소시키도록 함에 다른 목적이 있다.
도 1은 종래의 메모리의 구성도.
도 2는 도 1의 종래 기술의 개념을 설명하기 위한 회로도.
도 3은 본 발명의 실시예 구성을 보인 회로도.
도 4는 도 3의 실시예의 개념을 설명하기 위한 회로도.
도 5는 도 3을 서브 워드라인 드라이버에 적용한 메모리의 구성도.
* 도면의 주요부분에 대한 부호 설명 *
210,211-1..211-n∼21n-1..21n-n : 워드라인 드라이버
220,221-1..221-n∼22n-1..22n-n : 메모리 셀
PM21 : 피모스 트랜지스터 NM21 : 엔모스 트랜지스터
본 발명은 상기의 목적을 달성하기 위하여 매트릭스 형태로 배치되는 복수개의 메모리 셀 각각마다 워드라인 드라이버를 접속하여 각 메모리 셀의 복수개의 워드라인을 구동하는 메모리에 있어서, 상기 워드라인 드라이버는 복수개의 워드라인의 양단에 풀업용 소자와 풀다운용 소자를 각기 접속하여 그 풀업용 소자와 풀다운용 소자의 게이트에 로(ROW) 어드레스를 인가하고 상기 각각의 워드라인의 양단에 접속되는 풀업용 또는 풀다운용 소자는 워드라인 형성 방향과 동일한 방향으로 인접하는 메모리 셀의 인접 워드라인에 접속된 풀업 또는 풀다운용 소자와 동일한 타입을 접속하도록 구성함을 특징으로 한다.
예를 들어, 각각의 워드라인의 양단에 풀업용 또는 풀다운용 소자를 접속할 때 전단 메모리 셀의 워드라인 후단에 풀다운 소자가 접속되었다면 현재단 메모리 셀의 워드라인 전단에도 풀다운 소자를 접속하여 설계 면적을 줄이도록 하는 것이다.
또한, 워드라인에 접속되는 풀다운용 소자에 별도의 서브 워드라인 풀다운용 소자를 병렬 접속하여 중첩 전류가 흐르지 않도록 함에 의해 더욱 안정적인 동작을 수행함을 특징으로 한다.
이하, 본 발명을 도면에 의거 상세히 설명하면 다음과 같다.
도3 은 본 발명의 실시예를 보인 블록도로서 이에 도시한 바와 같이, 매트릭스 형태로 배치된 각각의 메모리 셀(211-1..211-n∼21n-1..21n-n)에 형성되는 각각의 워드라인(WD1∼WDn)의 양단에 풀업용 피모스 트랜지스터와 풀다운용 엔모스 트랜지스터를 각기 접속하고 상기 피모스 트랜지스터와 엔모스 트랜지스터의 게이트에 로(ROW) 어드레스를 인가하여 복수개의 워드라인 드라이버(221-1..221-n∼22n-1..22n-n)를 각기 구성한다.
상기에서 메모리 셀(211-1..211-n∼21n-1..21n-n)의 각각의 워드라인(WD1∼WDn)의 양단에 각기 접속되는 피모스 트랜지스터와 엔모스 트랜지스터는 레이아웃 설계시 워드라인 형성 방향으로 인접하는 메모리 셀간은 동일 타입의 트랜지스터가 인접하도록 설계한다.
즉, 도3 의 점선 부분에 도시된 바와 같이, 메모리 셀(211-1)의 후단에 엔모스 트랜지스터가 접속되면 메모리 셀(211-2)의 전단에 엔모스 트랜지스터를 접속하는 방식으로 구성하여 설계 면적을 줄이도록 한다.
상기 메모리 셀(211-1..211-n∼21n-1..21n-n)은 도4 의 회로도에 도시한 바와 같이, 도1 의 종래 메모리 셀과 동일하게 복수개의 저항(R1∼Rn)이 직렬 접속되어 각각의 워드라인(WD1∼WDn)이 각기 형성되고 상기 복수개의 저항(R1∼Rn) 각각이 복수개의 셀 트랜지스터(Tr1∼Trn) 각각의 게이트에 접속되어 각기 구성된다.
도면의 미설명 부호 'C1∼Cn'은 캐패시터이다.
상기 워드라인 드라이버(221-1..221-n∼22n-1..22n-n)는 도4 의 회로도에 도시한 바와 같이, 워드라인(WD) 양단에 각기 접속되는 풀업용 피모스 트랜지스터(PM21)와 풀다운용 엔모스 트랜지스터(NM21)를 각기 n개 구비하여 구성한다.
이와같이 구성한 본 발명의 실시예에 대한 동작 및 작용 효과를 설명하면 다음과 같다.
도 3에서 각각의 메모리 셀(211-1..211-n∼21n-1..21n-n)과 각각의 워드라인 드라이버(221-1..221-n∼22n-1..22n-n)의 구성이 동일함으로 도 4에 도시한 바와 같은 하나의 워드라인(WD)을 예를 들어 설명하기로 한다.
먼저, 워드라인 드라이버(220)에 로우 레벨의 로 어드레스(ROW)가 입력되면 풀업용 피모스 트랜지스터(PM21)가 턴온되어 워드라인(WD)이 'Vpp' 레벨로 챠지된다.
이에 따라, 메모리 셀(210)에 구비된 복수개의 셀 트랜지스터(Tr1∼Trn)가 턴온되어 캐패시터(C1∼Cn)에 데이터를 저장하거나 그 캐패시터(C1∼Cn)에 저장된 데이터를 읽을 수 있다.
이 후, 로 어드레스(ROW)가 로우에서 하이로 천이되면 워드라인 드라이버(220)는 풀업용 피모스 트랜지스터(PM21)가 턴오프되기 시작하고 워드라인 풀다운용 엔모스 트랜지스터(NM21)가 턴온되기 시작한다.
이때, 저항(R1∼Rn)이 직렬 접속된 워드라인(WD)의 양단에 피모스 트랜지스터(PM21)와 엔모스 트랜지스터(NM21)가 각기 접속되어 그 워드라인(WD)이 저항과 캐패시턴스로 작용한다.
따라서, 로 어드레스(ROW)가 로우에서 하이로 천이되면서 피모스 트랜지스터(PM21)와 엔모스 트랜지스터(NM21)가 동시에 턴온되는 시점이 되어도 상기 풀업용 피모스 트랜지스터(PM21)와 풀다운용 엔모스 트랜지스터(NM21)간에 중첩 전류가 흐르지 않는다.
만일, 워드라인 드라이버(220)에 로 어드레스(ROW)가 하이 레벨로 입력되면 풀다운용 엔모스 트랜지스터(NM21)가 턴온되고 풀업용 피모스 트랜지스터(PM21)는 턴오프된다.
따라서, 워드라인(WD)은 풀다운용 엔모스 트랜지스터(NM21)를 통해 프리 챠지 레벨로 방전되어 선택되지 않는다.
이 후, 로 어드레스(ROW)가 하이에서 로우로 천이되는 경우 워드라인 드라이버(220)는 풀업용 피모스 트랜지스터(PM21)가 턴온되기 시작하고 워드라인 풀다운용 엔모스 트랜지스터(NM21)가 턴오프되기 시작한다.
이때에도, 워드라인(WD)은 저항과 캐패시턴스로 작용한다.
따라서, 로 어드레스(ROW)가 하이에서 로우로 천이되면서 피모스 트랜지스터(PM21)와 엔모스 트랜지스터(NM21)가 동시에 턴온되는 시점이 되어도 상기 풀업용 피모스 트랜지스터(PM21)와 풀다운용 엔모스 트랜지스터(NM21)간에 중첩 전류가 흐르지 않는다.
즉, 본 발명은 워드라인(WD)을 구동하기 위한 로 어드레스(ROW)가 로우에서 하이 또는 하이에서 로우로 천이되면서 풀업용 피모스 트랜지스터(PM21)와 풀다운용 엔모스 트랜지스터(NM21)가 동시에 턴온되는 경우에도 워드라인(WD)은 저항과 캐패시턴스로 작용함으로 상기 피모스 트랜지스터(PM21)와 엔모스 트랜지스터(NM21)간에는 중첩 전류가 흐르지 않는다.
또한, 도 5는 본 발명의 다른 실시예로를 보인 서브 워드라인에 적용하는 경우의 회로도로서 이에 도시한 바와 같이, 각 메모리 셀(221-1..221-n∼22n-1..22n-n)과 워드라인 드라이버(231-1..231-n∼23n-1..23n-n)는 도 3과 동일하게 배치 구성되지만 상기 워드라인 드라이버(231-1..231-n∼23n-1..23n-n)는 도4 와 같이 각 워드라인(WD)에 접속되는 엔모스 트랜지스터(NM21)에 서브 워드라인 풀다운을 위한 하나의 엔모스 트랜지스터를 병렬 접속하여 구성한다.
상기 워드라인 드라이버(231-1..231-n∼23n-1..23n-n)에는 다수개의 로 어드레스가 워드라인으로 직접 입력됨은 물론서브 워드라인이 접속된 서브 워드라인 풀다운용 엔모스 트랜지스터의 게이트에 입력된다.
따라서, 워드라인의 레벨이 로우에서 하이 또는 하이에서 로우로 천이될 때 서브 워드라인의 레벨을 결정함으로써 중첩 전류가 흐르지 않도록 한다.
상기에서 상세히 설명한 바와 같이 본 발명은 풀업 경로와 풀다운 경로를 분리함으로 워드라인을 구동할 때 중첩 전류를 줄여 전력 소모를 감소시킴으로써 안정적인 동작이 가능하도록 하고 또한, 인접한 메모리 셀의 각각의 워드라인에는 동일한 타입의 풀업용 또는 풀다운용 소자를 배치함으로써 설계 면적을 줄일 수 있는 효과가 있다.
특히, 본 발명은 64Mbit 이상의 서브 워드라인 구조를 사용하는 경우 설계 면적을 줄이는데 효과적이다.
즉, 본 발명은 다수개의 서브 워드라인 구동 구조를 사용할 때 중첩 전류와 회로 면적을 줄일 수 있다.

Claims (2)

  1. 매트릭스 형태로 배치되는 복수개의 메모리 셀 각각마다 워드라인 드라이버를 접속하여 각 메모리 셀의 복수개의 워드라인을 구동하는 메모리에 있어서, 상기 워드라인 드라이버는 워드라인의 레벨 천이시 중첩 전류의 흐름을 방지하도록 복수개의 워드라인의 양단 각각에 워드라인 풀업용 소자와 워드라인 풀다운용 소자를 각기 접속하여 그 워드라인 풀업용 소자와 워드라인 풀다운용 소자에 로(ROW) 어드레스를 공통으로 인가하고 레이 아웃 면적을 줄이도록 상기 복수개의 워드라인 형성 방향으로 인접하는 메모리 셀간의 인접 워드라인에는 동일한 타입의 풀업용 소자 또는 풀다운용 소자를 접속하여 구성한 것을 특징으로 하는 워드라인 드라이버 회로.
  2. 제1항에 있어서, 워드라인에 접속되는 풀다운용 소자에 별도의 서브 워드라인 풀다운용 소자를 병렬 접속하여 구성함을 특징으로 하는 워드라인 드라이버 회로.
KR1019980014718A 1998-04-24 1998-04-24 워드라인드라이버회로 KR100300042B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019980014718A KR100300042B1 (ko) 1998-04-24 1998-04-24 워드라인드라이버회로

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019980014718A KR100300042B1 (ko) 1998-04-24 1998-04-24 워드라인드라이버회로

Publications (2)

Publication Number Publication Date
KR19990081047A KR19990081047A (ko) 1999-11-15
KR100300042B1 true KR100300042B1 (ko) 2001-09-06

Family

ID=37528856

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019980014718A KR100300042B1 (ko) 1998-04-24 1998-04-24 워드라인드라이버회로

Country Status (1)

Country Link
KR (1) KR100300042B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7639558B2 (en) 2005-06-22 2009-12-29 Samsung Electronics Co., Ltd. Phase change random access memory (PRAM) device

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100457744B1 (ko) * 1997-12-31 2005-01-17 주식회사 하이닉스반도체 풀다운 노드를 가진 서브 워드 라인 구조

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62114191A (ja) * 1985-11-13 1987-05-25 Mitsubishi Electric Corp 半導体記憶装置

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62114191A (ja) * 1985-11-13 1987-05-25 Mitsubishi Electric Corp 半導体記憶装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7639558B2 (en) 2005-06-22 2009-12-29 Samsung Electronics Co., Ltd. Phase change random access memory (PRAM) device

Also Published As

Publication number Publication date
KR19990081047A (ko) 1999-11-15

Similar Documents

Publication Publication Date Title
EP1255254B1 (en) Word line driver for a semiconductor memory device
EP1214713B1 (en) Architecture, method(s) and circuitry for low power memories
JP2008210443A (ja) 半導体記憶装置
US4951259A (en) Semiconductor memory device with first and second word line drivers
US7355890B1 (en) Content addressable memory (CAM) devices having NAND-type compare circuits
US4554646A (en) Semiconductor memory device
US6292413B1 (en) Semiconductor device, semiconductor memory device and semiconductor integrated circuit device
JP2002100187A (ja) 半導体メモリ装置
US6266266B1 (en) Integrated circuit design exhibiting reduced capacitance
US7187606B1 (en) Read port circuit for register file
KR100342642B1 (ko) 용장 회로를 구비한 반도체 기억 장치
US4779231A (en) Gate array arrangement in complementary metal-oxide-semiconductor technology
US6515911B2 (en) Circuit structure for providing a hierarchical decoding in semiconductor memory devices
US5392235A (en) Semiconductor memory device
KR910009408B1 (ko) 반도체기억장치
US5438538A (en) Static random access memory for gate array devices
US4984215A (en) Semiconductor memory device
KR100300042B1 (ko) 워드라인드라이버회로
US4724341A (en) CMOS decoder circuit resistant to latch-up
US7061782B2 (en) Content addressable memory (CAM) for data lookups in a data processing system
EP0565024B1 (en) Row decoder for driving word line at a plurality of points thereof
KR100344819B1 (ko) 불휘발성 강유전체 메모리 장치 및 그 구동회로
US20070041262A1 (en) Register file
USRE33280E (en) Semiconductor memory device
JPH10162589A (ja) 強誘電体メモリ装置

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20110526

Year of fee payment: 11

LAPS Lapse due to unpaid annual fee