KR100305022B1

KR100305022B1 - 반도체 메모리 장치

Info

Publication number: KR100305022B1
Application number: KR1019980045564A
Authority: KR
Inventors: 이창혁; 정재관
Original assignee: 박종섭; 주식회사 하이닉스반도체
Priority date: 1998-10-28
Filing date: 1998-10-28
Publication date: 2001-10-19
Also published as: KR20000027609A

Abstract

본 발명은 레이아웃 면적을 감소시킴과 더불어 프로세스 마진을 개선하도록 된 반도체 메모리장치에 관한 것으로, 워드라인 부스팅신호 입력단과 서브 워드라인 사이에 접속되며 게이트가 메인 로오 디코더 출력신호단에 접속된 PMOS형태의 풀업 트랜지스터 및, 상기 서브 워드라인과 접지라인 사이에 접속되고 게이트가 상기 메인 로오 디코더 출력신호단에 접속된 제 1NMOS 트랜지스터와 게이트가 워드라인 부스팅바신호 입력단에 접속된 제 2NMOS 트랜지스터를 상호 결합시킨 풀다운 트랜지스터를 갖추고서, 서브 어레이내의 서브 워드라인을 구동하는 다수의 서브 워드라인 드라이버를 구비한 반도체 메모리장치에서, 상기 풀업 트랜지스터만을 상기 각각의 서브 워드라인 드라이버내에 배치시키고, 상기 풀다운 트랜지스터는 상기 워드라인 부스팅바신호의 수만큼만 메인 로오 디코더에 배치시키며, 상기 서브 어레이간에 단락되어 있는 서브 워드라인끼리는 연결부재로 상호 연결시킴으로써, 칩 면적의 감소와 함께 리소그래피(lithography) 공정의 프로세스 마진을 넓혀 주게 된다.

Description

반도체 메모리장치

본 발명은 반도체 메모리장치에 관한 것으로, 보다 상세하게는 서브 워드라인 드라이버의 면적을 줄여 칩면적을 최소화하도록 된 반도체 메모리장치에 관한 것이다.

일반적으로, 메모리 셀 어레이에 존재하는 워드 라인(Word Line)은 셀 트랜지스터의 게이트를 선택하는 라인이어서 큰 캐패시턴스 값을 가지고, 비교적 고저항인 폴리실리콘(Polysilicon)으로 되어 있으므로 신호 지연이 크다. 이를 해결하기 위해 워드 라인을 분할하여 로우 디코더 또는 워드 라인 드라이버를 더 많이 삽입하여 구동하는 방식을 이용하게 되는데, 이 경우에는 추가된 디코더에 의해 칩 면적이 그만큼 증가하게 된다.

그에 따라, 1M 디램(DRAM)시대 이후부터는 게이트 물질로는 편리한 폴리실리콘을 사용하고 그 위에 저저항을 갖는 알루미늄(Aluminum)을 평행하게 배치한 뒤 64∼128 셀마다 이격되게 워드 라인 폴리(Word Line Poly)와 알루미늄 배선을 연결하는 워드 라인 스트래핑(Word Line Strapping) 구조가 널리 이용되고 있다. 그러나, 64M 또는 256M에 이르면 알루미늄(메탈 1)을 모든 워드 라인상에 배치하는 것이 공정 관점에서 매우 어렵고, 배치하였다고 하더라도 알루미늄선이 매우 가늘어 지므로 배선 지연 감소 효과가 그리 크지 않다.

이러한 문제점을 해결하기 위해 64M급 이후부터는 서브 워드라인 구조가 채용되었는데, 이 서브 워드라인 구조의 개념은 메인 워드라인을 적당한 길이로 분할해서 서브 워드라인(Sub Word Line; SWL)으로 하고 1개의 메인 로오 디코더와 다수의 서브 워드라인 드라이버로 이들 서브 워드라인(SWL)들을 구동하는 방식이다.

도 1은 종래 반도체 메모리장치에서의 서브 워드라인 드라이버의 배치를 설명하는 도면으로서, 메인 워드라인(MWL)은 복수의 서브 워드라인들(SWL00∼SWL03, SWL10∼SWL13, ···)로 분할되어 있고, 이 분할되어 병렬로 배치된 복수의 서브 워드라인들(SWL00∼SWL03, SWL10∼SWL13, SWL20∼SWL23, ···)은 어드레스에 의해 디코딩되어 선택적으로 워드라인 부스팅신호(PX)를 공급해주는 서브 워드라인 드라이버(10∼17; SWD)에 의해 선택적으로 구동된다. 상기 복수의 서브 워드라인들(SWL00∼SWL03)을 제 1서브 어레이(30)라고 하고, 상기 복수의 서브 워드라인들(SWL10∼SWL13)을 제 2서브 어레이(32)라고 하며, 상기 복수의 서브 워드라인들(SWL20∼SWL23)을 제 3서브 어레이(34)라고 한다. 상기 메인 워드라인(MWL)은 서브 워드라인 드라이버(10∼17)의 좌우 양쪽 서브 어레이 모두에 서브 워드라인 드라이버(10∼17)를 거쳐 워드라인 전압을 공급한다.

그리고, 도 2는 상기 서브 워드라인 드라이버(10∼17)중 어느 한 서브 워드라인 드라이버(예를 들어, 10)의 내부회로구성을 나타낸 도면으로서, 워드라인 부스팅신호(px0) 라인과 서브 워드라인(SWL00) 사이에 접속되며 게이트가 메인 로오 디코더 출력신호단에 접속된 PMOS형태의 풀업(pull-up) 트랜지스터(P1) 및, 상기 서브 워드라인(SWL)과 접지전압(Vss) 사이에 접속되며 게이트가 상기 메인 로오 디코더 출력신호단에 접속된 NMOS 트랜지스터(N1)와 게이트가 상기 워드라인 부스팅바신호(pxb0) 라인에 접속된 NMOS 트랜지스터(N2)의 드레인과 소오스를 상호 결합시킨 풀다운(pull-down) 트랜지스터(10a)로 구성된다. 도 1에서 상기 워드라인 부스팅신호(px0∼3)는 어드레스 두개를 프리디코딩하여 만든 신호로서 선택시 Vpp(대략 1.5Vcc)값을 유지하고 선택되지 않을 때에는 Vss를 유지한다. 그리고, 메인 로오 디코더 출력신호(A)는 상기 워드라인 부스팅신호(px0∼3) 생성을 위해 사용된 두개의 어드레스를 제외한 나머지 어드레스들의 디코딩신호이다. 여기서, 메인 로오 디코더 출력신호(A)가 로우이고 워드라인 부스팅신호(px0)가 하이이면 해당 서브 워드라인(SWL00)은 하이상태로 되는데, 상기 메인 로오 디코더 출력신호(A)가 로우이고 워드라인 부스팅신호(px0)가 하이에서 로우로 되는 경우 NMOS 트랜지스터(N2)가 없게 되면 풀업 트랜지스터인 PMOS 트랜지스터(P1)의 Vt 손실에 의해 상기 서브 워드라인(SWL00)이 플로팅(floating)상태가 된다. 이러한 플로팅상태의 발생을 방지하기 위해 상기 NMOS 트랜지스터(N2)가 상기 NMOS 트랜지스터(N1)와 결합하고 자신의 게이트로는 상기 워드라인 부스팅바신호(pxb0)를 입력받음으로써, 상기 메인 로오 디코더 출력신호(A)가 로우이고 워드라인 부스팅신호(px0)가 하이에서 로우로 되는 경우 턴온되어 상기 서브 워드라인(SWL00)을 정확히 접지레벨로 만들게 된다.

이러한 종래구성(예컨대, 1K비트 서브 워드라인의 경우)에 따르면, 10개의 서브 어레이로 나누어진다면 4개의 서브 워드라인당 11(서브 워드라인 드라이버 블럭군의 수) ×3(각 서브 워드라인 드라이버내의 풀업/풀다운 트랜지스터 수) ×2(4개의 서브 워드라인에 이용되는 워드라인 부스팅신호(px)의 수) = 66개의 트랜지스터가 필요하게 되므로, 레이아웃 면적을 많이 차지함을 알 수 있다. 즉, 풀업 트랜지스터(P1)와 풀다운 트랜지스터(10a; N1, N2)가 모두 서브 워드라인 드라이버(10∼17)내에 배치되어 레이아웃의 면적이 증가함과 동시에 디자인 룰(design rule)이 타이트(tight)하게 갈 수 밖에 없으므로 프로세스 윈도우가 좁아지는 단점이 있다.

따라서 본 발명은 상술한 종래의 문제점을 해결하기 위해 이루어진 것으로, 레이아웃 면적을 감소시킴과 더불어 프로세스 마진을 개선하도록 된 반도체 메모리장치를 제공함에 그 목적이 있다.

상기한 목적을 달성하기 위해 본 발명의 바람직한 실시예에 따른 반도체 메모리장치는, 워드라인 부스팅신호 입력단과 서브 워드라인 사이에 접속되며 게이트가 메인 로오 디코더 출력신호단에 접속된 PMOS형태의 풀업 트랜지스터 및, 상기 서브 워드라인과 접지라인 사이에 접속되고 게이트가 상기 메인 로오 디코더 출력신호단에 접속된 제 1NMOS 트랜지스터와 게이트가 워드라인 부스팅바신호 입력단에 접속된 제 2NMOS 트랜지스터를 상호 결합시킨 풀다운 트랜지스터를 갖추고서, 서브 어레이내의 서브 워드라인을 구동하는 다수의 서브 워드라인 드라이버를 구비한 반도체 메모리장치에 있어서,

상기 풀업 트랜지스터만이 상기 각각의 서브 워드라인 드라이버내에 배치되고, 상기 풀다운 트랜지스터는 상기 워드라인 부스팅바신호의 수만큼만 메인 로오 디코더에 배치되며, 상기 서브 어레이간에 단락되어 있는 서브 워드라인끼리는 연결부재로 상호 연결되는 것을 특징으로 한다.

도 1은 종래 반도체 메모리장치에서의 서브 워드라인 드라이버의 배치를 설명하는 도면,

도 2는 도 1에 도시된 서브 워드라인 드라이버 내부의 회로도,

도 3은 본 발명의 실시예에 따른 반도체 메모리장치에서의 서브 워드라인 드라이버의 배치를 설명하는 도면,

도 4는 도 3에 도시된 서브 워드라인 드라이버 내부의 회로도이다.

< 도면의 주요부분에 대한 부호의 설명>

10∼17, 20∼27 : 서브 워드라인 드라이버

30∼34 : 서브 어레이 P1 : 풀업 트랜지스터(PMOS)

10a : 풀다운 트랜지스터(NMOS)

이하, 본 발명의 실시예에 대해 첨부된 도면을 참조하여 보다 상세히 설명한다.

도 3은 본 발명의 실시예에 따른 반도체 메모리장치에서의 서브 워드라인 드라이버의 배치를 설명하는 도면이고, 도 4는 도 3에 도시된 서브 워드라인 드라이버 내부의 회로도로서, 도 1 및 도 2에서 설명한 종래의 구성과 거의 유사하고 다만 서브 워드라인 드라이버의 내부회로 배치 및 서브 어레이(30, 32, 34)에서의 서브 워드라인간의 연결이 차이난다.

부연설명하면, 종래 구성의 경우 서브 워드라인 드라이버(10∼17)는 풀업 트랜지스터(P1)와 풀다운 트랜지스터(10a; N1, N2)를 모두 내장하는 것으로 하였지만, 본 발명의 실시예에서는 PMOS인 풀업 트랜지스터(P1)만이 서브 워드라인 드라이버(20) 뿐만 아니라 다른 서브 워드라인 드라이버(21∼27)내에 배치되고, NMOS인 풀다운 트랜지스터(10a; N1, N2)는 메인 로오 디코더에 배치되며, 상기 메인 로오 디코더에 배치되는 풀다운 트랜지스터(10a)의 수는 워드라인 부스팅바신호(px)의 수만큼이다.

서브 워드라인 드라이버를 사용하는 본래의 목적은 서브 워드라인 턴온시 센스 앰프가 동작하기 전에 전체 서브 워드라인을 충분히 빨리 고전압(Vpp) 레벨로 띄우기 위한 것이며, 서브 워드라인을 닫는 동작은 여는 동작보다 어느 정도 느려도 상관없으므로 풀다운 트랜지스터(서브 워드라인을 닫는 동작에 관여함)를 메인 로오 디코더에 배치시켜도 무방하다.

그리고, 종래 구성에서 각 서브 어레이(30, 32, 34)를 살펴보면, 서로 이웃하는 서브 워드라인이 단락되어 있는 구조 즉, 서브 워드라인(SWL00)과 서브 워드라인(SWL10)이 단락되어 있고, 서브 워드라인(SWL01)과 서브 워드라인(SWL11)이 단락되어 있으며, 서브 워드라인(SWL12)와 서브 워드라인(SWL22)이 단락되어 있으며, 서브 워드라인(SWL13)과 서브 워드라인(SWL23)이 단락되어 있는 등의 구조로 되어 있지만, 본 발명의 실시예에서는 메인 로오 디코더에 배치시킨 풀다운 트랜지스터가 열릴 때(턴온될 때) 전체 서브 워드라인이 닫히게 하기 위해서 각각의 서브 어레이에서 2개의 로오(row)당 하나씩 이웃하는 서브 어레이내의 서브 워드라인과 단락된 서브 워드라인이 연결부재(40)에 의해 서로 연결된다. 이 경우 상기 연결부재(40)는 레이아웃의 효율성을 고려하여 상기 서브 워드라인(SWL00, SWL01, ···)으로 사용된 도전층(폴리(poly))과는 다른 종류의 도전층(예컨대, 메탈(metal)) 또는 상기 서브 워드라인(SWL00, SWL01, ···)으로 사용된 도전층과 동일한 종류의 도전층이 사용된다.

따라서, 상기 연결부재(40)를 이용하여 이웃하는 서브 어레이에서 2개의 로오당 하나씩을 서로 연결시켰으므로, 메인 로오 디코더에 배치되는 상기 풀다운 트랜지스터의 수는 워드라인 부스팅신호의 수만큼이면 된다.

한편, 본 발명의 실시예는 워드라인 부스팅신호(px)가 4개인 경우에 적용된 것이지만, 본 발명의 실시예는 워드라인 부스팅신호(px)가 어드레스 3개의 프리디코딩된 8개의 신호일 경우에도 적용가능하다.

상기와 같이 구성된 본 발명의 실시예에 따른 반도체 메모리장치에서 서브 워드라인을 구동시키는 동작에 대해 설명하면 다음과 같다.

다수의 서브 워드라인 드라이버(20∼27)중에서 서브 워드라인 드라이버(20)에 의해 서브 워드라인(SWL00)을 구동시키는 동작에 대해 설명하면, 메인 로오 디코더 출력신호(A)가 로우이고 워드라인 부스팅신호(px0)가 하이이면 PMOS형태의 풀업 트랜지스터(P1)가 턴온되어 서브 워드라인(SWL00)에 고전압을 인가하게 되고, 연결부재(40)에 의해 그 서브 워드라인(SWL00)과 연결된 서브 워드라인(SWL10)에도 고전압이 인가되므로, 상기 서브 워드라인(SWL00, SWL10)은 하이상태(열린 상태)가 된다. 이때, 메인 로오 디코더에 배치된 풀다운 트랜지스터(10a; N1, N2)는 턴오프상태를 유지한다.

이와 반대로, 메인 로오 디코더 출력신호(A)가 하이로 되고 워드라인 부스팅신호(px0)가 로우로 되면 PMOS형태의 풀업 트랜지스터(P1)는 턴오프되고, NMOS형태인 풀다운 트랜지스터(10a; N1, N2)가 턴온되어 상기 서브 워드라인(SWL00, SWL10)의 전위를 접지로 빼주게 되므로, 상기 서브 워드라인(SWL00, SWL10)은 로우상태(닫힌 상태)가 된다.

이와 같이 본 발명의 실시예의 경우 서브 워드라인 드라이버내의 트랜지스터 수가 한개로 줄어들게 되므로, 종래 10개의 서브 어레이로 나누어진 1K비트 서브 워드라인의 경우와 비교해 보면 본 발명의 실시예에서는 서브 워드라인 드라이버내의 트랜지스터 수가 22개로 줄고 대신 메인 로오 디코더에 8개의 트랜지스터가 늘어나서 도합 30개의 트랜지스터가 필요하게 된다. 그에 따라, 종래 66개의 트랜지스터가 필요하던 종래 구성에 비해 매우 적은 수의 트랜지스터를 필요로 하게 되므로 레이아웃 면적이 감소하게 된다.

이상 설명한 바와 같은 본 발명에 의하면, 칩 면적의 감소와 함께 리소그래피(lithography) 공정의 프로세스 마진을 넓혀 주게 된다. 그리고, 칩 면적의 감소로 인한 넷 다이(net die) 증가효과 및 프로세스 마진 개선으로 인한 수율 향상을 도모하게 된다.

한편 본 발명은 상술한 실시예로만 한정되는 것이 아니라 본 발명의 요지를 벗어나지 않는 범위내에서 수정 및 변형하여 실시할 수 있다.

Claims

워드라인 부스팅신호 입력단과 서브 워드라인 사이에 접속되며 게이트가 메인 로오 디코더 출력신호단에 접속된 PMOS형태의 풀업 트랜지스터 및, 상기 서브 워드라인과 접지라인 사이에 접속되고 게이트가 상기 메인 로오 디코더 출력신호단에 접속된 제 1NMOS 트랜지스터와 게이트가 워드라인 부스팅바신호 입력단에 접속된 제 2NMOS 트랜지스터를 상호 결합시킨 풀다운 트랜지스터를 갖추고서, 서브 어레이내의 서브 워드라인을 구동하는 다수의 서브 워드라인 드라이버를 구비한 반도체 메모리장치에 있어서,

상기 풀업 트랜지스터만이 상기 각각의 서브 워드라인 드라이버내에 배치되고, 상기 풀다운 트랜지스터는 상기 워드라인 부스팅바신호의 수만큼만 메인 로오 디코더에 배치되며, 상기 서브 어레이간에 단락되어 있는 서브 워드라인끼리는 연결부재로 상호 연결되는 것을 특징으로 하는 반도체 메모리장치.
제 1항에 있어서, 상기 연결부재는 상기 서브 워드라인으로 사용된 도전층과는 다른 도전층인 것을 특징으로 하는 반도체 메모리장치.
제 2항에 있어서, 상기 다른 도전층은 메탈인 것을 특징으로 하는 반도체 메모리장치.
제 1항에 있어서, 상기 연결부재는 상기 서브 워드라인으로 사용된 도전층과 동일한 도전층인 것을 특징으로 하는 반도체 메모리장치.