JP2004103231A - メモリデバイス、及びメモリ配列中の電気的に隔離されたメモリセルを非フローティング状態へ引き寄せる方法 - Google Patents
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Abstract
【課題】メモリ配列中の電気的に隔離されたメモリセルを非フローティング状態へ引き寄せる。
【解決手段】メモリ配列は、複数のメモリセルを含み、メモリセル12は、各々が、1つ又はそれより多くのゲートから成り、又複数のメモリセルのゲートを制御するためのワード線20を含む。ドライバ26が、第1の位置においてワード線20へ結合される。ドライバ26は、メモリセル12のゲートを駆動するため動作可能である。ロード素子40が、第1の位置から離れた第2の位置においてワード線20へ結合される。ロード素子40は、ドライバ26から電気的に隔離された一組のメモリセルを本質的に非フローティング状態へ引き寄せるため動作可能である。
【選択図】図1
【解決手段】メモリ配列は、複数のメモリセルを含み、メモリセル12は、各々が、1つ又はそれより多くのゲートから成り、又複数のメモリセルのゲートを制御するためのワード線20を含む。ドライバ26が、第1の位置においてワード線20へ結合される。ドライバ26は、メモリセル12のゲートを駆動するため動作可能である。ロード素子40が、第1の位置から離れた第2の位置においてワード線20へ結合される。ロード素子40は、ドライバ26から電気的に隔離された一組のメモリセルを本質的に非フローティング状態へ引き寄せるため動作可能である。
【選択図】図1
Description
本発明は、一般に集積回路の分野に関し、より詳しくは、メモリ配列中の電気的に隔離されたメモリセルを非フローティング(non-floating)状態に引き寄せるためのシステム及び方法に関する。
近代のテレビジョン、電話、ラジオ及び計算機の様な電子機器は、一般に半導体素子により作られる。半導体素子は、これらが極めて小型で且つ比較的安価であるため電子機器において好ましい。加えて、半導体素子は、これらが移動部品を持たず、電荷担体の運動に基づいているため非常に信頼性が高い。
固体デバイスは、トランジスタ、コンデンサ、抵抗器、及び他の半導体デバイスでもよい。典型的にこの様な素子は、基板の中及び上に形成され、集積回路を形成するため相互接続される。現在、半導体チップ上の半導体素子の密度を増加するため半導体素子の縮小に対する大きな要求があり、これら素子は、より固着し且つ消費電力が少ない。メモリ素子に対して、金属ストラッピングを持つ高抵抗ポリシリコンのワード線の代わりに低抵抗金属のワード線の使用を含むようになつた。相互接続における小さな欠陥又は破損は、電気的漏洩及び他の問題を引き起こすことがある。
本発明の1つの実施例によれば、メモリ配列(アレイ)は、複数のメモリセルを含み、メモリセルの各々が1つ又はそれより多いゲートから成り、また複数のメモリセルのゲートを制御するためのワード線を含む。ドライバは、第1の位置(ロケーション)においてワード線と結合する。このドライバは、メモリセルのゲートを駆動するため動作可能である。ロード素子は、第1の位置から離れた第2の位置においてワード線と結合する。ロード素子は、ドライバから電気的に隔離した1組のゲートを非フローティング状態へ引き寄せるため動作可能である。
本発明の技術的利点は、改良されたメモリ配列の提供を含む。特に、浮遊しているメモリセルによる問題を減少又は除去することによりメモリセルを使用するメモリ配列の信頼性を増大させることが出来る。電気的に隔離されたメモリセルはロード素子により非フローティング状態へ引き寄せられる。ロード素子は、比較的に安価で小寸法のもので良い。ロード素子が小寸法であることは、最小の作業のし直しのみで現存する技術の中へ組み込むことを可能にする。特定の実施例においては、ロード素子は、各メモリ配列の周辺において、メモリセルの未使用列(カラム)の中へ組み込むことが出来る。
ある実施例では、これらの技術的特徴及び利点及び/又は追加の技術的特徴及び利点のどれをも持たず、1つを持ち、幾つかを持ち、又は全部を持つことが出来る。他の技術的利点は、以下の図面、説明、及び請求項から当業者には容易に明白であろう。
図1は、本発明の1実施例によるメモリデバイス10を示す。この実施例において、メモリデバイス10は、スタテイックランダムアクセスメモリ(SRAM)から成る。特定の実施例において、メモリデバイス10は、6T SRAM配列から成ることが出来る。メモリ素子10は、本発明の範囲を逸脱することなく他の形式を包含しても良いことが理解されるであろう。例えば、メモリデバイス10は、ダイナミックランダムアクセスメモリ(DRAM)を包含しても良い。メモリデバイスは、直接又は他の方法で処理装置(プロセッサ)に接続しても良い。
メモリデバイス10は、メモリセル12の配列を含むことが出来る。図2に関して以下により詳細に述べる様に、メモリセル12は、情報の記憶及び検索の可能なフリップフロップ又はトランジスタの他の構成または他の適当なデバイスを含んでも良い。
複数のメモリセル12は、一連の行(カラム)14及び列(ロー)16に配列することが出来る。特定の実施例においては、メモリセルの配列は、256の行14と128の列16から成る。メモリ素子10は、別の適当な数の行14及び列16を含んでも良いことが理解されるであろう。更に、メモリセル12は、本発明の範囲から逸脱することなく他の方法で相互に配列できることが理解されるであろう。
メモリセル12の各行14は、ワード線20により接続され且つ制御される。ワード線20は、信号を伝達できるどの様な形式のコネクタでも良く、また隣接するメモリセル12の間に接触しても良い。1実施例においては、ワード線20は、従来の集積回路処理に従い基板の表面に形成される金属薄膜から成っても良い。特定の実施例において、ワード線20は、金属2(MET 2)線から成っても良い。線20は、複数導体の基板上に形成される他の薄膜のスタック中又は頂部上の他の様式(タイプ)または異なる金属レベルを含んでも良いことは理解されるであろう。別の実施例においては、例えば、ワード線20は、ポリシリコンワード線から成り、そこではワード線はストラップされない。
各行14のワード線20は、従来の技術により駆動しても良い。1実施例においては、行デコーダ22は、アドレス指定システム24の信号をデコードすることが出来、行ドライバ26を起動する。行デコーダ22及び/又はアドレス指定システム24はデコード論理を含んでも良い。
行ドライバ26は、メモリセル12のメモリセルにアクセスするため線20を駆動する。RAMの様な書込み可能メモリに対しては、行ドライバ26は、メモリセル12のメモリセルにデータを記憶するため線20をも駆動することが出来る。線20は、他の方法で適当に駆動できることは理解されるであろう。
メモリセル12の各列16はビット線30により出力32へ接続しても良い。1実施例において、出力32は、メモリデバイス10のデータを利用するデバイスに接続された線でも良い。出力32は、メモリ素子10のデータを使用できる如何なる様式のデバイス又はデバイスの線でよいことは理解されるであろう。ビット線30は、1つ又はそれより多くの個々のビット線及び信号を伝達できる如何なる様式のコネクタでよい。1実施例において、ビット線30は、従来の集積回路処理に従って基板上に形成される一つの金属導体又は多導体(poly conductor)を含んでも良い。ビット線30は、他の様式の適当な導体から成っても良いことは理解されるであろう。
各ビット線30に沿ってメモリセルは、ビット線30に沿って出力32へデータを提供するため独立してアクセスされることが出来る。プリチャージ34、マルチプレクサ36、及び電流センサ増幅器38は、ビット線30と出力32の間に配置されても良い。プリチャージ34は、メモリ素子10の各線30を予備充電する。従って、メモリセルの行のデータは、その行のワード線20を駆動することによりアクセスできる。以下により詳細に説明する様に、駆動された行のメモリセルは、それらの状態に依存して放電し又はしないことが出来る。
マルチプレクサユニット36は、複数のビット線30からのデータを受け、データ語を作る1つ又はそれより多いマルチプレクサを含むことが出来る。1実施例においては、マルチプレクサにより作られるデータ語は、2ビットのデータを持つことができる。マルチプレクサは、他の適当な数のビットを持つデータ語を作ることが出来ることは理解されるであろう。例えば、1実施例において、マルチプレクサユニット36内のマルチプレクサは、各々8ビット、又は1バイトのデータ語を作ることが出来る。
マルチプレクサユニット36により形成されるデータ語は、電流センサ増幅器38により読み取られる。電流センサ増幅器38の成果は出力32へ渡されても良い。線30は、他の方法で切り替えられ、駆動され及び/又は読み取られることは理解されるであろう。
特定の実施例において、行14の一つのサブセットは冗長行である。この冗長行は、対応するワード線20において破損又は他の不連続を生じ、又は動作不能又は不完全な動作状態となった行14の代わりに使用されることが出来る。それらの対応するドライバ26から電気的に隔離されたセルは、「フローティング」状態にあると言うことが出来る。ここにおいて使用されるフローティング状態とは、メモリセルのゲートが強制的な電圧レベルに保持されない状態を意味する。ロード素子40は、ドライバ26の位置から離れた(remote)位置におけるワード線20に結合される。各ロード素子40は、1つ以上のセルが、ワード線破損又は他の不連続により対応するドライバ26から電気的に隔離された場合にそれらメモリセルを非フローティング状態へ引き寄せるために動作可能なダイオード又は他のデバイスを含むことができる。ここで使用される非フローティング状態とは、メモリセルのゲートが本質的に所望の状態の約100mV以内の強制的な電圧レベルに保持される状態を意味する。ロード素子は、図3A−3Cに関して種々の実施例において記載される。ここに使用される「離れた(remote)」とは、ドライバとロード素子の間に少なくとも1つのメモリセルを持つことを意味する。示された実施例において、ドライバ26は、ワード線20の第1の端に、またロード素子40は、ワード線20の反対の、末端にある。
メモリデバイス10が、NMOS素子から成る実施例においては、ロード素子40は、ゲートを接地状態又は本質的に接地状態へ引き寄せるため動作するプルダウン素子を含むことが出来る。メモリデバイス10が、PMOS素子から成る実施例においては、ロード素子40は、ゲートを選択された電圧レベルへ引き上げるため動作するプルアップ素子を含むことが出きる。
図2は、本発明の1実施例によるメモリセル12の詳細を示す概略図である。この実施例において、メモリセル12は、従来の集積回路処理技術により形成された金属酸化膜半導体を含むことが出来る。メモリセル12は、本発明の範囲内においてデータを記憶出来る如何なる様式のトタンジスタ又はデバイスを含むことが出来ることは理解されるであろう。
各メモリセル12は、スイッチ72及び74、並びにインバータ68及び70から成るラッチ76を含むことが出来る。スイッチ72及び74は、ワード線20の1つに接続しても良い。示された実施例において、ビット線30は、ビット線64及びビット線バー66から成る。1実施例において、メモリセル12は、メモリセル12が接続されているワード線20及びビット線30を駆動することによりアクセスされることが出来る。メモリセル12は、本発明の範囲内で他の方法でアクセスされることは理解されるであろう。
図3A−Cは、本発明の種々の実施例によるロード素子を示すブロック図である。示された実施例において、ロード素子は、フローティングゲートを本質的に接地された状態へ引き寄せるため動作できるプルダウン素子から成る。ここに使用される「本質的に接地された」は、接地の約100mV以内を意味する。
図3Aに示される第1の実施例において、ロード素子40は、ダイオードとして構成されたトランジスタから成る。図3Aを参照すると、ドレイン電荷は、接続102を経由してゲート100を起動するため流れることが出来、電圧がワード線から接地の方へ流れるようにする。特定の実施例において、ロード素子40は、約1/2の幅対長さ比(“W/L”)を持つことができる。
図3Bに示される第2の実施例において、ロード素子110は、電流源114に結合されたトランジスタから成る。電流源114からの電流はゲート112を起動し、ワード線からの電圧が接地の方へ流れるのを可能にする。電流源114は、ワード線ドライバ又は別の適当な電流源を含むことが出来る。特定の実施例において、電流源は、約50マイクロアンペアの電流を持つ源から成る。特定の実施例において、ロード素子110は、約1/9のW/Lを持つ。
図3Cに示される第3の実施例において、ロード素子120は、図3Bのロード素子110に関して述べた様に、電流源に結合されたトランジスタから成る。しかし、ロード素子120の電流源は、アドレス指定論理124により調整される。特定の実施例において、アドレス指定論理124は、冗長デコード論理を含んでも良い。特定の実施例において、ロード素子120は、約1/5のW/Lを持つ。
図4は、本発明の1実施例に従い、メモリ配列中の電気的に隔離されたメモリセルを非フローティング状態へ引き寄せるための方法を示す流れ図である。この方法は、ステップ200で開始され、そこでは、複数のメモリセルから成るメモリ配列が準備され、ロード素子がこの配列の各ワード線に結合されている。ドライバが、複数のメモリセルのゲートを駆動するためワード線の第1の位置に結合される。このロード素子は、第1の位置から離れたワード線の第2の位置へ結合されても良い。
1つ又はそれより多くのワード線における破損又は他の不連続は、一組のメモリセルが、それらの対応するドライバから電気的に隔離される結果となり得る。ステップ202において、ロード素子は、図2及び3A−3Cを参照して述べた様に、この様な電気的に隔離されたセルを非フローティング状態へ引き寄せる。
本発明は、数個の実施例と共に記載されたが、無数の変化、変更、修正、変換、及び改変が当業者に対して示唆されることが出来、この様な変化、変更、修正、変換及び改変は、特許請求の範囲内に入ることを意図している。
以上の説明に関して更に以下の項を開示する。
(1)メモリデバイスであって、各々が1つ又はそれより多くのゲートから成る複数のメモリセルと、複数のメモリセルのゲートを制御するためのワード線と、第1の位置においてワード線に結合され、複数のメモリセルのゲートを駆動するため動作可能なドライバと、第1の位置から離れたワード線の第2の位置に結合され、ドライバから電気的に隔離された複数のメモリセルの1つ又はそれより多くを非フローティング状態へ引き寄せるため動作可能なロード素子と、を包含する。
(2)第1項のメモリデバイスにおいて、当該メモリデバイスは、SRAMである。
(3)第1項の集積回路において、当該ワード線は、金属薄膜から成る。
(4)第1項の集積回路において、当該ロード素子は、ダイオードから成る。
(5)第1項の集積回路において、当該ロード素子は、電流源から成る。
(6)第5項の集積回路において、当該電流源の動作は、アドレス指定論理により調整される。
(7)第1項の集積回路において、当該ロード素子は、プルダウン素子である。
(8)第1項の集積回路において、当該ロード素子は、プルアップ素子である。
(9)メモリ配列中の電気的に隔離されたメモリセルを非フローティング状態へ引き寄せる方法であって、メモリデバイスを準備し、このメモリデバイスは、各々がワード線により制御される1つ又はそれより多いゲートから成る複数のメモリセルと、当該複数のメモリセルのゲートを駆動するためワード線の第1の位置に結合されたドライバと、当該第1の位置から離れたワード線の第2の位置に結合されたロード素子とから成り、当該ドライバから電気的に隔離された複数のメモリセルの1つ又はそれより多くを当該ロード素子で引き寄せることを包含する。
(10)SRAMであって、各々が1つ又はそれより多いゲートを含む複数のメモリセルと、当該複数のメモリセルのゲートを制御するための金属薄膜から成るワード線と、当該複数のメモリセルのゲートを駆動するためワード線の第1の位置に結合されたドライバと、当該第1の位置から離れたワード線の第2の位置に結合され、当該ドライバから電気的に隔離されたメモリセルの1つ又はそれより多くを非フローティング状態へ引き寄せるため動作可能なロード素子とから成る。
(11)本発明の1実施例によれば、メモリ配列は、複数のメモリセルを含み、メモリセル12は各々が1つ又はそれより多いゲートを含み、また複数のメモリセル12のゲートを制御するためのワード線20を含む。ドライバ26が第1の位置でワード線20に結合される。ドライバ26は、メモリセル12のゲートを駆動可能である。ロード素子40が、第1の位置から離れた第2の位置においてワード線20に結合される。ロード素子40は、ドライバ26から電気的に隔離された一組のメモリセルを本質的に非フローティング状態へ引き寄せるため動作可能である。
(1)メモリデバイスであって、各々が1つ又はそれより多くのゲートから成る複数のメモリセルと、複数のメモリセルのゲートを制御するためのワード線と、第1の位置においてワード線に結合され、複数のメモリセルのゲートを駆動するため動作可能なドライバと、第1の位置から離れたワード線の第2の位置に結合され、ドライバから電気的に隔離された複数のメモリセルの1つ又はそれより多くを非フローティング状態へ引き寄せるため動作可能なロード素子と、を包含する。
(2)第1項のメモリデバイスにおいて、当該メモリデバイスは、SRAMである。
(3)第1項の集積回路において、当該ワード線は、金属薄膜から成る。
(4)第1項の集積回路において、当該ロード素子は、ダイオードから成る。
(5)第1項の集積回路において、当該ロード素子は、電流源から成る。
(6)第5項の集積回路において、当該電流源の動作は、アドレス指定論理により調整される。
(7)第1項の集積回路において、当該ロード素子は、プルダウン素子である。
(8)第1項の集積回路において、当該ロード素子は、プルアップ素子である。
(9)メモリ配列中の電気的に隔離されたメモリセルを非フローティング状態へ引き寄せる方法であって、メモリデバイスを準備し、このメモリデバイスは、各々がワード線により制御される1つ又はそれより多いゲートから成る複数のメモリセルと、当該複数のメモリセルのゲートを駆動するためワード線の第1の位置に結合されたドライバと、当該第1の位置から離れたワード線の第2の位置に結合されたロード素子とから成り、当該ドライバから電気的に隔離された複数のメモリセルの1つ又はそれより多くを当該ロード素子で引き寄せることを包含する。
(10)SRAMであって、各々が1つ又はそれより多いゲートを含む複数のメモリセルと、当該複数のメモリセルのゲートを制御するための金属薄膜から成るワード線と、当該複数のメモリセルのゲートを駆動するためワード線の第1の位置に結合されたドライバと、当該第1の位置から離れたワード線の第2の位置に結合され、当該ドライバから電気的に隔離されたメモリセルの1つ又はそれより多くを非フローティング状態へ引き寄せるため動作可能なロード素子とから成る。
(11)本発明の1実施例によれば、メモリ配列は、複数のメモリセルを含み、メモリセル12は各々が1つ又はそれより多いゲートを含み、また複数のメモリセル12のゲートを制御するためのワード線20を含む。ドライバ26が第1の位置でワード線20に結合される。ドライバ26は、メモリセル12のゲートを駆動可能である。ロード素子40が、第1の位置から離れた第2の位置においてワード線20に結合される。ロード素子40は、ドライバ26から電気的に隔離された一組のメモリセルを本質的に非フローティング状態へ引き寄せるため動作可能である。
10 メモリデバイス
12 メモリセル
20 ワード線
26 ドライバ
40 ロード素子
12 メモリセル
20 ワード線
26 ドライバ
40 ロード素子
Claims (2)
- メモリデバイスであって、
各々が1つ又はそれより多くのゲートから成る複数のメモリセルと、
当該複数のメモリセルのゲートを制御するためのワード線と、
第1の位置においてワード線に結合されるドライバであって、当該複数ドライバは当該複数のメモリセルのゲートを駆動するため動作可能である前記ドライバと、
当該第1の位置から離れた第2の位置の当該ワード線へ結合され、当該ドライバから電気的に隔離している複数のメモリセルの1つ又はそれより多くを非フローティング状態へ引き寄せるため動作可能なロード素子と、を包含するメモリデバイス。 - メモリ配列中の電気的に隔離されたメモリセルを非フローティング状態へ引き寄せるための方法であって、
メモリデバイスを準備し、このメモリデバイスは、
複数のメモリセルであって、その各々がワード線により制御される1つ又はそれより多くのゲートを含む前記複数のメモリセルと、
当該複数のメモリセルのゲートを駆動するためワード線の第1の位置へ結合されるドライバと、
当該第1の位置から離れた第2の位置の当該ワード線へ結合されるロード素子とを含み、
当該ドライバから電気的に隔離した複数のメモリセルの1つ又はそれより多くを当該ロード素子で非フローティング状態へ引き寄せる方法。
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