JP3911440B2 - 半導体記憶装置 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims description 86
- 230000003213 activating effect Effects 0.000 claims description 4
- 230000007547 defect Effects 0.000 claims description 3
- 238000010586 diagram Methods 0.000 description 24
- VVNRQZDDMYBBJY-UHFFFAOYSA-M sodium 1-[(1-sulfonaphthalen-2-yl)diazenyl]naphthalen-2-olate Chemical compound [Na+].C1=CC=CC2=C(S([O-])(=O)=O)C(N=NC3=C4C=CC=CC4=CC=C3O)=CC=C21 VVNRQZDDMYBBJY-UHFFFAOYSA-M 0.000 description 10
- 230000002950 deficient Effects 0.000 description 9
- 238000000034 method Methods 0.000 description 7
- 230000000694 effects Effects 0.000 description 5
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 3
- 229910052782 aluminium Inorganic materials 0.000 description 3
- 239000000758 substrate Substances 0.000 description 2
- 230000002411 adverse Effects 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 230000001771 impaired effect Effects 0.000 description 1
- 238000007689 inspection Methods 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
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- G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
- G11C29/83—Masking faults in memories by using spares or by reconfiguring using programmable devices with reduced power consumption
- G11C29/832—Masking faults in memories by using spares or by reconfiguring using programmable devices with reduced power consumption with disconnection of faulty elements
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- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
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Description
【発明の属する技術分野】
本発明は、冗長救済回路を有する半導体記憶装置に関する。
【0002】
【従来の技術】
一般に、スタティックランダムアクセスメモリ(SRAM)やダイナミックランダムアクセスメモリ(DRAM)等の半導体記憶装置は、製品の歩留まりを向上させるため、正規のメモリセルアレイ以外にあらかじめ予備のメモリセルアレイを搭載している。半導体記憶装置の検査工程において正規のメモリセルアレイ中に欠陥のあるメモリセルが存在すると判定した場合、その欠陥箇所を予備のメモリセルに置換してその半導体記憶装置を良品として完成させる、いわゆる冗長救済が行われる。
【0003】
以下、従来の半導体記憶装置の技術について説明する。
図7に、従来の半導体記憶装置(SRAM)の構成図を示す。図7の半導体記憶装置は、メモリセル1、ワード線ドライバ2、冗長用ワード線ドライバ3、ビット線プリチャージ制御信号線ドライバ4、ビット線プリチャージ回路5、ワード線WL1、WL2、冗長用ワード線RWL、ビット線対BL1、/BL1及びBL2、/BL2、ビット線プリチャージ制御信号線PCGLを有する。
尚、WLCG1〜3はワード線制御信号、PCGはビット線プリチャージ制御信号を示し、Aはワード線に断線が発生していることを示している。
【0004】
ワード線ドライバ2はワード線WL1〜2に接続するバッファであって、入力するワード線制御信号WLCG1〜2をワード線WL1〜2を通じて各メモリセル1に伝送する。
冗長用ワード線ドライバ3は冗長用ワード線RWLに接続するバッファであって、ワード線WL1〜2等に欠陥がある場合に、入力するワード線制御信号WLCG3を冗長用ワード線RWLを通じて各メモリセル1に伝送する。
ビット線プリチャージ制御信号線ドライバ4はビット線プリチャージ制御信号線PCGLに接続するバッファであって、入力するビット線プリチャージ制御信号PCGをビット線プリチャージ制御信号線PCGLに出力し、ビット線プリチャージ回路5を活性化又は非活性化する。
各メモリセル1は、ワード線(冗長用ワード線を含む。)の1つとビット線対の1つとに接続している。
【0005】
図8はメモリセル1の具体的構成を示した回路図である。図8において、Q1とQ2はアクセストランジスタ、Q3とQ4はドライブトランジスタ、Q5とQ6はロードトランジスタ、WLはワード線、BL、/BLはビット線対、VDDは電源端子である。
アクセストランジスタQ1とQ2のゲート端子はワード線WL又は冗長用ワード線RWLに接続し、ドレイン端子はビット線対BL、/BLにそれぞれ接続している。
また、ドライブトランジスタQ3とロードトランジスタQ5で第1のインバータ、ドライブトランジスタQ4とロードトランジスタQ6とで第2のインバータを構成する。
第1のインバータの出力端子が第2のインバータの入力端子に接続し、第2のインバータの出力端子が第1のインバータの入力端子に接続してラッチ回路を構成している。ラッチ回路はデータの記憶保持を行う。ワード線WL又はRWL(冗長用ワード線を含む。)がHレベルになったメモリセル1は、記憶するデータをビット線対BL、/BLに出力し、又はビット線対BL、/BLを通じて伝送された相補の信号(データ)を入力する。
【0006】
図9は、ビット線プリチャージ回路5の具体的構成を示した回路図である。図9で、Q7とQ8はプリチャージトランジスタ、Q9はイコライズトランジスタ、BLと/BLはビット線対、PCGLはビット線プリチャージ制御信号線、VDDは電源端子である。
プリチャージトランジスタQ7、Q8、イコライズトランジスタQ9の各ゲート端子はビット線プリチャージ制御信号線PCGLに接続しており、ビット線プリチャージ制御信号PCGを入力する。プリチャージトランジスタQ7とQ8のドレイン端子はビット線対BL、/BLに、ソース端子は電源端子VDDにそれぞれ接続している。また、イコライズトランジスタQ9のソース端子とドレイン端子は、ビット線対BL、/BLにそれぞれ接続している。
ビット線プリチャージ回路5はビット線プリチャージ制御信号PCGがLレベルの時に活性化されてビット線対BL1、/BL1及びBL2、/BL2をプリチャージする。ビット線プリチャージ制御信号PCGがHレベルの時に非活性化されてハイインピーダンス状態になる。
【0007】
以上のように構成された半導体記憶装置について、以下その動作を説明する。まず、ワード線に断線Aが発生していない場合について説明する。
全てのワード線ドライバ2と冗長用ワード線ドライバ3とがLレベルのワード線制御信号WLCG1〜3を出力する時、全てのメモリセル1がハイインピーダンス状態(データ入出力をしない状態)となる。その時、ビット線プリチャージ制御信号PCG(ビット線プリチャージ制御信号線ドライバ4の出力信号)がLレベルとなり、ビット線プリチャージ回路5が活性状態となる。全てのビット線対BL、/BLはビット線プリチャージ回路5によってHレベル(VDDレベル)にプリチャージされる。
【0008】
次にビット線プリチャージ制御信号PCGがHレベルとなると、ビット線プリチャージ回路5が非活性状態(ハイインピーダンス状態)となる。
全てのワード線ドライバ2及び冗長用ワード線ドライバ3のうち、いずれか1つのワード線ドライバ2又は3がHレベルを出力すると、ワード線WL又はRWLを通じてHレベルを入力したメモリセル1が活性化する(データの書き込み又は読み出しを実行する。)。Hレベルのワード線制御信号WLCGを入力したメモリセル1においては、アクセストランジスタQ1及びQ2のゲートがONになり、アクセストランジスタQ1及びQ2にそれぞれ接続するビット線対BL、/BLを介して、ラッチ回路Q3〜Q6に対するデータの書き込み又は読み出しが実行される。
メモリセル1に対するデータの書き込み又は読み出しが完了すれば、ワード線制御信号WLCGはHレベルからLレベルに戻り、メモリセル1はハイインピーダンス状態になる。再び、ビット線プリチャージ制御信号PCGがLレベルとなってビット線プリチャージ回路5が活性化され、ビット線対BL、/BLはHレベルにプリチャージされる。以下、上記の処理を繰り返す。
【0009】
次に、ワード線に断線Aが発生している場合について説明する。
図7のAで示された部分に断線が発生したとする。ワード線ドライバ2が、断線が発生しているワード線WL1を通じてHレベルのワード線制御信号を伝送しても、断線箇所Aより右側のワード線WL1に接続するメモリセルにおいてデータの書き込み及び読み出しが正常に行えない。
このような場合、通常下記の方法により冗長救済を行って良品の半導体記憶装置を完成させる。断線が発生しているワード線WL1をLレベルにし(そのワード線WL1のワード線ドライバ2の入力端子を接地し)、そのワード線WL1に接続する全てのメモリセル1をハイインピーダンス状態にする。断線が発生していなければそのワード線WL1のワード線ドライバ2に入力したワード線制御信号WLCGを、冗長用ワード線ドライバ3に入力する。その冗長用ワード線ドライバ3が冗長用ワード線RWLを通じてメモリセル1にワード線制御信号WLCGを伝送することにより、その冗長用ワード線RWLに接続するメモリセル1がデータの書き込み又は読み出しを実行する。断線が発生しているワード線WL1に接続するメモリセルを冗長用ワード線RWLに接続するメモリセルに置換することによって、半導体記憶装置は正常なデータの書き込み及び読み出しが出来る。
【0010】
【発明が解決しようとする課題】
しかしながら、上記従来の構成では、以下に述べるような問題点がある。
図7において、断線が発生しているワード線WL1のワード線ドライバ2の入力端子を接地しても、断線箇所A点より右側のワード線WL1は常にフローティング状態となっている。フローティング状態におけるワード線WL1の電位が、メモリセル1のアクセストランジスタQ1とQ2のゲートの閾値以上であった場合、断線箇所A点より右側に接続した全てのメモリセル1は、常に活性状態(データの書き込み又は読み出しを常に実行している状態)となる。
【0011】
断線が発生しているワード線WL1に接続するメモリセルを冗長用ワード線RWLに接続するメモリセルに置換したとしても、フローティング状態のワード線に接続したメモリセル1は、常に活性状態でメモリセルアレイ中に残存する恐れがある。断線したワード線WL1以外の、正常なワード線(図7の場合はワード線WL2又は冗長用ワード線RWL)がHレベルになった場合に、フローティング状態のワード線WL1に接続して常に活性状態となっているメモリセル1と、正常なワード線に接続しておりワード線制御信号に従って活性化されたメモリセル1との間で、ビット線対(図7の場合、BL2と/BL2)を介して、メモリセルデータが衝突し、正常なワード線に接続したメモリセル1のデータが破壊される可能性がある。
【0012】
更に、ビット線プリチャージ制御信号PCGがLレベルとなって、ビット線対がHレベルにプリチャージされる期間では、フローティング状態となったワード線に接続したメモリセルと、ビット線プリチャージ回路との間で、貫通電流が流れてしまうという問題が生じる。上記問題は、ワード線が断線した場合についての説明であるが、冗長用ワード線が断線した場合でも同様の問題が発生する。
本発明は、前記従来の問題点を解決するものであり、ワード線の断線不良を、より確実に冗長救済可能な半導体記憶装置を提供することを目的とする。
【0013】
【課題を解決するための手段】
上記課題を解決するため本発明は以下の構成を有する。請求項1記載の半導体記憶装置は、1以上の冗長用ワード線を含む複数のワード線と、複数のビット線対と、前記複数のワード線の1端にそれぞれ接続され、複数のワード線制御信号によって各々制御される複数のワード線ドライバと、前記複数のワード線のうちの1本と前記複数のビット線対のうちの1対とにそれぞれ接続される複数のメモリセルと、前記複数のワード線がすべて非活性状態であるときに常に活性状態となりかつ前記複数のビット線対をプリチャージするためのビット線プリチャージ制御信号と、少なくとも一本の前記ワード線に断線不良が発生しているときに活性状態となる冗長選択信号とに基づいて、ワード線制御素子制御信号を発生する発生手段と、前記複数のワード線の他端にそれぞれ接続され、前記ワード線制御素子制御信号によって各々活性状態又は非活性状態にされる複数のワード線制御素子とを備え、前記発生手段は、前記ビット線プリチャージ制御信号が活性状態であり、かつ前記冗長選択信号が活性状態であるときに、前記複数のワード線制御素子を活性状態にするためのワード線制御素子制御信号を発生することを特徴とする。
【0014】
請求項2記載の半導体記憶装置は、前記請求項1記載の半導体記憶装置において、前記複数のワード線制御素子は、前記複数のメモリセルによって構成されるメモリセルアレイの周辺に配置されたダミーメモリセルが有する素子を用いて形成されていることを特徴とする。
【0016】
請求項3記載の半導体記憶装置は、1以上の冗長用ワード線を含む複数のワード線と、複数のビット線対と、前記複数のワード線の1端にそれぞれ接続され、複数のワード線制御信号によって各々制御される複数のワード線ドライバと、前記複数のワード線のうちの1本と前記複数のビット線対のうちの1対とにそれぞれ接続される複数のメモリセルと、前記複数のワード線がすべて非活性状態であるときに常に活性状態となりかつ前記複数のビット線対をプリチャージするためのビット線プリチャージ制御信号と、少なくとも一本の前記ワード線に断線不良が発生しているときに活性状態となる冗長選択信号とに基づいて、ワード線制御素子制御信号を発生する発生手段と、前記複数のワード線の他端にそれぞれ接続され、前記ワード線制御素子制御信号によって各々活性状態又は非活性状態にされる複数の第1のワード線制御素子と、前記複数のワード線の両端以外の箇所にそれぞれ接続され、前記ワード線制御素子制御信号によって各々活性状態又は非活性状態にされる複数の第2のワード線制御素子とを備え、前記発生手段は、前記ビット線プリチャージ制御信号が活性状態であり、かつ前記冗長選択信号が活性状態であるときに、前記第1及び第2のワード線制御素子を活性状態にするためのワード線制御素子制御信号を発生することを特徴とする。
【0017】
請求項4記載の半導体記憶装置は、前記請求項3記載の半導体記憶装置において、前記複数の第1のワード線制御素子と前記複数の第2のワード線制御素子とは、前記複数のメモリセルによって構成されるメモリセルアレイの周辺に配置されたダミーメモリセルが有する素子を用いて形成されていることを特徴とする。
【0019】
以上の構成により、請求項1及び2記載の半導体記憶装置では、冗長用ワード線を含む全てのワード線の遠端(ワード線ドライバの接続端と反対の端。他端)に、ビット線プリチャージ時に活性化される制御信号によって制御されるワード線制御素子を接続する。ワード線制御素子は、ビット線対のプリチャージ期間に全てのワード線を、メモリセルが非活性状態になるレベルにする。ワード線制御素子は、ビット線対のプリチャージ期間以外の期間においては、ハイインピーダンス状態になる。これにより、断線不良が発生したワード線に接続したメモリセルと正常なワード線に接続したメモリセルとの間でビット線対を介してデータが衝突すること、及びビット線対がプリチャージされる期間において断線不良が発生したワード線に接続したメモリセルとビット線プリチャージ回路との間に貫通電流が流れることを防止している。半導体記憶装置におけるワード線の断線不良を確実に冗長救済できる。
【0020】
特に、請求項1記載の半導体記憶装置では、ワード線制御素子を冗長選択信号で制御し、ワード線に断線不良が発生していない場合、ビット線プリチャージ制御反転信号の変化をなくす。これにより、ビット線プリチャージ制御反転信号の充放電電流が発生しなくなるため、半導体記憶装置の低消費電力化が可能となる。更に、請求項2記載の半導体記憶装置では、ワード線制御素子を、ダミーメモリセルを使用して構成することにより、半導体記憶装置のレイアウト面積の増加を抑制できる。好ましくは、半導体基板のパターンを変更することなくアルミ配線のみを変更して、ダミーメモリセルの素子をワード線制御素子として使用する。これによりダミーメモリセルの素子をワード線制御素子に転用することが、メモリセルアレイの形状加工に悪影響を与えない。
【0021】
請求項3及び4記載の半導体記憶装置では、冗長用ワード線を含む全てのワード線の遠端(ワード線ドライバの接続端と反対の端。他端)と、遠端以外の箇所とに、ビット線プリチャージ時に活性化される制御信号によって制御されるワード線制御素子を接続する。これにより、複数の断線不良が発生した1本のワード線に接続したメモリセルと正常なワード線に接続したメモリセルとの間でビット線対を介してデータが衝突すること、及びビット線対がプリチャージされる期間において複数の断線不良が発生した1本のワード線に接続したメモリセルとビット線プリチャージ回路との間に貫通電流が流れることを防止する。半導体記憶装置における、ワード線の断線不良を冗長救済できる確率を向上させることが可能となる。
【0022】
特に、請求項3記載の半導体記憶装置では、ワード線制御素子を冗長選択信号で制御し、ワード線に断線不良が発生していない場合、ビット線プリチャージ制御反転信号の変化をなくす。これにより、ビット線プリチャージ制御反転信号の充放電電流が発生しなくなるため、半導体記憶装置の低消費電力化が可能となる。更に、請求項4記載の半導体記憶装置では、ワード線制御素子を、ダミーメモリセルを使用して構成することにより、半導体記憶装置のレイアウト面積の増加を抑制できる。
【0023】
【発明の実施の形態】
以下本発明の実施をするための最良の形態を具体的に示した実施例について図面とともに記載する。
【0024】
《実施例1》
図1に本発明の実施例1の半導体記憶装置(SRAM)の構成図を示す。
図1の半導体記憶装置は、メモリセル1、ワード線ドライバ2、冗長用ワード線ドライバ3、ビット線プリチャージ制御信号線ドライバ4、ビット線プリチャージ回路5、ワード線制御素子6、インバータ7、ワード線WL1〜2、冗長用ワード線RWL、ビット線対BL1〜2及び/BL1〜2、並びにビット線プリチャージ制御信号線PCGLを有する。
WLCG1〜3はワード線制御信号を、PCGはビット線プリチャージ制御信号を、/PCGはビット線プリチャージ制御反転信号を、Aはワード線に断線が発生していることを示している。
【0025】
ワード線ドライバ2はワード線WL1〜2の1端に接続するバッファであって、入力するワード線制御信号WLCG1〜2をワード線WL1〜2を通じて各メモリセル1に伝送する。
冗長用ワード線ドライバ3は冗長用ワード線RWLの1端に接続するバッファであって、入力するワード線制御信号WLCG3を冗長用ワード線をRWLを通じて各メモリセル1に伝送する。
ビット線プリチャージ制御信号線ドライバ4は、ビット線プリチャージ制御信号線PCGLに接続するバッファであって、入力するビット線プリチャージ制御信号PCGをビット線プリチャージ制御信号線PCGLに出力し、ビット線プリチャージ回路5を活性化又は非活性化する。各メモリセル1は、ワード線WL及びRWL(冗長用ワード線を含む。)の1つとビット線対の1つとに接続している。インバータ7は、ビット線プリチャージ制御信号PCGを入力し、その反転信号であるビット線プリチャージ制御反転信号/PCGを各ワード線制御素子6に伝送する。
【0026】
冗長用ワード線を含む全てのワード線WL1〜2及びRWLの他端(ワード線ドライバ2及び冗長用ワード線ドライバ3が接続するワード線等の1端と反対の端。遠端)に接続するワード線制御素子6(実施例においてはFET(Field Effect Transistor))は、ビット線プリチャージ制御信号PCGがLレベル(ビット線プリチャージ制御反転信号/PCGがHレベル)の時、冗長用ワード線を含む全てのワード線WL1〜2及びRWLをLレベルにし、ビット線プリチャージ制御信号PCGがHレベル(ビット線プリチャージ制御反転信号/PCGがLレベル)の時、ハイインピーダンス状態になる。
メモリセル1の具体的回路構成を図8に示し、ビット線プリチャージ回路5の具体的回路構成を図9に示す。それらの説明は従来例と同じであるので省略する。
【0027】
以上のように構成された本実施例における半導体記憶装置について、以下、その動作を説明する。
まず、ワード線に断線が発生していない場合について説明する。
全てのワード線ドライバ2及び冗長用ワード線ドライバ3がLレベルのワード線制御信号WLCG1〜3を出力する時、全てのメモリセル1がハイインピーダンス状態(データ入出力をしない状態)となる。次に、ビット線プリチャージ制御信号PCG(ビット線プリチャージ制御信号線ドライバ4の出力信号)がLレベルとなり、ビット線プリチャージ回路5が活性状態となる。全てのビット線対BL、/BLはビット線プリチャージ回路5によってHレベル(VDDレベル)にプリチャージされる。このとき、ビット線プリチャージ制御反転信号/PCGは、インバータ7によってHレベルとなり、全てのワード線制御素子6はゲートがONになり、冗長用ワード線を含む全てのワード線WL1〜2及びRWLをLレベルにする。このとき全てのワード線ドライバ2及び冗長用ワード線ドライバ3は同じLレベルを出力する(2つの出力信号は競合しない。)故に、ワード線制御素子6の出力信号は、ワード線ドライバ2及び冗長用ワード線ドライバ3の出力信号と衝突しない。
【0028】
次に、ビット線プリチャージ制御信号PCGがHレベルになると、ビット線プリチャージ回路5が全て非活性状態(ハイインピーダンス状態)となる。全てのワード線ドライバ2及び冗長用ワード線ドライバ3のうち、いずれか1つのワード線ドライバ2又は3がHレベルを出力すると、ワード線(冗長用ワード線を含む。)WL又はRWLを通じてHレベルを入力したメモリセル1が活性化する(データの書き込み又は読み出しを実行する。)。このとき、ビット線プリチャージ制御反転信号/PCGはLレベルに変化しているため、冗長用ワード線を含む全てのワード線に接続したワード線制御素子6のゲートは、全てOFF(ハイインピーダンス状態)となる。それ故、ワード線制御素子6は、活性化されたメモリセル1がワード線WL又はRWL(冗長用ワード線を含む。)を通じて行うデータの書き込み又は読み出しを妨害しない。Hレベルのワード線制御信号WLCGを入力したメモリセル1においては、アクセストランジスタQ1及びQ2のゲートがONになり、アクセストランジスタQ1及びQ2にそれぞれ接続するビット線対BL、/BLを介して、ラッチ回路Q3〜Q6に対するデータの書き込み又は読み出しが実行される。
【0029】
メモリセル1に対するデータの書き込み又は読み出しが完了すれば、ワード線制御信号はHレベルからLレベルに戻り、メモリセル1は非活性状態(ハイインピーダンス状態)になる。再び、ビット線プリチャージ制御信号PCGがLレベルとなってビット線プリチャージ回路5が活性化され、全てのビット線対BL、/BLはHレベル(VDDレベル)にプリチャージされる。このとき、ビット線プリチャージ制御反転信号/PCGはHレベルとなり、全てのワード線制御素子6はゲートがONになり、全てのワード線WL1〜2及び冗長用ワード線RWLをLレベルにする。全てのワード線ドライバ2及び冗長用ワード線ドライバ3は同じLレベルを出力する(2つの出力信号は競合しない。)故に、ワード線制御素子6は、ワード線ドライバ2及び冗長用ワード線ドライバ3によるワード線の信号レベルに影響を与えない。以下、上記の処理を繰り返す。
以上に述べたように、ワード線に断線が発生していない場合の本実施例の半導体記憶装置の動作は従来例と変わらない。
【0030】
ワード線に断線Aが発生している場合について説明する。
断線Aの発生しているワード線(図1の場合WL1)は、冗長救済により、冗長用ワード線RWLに置換される。断線Aが発生しているワード線WL1をLレベルにし(そのワード線WL1のワード線ドライバ2の入力端子を接地し)、そのワード線WL1に接続するメモリセル1を非活性状態(ハイインピーダンス状態)にする。
全てのワード線ドライバ2及び冗長用ワード線ドライバ3がLレベルのワード線制御信号WLCG1〜3を出力する時、全てのメモリセル1がハイインピーダンス状態(データ入出力をしない状態)となる。次に、ビット線プリチャージ制御信号PCG(ビット線プリチャージ制御信号線ドライバ4の出力信号)がLレベルとなり、ビット線プリチャージ回路5が活性状態となる。全てのビット線対BL、/BLはビット線プリチャージ回路5によってHレベル(VDDレベル)にプリチャージされる。このとき、ビット線プリチャージ制御反転信号/PCGは、インバータ7によってHレベルとなり、全てのワード線制御素子6はゲートがONになり、冗長用ワード線を含む全てのワード線WL1〜2及びRWLをLレベルにする。このとき全てのワード線ドライバ2及び冗長用ワード線ドライバ3は同じLレベルを出力する故に、ワード線制御素子6の出力信号は、ワード線ドライバ2及び冗長用ワード線ドライバ3の出力信号と競合しない。ワード線WL1に断線Aが発生していたとしても、ワード線制御素子6が活性状態になることで、ワード線WL1の断線箇所Aより右側の部分もLレベルとなり、フローティング状態にはならない。
【0031】
次に、ビット線プリチャージ制御信号PCGがHレベルになると、ビット線プリチャージ回路5が全て非活性状態(ハイインピーダンス状態)となる。その後、全てのワード線ドライバ2及び冗長用ワード線ドライバ3のうち、いずれか1つのワード線ドライバ2又は3がHレベルを出力すると、ワード線WL又はRWL(冗長用ワード線を含む。)を通じてHレベルを入力したメモリセル1が活性化する(データの書き込み又は読み出しを実行する。)。このとき、ビット線プリチャージ制御反転信号/PCGはLレベルに変化しているため、冗長用ワード線を含む全てのワード線に接続したワード線制御素子6のゲートは、全てOFF(ハイインピーダンス状態)となる。それ故、ワード線WL1の断線箇所Aより右側の部分は、フローティング状態となってしまう(ワード線WL1の断線箇所Aより左側の部分はワード線ドライバ2によってLレベルにされている。)。しかし、直前のビット線対BL、/BLをHレベルにプリチャージする期間で、ワード線WL1の断線箇所Aより右側の部分を、ワード線制御素子6によりLレベルにディスチャージしたため、他のいずれかのワード線がHレベルになる期間に(ビット線プリチャージ制御信号PCGがHレベルになる期間に)、ワード線WL1の断線箇所Aより右側の部分が、メモリセル1のアクセストランジスタQ1及びQ2のゲートの閾値以上の電位まで上昇することはない。
よって、ワード線WL1に断線Aが存在する場合でも、Hレベルとなる他のいずれかのワード線に接続したメモリセル1のアクセストランジスタQ1及びQ2のみがONになり、アクセストランジスタQ1及びQ2にそれぞれ接続するビット線対BL、/BLを介して、ラッチ回路Q3〜Q6に対するデータの書き込み又は読み出しが実行される(メモリセル1が活性化する。)。
【0032】
メモリセル1に対するデータの書き込み又は読み出しが完了すれば、そのワード線制御信号はHレベルからLレベルに戻り、全てのメモリセル1は非活性状態(ハイインピーダンス状態)になる。再び、ビット線プリチャージ制御信号PCGがLレベルとなってビット線プリチャージ回路5が活性化され、全てのビット線対BL、/BLはHレベル(VDDレベル)にプリチャージされる。このとき、ビット線プリチャージ制御反転信号/PCGはHレベルとなり、全てのワード線制御素子6はゲートがONになり、冗長用ワード線を含む全てのワード線WL1〜2及びRWLをLレベルにする。ワード線WL1に断線Aが発生していたとしても、断線箇所Aより右側のワード線WL1はワード線制御素子6によりLレベルとなり、フローティング状態となることはない。全てのワード線ドライバ2及び冗長用ワード線ドライバ3は同じLレベルを出力する故に、ワード線制御素子6の出力信号は、ワード線ドライバ2及び冗長用ワード線ドライバ3の出力信号と競合しない。以下、上記の処理を繰り返す。
【0033】
ワード線の断線不良を確実に救済するために、ワード線制御素子6は冗長用ワード線を含む全てのワード線に接続し、且つワード線ドライバ2及び冗長用ワード線ドライバ3が接続するワード線の1端から最も遠い箇所(ワード線等の遠端。他端)に接続される。もし、ワード線制御素子6がワード線又は冗長用ワード線の遠端に接続されていないとすれば、ワード線制御素子6の接続箇所からワード線又は冗長用ワード線の遠端までの間でワード線の断線不良が発生した場合、半導体記憶装置の救済ができなくなるからである。
【0034】
本発明の内容を分かりやすく説明するために、図1の半導体記憶装置は、少ない数のメモリセル、ワード線ドライバ、冗長用ワード線ドライバ、ワード線、冗長用ワード線、ビット線対、ワード線制御素子等で構成されているが、各素子数がそれぞれ複数個(又は多数)であっても良く、その効果が実施例と同一であることは説明するまでもない。
以上のように、冗長用ワード線を含む全てのワード線の遠端(ワード線ドライバの接続端から最も遠い箇所)にビット線プリチャージ制御信号によって制御されるワード線制御素子を接続することにより、本発明の半導体記憶装置において、断線不良が発生したワード線に接続したメモリセルと正常なワード線に接続したメモリセルとの間でビット線対を介したデータの衝突が発生すること、及びビット線対がプリチャージされる期間において断線不良が発生したワード線に接続したメモリセルとビット線プリチャージ回路との間で貫通電流が流れることを防止している。ワード線の断線不良を高い確率で冗長救済できる。
全てのワード線制御素子は共通の信号(ビット線プリチャージ制御反転信号)によって制御される故に、半導体記憶装置の配線密度が増えることはない。例えば全てのワード線及び冗長用ワード線の両端にそれぞれワード線ドライバを接続する半導体記憶装置と比較して、本発明の半導体記憶装置のアルミ配線パターン設計は容易である。
【0035】
《実施例2》
図2は本発明の実施例2の半導体記憶装置(SRAM)の構成図である。
図2の半導体記憶装置は、メモリセル1、ワード線ドライバ2、冗長用ワード線ドライバ3、ビット線プリチャージ制御信号線ドライバ4、ビット線プリチャージ回路5、ワード線制御素子6、NOR回路8、ワード線WL1〜2、冗長用ワード線RWL、ビット線対BL1〜2及び/BL1〜2、並びにビット線プリチャージ制御信号線PCGLを有する。
WLCG1〜3はワード線制御信号を、PCGはビット線プリチャージ制御信号を、/PCGはビット線プリチャージ制御反転信号を、REDは冗長選択信号を、Aはワード線に断線が発生していることを示している。
【0036】
メモリセル1の具体的回路構成を図8に示し、ビット線プリチャージ回路5の具体的回路構成を図9に示す。各ワード線制御素子6は、ワード線ドライバ2及び冗長用ワード線ドライバ3がそれぞれ接続するワード線(冗長用ワード線を含む。)の1端から最も遠い箇所(遠端)に接続されている。
本実施例の半導体記憶装置は、図1で示した実施例1の半導体記憶装置のインバータ7の部分をビット線プリチャージ制御信号PCGと、冗長選択信号REDとで制御されるNOR回路8に置き換えた構成である。
以上のように構成された本実施例における半導体記憶装置について、以下、その動作を説明する。
【0037】
実施例1の場合、ビット線プリチャージ制御信号PCGが変化すると、その信号の変化に伴い、ビット線プリチャージ制御反転信号/PCGも同時に変化する。しかし、全てのワード線に断線不良が発生していない場合には、ワード線制御素子6は常に非活性状態(OFF状態)でよいため、ビット線プリチャージ制御反転信号/PCGは変化する必要はなく、常にLレベルに固定となっていればよい。
そこで、ワード線に断線不良が発生していない場合(冗長用ワード線を使用しない場合)にはHレベルを、ワード線に断線不良が発生している場合(冗長用ワード線を使用する場合)にはLレベルを出力する冗長選択信号REDと、ビット線プリチャージ制御信号PCGとを入力とするNOR回路8によって、ビット線プリチャージ制御反転信号を制御する。すなわち、ビット線プリチャージ制御信号PCGがLレベルとなり、且つ冗長選択信号REDがLレベルになったときのみ、ビット線プリチャージ制御信号/PCGがHになり、ワード線制御素子6が全て活性状態(ON状態)となり、全てのワード線がLレベルになる。
断線不良が発生している場合、NOR回路8は、インバータと同一の役割を担い、図2に示した本実施例の回路図は図1に示した実施例1の回路図と同一動作を行う。
ワード線に断線不良が発生していない場合は、冗長選択信号REDはHレベル出力であるため、ビット線プリチャージ制御反転信号/PCGはLレベルに固定され、ワード線制御素子6は全て常に非活性状態(OFF状態)となる。
【0038】
また、実施例1でも説明したように、ワード線の断線不良を確実に救済するために、ワード線制御素子6は冗長用ワード線を含む全てのワード線に接続し、且つワード線ドライバ2及び冗長用ワード線ドライバ3が接続するワード線等の1端から最も遠い箇所(ワード線等の遠端)に接続される。
本発明の内容を分かりやすく説明するために、図2の半導体記憶装置は、少ない数のメモリセル、ワード線ドライバ、冗長用ワード線ドライバ、ワード線、冗長用ワード線、ビット線対、ワード線制御素子等で構成されているが、各素子がそれぞれ複数個(又は多数)であっても良く、その効果が実施例と同一であることは説明するまでもない。
以上のように本発明の半導体記憶装置においては、ワード線に断線不良が発生していない場合に、冗長選択信号によってビット線プリチャージ制御反転信号の変化をなくしている。これにより、ビット線プリチャージ制御反転信号の充放電電流が発生しなくなり、半導体記憶装置の低消費電力化が可能となる。
【0039】
《実施例3》
図3に本発明の実施例3の半導体記憶装置(SRAM)の構成図を示す。
図3の半導体記憶装置は、メモリセル1、ダミーメモリセル1d、ワード線ドライバ2、冗長用ワード線ドライバ3、メモリセルアレイ9、ダミーメモリセルアレイ10、ワード線WL1〜2、冗長用ワード線RWL、ビット線対BL1〜2及び/BL1〜2、並びにダミービット線対DBL1〜2及び/DBL1〜2を有する(ビット線プリチャージ回路5等も有するが、図示していない。)。
また、図3において、メモリセル1とダミーメモリセル1dの具体的回路構成は、図8で示した構成と同一である。
近年の半導体記憶装置においては、プロセスの微細化に伴い、メモリセルアレイ9の形状を安定して加工するために、図3に示すように、メモリセルアレイ9の周辺にダミーメモリセルアレイ10を配置することが一般的に行われる。通常、ダミーメモリセル1dはメモリセル1と同一の構成を有する。ダミーメモリセル1dは、メモリセルアレイ10の周辺に配置されているだけで、メモリセル1のように、データの記憶保持には使用されず、回路動作には無関係なものである。
【0040】
図4に実施例3の半導体記憶装置のダミーメモリセルの具体的回路図の一例を示す。本実施例の半導体記憶装置はダミーメモリセルのアクセストランジストランジスタの1つをビット線制御素子として使用することを特徴とする。
図4において、Q1はアクセストランジスタ、Q3とQ4はドライブトランジスタ、Q5とQ6はロードトランジスタであって、WLはワード線、DBLと/DBLはダミービット線対、VDDは電源端子を示している。
通常アクセストランジスタとして働くQ2が、実施例3においてはワード線制御素子として使用される。
アクセストランジスタQ2のゲート端子にはビット線プリチャージ制御反転信号/PCGが入力され、そのドレイン端子はワード線WLに接続し、ソース端子は接地されている。このような構成にすることにより、ダミーメモリセル1dを使用してワード線制御素子6を構成できる。好ましくは、アクセストランジスタQ2をビット線制御素子に転換することを、半導体基板のパターンを変更することなくアルミ配線の変更のみで実行する。このようにすることにより、アクセストランジスタQ2をビット線制御素子として使用してもメモリセルアレイ9の形状加工の安定性が損なわれない。
以上のように、実施例1及び実施例2で示したワード線制御素子6を、図3のダミーメモリセル1dを構成するいずれか1つのトランジスタを使用することで、レイアウト面積の増加を抑制することが可能となる。
【0041】
《実施例4》
図5に本発明の実施例4の半導体記憶装置(SRAM)の構成図を示す。
図5の半導体記憶装置は、メモリセル1、ワード線ドライバ2、冗長用ワード線ドライバ3、ビット線プリチャージ制御信号線ドライバ4、ビット線プリチャージ回路5、ワード線制御素子6、インバータ7、ワード線WL1〜2、冗長用ワード線RWL、ビット線対BL1〜4及び/BL1〜4、並びにビット線プリチャージ制御信号線PCGLを有する。
WLCG1〜3はワード線制御信号を、PCGはビット線プリチャージ制御信号を、/PCG1〜2はビット線プリチャージ制御反転信号を、A及びBは同一ワード線に複数断線が発生していることを示している。
【0042】
メモリセル1の具体的回路構成を図8に示し、ビット線プリチャージ回路5の具体的回路構成を図9に示す。
本実施例の半導体記憶装置は、実施例1と類似の構成を有する。実施例1においては、ワード線ドライバ及び冗長用ワード線ドライバが接続するワード線の1端から最も遠い箇所(遠端)のみにワード線制御素子6が接続されていたが、本実施例においては、ワード線の両端以外の箇所(ワード線ドライバ及び冗長用ワード線ドライバが接続するワード線の1端及びその遠端以外の箇所)にも、ワード線制御素子が接続されている。
図5に示すように、複数のインバータ7はビット線プリチャージ制御信号PCGを入力して、それぞれビット線プリチャージ制御反転信号/PCG1及び/PCG2を出力する。各ワード線制御素子6は、ビット線プリチャージ制御反転信号/PCG1及び/PCG2によって制御される。各ワード線制御素子6の動作は実施例1と同一である。
【0043】
以上のように構成された本実施例における半導体記憶装置について、以下、その動作を説明する。
実施例1及び実施例2の回路構成では、同一ワード線中に1カ所のみ断線が発生した場合(図1のA)には対応できるが、図5に示すように、ワード線の断線が、同一ワード線中で複数箇所(AとB)に発生した場合には対応できない。つまり、図5において、ビット線プリチャージ制御反転信号/PCG2で制御されるワード線制御素子6が接続されていなかったとすると、断線箇所AとB間のワード線がフローティング状態となってしまう。そのため、メモリセルデータの衝突が発生し、正常なワード線に接続したメモリセル1のデータが破壊されること、及びビット線対がプリチャージされる期間にメモリセルとビット線プリチャージ回路との間で貫通電流が流れることの問題が発生する恐れがある。
本実施例においては図5に示すように、冗長用ワード線を含む全てのワード線の遠端(ワード線ドライバ2及び冗長用ワード線ドライバ3が接続するワード線等の1端と反対の他端)と、全てのワード線の両端以外の箇所とに、ワード線制御素子6を接続することにより上記問題を解決している。
また、本実施例では、図5に示すように、同一ワード線中に2カ所の断線が発生した場合であるが、3カ所以上の断線が発生するような場合には、ワード線制御素子6を、冗長用ワード線を含む全てのワード線の遠端と、ワード線の両端以外の複数箇所とに接続することで、より高い確率で、上記問題を解決することができる。
【0044】
本発明の内容を分かりやすく説明するために、図5の半導体記憶装置は、少ない数のメモリセル、ワード線ドライバ、冗長用ワード線ドライバ、ワード線、冗長用ワード線、ビット線対、ワード線制御素子等で構成されているが、各素子がそれぞれ複数個(又は多数)であっても良く、その効果が実施例と同一であることは説明するまでもない。
以上のように本発明の半導体記憶装置においては、冗長用ワード線を含む全てのワード線の遠端と、ワード線の両端以外の1以上の箇所とに、ビット線プリチャージ制御信号によって制御されるワード線制御素子を接続することで、複数の断線不良が発生した1本のワード線に接続するメモリセルと正常なワード線に接続するメモリセルとの間でビット線対を介してデータが衝突すること、及びビット線対がプリチャージされる期間に複数の断線不良が発生した1本のワード線に接続するメモリセルとビット線プリチャージ回路との間で貫通電流が流れることを防止している。半導体記憶装置におけるワード線の断線不良を冗長救済できる確率を向上できる。
本実施例に実施例3の発明を組み合わせて、図3に示すダミーメモリセル1dを構成するいずれか1つのトランジスタ(図8のQ1〜Q6のトランジスタ)をワード線制御素子6として使用することで、半導体記憶装置のレイアウト面積の増加を抑制できる。
【0045】
《実施例5》
図6は本発明の実施例5の半導体記憶装置(SRAM)の構成図を示す。
図6の半導体記憶装置は、メモリセル1、ワード線ドライバ2、冗長用ワード線ドライバ3、ビット線プリチャージ制御信号線ドライバ4、ビット線プリチャージ回路5、ワード線制御素子6、NOR回路8、ワード線WL1〜2、冗長用ワード線RWL、ビット線対BL1〜4及び/BL1〜4、並びにビット線プリチャージ制御信号線PCGLを有する。
WLCG1〜3はワード線制御信号を、PCGはビット線プリチャージ制御信号を、/PCG1〜2はビット線プリチャージ制御反転信号を、A及びBは同一ワード線に複数断線が発生していることを示している。
また、メモリセル1の具体的回路構成を図8に示し、ビット線プリチャージ回路5の具体的回路構成を図9に示す。
【0046】
本実施例の半導体記憶装置は、実施例2と同様の構成を有する。実施例2においては、ワード線制御素子6はワード線のワード線ドライバ2又は冗長用ワード線ドライバ3の接続端から最も遠い箇所(遠端)のみに接続されていたが、本実施例においては、ワード線のワード線ドライバ又は冗長用ワード線ドライバの接続端から最も遠い箇所(遠端)以外の箇所(ワード線の両端以外の箇所)にも、ワード線制御素子6を接続することを特徴とする。
図6に示される本実施例の半導体記憶装置の回路図は、図5で示した実施例4の半導体記憶装置の回路図のインバータ7を、ビット線プリチャージ制御信号PCGと、冗長選択信号REDとで制御されるNOR回路8に置き換えた構成である。
【0047】
以上のように構成された本実施例における半導体記憶装置について、以下、その動作を説明する。
実施例4の場合、ビット線プリチャージ制御信号PCGが変化すると、その信号の変化に伴い、ビット線プリチャージ制御反転信号/PCG1と/PCG2も同時に変化する。しかし、ワード線に断線不良が発生していない場合には、ワード線制御素子6は常に非活性状態でよいため、ビット線プリチャージ制御反転信号/PCG1と/PCG2は変化する必要はなく、常にLレベルに固定となっていればよい。
【0048】
そこで本実施例においては、ワード線に断線不良が発生していない場合にはHレベルを、ワード線に断線不良が発生している場合にはLレベルを出力する冗長選択信号REDと、ビット線プリチャージ制御信号PCGとを入力とするNOR回路8によって、ビット線プリチャージ制御反転信号を制御する。ビット線プリチャージ制御信号PCGがLレベルとなり、且つ冗長選択信号REDがLレベルになったときのみ、ビット線プリチャージ制御反転信号/PCG1、/PCG2がHになり、ワード線制御素子6が全て活性状態となり、全てのワード線がLレベルになる。
断線不良が発生している場合(冗長選択信号REDがLレベルになる。)、NOR回路8は、インバータと同一の役割を担い、図6に示した本実施例の回路図は図5に示した実施例4の回路図と同一動作を行う。
ワード線に断線不良が発生していない場合は、冗長選択信号REDはHレベル出力であるため、ビット線プリチャージ制御反転信号/PCG1、/PCG2はLレベルに固定され、ワード線制御素子6は全て非活性状態(ハイインピーダンス状態)となる。
【0049】
また、本実施例では、図6に示すように、同一ワード線中に2カ所の断線が発生した場合であるが、3カ所以上の断線が発生するような場合には、ワード線制御素子6を、冗長用ワード線を含む全てのワード線の遠端と、遠端以外の複数箇所に接続することで、より高確率で、上記問題(メモリセルのデータが衝突して破壊すること及びビット線対がプリチャージされる期間に貫通電流が流れること)を解決することが可能となる。
本発明の内容を分かりやすく説明するために、図6の半導体記憶装置は、少ない数のメモリセル、ワード線ドライバ、冗長用ワード線ドライバ、ワード線、冗長用ワード線、ビット線対、ワード線制御素子等で構成されているが、各素子がそれぞれ複数個(又は多数)であっても良く、その効果が実施例と同一であることは説明するまでもない。
【0050】
以上のように本発明の半導体記憶装置においては、ワード線に断線不良が発生していない場合に、冗長選択信号を用いてビット線プリチャージ制御反転信号の変化をなくしている。これにより、ビット線プリチャージ制御反転信号の充放電電流が発生しなくなり、半導体記憶装置の低消費電力化が可能となる。
本実施例に実施例3の発明を組み合わせて、図3に示すダミーメモリセル1dを構成するいずれか1つのトランジスタ(図8のQ1〜Q6のトランジスタ)をワード線制御素子6として使用することで、半導体記憶装置のレイアウト面積の増加を抑制できる。
上記の実施例の半導体記憶装置はSRAMであったが、これに限られるものではなく、例えばDRAMであっても良い。
【0051】
【発明の効果】
以上説明したように、本実施例の半導体記憶装置では、冗長用ワード線を含む全てのワード線の遠端に、ビット線プリチャージ制御信号によって制御されるワード線制御素子を接続することで、断線不良が発生したワード線に接続したメモリセルと正常なワード線に接続したメモリセルとの間でビット線対を介してデータが衝突すること、及びビット線対がプリチャージされる期間において断線不良が発生したワード線に接続したメモリセルとビット線プリチャージ回路との間で貫通電流が流れることを防止している。これにより、半導体記憶装置におけるワード線の断線不良を確実に冗長救済することが可能となる。
【0052】
本発明の半導体記憶装置では、冗長用ワード線を含む全てのワード線の遠端と、ワード線の両端以外の1以上の箇所とに、ビット線プリチャージ制御信号によって制御されるワード線制御素子を接続することで、複数の断線不良が発生した1本のワード線に接続したメモリセルと、正常なワード線に接続したメモリセルとの間でビット線対を介してデータが衝突すること、及びビット線対がプリチャージされる期間に複数の断線不良が発生した1本のワード線に接続したメモリセルとビット線プリチャージ回路との間に貫通電流が流れることを防止できる。これにより、半導体記憶装置におけるワード線の断線不良を冗長救済できる確率を向上させることが可能となる。
更に、ワード線制御素子を冗長選択信号で制御し、ワード線に断線不良が発生していない場合、ビット線プリチャージ制御反転信号の変化をなくす。これにより、ビット線プリチャージ制御反転信号の充放電電流が発生しなくなるため、半導体記憶装置の低消費電力化が可能となる。
更に、ワード線制御素子を、ダミーメモリセルを使用して構成することにより、半導体記憶装置のレイアウト面積の増加を抑制することが可能となる。
【図面の簡単な説明】
【図1】本発明の実施例1の半導体記憶装置の構成図
【図2】本発明の実施例2の半導体記憶装置の構成図
【図3】本発明の実施例3の半導体記憶装置のメモリセルアレイを示す構成図
【図4】本発明の実施例3の半導体記憶装置におけるダミーメモリセルを使用してワード線制御素子を構成する具体的回路構成の一例を示す図
【図5】本発明の実施例4の半導体記憶装置の構成図
【図6】本発明の実施例5の半導体記憶装置の構成図
【図7】従来例の半導体記憶装置の構成図
【図8】メモリセルの具体的回路構成を示す図
【図9】ビット線プリチャージ回路の具体的回路構成を示す図
【符号の説明】
1 メモリセル
1d ダミーメモリセル
2 ワード線ドライバ
3 冗長用ワード線ドライバ
4 ビット線プリチャージ制御信号線ドライバ
5 ビット線プリチャージ回路
6 ワード線制御素子
7 インバータ
8 NOR回路
9 メモリセルアレイ
10 ダミーメモリセルアレイ
Q1、Q2 アクセストランジスタ
Q3、Q4 ドライブトランジスタ
Q5、Q6 ロードトランジスタ
Q7、Q8 プリチャージトランジスタ
Q9 イコライズトランジスタ
WL、WL1〜2 ワード線
RWL 冗長用ワード線
BL、BL1〜4、/BL、/BL1〜4 ビット線対
DBL1〜2、/DBL1〜2 ダミービット線対
PCG ビット線プリチャージ制御信号
/PCG、/PCG1〜2 ビット線プリチャージ制御反転信号
RED 冗長選択信号
A、B ワード線の断線箇所
VDD 電源端子
Claims (4)
- 1以上の冗長用ワード線を含む複数のワード線と、
複数のビット線対と、
前記複数のワード線の1端にそれぞれ接続され、複数のワード線制御信号によって各々制御される複数のワード線ドライバと、
前記複数のワード線のうちの1本と前記複数のビット線対のうちの1対とにそれぞれ接続される複数のメモリセルと、
前記複数のワード線がすべて非活性状態であるときに常に活性状態となりかつ前記複数のビット線対をプリチャージするためのビット線プリチャージ制御信号と、少なくとも一本の前記ワード線に断線不良が発生しているときに活性状態となる冗長選択信号とに基づいて、ワード線制御素子制御信号を発生する発生手段と、
前記複数のワード線の他端にそれぞれ接続され、前記ワード線制御素子制御信号によって各々活性状態又は非活性状態にされる複数のワード線制御素子とを備え、
前記発生手段は、前記ビット線プリチャージ制御信号が活性状態であり、かつ前記冗長選択信号が活性状態であるときに、前記複数のワード線制御素子を活性状態にするためのワード線制御素子制御信号を発生することを特徴とする半導体装置。 - 前記複数のワード線制御素子は、前記複数のメモリセルによって構成されるメモリセルアレイの周辺に配置されたダミーメモリセルが有する素子を用いて形成されていることを特徴とする請求項1記載の半導体記憶装置。
- 1以上の冗長用ワード線を含む複数のワード線と、
複数のビット線対と、
前記複数のワード線の1端にそれぞれ接続され、複数のワード線制御信号によって各々制御される複数のワード線ドライバと、
前記複数のワード線のうちの1本と前記複数のビット線対のうちの1対とにそれぞれ接続される複数のメモリセルと、
前記複数のワード線がすべて非活性状態であるときに常に活性状態となりかつ前記複数のビット線対をプリチャージするためのビット線プリチャージ制御信号と、少なくとも一本の前記ワード線に断線不良が発生しているときに活性状態となる冗長選択信号とに基づいて、ワード線制御素子制御信号を発生する発生手段と、
前記複数のワード線の他端にそれぞれ接続され、前記ワード線制御素子制御信号によって各々活性状態又は非活性状態にされる複数の第1のワード線制御素子と、
前記複数のワード線の両端以外の箇所にそれぞれ接続され、前記ワード線制御素子制御信号によって各々活性状態又は非活性状態にされる複数の第2のワード線制御素子とを備え、
前記発生手段は、前記ビット線プリチャージ制御信号が活性状態であり、かつ前記冗長選択信号が活性状態であるときに、前記第1及び第2のワード線制御素子を活性状態にするためのワード線制御素子制御信号を発生することを特徴とする半導体装置。 - 前記複数の第1のワード線制御素子と前記複数の第2のワード線制御素子とは、前記複数のメモリセルによって構成されるメモリセルアレイの周辺に配置されたダミーメモリセルが有する素子を用いて形成されていることを特徴とする請求項3記載の半導体記憶装置。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002137725A JP3911440B2 (ja) | 2002-05-13 | 2002-05-13 | 半導体記憶装置 |
TW092107529A TW594754B (en) | 2002-05-13 | 2003-04-02 | Semiconductor memory device |
US10/430,050 US6762971B2 (en) | 2002-05-13 | 2003-05-06 | Semiconductor memory device |
CNB031307345A CN100337283C (zh) | 2002-05-13 | 2003-05-13 | 半导体存储器件 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002137725A JP3911440B2 (ja) | 2002-05-13 | 2002-05-13 | 半導体記憶装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2003331595A JP2003331595A (ja) | 2003-11-21 |
JP3911440B2 true JP3911440B2 (ja) | 2007-05-09 |
Family
ID=29397566
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2002137725A Expired - Fee Related JP3911440B2 (ja) | 2002-05-13 | 2002-05-13 | 半導体記憶装置 |
Country Status (4)
Country | Link |
---|---|
US (1) | US6762971B2 (ja) |
JP (1) | JP3911440B2 (ja) |
CN (1) | CN100337283C (ja) |
TW (1) | TW594754B (ja) |
Families Citing this family (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6735146B2 (en) * | 2002-09-10 | 2004-05-11 | Texas Instruments Incorporated | System and method for pulling electrically isolated memory cells in a memory array to a non-floating state |
JP4071680B2 (ja) * | 2003-06-09 | 2008-04-02 | 松下電器産業株式会社 | 半導体記憶装置 |
JP4962828B2 (ja) * | 2004-08-25 | 2012-06-27 | マイクロン テクノロジー, インク. | ワード線ドライバ回路およびこれを利用する方法 |
US8565009B2 (en) * | 2009-04-28 | 2013-10-22 | Taiwan Semiconductor Manufacturing Company, Ltd. | Access to multi-port devices |
US8743627B2 (en) * | 2012-01-18 | 2014-06-03 | United Microelectronics Corporation | Memory device and voltage interpreting method for read bit line |
Family Cites Families (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH01208795A (ja) * | 1988-02-16 | 1989-08-22 | Toshiba Corp | 半導体記憶装置 |
JPH05282898A (ja) * | 1992-03-30 | 1993-10-29 | Hitachi Ltd | 半導体記憶装置 |
US5465233A (en) * | 1993-05-28 | 1995-11-07 | Sgs-Thomson Microelectronics, Inc. | Structure for deselecting broken select lines in memory arrays |
JPH10214497A (ja) | 1997-01-31 | 1998-08-11 | Mitsubishi Electric Corp | 半導体記憶装置 |
US5889711A (en) * | 1997-10-27 | 1999-03-30 | Macronix International Co., Ltd. | Memory redundancy for high density memory |
JPH11213690A (ja) | 1998-01-20 | 1999-08-06 | Mitsubishi Electric Corp | 半導体記憶装置 |
JP3177966B2 (ja) * | 1998-11-12 | 2001-06-18 | 日本電気株式会社 | 半導体記憶装置 |
-
2002
- 2002-05-13 JP JP2002137725A patent/JP3911440B2/ja not_active Expired - Fee Related
-
2003
- 2003-04-02 TW TW092107529A patent/TW594754B/zh not_active IP Right Cessation
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Publication number | Publication date |
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CN1461010A (zh) | 2003-12-10 |
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Date | Code | Title | Description |
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RD02 | Notification of acceptance of power of attorney |
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A977 | Report on retrieval |
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A131 | Notification of reasons for refusal |
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A521 | Request for written amendment filed |
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A61 | First payment of annual fees (during grant procedure) |
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R150 | Certificate of patent or registration of utility model |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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