CN100337283C - 半导体存储器件 - Google Patents

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CN100337283C CNB031307345A CN03130734A CN100337283C CN 100337283 C CN100337283 C CN 100337283C CN B031307345 A CNB031307345 A CN B031307345A CN 03130734 A CN03130734 A CN 03130734A CN 100337283 C CN100337283 C CN 100337283C
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Abstract

本发明的半导体存储器件包括含一条以上冗余字线的多条字线，多个位线对，连接所述多条字线和所述多个位线对的多个存储单元，连接所述多条字线的一端并且由多个字线控制信号分别控制的多个字线驱动器，和连接所述多条字线的另一端并且由位线预充电时激活的控制信号控制的多个字线控制元件。

Description

半导体存储器件
技术领域
本发明涉及具有冗余挽救电路的半导体存储器件。
背景技术
为了提高产品率，静态随机存取存储器(SRAM)和动态随机存取存储器(DRAM)等半导体器件除常规存储单元阵列外，通常还装载预先准备的存储单元阵列。半导体存储器件的检查工序中判断为常规存储单元阵列内存在有缺陷的存储单元时，进行“冗余性挽救”，将该缺陷处置换为预备存储单元，使该半导体存储器件作为合格品制成。
下面说明已有半导体存储器件的技术。
图7示出已有半导体存储器件(SRAM)的组成图。图7的半导体存储器件包括存储单元1，字线驱动器2，冗余字线驱动器3，位线预充电控制信号线驱动器4，位线预充电电路5，字线WL1和WL2，冗余字线RWL，位线对BL1与/BL1和BL2与/BL2，位线预充电控制信号线PCGL。
WLCG1～3表示字线控制信号，PCG表示位线预充电控制信号，A表示字线发生的断线。
字线驱动器2是连接字线WL1～2的缓存器，将输入的字线控制信号WLCG1～2通过字线WL1～2传送到各存储单元1。
冗余字线驱动器3是连接冗余字线RWL的缓存器，在字线WL1～2等存在缺陷时，通过冗余字线RWL将输入的字线控制信号WLCG3传送到各存储单元1。
位线预充电控制信号线驱动器4是连接位线预充电控制信号线PCGL缓存器，将输入的位线预充电控制信号PCG输出到位线预充电控制信号线PCGL，使位线预充电电路5激活或非激活。
各存储单元1连接一条字线(包括冗余字线)和一个位线对。
图8是示出存储单元1的具体组成的电路图。图8中，Q1和Q2是接入晶体管，Q3和Q4是驱动晶体管，Q5和Q6是负载晶体管，WL是字线，BL，/BL是位线对，VDD是电源端子。
接入晶体管Q1和Q2的栅极端子连接字线WL或冗余字线RWL，漏极端子分别连接位线对BL，/BL。
用驱动晶体管Q3和负载晶体管Q5构成第1反相器，用驱动晶体管Q4和负载晶体管Q6构成第2反相器。
第1反相器的输出端子连接第2反相器的输入端子，第2反相器的输出端子连接第1反相器的输入端子，从而构成锁存器。锁存电路进行数据存储保持。
字线
WL或RWL(包括冗余字线)为H电平的存储单元1将存储的数据输出到位线对BL，/BL，或输入通过位线对BL，/BL传送的互补信号(数据)。
图9是示出位线预充电电路5的具体组成的电路图。图9中，Q7和Q8是预充电晶体管，Q9是均衡晶体管，BL和/BL是位线对，PCGL是位线预充电控制信号线，VDD是电源端子。
预充电晶体管Q7和Q8，均衡晶体管Q9的各栅极端子连接位线预充电控制信号线PCGL，以输入位线预充电控制信号PCG。预充电晶体管Q7和Q8的漏极端子连接位线对BL，/BL，源极端子连接电源端子VDD。均衡晶体管Q9的源极端子和漏极端子分别连接位线对BL，/BL。
位线预充电电路5在位线预控制信号PCG为L电平时被激活，对位线对BL1，/BL1和BL2，/BL2进行预充电。该控制信号PCG为H电平时，电路5得不到激活，为高阻抗状态。
下面，对以上那样组成的半导体存储器件说明其工作。首先说明字线不发生断线A的情况。
全部字线驱动器2和冗余字线驱动器3都输出L电平的字线控制信号WLCG1～3时，全部存储单元1为高阻抗状态(不进行数据输入输出的状态)。这时，位线预充电控制信号PCG(位线预充电控制信号线驱动器4的输出信号)为L电平，位线预充电电路5为激活状态。全部位线对BL，/BL由位线预充电电路5预充电到H电平(VDD电平)。
接着，位线预充电控制信号PCG为H电平时，该电路5为非激活状态(高阻抗状态)。
全部的字线驱动器2和冗余字线驱动器3中，任何一个字线驱动器2和3输出
H电平时，通过字线WL或RWL输入H电平的存储单元1激活(执行数据的写入或读出)。输入H电平的字线控制信号WLCG的存储单元1中，接入晶体管Q1和Q2的栅极导通，通过分别连接该晶体管Q1和Q2的位线对BL，/BL，执行对
所存电路Q3～Q6的数据写入或读出。
结束对存储单元1的数据写入或读出，则字线控制信号WLCG从H电平回到L电平，使存储单元1为高阻抗状态。再次使位线预充电控制信号PCG为L电平，激活位线预充电电路5，将位线对BL，/BL预充电到H电平。以后，重复上述处理。
下面说明字线发生断线A的情况。
假设在图7的A所示的部分发生断线。即使字线驱动器2通过发生断线的字线WL1传送H电平的字线控制信号，断线处右侧的字线WL1连接的存储单元中也不能正常进行数据的写入和读出。
这时，通常利用下述方法进行冗余性挽救，以制成合格品的半导体存储器件。使发生断线的字线WL1为L电平(将该字线WL1的字线驱动器2的输入端子接地)，从而该字线WL1连接的全部存储单元1为高阻抗状态。如果不发生断线，在冗余字线驱动器3输入该字线WL1的字线驱动器2中输入的字线控制信号WLCG。该冗余字线驱动器3通过冗余字线RWL将字线控制信号WLCG传送到存储单元1，使该冗余字线RWL连接的存储单元1执行数据的写入或读出。利用将发生断线的字线WL1连接的存储单元置换为冗余字线RWL连接的存储单元，半导体存储器件能进行正常的数据写入和读出。
然而，上述已有的组成中存在以下所述的问题。
图7中，即使发生断线的字线WL1的字线驱动器2将其输入端子接地，断线处A点右侧的字线WL1也总为浮动状态。浮动状态的字线WL1的电位为存储单元1中接入晶体管Q1和Q2的栅压门限值以上时，断线处A点右侧连接的全部存储单元1常为激活状态(总执行数据写入或读出的状态)。
即使假设将发生断线的字线WL1连接的存储单元置换为冗余字线RWL连接的存储单元，浮动状态的字线所连接的存储单元1也可能总以激活状态留在存储阵中。断线的字线WL1以外的正常字线(图7时为字线WL2或冗余字线RWL)为H电平时，连接在浮动状态的字线WL1且总为激活状态的存储单元1与连接在正常字线且按照控制信号得到激活的存储单元1之间通过位线对(图7时为BL2和/BL2)，其数据发生冲突，有可能破坏正常字线所连接存储单元1的数据。
而且，在位线预充电控制信号PCG为L电平，将位线对预充电到H电平的期间，产生流过贯穿电流的问题。以上对字线发生断线的情况说明上述问题，但冗余字线断线时也发生同样的问题。
发明内容
本发明用于解决上述已有问题，其目的在于提供一种能对字线的断线故障进行较可靠冗余性挽救的半导体存储器件。
本发明一观点的半导体存储器件，包括含一条以上冗余字线的多条字线，多个位线对，连接所述多条字线和所述多个位线对的多个存储单元，连接所述多条字线的一端并且由多个字线控制信号分别控制的多个字线驱动器，和连接所述多条字线的另一端并且由位线预充电时激活的控制信号控制的多个字线控制元件。
本发明另一观点的上述半导体存储器件，用预充电控制信号和冗余选择信号控制所述多个字线控制元件。
本发明又一观点的上述半导体器件，用配置在由所述多个存储单元组成的存储单元阵列外围的虚拟存储单元所具有的元件，形成所述多个字线控制元件。
本发明再一观点的半导体存储器件，包括含一条以上冗余字线的多条字线，多个位线对，连接所述多条字线和所述多个位线对的多个存储单元，连接所述多条字线的一端并且由多个字线控制信号分别控制的多个字线驱动器，连接所述多条字线的另一端并且由位线预充电时激活的控制信号控制的多个第1字线控制元件，和分别连接所述多条字线的两端以外的部位并且由位线预充电时激活的控制信号控制的多个第2字线控制元件。
本发明再一观点的上述半导体存储器件，用预充电控制信号和冗余选择信号控制所述多个第1字线控制元件和所述多个第2字线控制元件。
本发明再一观点的上述半导体器件，用配置在由所述多个存储单元组成的存储单元阵列外围的虚拟存储单元所具有的元件，形成所述多个第1字线控制元件和所述多个第2字线控制元件。
根据以上的组成，本发明的半导体存储器件在含冗余字线的全部字线的远端(与字线驱动器连接端相反的端。他端)连接由位线预充电时激活的控制信号控制的字线控制元件。该控制元件在位线对预充电期间使全部字线为存储单元非激活状态的电平。字线控制元件在位线对预充电周期以外的期间为高阻抗状态。由此，防止发生断电故障的字线连接的存储单元与正常字线所连接存储单元之间通过位线对产生数据冲突和对位线对预充电期间在发生断电故障的字线连接的存储单元与位线预充电电路之间流通贯穿电流。能对半导体存储器件中字线的断线故障可靠进行冗余性挽救。
本发明的半导体存储器件在用冗余选择信号控制字线控制元件，使字线不发生断线故障时，位线预充电控制反相信号不变化。因此，不发生位线预充电控制反相信号的充放电信号，可降低半导体存储器件耗电。
又，用虚拟存储单元组成字线控制元件，因而能抑制半导体存储器件布局面积的增加。最好不改变半导体基片的图案，仅改变铝布线，使虚拟存储单元的元件用作字线控制元件。这样，将虚拟存储单元的元件转用于字线控制元件，不对存储单元阵列的形状加工产生不良影响。
还在含冗余字线的全部字线的远端(与字线驱动器连接端相反的端。他端)和远端以外的部位连接由位线预充电时激活的控制信号控制的字线控制元件。由此，防止发生断电故障的字线连接的存储单元与正常字线所连接存储单元之间通过位线对产生数据冲突和对位线对预充电期间在发生断电故障的字线连接的存储单元与位线预充电电路之间流通贯穿电流。能提高半导体存储器件中可对字线断线故障进行冗余性挽救的概率。
又，在用冗余选择信号控制字线控制元件，使字线不发生断线故障时，位线预充电控制反相信号不变化。因此，不发生位线预充电控制反相信号的充放电信号，可降低半导体存储器件耗电。
又，用虚拟存储单元组成字线控制元件，因而能抑制半导体存储器件布局面积的增加。
本发明的新特征仅为所附权利要求范围具体记述的特征，但在从以下详细说明结合附图理解其他目的和特征的同时，会对组成和内容两方面更好理解并评价本发明。
附图说明
图1是本发明实施例1的半导体存储器件的组成图。
图2是本发明实施例2的半导体存储器件的组成图。
图3是示出本发明实施例3的半导体存储器件的存储单元阵列的组成图。
图4是示出本发明实施例3的半导体存储器件中一例使用虚拟存储单元构成字线控制元件的具体电路组成的图。
图5是本发明实施例4的半导体存储器件的组成图。
图6是本发明实施例5的半导体存储器件的组成图。
图7是已有技术例的半导体存储器件的组成图。
图8是示出存储单元具体电路组成的图。
图9是示出位线预充电电路的具体电路组成的图。
附图的一部分或全部按图示为目的的概要表现画出，未必限于忠实画出这里所示的要素的实际相对大小和位置。
具体实施方式
下面，说明作为本发明半导体存储器件较佳实施形态的实施例1至实施例5。
实施例1
图1示出本发明实施例1的半导体存储器件(SRAM)的组成图。
图1的半导体存储器件包括存储单元1，字线驱动器2，冗余字线驱动器3，位线预充电控制信号线驱动器4，位线预充电电路5，字线控制元件6，反相器7，字线WL1～2，冗余字线RWL，位线对BL1～2和/BL1～2以及位线预充电控制信号线PCGL。
WLCG1～3表示字线控制信号，PCG表示位线预充电控制信号，/PCG表示位线预充电控制反相信号，A表示字线发生断线。
字线驱动器2是连接字线WL1～2的一端的缓存器，通过字线WL1～2将输入的字线控制信号WLCG1～2传送到各存储单元1。
冗余字线驱动器3是连接冗余字线RWL的一端的缓存器，通过冗余字线RWL将输入的字线控制信号WLCG3传送到各存储单元1。
位线预充电控制信号线驱动器4是连接位线预充电控制信号线PCGL的缓存器，将输入的位线预充电控制信号PCG输出到位线预充电控制信号线PCGL，使位线预充电电路5激活或非激活。各存储单元1连接一条字线WL和RWL(含冗余字线)以及一个位线对。反相器7输入位线预充电控制信号PCG，将作为其反相信号的位线预充电控制反相信号/PCG传送到各字线控制元件6。
连接在含冗余字线的全部字线WL1～2和RWL的他端(与字线驱动器2和冗余字线驱动器3连接的字线等的一端相反的端。远端)的字线控制元件6(实施例中为FET(场效应晶体管))在位线预充电控制信号PCG为L电平(位线预充电控制反相信号/PCG为H电平)时，使含冗余字线的全部字线WL1～2和RWL为L电平，而在位线预充电控制信号PCG为H电平(位线预充电控制反相信号/PCG为L电平)时，成为高阻抗状态。
图8示出存储单元1的具体电路组成，图9示出位线预充电电路5的具体电路组成。其说明与已有技术例相同，因而省略。
下面，对以上那样组成的本实施例的半导体存储器件说明其工作。
首先，说明字线不发生断线的情况。
全部字线驱动器2和冗余字线驱动器3输出L电平的字线控制信号WLCG1～3时，全部存储单元1为高阻抗状态(不进行数据输入输出的状态)。接着，位线预充电控制信号PCG(位线预充电控制信号驱动器4的输出信号)变成L电平，位线预充电电路5成为激活状态。全部位线对BL，/BL由位线预充电电路5预充电到H电平(VDD电平)。这时，位线预充电控制反相信号/PCG由反相器7变成H电平，全部字线控制元件6的栅极导通，使含冗余字线的全部字线WL1～2和RWL为L电平。这时，全部字线驱动器2和冗余字线驱动器3都同样输出L电平(2个输出信号不相互竞争)。因此，字线控制元件6的输出信号与字线驱动器2和冗余字线驱动器3的输出信号不发生冲突。
接着，位线预充电控制信号PCG为H电平时，位线预充电电路5全部成为非激活状态(高阻抗状态)。全部字线驱动器2和冗余字线驱动器3中的任一字线驱动器2或3输出H电平，则通过字线(含冗余字线)WL或RWL输入H电平的存储单元1激活(执行数据的写入或读出)。这时，位线预充电控制反相信号/PCG变化到L电平，因而含冗余字线的全部字线上连接的字线控制元件6的栅极全部阻断(高阻抗状态)。因此，字线控制元件6不妨碍激活的存储单元1通过字线WL或RWL(含冗余字线)进行的数据写入或读出。输入H电平的字线控制信号WLCG的存储单元1中，接入晶体管Q1和Q2的栅极导通，通过分别连接接入晶体管Q1和Q2的位线对BL，/BL，执行对所存电路Q3～Q6的数据写入或读出。
完成对存储单元1的数据写入或读出，则字线控制信号从H电平回到L电平，存储单元1成为非激活状态(高阻抗状态)。位线预充电控制信号PCG再次成为L电平，激活位线预充电电路5，将全部位线对BL，/BL预充电到H电平(VDD电平)。这时，位线预充电控制反相信号/PCG为H电平，全部字线控制元件6的栅极导通，使全部字线WL1～2和冗余字线RWL为L电平。全部字线驱动器2和冗余字线驱动器3都同样输出L电平(2个输出信号不相互竞争)。因此，字线控制元件6不影响字线驱动器2和冗余字线驱动器3的字线的信号电平。以后，重复上述处理。
如上文所述，字线不发生断线时本实施例的半导体存储器件工作与已有技术例没有区别。
说明字线发生断线A的情况。
发生断线A的字线(图1时的WL1)借助冗余性挽救，置换成冗余字线RWL。使发生断线A的字线WL1为L电平(将该字线WL1的字线驱动器2的输入端子接地)，从而该字线WL1连接的存储单元1成为非激活状态(到阻抗状态)。
全部字线驱动器2和冗余字线驱动器3输出L电平的字线控制信号WLCG1～3时，全部存储单元1成为到阻抗状态(不进行数据输入输出的状态)。接着，位线预充电控制信号PCG(位线预充电控制信号线驱动器4的输出信号)成为L电平，位线预充电电路5变成激活状态。全部位线对由位线预充电电路5预充电到H电平(VDD电平)。这时，位线预充电控制反相信号/PCG由反相器7变成H电平，全部字线控制元件6的栅极导通，使含冗余字线的全部字线WL1～2和RWL为L电平。这时，由于全部字线驱动器2和冗余字线驱动器3都同样输出L电平，字线控制元件6的输出信号与字线驱动器2和冗余字线驱动器3的输出信号不相互竞争。即使字线WL1发生断线A，也由于字线控制元件6为激活状态，字线WL1的断线处A右则部分为L电平，不成为浮动状态。
接着，位线预充电控制信号PCG变成H电平时，位线预充电电路5全部成为非激活状态(高阻抗状态)。此后，全部字线驱动器2和冗余字线驱动器3中任一字线驱动器2或3输出H电平，则通过字线WL或RWL(含冗余字线)输入H电平的存储单元1激活(执行数据的写入或读出)。这时，位线预充电控制反相信号/PCG变化到L电平，因而含冗余字线的全部字线连接的字线控制元件6的栅极全部阻断(高阻抗状态)。因此，字线WL1的断线处A右侧的部分成为浮动状态(该断线处A左侧部分由字线驱动器2驱动为L电平)。然而，其前将位线对BL，/BL预充电到H电平的周期中，利用字线控制元件6将字线WL1断线处A右侧部分预充电到L电平，因而在其他任一字线为H电平的周期(位线预充电控制信号PCG为H电平的周期)，字线WL1断线处A右侧部分不会上升到存储单元1中接入晶体管Q1和Q2的栅压门限值以上的电位。
因此，即使字线WL1存在断线A的情况下，也仅成为H电平的其他任一字线连接的存储单元1中接入晶体管Q1和Q2为导通，通过分别连接接入晶体管Q1和Q2的位线对BL，/BL执行对锁存电路Q3～Q6的数据写入或读出(存储单元1激活)。
完成对存储单元1的数据写入或读出，则该字线控制信号从H电平回到L电平，全部存储单元1成为非激活状态(到阻抗状态)。位线预充电控制信号PCG再次成为L电平，激活位线预充电电路5，将全部位线对BL，/BL预充电到H电平(VDD电平)。这时，位线预充电控制反相信号/PCG成为H电平，全部字线控制元件6的栅极导通，使含冗余字线的全部字线WL1～2和RWL为L电平。即使假设字线WL1发生断线A，断线处A右侧的字线WL1也由字线控制元件6控制为L电平，不成为浮动状态。由于全部字线驱动器2和冗余字线驱动器3都同样输出L电平，字线控制元件6的输出信号与字线驱动器2和冗余字线驱动器3的输出信号不相互竞争。以后，重复上述处理。
为了可靠挽救字线的断线故障，字线控制元件6连接含冗余字线的全部字线，而且连接离开字线驱动器2和冗余字线驱动器3所连接的字线的一端最远处(字线等的远端。他端)。这是因为如果字线控制元件6不连接字线或冗余字线的远端，则在从字线控制元件6的连接处到字线或冗余字线的远端的范围发生字线断线故障时，不能挽救半导体存储器件。
为了将本发明的内容说明得容易理解，图1的半导体存储器件用数量少的存储单元，字线驱动器，冗余字线驱动器，字线，冗余字线，位线对，字线控制元件等构成，但各元件的数量可分别为多个(或数量多)，其效果与本实施例相同，这当然不用说明。
如上文那样，在含冗余字线的全部字线的远端(离开字线驱动器连接端最远处)连接由位线预充电控制信号控制的字线控制元件，因而本发明的半导体存储器件中，防止发生断线的字线上连接的存储单元与正常字线连接的存储单元之间通过位线对发生数据冲突和对位线对预充电期间发生断线故障的字线连接的存储单元与位线预充电电路之间流通贯穿电流。能以高概率对字线的断线故障进行冗余性挽救。
由于全部字线控制元件由共用信号(位线预充电控制反相信号)加以控制，不会增大半导体存储器件的布线密度。例如与全部字线和冗余字线的两端分别连接字线驱动器的半导体存储器件相比，本发明的半导体存储器件容易设计铝布线图案。
实施例2
图2示出本发明实施例2的半导体存储器件(SRAM)的组成图。
图2的半导体存储器件包括存储单元1，字线驱动器2，冗余字线驱动器3，位线预充电控制信号线驱动器4，位线预充电电路5，字线控制元件6，NOR电路8，字线WL1～2，冗余字线RWL，位线对BL1～2和/BL1～2以及位线预充电控制信号线PCGL。
WLCG1～3表示字线控制信号，PCG表示位线预充电控制信号，/PCG表示位线预充电控制反相信号，A表示字线发生断线。
图8示出存储单元1的具体电路组成，图9示出位线预充电电路5的具体电路组成。各字线控制元件6连接离开字线驱动器2和冗余字线驱动器3分别连接的字线(含冗余字线)的一端最远处(远端)。
本实施例的半导体存储器件的组成为：将图1所示实施例1的半导体存储器件的反相器7的部分置换成用位线预充电控制信号PCG和冗余选择信号RED控制的NOR电路8。
下面，对以上那样组成的本实施例的半导体存储器件说明其工作。
在实施例1的情况下，位线预充电控制信号PCG变化时，随着该信号的变化，位线预充电控制反相信号/PCG也同时变化。然而，全部字线不发生断线故障时，字线控制元件6可常为非激活状态(阻断状态)，所以位线预充电控制反相信号/PCG不需要变化，可总固定为L电平。
因此，利用NOR电路8控制位线预充电控制反相信号，该电路8输入字线不发生断线故障时(不使用冗余字线时)输出H电平并且在字线发生断线故障时(使用冗余字线时)输出L电平的冗余选择信号RED和位线预充电控制信号PCG。也就是说，仅在位线预充电控制信号PCG为L电平且冗余选择信号RED为L电平时，位线预充电控制信号/PCG成为H电平，字线控制元件6为全部激活状态，并且全部字线成为L电平。
不发生断线故障时，NOR电路8起与反相器相同的作用，图2所示本实施例的电路图进行与图1所示实施例1的电路图相同的工作。
字线不发生断线故障时，冗余选择信号RED输出H电平，因而位线预充电控制反相信号/PCG固定为L电平，字线控制元件6全部常为非激活状态(阻断状态)。
如实施例1所说明，为了可靠挽救字线的断线故障，字线控制元件6连接含冗余字线的全部字线，并且连接离开字线驱动器2和冗余字线驱动器3所连接字线等的一端最远处(字线等的远端)。
为了将本发明的内容说明得容易理解，图2的半导体存储器件用数量少的存储单元，字线驱动器，冗余字线驱动器，字线，冗余字线，位线对，字线控制元件等构成，但各元件的数量可分别为多个(或数量多)，其效果与本实施例相同，这当然不用说明。
如上文那样，本发明的半导体存储器件中，字线不发生断线故障时，冗余选择信号不使位线预充电控制反相信号变化。因此，不发生位线预充电控制反相信号的充放电电流，半导体存储器件可降低耗电。
实施例3
图3示出本发明实施例3的半导体存储器件(SRAM)的组成图。
图3的半导体存储器件包括存储单元1，虚拟存储单元1d，字线驱动器2，冗余字线驱动器3，存储单元阵列9，虚拟存储单元阵列10，字线WL1～2，冗余字线RWL，位线对BL1～2和/BL1～2以及虚拟位线对DBL1～2和/DBL1～2(也包括位线预充电电路5等，但图中未示出)。
图3中存储单元1和虚拟存储单元1d的具体电路组成与图8中所示的组成相同。
近年来，半导体器件中，随着工艺微细化，为了稳定加工存储单元阵列9的形状，如图3所示，一般进行在存储单元阵列9的外围配置虚拟存储单元阵列10。虚拟存储单元1d通常包括与存储单元1相同的组成。虚拟存储单元1d仅配置在存储单元阵列10外围，不像存储单元1那样用于保持数据存储，与电路工作无关。
图4示出实施例3的半导体存储器件中虚拟存储单元的一例具体电路图。本实施例的半导体存储器件，其特征为：将虚拟存储单元的一个接入晶体管用作位线控制元件。
图4中，Q1是接入晶体管，Q3和Q4是驱动晶体管，Q5和Q6是负载晶体管，WL表示字线，DBL和/DBL表示虚拟位线对，VDD表示电源端子。
作为常规晶体管起作用的Q2在实施例3中用作字线控制元件。
接入晶体管Q2的栅极端子输入位线预充电控制反相信号/PCG，其漏极端子连接字线WL，源极端子接地。利用这样的结构，能用虚拟存储单元1d组成字线控制元件6。最好不改变半导体基片的图案，仅通过改变铝布线执行将接入晶体管Q2转换成位线控制元件。这样，即使将接入晶体管Q2用作位线控制元件，也无损于存储单元阵列9的形状加工稳定性。
如上文那样，对实施例1和实施例2所示的字线控制元件6采用组成图3中虚拟存储单元1d的任一晶体管，则能抑制布局面积的增加。
实施例4
图5示出本发明实施例4的半导体存储器件(SRAM)的组成图。
图5的半导体存储器件包括存储单元1，字线驱动器2，冗余字线驱动器3，位线预充电控制信号线驱动器4，位线预充电电路5，字线控制元件6，反相器7，字线WL1～2，冗余字线RWL，位线对BL1～4和/BL1～4以及位线预充电控制信号线PCGL。
WLCG1～3表示字线控制信号，PCG表示位线预充电控制信号，/PCG1～2表示位线预充电控制反相信号，A和B表示字线发生断线。
图8示出存储单元1的具体电路组成，图9示出位线预充电电路5的具体电路组成。
本实施例的半导体存储器件包括与实施例1类似的组成。实施例1中，仅在离开字线驱动器和冗余字线驱动器连接的字线的一端最远处(远端)连接字线控制元件6，但本实施例中，字线两端以外的部位(字线驱动器和冗余字线驱动器连接的字线的一端及其远端以外的部位)也连接字线控制元件。
如图5所示，多个反相器7输入位线预充电控制信号PCG，并且分别输出位线预充电控制反相信号/PCG1和/PCG2。利用该信号/PCG1和/PCG2控制各字线控制元件6。该元件6的工作与实施例1相同。
下面，对以上那样组成的本实施例的半导体存储器件说明其工作。
实施例1和实施例2的电路结构能处理同一字线中仅发生一处断线的情况(图图的A)，但同一字线中多处(A和B，如图5所示)发生字线断线时不能处理。即，图5中，如果不连接用位线预充电控制反相信号/PCG2控制的字线控制元件6，断线处A和B之间的字线就处于浮动状态。于是，存储单元数据发生冲突，可能产生破坏正常字线所连接存储单元1的数据和对位线对进行预充电期间在存储单元与位线预充电电路之间流通贯穿电流的问题。
本实施例中，如图5所示，在含冗余字线的全部字线的远端(与字线驱动器2和冗余字线驱动器3连接的字线等的一端相反的他端)和全部字线两端以外的部位连接字线控制元件6，从而解决上述问题。
本实施例，如图5所示，在同一字线中发生2处断线。然而，发生3处以上断线时，利用在含冗余字线的全部字线的远端和字线两端以外的多个部位连接字线控制元件6，能以较高的概率解决上述问题。
为了将本发明的内容说明得容易理解，图5的半导体存储器件用数量少的存储单元，字线驱动器，冗余字线驱动器，字线，冗余字线，位线对，字线控制元件等构成，但各元件的数量可分别为多个(或数量多)，其效果与本实施例相同，这当然不用说明。
如上文那样，本发明的半导体存储器件，利用在含冗余字线的全部字线的远端和字线两端以外的一个以上部位连接由位线预充电控制信号控制的字线控制元件，防止发生多处断线的一条字线连接的存储单元与正常字线连接的存储单元之间通过位线对数据相互冲突和对位线对进行预充电期间发生多处断线故障的一条字线连接存储单元与位线预充电电路之间流通贯穿电流。能提高可对半导体存储器件中字线断线故障进行冗余性挽救的概率。
本实施例与实施例3的发明组合，将组成图3所示虚拟存储单元1d的任一晶体管(图8的晶体管Q1～Q6)用作字线控制元件6，能抑制半导体存储器件布局面积的增加。
实施例5
图6示出本发明实施例5的半导体存储器件(SRAM)的组成图。
图6的半导体存储器件包括存储单元1，字线驱动器2，冗余字线驱动器3，位线预充电控制信号线驱动器4，位线预充电电路5，字线控制元件6，NOR电路8，字线WL1～2，冗余字线RWL，位线对BL1～4和/BL1～4以及位线预充电控制信号线PCGL。
WLCG1～3表示字线控制信号，PCG表示位线预充电控制信号，/PCG1～2表示位线预充电控制反相信号，A和B表示字线发生断线。
图8示出存储单元1的具体电路组成，图9示出位线预充电电路5的具体电路组成。
本实施例的半导体存储器件包括与实施例2相同的组成。实施例2中，仅在离开字线的字线驱动器2或冗余字线驱动器3的连接端最远处(远端)连接字线控制元件6，但本实施例，其特征为：在离开字线的字线驱动器或冗余字线驱动器的连接端最远处(远端)以外的部位(字线两端以外的部位)也连接字线控制元件6。
图6所示本实施例的半导体存储器件电路图，其组成为：将图5所示实施例4的半导体存储器件电路图的反相器7置换成用位线预充电控制信号PCG和冗余选择信号RED控制的NOR电路8。
下面，对以上那样组成的本实施例的半导体存储器件说明其工作。
在实施例4的情况下，位线预充电控制信号PCG变化时，随着该信号变化，位线预充电控制反相信号/PCG1和/PCG2也同时变化。然而，字线不发生断线故障时，字线控制元件6可总为非激活状态，因而位线预充电控制反相信号/PCG1和/PCG2可常固定于L电平，不需要变化。
于是，本实施例中利用NOR电路8控制位线预充电控制反相信号，该电路8输入字线不发生断线故障时输出H电平并且字线发生故障时输出L电平的冗余选择信号RED和位线预充电控制信号PCG。仅在位线预充电控制信号PCG为L电平且冗余选择信号RED为L电平时，位线预充电控制反相信号/PCG1，/PCG2成为H电平，字线控制元件6全部为激活状态，全部字线成为L电平。
发生断线故障时(冗余选择信号RED变成L电平)，NOR电路8起与反相器相同的作用，图6所示本实施例电路图进行与图5所示实施例4的电路图相同的工作。
字线不发生断线故障时，冗余选择信号RED输出H电平，因而位线预充电控制反相信号/PCG固定为L电平，字线控制元件6全部为非激活状态(高阻抗状态)。
本实施例，如图6所示，在同一字线中发生2处断线。然而，发生3处以上断线时，利用在含冗余字线的全部字线的远端和字线两端以外的多个部位连接字线控制元件6，能以较高的概率解决上述问题(存储单元的数据相互冲突而破坏和对位线对进行预充电期间流通贯穿电流)。
为了将本发明的内容说明得容易理解，图6的半导体存储器件用数量少的存储单元，字线驱动器，冗余字线驱动器，字线，冗余字线，位线对，字线控制元件等构成，但各元件的数量可分别为多个(或数量多)，其效果与本实施例相同，这当然不用说明。
如上文那样，本发明的半导体存储器件中，字线不发生断线故障时，采用冗余选择信号，使位线预充电控制反相信号不变化。因此，位线预充电控制反相信号不发生充放电电流，可降低半导体存储器件耗电。
本实施例与实施例3的发明组合，将组成图3所示虚拟存储单元1d的任一晶体管(图8的晶体管Q1～Q6)用作字线控制元件6，能抑制半导体存储器件布局面积的增加。
上述实施例的半导体存储器件是SRAM，但不受此限制，也可以是例如DRAM。
如以上所说明，本实施例的半导体存储器件利用在含冗余字线的全部字线的远端连接由位线预充电控制信号控制的字线控制元件，防止发生断线故障的字线连接的存储单元与正常字线连接的存储单元之间通过位线对数据相互冲突和对位线对进行预充电期间发生断线故障的字线连接的存储单元与位线预充电电路之间流通贯穿电流。因此，能对半导体存储器件中字线的断线故障可靠地进行冗余性挽救。
本发明的半导体存储器件利用在含冗余字线的全部字线的远端和字线两端以外的一个以上部位连接由位线预充电控制信号控制的字线控制元件，防止发生多处断线的一条字线连接的存储单元与正常字线连接的存储单元之间通过位线对数据相互冲突和对位线对进行预充电期间发生多处断线故障的一条字线连接存储单元与位线预充电电路之间流通贯穿电流。因此，能提高可对半导体存储器件中字线断线故障进行冗余性挽救的概率。
再者，用冗余选择信号控制字线控制元件，使字线不发生断线故障时，位线预充电控制反相信号不变化。因此，位线预充电控制反相信号不产生充放电电流，可降低半导体存储器件耗电。
又，用虚拟存储单元组成字线控制元件，因而能抑制半导体存储器件布局面积的增加。
以某种详细程度对较佳实施形态说明了本发明，但该较佳实施形态当前所揭示内容的细节当然应该变化，并且能不脱离所申请权利要求书的范围和思想而实现各要素的组合和顺序的变化。

Claims (6)

1.一种半导体存储器件，其特征在于，包括
含一条以上冗余字线的多条字线，
多个位线对，
分别与所述多条字线中的一条和所述多个位线对中的一对连接的多个存储单元，
分别与所述多条字线的一端连接、并且由多个字线控制信号分别控制的多个字线驱动器，
发生单元，当所述多个字线全部为非激活状态时，所述发生单元成为常激活状态，同时根据预充电所述多个位线对用的位线预充电控制信号，发生字线控制元件控制信号，和
分别与所述多条字线的另一端连接、并且由所述字线控制元件控制信号分别控制的多个字线控制元件。
2.如权利要求1所述的半导体存储器件，其特征在于，
所述发生单元根据所述位线预充电控制信号和冗余选择信号，发生所述字线控制元件控制信号。
3.如权利要求1或2所述的半导体器件，其特征在于，
用配置在由所述多个存储单元组成的存储单元阵列外围的虚拟存储单元所具有的元件，形成所述多个字线控制元件。
4.一种半导体存储器件，其特征在于，包括
含一条以上冗余字线的多条字线，
多个位线对，
分别与所述多条字线中的一条和所述多个位线对中的一对连接的多个存储单元，
分别与所述多条字线的一端连接、并且由多个字线控制信号分别控制的多个字线驱动器，
发生单元，当所述多个字线全部为非激活状态时，所述发生单元成为常激活状态，同时根据预充电所述多个位线对用的位线预充电控制信号，发生字线控制元件控制信号，
分别与所述多条字线的另一端连接、并且由所述字线控制元件控制信号分别控制的多个第1字线控制元件，和
分别与所述多条字线的两端以外的部位连接、并且由所述字线控制元件控制信号分别控制的多个第2字线控制元件。
5.如权利要求4所述的半导体存储器件，其特征在于，
所述发生单元根据所述位线预充电控制信号和冗余选择信号，发生所述字线控制元件控制信号。
6.如权利要求4或5所述的半导体器件，其特征在于，
用配置在由所述多个存储单元组成的存储单元阵列外围的虚拟存储单元所具有的元件，形成所述多个第1字线控制元件和所述多个第2字线控制元件。
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