CN1227668C

CN1227668C - 半导体存储器件以及在该器件中选择多条字线的方法

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Publication number: CN1227668C
Application number: CNB011433388A
Authority: CN
Inventors: 中川祐之
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Semiconductor Ltd
Priority date: 2001-04-06
Filing date: 2001-12-20
Publication date: 2005-11-16
Anticipated expiration: 2021-12-20
Also published as: KR20020077641A; KR100799945B1; EP1248269B1; US6542431B2; US20030117879A1; CN1380659A; DE60125910D1; US7116604B2; US20020145933A1; TW533424B; US20040165469A1; DE60125910T2; JP4808856B2; JP2002304899A; US6788610B2; EP1248269A1

Abstract

一种半导体存储器件，其减少用于进行多字线选择测试所需的时间并且工作稳定。该半导体存储器件包括存储单元模块、行解码器、读出放大器、模块控制电路以及读出放大器驱动电路。每个模块控制电路产生一个复位信号。该复位信号被用于按照模块执行不同的时序用该行解码器选择字线。每个模块控制电路把复位信号提供给相关的行解码器。该模块控制电路还把复位信号提供到相关的读出放大器驱动电路，从而按照模块之间不同的时序而释放该读出放大器。

Description

半导体存储器件以及在该器件中选择多条字线的方法

技术领域

本发明涉及半导体存储器件，特别涉及缩短时间并且避免噪声的用于测试相邻单元之间的干扰的方法。

背景技术

相邻单元干扰测试是在半导体器件上进行的，特别是对于DRAM器件。在相邻单元干扰测试过程中，特定的直线在预定时间内保持被选择状态，并且督促放大器放大从位线读出的单元信息。然后，从存储于连接到相邻字线的存储单元的单元信息检测干扰。

由于半导体存储器件的存储容量增加，字线的数目增加。在延长了要执行相邻单元干扰检测所需的时间。为了节约测试成本，需要减小测试时间。因此，进行多条字线的选择测试，以同时激活多条字线。在该测试中，需要使被同时选择的字线数目增加，并且避免由于噪声所造成的故障。

图1为在半导体存储器件(DRAM)50中的存储单元阵列以及其外围电路的电路图。存储单元阵列具有4个存储单元模块BL0、BL1、BL2、BL3。读出放大器组1和行解码器2与模块BL0-BL3相邻。每个读出放大器组1包括多个读出放大器8。

该外围电路包括读出放大器驱动电路3、模块控制电路4、定时信号产生电路5、模块地址缓冲器6以及地址缓冲器7。读出放大器驱动电路3分别与读出放大器组1中的一个相关联。模块控制电路4分别与模块0-3中的一个相关联。

读出放大器驱动电路3和模块控制电路4接收来自定时信号产生电路5的定时信号。模块控制电路4通过模块地址缓冲器6接收来自外部器件的模块地址信号Bad。

模块控制电路4产生一条字线置位信号WLst，其激活字线，以及字线复位信号WLrs，其释放字线。另外，模块控制电路4把该置位信号WLst和该复位信号WLrs提供给相关的行解码器2。

根据该定时信号和模块地址信号Bad，模块控制电路4产生一个模块选择信号Bsl，并且把该模块选择信号Bsl提供给相关联的读出放大器驱动电路3。根据该模块选择信号Bsl，读出放大器驱动电路3把读出放大器驱动信号PSA、NSA提供给相关联的读出放大器组。

行解码器2接收通过地址缓冲器7来自外部器件的字线地址信号WLad。行解码器2根据该字线地址信号WLad和该字线置位信号WLst选择字线，并且根据字线复位信号WLrs终止字线的选择。

图2为示出在单个存储单元模块中的存储单元阵列及其外围电路的示意图。该存储单元模块例如包括128条字线WL0-WL127。多个读出放大器8连接到位线BL，其与每条字线WL0-WL127相交。

对于从模块控制电路4接收的模块选择信号Bsl，读出放大器驱动电路3把读出放大器驱动信号PSA、NSA提供给每个读出放大器8。

行解码器2响应字线地址信号WLad和字线置位信号WLst选择字线，该字线地址信号WLad和字线置位信号WLst响应字线WL0-WL127而提供。另外，响应字线复位信号WLrs，行解码器2终止字线的选择。

下面参照图3描述模块控制电路4、读出放大器驱动电路3和行解码器2。

每个模块控制电路4包括模块选择电路9、字线置位信号产生电路10和字线复位信号产生电路11。模块选择电路9接收高电平的模块地址信号Bad以及高电平的模块置位定时信号Bstt。该定时信号Bstt来自定时信号产生电路5。模块选择电路9具有一个锁存电路12a和两个反相器电路13a，以响应模块地址信号Bad和高电平的定时信号Bstt产生模块选择信号Bsl。

当模块选择电路9接收来自定时信号产生电路5的高电平模块复位定时信号Brst时，锁存电路12a和反相器13a产生低电平的模块选择信号Bsl。

字线置位信号产生电路10包括NAND(与非门)电路14a和反相器电路13b。该NAND电路14a具有接收模块选择信号Bsl的第一输入端以及接收来自定时信号产生电路5的字线置位定时信号WLstt。反相器电路13b接收NAND电路14a的输出信号并且产生字线置位信号WLst。

当字线置位信号产生电路10接收高电平的模块选择信号Bsl并且字线置位定时信号WLstt处于高电平时，字线置位信号产生电路10产生高电平的字线置位信号WLst。

字线复位信号产生电路11包括NAND电路14b和反相器电路13c、13d。该NAND电路14b具有接收模块选择信号Bsl的第一输入端以及接收通过反相器电路13c来自定时信号产生电路5的字线复位定时信号WLrst。两个反相器电路13c、13d接收NAND电路的输出信号并且产生字线复位信号WLrs。

当字线复位信号产生电路11接收高电平的模块选择信号Bsl并且字线置位定时信号WLstt处于低电平时，字线复位信号产生电路11产生低电平的字线复位信号WLrs。当不接收这种信号时，字线复位信号产生电路11产生高电平的字线复位信号WLrs。

读出放大器驱动电路3包括NAND电路14c和反相器电路13e、13f以及三极管Tr1-Tr4。该NAND电路14c具有接收模块选择信号Bsl的第一输入端以及接收来自定时信号产生电路5的读出放大器定时信号SAt。

NAND电路14c的输出信号被通过两个反相器13e、13f提供到p-沟道MOS晶体管Tr1以及n-沟道MOS晶体管Tr2、Tr3的栅极。反相器13e的输出信号被通过反相器电路13f提供到n-沟道MOS晶体管Tr4的栅极。

晶体管Tr1-Tr4串联在电源Vcc和Vss之间。一个读出放大器驱动信号PSA在晶体管Tr1、Tr2的节点产生。一个读出放大器驱动信号NSA在晶体管Tr3、Tr4的节点产生。晶体管Tr2、Tr3的节点被提供预充电电压Vp。

当NAND电路13c接收高电平的模块选择信号Bsl和高电平的读出放大器定时信号SAt时，晶体管Tr1、Tr4被导通，并且晶体管Tr2、Tr3被截止。这产生基本上具有与电源电压Vcc相同电压的读出放大器驱动信号PSA以及基本上具有与电源电压Vss相同电压的读出放大器驱动信号NSA。

当模块选择信号Bsl或者读出放大器定时信号SAt变为低电平时，晶体管Tr1、Tr4被截止，并且Tr2、Tr3被导通。这产生具有与预充电电压Vp基本相同的电压的读出放大器驱动信号PSA、NSA。

当行解码器2接收高电平的字线置位信号WLst以及高电平的字线地址信号WLad时，行解码器2通过锁存电路12b和两人反相电路13g产生高电平的字线选择信号WL。当行解码器2接收高电平的字线复位信号WLrs时，锁存电路12b的输出端变为低电平。在该状态下，行解码器2通过反相器13g产生低电平的字线选择信号WL。

下面将参照图4描述模块控制电路4、行解码器2和读出放大器驱动电路3的工作。

模块置位定时信号Bstt是一个脉冲信号。在模块置位定时信号Bstt的第一脉冲之前，模块复位定时信号Brst变为低电平。另外，在字线置位定时信号WLstt变为高电平之后，模块复位定时信号Brst变为高电平。

如果当模块选择电路9被提供选择其中一个模块BL0-BL3的模块地址信号Bad时模块置位定时信号Bstt变为高电平，该模块选择信号Bsl变为高电平。

当模块选择信号Bsl变为高电平并且字线置位信号产生电路10被提供作为一个脉冲信号的字线置位定时信号WLstt时，该字线置位信号产生电路10产生作为脉冲信号的字线置位信号WLst。

在字线复位信号产生电路11中，字线置位定时信号WLstt在字线置位定时信号WLstt的第一脉冲之前变为低电平，并且在字线选择信号WL变为低电平时，字线置位定时信号WLstt变为高电平。

在字线置位定时信号WLstt变为高电平时经过预定时间之后，读出放大器定时信号SAt变为高电平，并且在字线置位定时信号WLstt变为高电平时经过预定时间之后，读出放大器定时信号SAt变为低电平。

如果当读出放大器驱动电路3接收高电平的模块选择信号Bsl时读出放大器定时信号SAt变为高电平，则读出放大器驱动电路3输出读出放大器驱动信号PSA、NSA。当读出放大器定时信号SAt变为低电平时，则读出放大器驱动信号PSA、NSA移到预充电电压Vp以及读出放大器8。

字线地址信号WLad每隔预定的时间变为高电平。每次字线地址信号WLad变为高电平时，字线置位信号WLst的脉冲被提供行解码器2。

当字线置位信号WLst变为高电平时，对应于字线地址信号WLad的字线WL的电压变为高电平。当字线复位信号WLrs变为高电平时，每条字线WL的电压变为低电平。

下面将参照图5描述在现有半导体存储器件50上执行的相邻单元干扰测试的第一例子。

在进入测试模式命令之后，每个预定的时间向半导体存储器件50提供一个激活命令。与每个激活命令相同步，该半导体存储器件50被提供字线地址信号WLad以及模块地址信号Bad。根据模块控制电路4的操作，行解码器2选择一条字线，并且读出放大器驱动电路3激活一个读出放大器。

例如参见图5，选择模块BL0。另外，每个激活命令按照WL0、WL8以及WL16的方式选择每第8条字线。

在字线WL0被选择时经过预定时间之后，读出放大器驱动信号PSA、NSA同步地提供给模块BL0中的所有读出放大器8。连接到所选择字线的一个存储单元把单元信息提供给位线。每个读出放大器8放大该单元信息。该状态保持预定的时间。

然后，在经过预定时间之后，基于预充电命令的字线置位定时信号WLstt被提供到字线复位信号产生电路11，并且所选择字线被同时释放。读出放大器定时信号SAt使读出放大器8无效。在该状态中，检查字线的启动是否造成相邻单元之间的干扰。

随后，响应该启动命令，例如按照WL1、WL9和WL17的方式，顺序选择在模块BL0中的每第8条字线。在该状态中，当读出放大器驱动信号PSA、NSA选择字线WL1时经过预定时间之后，读出放大器驱动信号PSA、NSA被同时提供到模块BL0中的所有读出放大器8。读出放大器8放大提供到位线的单元信息，并且把所放大状态保持预定的时间。

这种操作重复进行，直到模块BL0中的所有字线被选择为止。另外，对模块BL1-BL3执行相同的操作。

在这种情况中，同时选择多条字线。因此，与一条接一条地激活字线的情况相比，减少了测试时间。但是，尽管在第一例子中同时选择每个模块BL0-BL3中的多条字线，但是多个模块的字线不能被同时选择。结果，不能够充分地缩短测试时间。

下面参照图6描述相邻单元干扰测试的第二现有技术的例子。在第二现有技术的例子中，例如模块BL0和BL2的多个模块中的多条字线被同时选择。另外，模块BL1和BL3的多条字线被同时选择。这缩短了测试时间。

与进入测试模式命令之后的前两个激活命令相同步，半导体存储器件50被顺序提供选择模块BL0、BL2的模块地址信号Bad。根据模块地址信号Bad选择模块BL0、BL2。字线地址信号WLad首先连续两次选择字线WL0，然后例如按照WL8、WL16的方式选择每第8条直线。

前两个激活命令顺序激活模块BL0、BL2的字线WL0。随后，模块BL0、BL2的每第8条字线被顺序并同时选择。在选择模块BL2中的字线WL0后经过预定时间之后，模块BL0、BL2的读出放大器8被激活。

然后，响应预充电命令同时释放所选择的字线。读出放大器8也被释放。

下面将参照图7描述由模块控制电路4、读出放大器驱动电路3和行解码器2所执行用于进行图5的相邻单元干扰测试的操作。

在图7的操作中，模块地址信号Bad被顺序提供到BL0和BL2，并且模块置位定时信号Bstt顺序选择模块BL0、BL2。

在两个周期内提供选择字线WL0的字线地址信号WLad，使得在模块BL0、BL2中的字线WL0被选择。按照与第一例子相同的方式执行对该模块的其它操作。

在第二例子中，多个模块的多条字线被同时选择。这比第一例子进一步缩短了测试时间。但是，当选择该字线时，同时激活在多个模块中的许多读出放大器。另外，当所选择字线不再被选择时，许多读出放大器被同时释放。读出放大器的激活与释放在电源中产生切换噪声。该切换噪声可能造成半导体存储器件50的故障。

在该模块中用于激活读出放大器的时序是相同的。但是，用于启动字线选择的时序在该模块之间是不同的。这导致用于放大读出放大器的容限不为常量的缺点。换句话说，在模块BL0中选择字线WL0之后激活读出放大器8所需的时间t1比在模块BL2中选择字线WL0之后激活读出放大器8所需的时间t2更长。

因此，当激活模块BL0中的字线WL0时用于放大单元信息的容限减小。由于多个模块以相同的时序工作而出现该问题。

换句话说，在第二现有技术的例子中，模块地址信号Bad和字线地址信号WLad被同时提供给多个模块中的多条字线。另外，读出放大器被以相同的时序激活和释放。

发明内容

本发明的一个目的是提供一种半导体存储器件，其减小进行多字线选择测试所需的时间并且工作稳定。

为了实现上述目的，本发明提供一种半导体存储器件，其中包括多个存储单元模块。每个存储单元模块包括多个存储单元和连接到该存储单元的多条字线。多个行解码器连接到多个存储单元模块。每个行解码器选择一个相关联存储单元模块中的字线。多个读出放大器组连接到多个存储单元模块。每个读出放大器组放大从一个相关联的存储单元模块的多个存储单元读出的单元信息。多个模块控制电路连接到多个行解码器。每个模块控制电路同时选择在一个相关联的存储单元模块中的多条字线并且产生一个读出放大器控制信号。多个读出放大器驱动电路连接到多个模块控制电路以及多个读出放大器组。每个读出放大器驱动电路根据一个相关联的模块控制电路的读出放大器控制信号有选择地激活一个相关联的读出放大器组。每个模块控制电路产生至少一个复位信号，并且把该复位信号提供给一个相关联的行解码器以及提供给一个相关联的读出放大器驱动电路。该复位信号被提供到一个相关联的行解码器，使得用于由该行解码器去激活该字线的时序在每个模块之间互不相同。该复位信号被提供到一个相关联的读出放大器驱动电路，使得多个读出放大器组的去激活在每个模块之间互不相同。

本发明的另一个方面是一种用于对半导体存储器件进行多字线选择测试的方法，该半导体存储器件具有多个存储单元模块，其中包括第一存储单元模块和第二存储单元模块。每个存储单元模块具有多个存储单元和连接到该存储单元的多条字线。多个读出放大器组连接到第一和第二存储单元模块。每个读出放大器组放大从一个相关联的存储单元模块的多个存储单元读出的单元信息。该方法包括第一步骤，用于激活在第一存储单元模块中的多条字线中的一条字线，以及在预定时间之后激活与第一存储单元模块相关联的读出放大器；第二步骤，用于激活除了已经在第一存储单元模块中激活的字线之外的在第一存储单元模块中的其它字线；第三步骤，用于激活在第二存储单元模块的多条字线中的一条字线，以及在预定时间之后激活与第二存储单元相关联的读出放大器组；以及第四步骤，用于激活除了已经在第二存储单元模块中激活的字线之外的在第二存储单元模块中的其它字线。在连续执行第一和第二步骤时执行第三和第四步骤；或者在连续执行第一和第三步骤时执行第二和第四步骤。

本发明的另一个方面是一种用于对半导体存储器件进行多字线选择测试的方法，该半导体存储器件具有多个存储单元模块，其中包括第一存储单元模块和第二存储单元模块。每个存储单元模块具有多个存储单元和连接到该存储单元的多条字线。多个读出放大器组连接到第一和第二存储单元模块。每个读出放大器组放大从一个相关联的存储单元模块的多个存储单元读出的单元信息。其中在进行多字线选择测试时，每个存储单元模块中的多条字线和读出放大器组被激活。该方法包括第一步骤，用于去激活在第一存储单元模块中的多条字线以及与第一存储单元模块相关联的读出放大器组；第二步骤，用于在执行第一步骤之后去激活在第二存储单元模块中的多条字线以及与第二存储单元模块相关联的读出放大器组。

本发明的另一个方面是一种用于对半导体存储器件进行多字线选择测试的方法，该半导体存储器件具有多个存储单元模块，其中包括第一存储单元模块和第二存储单元模块。每个存储单元模块具有多个存储单元和连接到该存储单元的多条字线，以及多个读出放大器组连接到第一和第二存储单元模块。每个读出放大器组放大从一个相关联的存储单元模块的多个存储单元读出的单元信息。该方法包括第一步骤，用于激活在第一存储单元模块中的多条字线中的一条字线，以及在预定时间之后激活与第一存储单元模块相关联的一个读出放大器；第二步骤，用于激活除了已经在第一存储单元模块中激活的字线之外的其它字线；第三步骤，用于激活在第二存储单元模块的多条字线中的一条字线，以及在预定时间之后激活与第二存储单元相关联的读出放大器组；第四步骤，用于激活除了已经在第二存储单元模块中激活的字线之外的其它字线；第五步骤，用于释放在第一存储单元模块中的多条字线以及与第一存储单元模块相关联的读出放大器组；第六步骤，用于在执行第五步骤之后释放在第二存储单元模块中的多条字线以及与第二存储单元模块相关联的读出放大器组。在连续执行第一和第二步骤时执行第三和第四步骤；或者在连续执行第一和第三步骤时执行第二和第四步骤。

本发明的另一个方面提供一种半导体存储器件，一种半导体存储器件，其中包括：多个存储单元模块，每个存储单元模块包括多个存储单元和连接到该存储单元的多条字线；连接到多个存储单元模块的多个行解码器，其中每个行解码器选择一个相关联存储单元模块中的一条字线；连接到多个存储单元模块的多个读出放大器组，其中每个读出放大器组放大从一个相关联的存储单元模块的多个存储单元读出的单元信息；连接到多个行解码器的多个模块控制电路，其中每个模块控制电路同时选择在一个相关联的存储单元模块中的多条字线并且产生一个读出放大器控制信号和字线复位信号；连接到多个模块控制电路以及多个读出放大器组的多个读出放大器驱动电路，其中每个读出放大器驱动电路根据一个相关联的模块控制电路的读出放大器控制信号有选择地激活一个相关联的读出放大器组，每个读出放大器驱动电路包括一个利用字线复位信号和读出放大器复位定时信号被复位的锁存电路。

从下文通过举例说明本发明的原理的结合附图的描述中，本发明的其它方面和优点将被变得更加清楚。

附图说明

通过参照下文结合附图对当前的优选实施例的描述，本发明的目的和优点将得到更好的理解，其中：

图1为具有多个存储单元模块的现有半导体存储器件的示意方框图；

图2为在图3的半导体存储器件中的一个模块的示意方框图；

图3为在图1的半导体存储器件中的外围电路的示意电路图；

图4为在图1的半导体存储器件的第一测试例子中执行的操作的结合时序和波形图；

图5为在图1的半导体存储器件的第一测试例子中执行的操作的结合时序和波形图；

图6为在图1的半导体存储器件的第二测试例子中执行的操作的结合时序和波形图；

图7为在图1的半导体存储器件的第二测试例子中执行的操作的结合时序和波形图；

图8为根据本发明第一实施例的半导体存储器件的示意方框图；

图9为图8的半导体存储器件的外围电路的示意电路图；

图10为说明在图8的半导体存储器件中执行的操作的结合时序和波形图；

图11为说明在图8的半导体存储器件中执行的操作的结合时序和波形图；

图12为说明在根据本发明第二实施例的半导体存储器件中执行的操作的结合时序和波形图；

图13为说明在根据本发明第二实施例的半导体存储器件中执行的操作的结合时序和波形图；

图14为读出放大器驱动电路的另一个例子的电路图。

具体实施方式

在附图中，相同的参考标号用于相同的部件。

(第一实施例)

图8为根据本发明第一实施例的半导体体存储器件100的示意方框图。半导存储器件100包括4个存储单元模块BL0、BL1、BL2、BL3、多个读出放大器组1、多个模块控制电路21、多个读出放大器驱动电路22以及多个行解码器23。

每个模块BL0-BL3连接到相关联的读出放大器组1和行解码器23。

每个行解码器23选择相关联的一个模块BL0-BL3中的字线。每个读出放大器组1具有多个读出放大器8。当选择一条字线时，每个读出放大器8放大所读出的单元信息。每个模块控制电路21具有多字线选择功能，该功能同时选择在多个模块中的多条字线。

每个读出放大器驱动电路22根据相关联的模块控制电路21的输出信号控制相关联的读出放大器8的激活和释放。

每个模块控制电路21把一个复位信号WLrs提供到相关联的行解码器23，以便于以在模块之间不同的时序释放字线。另外，每个模块控制电路21产生一个信号Φ(WLrs)，以按照在模块之间的不同的时序释放相关联的读出放大器8，并且把该信号Φ提供到一个相关联的读出放大器驱动电路22。

图9为模块控制电路21、读出放大器驱动电路22以及行解码器23的示意电路图。尽管半导体存储器件100的模块控制电路21和读出放大器驱动电路22与模块控制电路4和读出放大器驱动电路3不同，但是半导体存储器件100的剩余部分的结构与现有技术的半导体存储器件50相同。

每个模块控制电路21包括一个模块选择电路24、字线置位信号产生电路25、以及字线复位信号产生电路26。模块选择电路24具有接收模块地址信号Bad的复位端。模块选择电路24的剩余部分与模块选择电路9的相应部分相同。

模块地址信号Bad被并行地提供到模块复位定时信号Brst。相应地，当模块选择电路24接收高电平的模块地址信号Bad和模块复位定时信号Brst时，模块选择电路24产生低电平的模块选择信号Bsl。

字线置位信号产生电路25的结构与图3的现有技术的例子中的字线置位信号产生电路10相同。

字线复位信号产生电路26包括NAND电路14d，以取代图3的字线复位信号产生电路11的反相器电路13c。该NAND电路14d具有被提供字线置位定时信号WLstt的第一输入端，以及被提供模块地址信号Bad的第二输入端。该NAND电路14d的输出信号被提供到该NAND电路14b的第二输入端。相应地，当字线复位信号产生电路26接收高电平的字线置位定时信号WLstt并且模块地址信号Bad处于高电平时，字线复位信号产生电路26产生高电平的字线复位信号WLrs。

每个读出放大器驱动电路22包括NAND电路14e、14f、14g、14h以及反相器电路13h，以取代图3的读出放大器驱动电路3的NAND电路14c和反相器14e。

NAND电路14e具有接收模块选择信号Bsl的第一输入端以及接收来自定时信号产生电路5读出放大器置位定时信号SAstt的第二输入端。该NAND电路14f具有被提供字线复位信号WLrs的第一输入端以及被提供来自定时信号产生电路5的读出放大器复位定时信号SArst的第二输入端。

NAND电路14e的输出信号被提供到NAND电路14g的第一输入端。NAND电路14f的输出信号被提供到NAND电路14h的第一输入端。NAND电路14g的输出信号被提供到NAND电路14h的第二输入端。NAND电路14h的输出信号被提供到NAND电路14g的第二输入端。NAND电路14g、14h形成一个锁存电路。

NAND电路14g的输出信号被通过反相器电路13h提供到晶体管Tr1、Tr2、Tr3的栅极，并且反相器电路13h的输出信号被通过反相器电路13f提供到晶体管Tr4的栅极。晶体管Tr1-Tr4具有与读出放大器驱动电路3相同的结构。

当NAND电路14e接收高电平的模块选择信号Bsl以及高电平的读出放大器置位定时信号SAstt时，NAND电路14e产生低电平的输出信号。NAND电路14g把高电平的输出信号提供到反相器电路13h。在这种状态中，晶体管Tr1、Tr4被导通，并且晶体管Tr2、Tr3被截止。结果，读出放大器驱动电路22把读出放大器驱动信号PSA和读出放大器驱动信号NSA提供给相关联的读出放大器8，该读出放大器驱动信号PSA基本上具有与电源电压Vcc相同的电压，并且该读出放大器驱动信号NSA基本上具有与电源电压Vss相同的电压。

当NAND电路14f接收高电平的字线复位信号WLrs以及高电平的读出放大器复位定时信号SArst时，NAND电路14f产生低电平的输出信号。根据NAND电路14f的低电平输出信号，NAND电路14h输出高电平输出信号。

在该状态中，NAND电路14e的输出信号为高电平。因此，NAND电路14g产生低电平输出信号，并且把该低电平输出信号提供到反相器电路13h。相应地，反相器电路13h的高电平输出信号使晶体管Tr1、Tr4截止，并且使晶体管Tr2、Tr3导通。结果，读出放大器驱动电路22把读出放大器驱动信号PSA、NSA提供给相关联的读出放大器8，其电压与预充电电压Vp相同。

每个行解码器23的结构与图3的行解码器2相同。

下面将参照图10讨论模块控制电路21、读出放大器驱动电路22和行解码器23的操作。

从定时信号产生电路5提供到模块选择电路24的模块置位定时信号Bstt以及模块复位定时信号Brst是脉冲信号。当把选择其中一个模块BL0-BL3(在图10中的模块BL0)的模块地址信号Bad提供给模块选择电路24时，如果模块置位定时信号Bstt变为高电平，则模块选择信号Bsl变为高电平。

当模块选择信号Bsl变为高电平并且字线置位信号产生电路25接收作为一个脉冲信号的字线置位定时信号WLstt时，字线置位信号产生电路25产生作为脉冲信号的字线置位信号WLst。

定时信号产生电路5把字线置位定时信号WLstt延迟预定的时间，以产生作为脉冲信号的读出放大器置位定时信号SAstt，并且把该定时信号SAstt提供给每个读出放大器驱动电路22。当模块选择信号Bsl为高电平时，读出放大器置位定时信号SAstt变为高电平，读出放大器驱动电路22产生读出放大器驱动信号PSA、NSA。该读出放大器驱动信号PSA、NSA被提供到模块BL0中的读出放大器8。这激活读出放大器8。这种状态被保持。

当字线地址信号WLad为高电平并且字线置位信号WLst为高电平时，行解码器2增加相应字线WL的电压。在模块BL0中，从字线WL0开始的每第8条字线被顺序选择，并且增加所选择字线的电压。

从第一字线WL0被激活时经过预定时间之后激活模块BL0中的读出放大器8。

在完成模块BL0中的每第8条字线的选择之后，模块地址信号Bad转到选择模块BL2。在该状态中，当模块置位定时信号Bstt变为高电平时，在模块BL2中的模块选择信号Bsl变为高电平。

在该状态中，每次当字线置位定时信号WLstt变为高电平时，字线置位信号WLst变为高电平。根据字线地址信号WLad从字线WL0开始顺序选择每第8条字线。读出放大器驱动电路22输出读出放大器驱动信号PSA、NSA，并且激活模块BL2中的读出放大器8。该状态被保持。

当模块BL0、BL2中的每第8条字线的选择结束时并且在所选择状态保持预定的状态之后，半导体存储器件100接收模块地址信号Bad，以根据预充电命令选择模块BL0、BL2。

当半导体存储器件100被提供模块BL0的模块地址信号Bad并且字线置位定时信号WLstt变为高电平时，在模块BL0中的字线复位信号WLrs变为高电平。当字线复位信号WLrs变为高电平时，所有被选择字线被释放。

当读出放大器复位定时信号SArst变为高电平时，模块BL0的读出放大器驱动电路22停止输出读出放大器驱动信号PSA、NSA。这使读出放大器8无效。

然后，当半导体存储器件100被提供模块地址信号Bad并且字线置位定时信号WLstt变为高电平时，在模块BL2中的字线复位信号WLrs变为高电平，并且所有被选择字线变为低电平。

当读出放大器复位定时信号SArst变为高电平时，模块BL2停止接收读出放大器驱动信号PSA、NSA。这使读出放大器8无效。

在上述操作之后，在模块BL0、BL2中从字线WL1开始顺序选择每第8条字线，并且读出放大器8被激活。该操作按照相同的方式重复执行。当完成在模块BL0、BL2中的所有字线的选择是，对模块BL1、BL3重复相同的操作。

图11示出多字线的选择。一个激活命令跟随在测试模式进入命令之后。根据该激活命令，基于字线地址信号WLad和模块地址信号Bad从字线WL0开始顺序选择每第8条字线。

在字线WL0的选择之后，模块BL0的读出放大器8被激活。当模块BL0中的每第8条字线的选择结束时，半导体存储器件100接收对应于模块BL2的模块地址信号Bad。结果，从直线WL0开始按照相同的方式选择模块BL2中的每第8条字线，并且相关联的读出放大器8可以被激活。

然后，当在模块BL0、BL2中从直线WL0开始的每第8条字线的选择结束时，半导体存储器件100与预充电命令相同步地接收对应于模块BL0、BL2的模块地址信号Bad。

随后，根据对应于模块BL0的模块地址信号Bad，在模块BL0中选择的字线被释放，并且与模块BL0相关联的读出放大器8被无效。然后，在模块BL2中选择的字线被释放，并且与模块BL2相关联的读出放大器8被无效。

这种操作被重复执行以选择模块BL0、BL2中的所有字线。然后，在模块BL1、BL3中重复执行相同的操作。

半导体存储器件100具有上述优点。

(1)多个模块的多条字线被同时选择。这减少了进行多字线测试所需的时间。

(2)模块之间的激活时序和释放时序相偏离并且同时选择多个模块中的多条字线。这避免了在读出放大器被激活或被释放时产生噪声。

(3)在每个模块中从字线被选择到读出放大器被激活的时间是相同的。因此对每个模块保证了用于放大单元信息的容限。

(第二实施例)

图12和13示出根据本发明第二实施例的半导体存储器件200的工作时序。第二实施例的半导体存储器件200的电路结构与第一实施例的存储器件100相同。

模块地址信号Bad的输入时序在半导体存储器件200中改变，以同时选择除了被首先选择的字线之外的多个模块中的字线。

现在参照图12描述模块控制电路21、读出放大器驱动电路22和行解码器23的操作。

在模块BL0中，当模块控制电路21被提供模块地址信号Bad时，模块置位定时信号Bstt被提供到模块控制电路21。结果，模块选择信号Bsl变为高电平，并且字线复位信号WLrs变为低电平。

然后，当字线置位定时信号WLstt变为高电平时，字线置位信号WLst变为高电平。在该状态中，在模块BL0中的字线WL0变为高电平。

然后，在模块BL2中，模块地址信号Bad和模块置位定时信号Bstt被提供到模块控制电路21。结果，模块选择信号Bsl变为高电平，并且字线复位信号WLrs变为低电平。

然后，当字线置位定时信号WLstt变为高电平时，字线置位信号WLst变为高电平。在该状态中，在模块BL2中的字线WL0变为高电平。

然后，字线地址信号WLad被切换以对应于与WL8相对应的地址。然后，当字线置位定时信号WLstt变为高电平时，字线置位信号WLst变为高电平。在该状态中，在模块BL0、BL2中同时选择字线WL8。

然后，同时选择模块BL0、BL2中的每第8条字线。当每第8条字线的选择结束时，在模块BL0中选择的字线被同时释放，并且与模块BL0相关联的读出放大器8被释放。

然后，在模块BL2中选择的字线被同时释放，并且与模块BL2相关联的读出放大器被释放。随后，按照相同的方式重复执行上述操作，以选择模块BL0、BL2中的所有字线。接着，按照相同的方式在模块BL1、BL3中执行上述操作。

半导体存储器件200具有上述优点。

除了被首先选择的字线之外，以相同的时序在多个模块中选择相同地址的字线。因此，用于执行多字线选择的时间被进一步缩短。

本领域内的专业人员将容易看出可以用许多其它特定形式来实现本发明而不脱离本发明的精神和范围。特别地，应当知道本发明可以用以下形式来实现。

包含在图9的读出放大器驱动电路22中的NAND电路14e-14h和反相器电路13h可以用图14中的电路所代替。图14的电路包括n-沟道MOS晶体管Tr5、Tr6、反相器电路13i和锁存电路12c。锁存电路12c的输出信号被提供到图9中所示的晶体管Tr1-Tr3以及读出放大器驱动电路22的反相器电路13f。

在这种情况中，当读出放大器被激活时，在模块选择信号Bsl变为高电平时，读出放大器置位定时信号SAstt变为高电平。这使得锁存电路12c的输出信号变成低电平并且激活读出放大器8。

当字线复位信号WLrs变成高电平时，读出放大器复位定时信号SArst变为高电平。这使得锁存电路12c的输出信号变为高电平，并且释放读出放大器8。

在上述实施例中，选择在每个模块中的每第8条字线。但是，所选择字线之间的间隔不一定是8，而可以是任何其它数目。

模块的数目不一定是4。可以使用任何其它数目的模块。另外，被同时选择的模块数不限于两个。

本实施例被认为是说明性的而不是限制性的，并且本发明不限于在此给出的细节，而是能够在所附权利要求的范围和等效表述范围内作出改变。

Claims

1.一种半导体存储器件，其中包括：

多个存储单元模块，每个存储单元模块包括多个存储单元和连接到该存储单元的多条字线；

连接到多个存储单元模块的多个行解码器，每个行解码器选择一个相关联存储单元模块中的字线；

连接到多个存储单元模块的多个读出放大器组，每个读出放大器组放大从一个相关联的存储单元模块的多个存储单元读出的单元信息；

连接到多个行解码器的多个模块控制电路，每个模块控制电路同时选择在一个相关联的存储单元模块中的多条字线并且产生一个读出放大器控制信号；以及

连接到多个模块控制电路以及多个读出放大器组的多个读出放大器驱动电路，每个读出放大器驱动电路根据一个相关联的模块控制电路的读出放大器控制信号有选择地激活一个相关联的读出放大器组；

其中每个模块控制电路产生至少一个复位信号，并且把该复位信号提供给一个相关联的行解码器以及提供给一个相关联的读出放大器驱动电路，该复位信号被提供到一个相关联的行解码器，使得用于由该行解码器去激活该字线的时序在每个模块之间互不相同，并且该复位信号被提供到一个相关联的读出放大器驱动电路，使得多个读出放大器组的去激活在每个模块之间互不相同。

2.根据权利要求1所述的器件，其中每个模块控制电路根据选择多个存储单元模块中的一个模块的模块地址信号产生复位信号。

3.根据权利要求2所述的器件，其中每个模块控制电路包括：

模块选择电路，用于根据模块地址信号产生模块选择信号；

字线置位信号产生电路，其连接到模块选择电路，用于产生字线置位信号，以选择其中一条字线；以及

字线复位信号产生电路，其连接到模块选择电路，用于产生字线复位信号，以停止根据模块选择信号对字线的选择；

其中字线复位信号产生电路根据在模块选择信号输出之后提供的模块地址信号产生字线复位信号。

4.根据权利要求3所述的器件，其中每个读出放大器驱动电路根据字线复位信号去激活相关联的读出放大器。

5.根据权利要求3所述的器件，其中每个模块选择电路根据在模块选择信号输出之后提供的模块地址信号使模块选择信号复位。

6.根据权利要求3所述的器件，其中进一步包括：

定时信号产生电路，其连接到多个读出放大器驱动电路，用于产生读出放大器置位定时信号，以控制多个读出放大器的激活；

其中从所述相关联存储单元模块中的第一字线被选择时经过预定时间之后，每个读出放大器驱动电路根据模块选择信号和读出放大器置位定时信号激活相关的读出放大器。

7.根据权利要求6所述的器件，其中每个读出放大器驱动电路包括锁存电路。

8.一种用于对半导体存储器件进行多字线选择测试的方法，该半导体存储器件具有多个存储单元模块，其中包括第一存储单元模块和第二存储单元模块，每个存储单元模块具有多个存储单元和连接到该存储单元的多条字线，多个读出放大器组连接到第一和第二存储单元模块，每个读出放大器组放大从一个相关联的存储单元模块的多个存储单元读出的单元信息，该方法包括：

第一步骤，用于激活在第一存储单元模块中的多条字线中的一条字线，以及在预定时间之后激活与第一存储单元模块相关联的读出放大器；

第二步骤，用于激活除了已经在第一存储单元模块中激活的字线之外的在第一存储单元模块中的其它字线；

第三步骤，用于激活在第二存储单元模块的多条字线中的一条字线，以及在预定时间之后激活与第二存储单元相关联的读出放大器组；以及

第四步骤，用于激活除了已经在第二存储单元模块中激活的字线之外的在第二存储单元模块中的其它字线，

其中在第一和第二步骤后是第三和第四步骤；或者第一和第三步骤之后是第二和第四步骤。

9.一种用于对半导体存储器件进行多字线选择测试的方法，该半导体存储器件具有多个存储单元模块，其中包括第一存储单元模块和第二存储单元模块，每个存储单元模块具有多个存储单元和连接到该存储单元的多条字线，多个读出放大器组连接到第一和第二存储单元模块，每个读出放大器组放大从一个相关联的存储单元模块的多个存储单元读出的单元信息，其中在进行多字线选择测试时，每个存储单元模块中的多条字线和读出放大器组被激活，该方法包括：

第一步骤，用于去激活在第一存储单元模块中的多条字线以及与第一存储单元模块相关联的读出放大器组；

第二步骤，用于在执行第一步骤之后去激活在第二存储单元模块中的多条字线以及与第二存储单元模块相关联的读出放大器组。

10.一种用于对半导体存储器件进行多字线选择测试的方法，该半导体存储器件具有多个存储单元模块，其中包括第一存储单元模块和第二存储单元模块，每个存储单元模块具有多个存储单元和连接到该存储单元的多条字线，以及多个读出放大器组连接到第一和第二存储单元模块，每个读出放大器组放大从一个相关联的存储单元模块的多个存储单元读出的单元信息，该方法包括：

第一步骤，用于激活在第一存储单元模块中的多条字线中的一条字线，以及在预定时间之后激活与第一存储单元模块相关联的一个读出放大器；

第三步骤，用于激活在第二存储单元模块的多条字线中的一条字线，以及在预定时间之后激活与第二存储单元相关联的读出放大器组；

第四步骤，用于激活除了已经在第二存储单元模块中激活的字线之外的在第二存储单元模块中的其它字线；

第五步骤，用于去激活在第一存储单元模块中的多条字线以及与第一存储单元模块相关联的读出放大器组；

第六步骤，用于在执行第五步骤之后去激活在第二存储单元模块中的多条字线以及与第二存储单元模块相关联的读出放大器组；

其中在连续执行第一和第二步骤时执行第三和第四步骤；或者在连续执行第一和第三步骤时执行第二和第四步骤。

11.一种半导体存储器件，其中包括：

连接到多个存储单元模块的多个行解码器，其中每个行解码器选择一个相关联存储单元模块中的一条字线；

连接到多个存储单元模块的多个读出放大器组，其中每个读出放大器组放大从一个相关联的存储单元模块的多个存储单元读出的单元信息；

连接到多个行解码器的多个模块控制电路，其中每个模块控制电路同时选择在一个相关联的存储单元模块中的多条字线并且产生一个读出放大器控制信号和字线复位信号；

连接到多个模块控制电路以及多个读出放大器组的多个读出放大器驱动电路，其中每个读出放大器驱动电路根据一个相关联的模块控制电路的读出放大器控制信号有选择地激活一个相关联的读出放大器组，每个读出放大器驱动电路包括一个利用字线复位信号和读出放大器复位定时信号被复位的锁存电路。

12.根据权利要求11所述的器件，其中进一步包括：

定时信号产生电路，其连接到多个读出放大器驱动电路，用于产生读出放大器置位定时信号，以有选择地控制多个读出放大器组的激活，以及产生读出放大器复位定时信号；

其中该锁存电路接收读出放大器置位定时信号和读出放大器复位定时信号。

13.根据权利要求11所述的器件，其中模块控制电路包括字线复位信号产生电路，用于产生字线复位信号，其停止选择多条字线，其中锁存电路接收包括模块信号的字线复位信号。