TW533424B

TW533424B - Semiconductor memory device and method for selecting multiple word lines in a semiconductor memory device

Info

Publication number: TW533424B
Application number: TW090129554A
Authority: TW
Inventors: Yuji Nakagawa
Original assignee: Fujitsu Ltd
Priority date: 2001-04-06
Filing date: 2001-11-29
Publication date: 2003-05-21
Also published as: US6542431B2; US20030117879A1; CN1380659A; DE60125910D1; JP2002304899A; CN1227668C; DE60125910T2; JP4808856B2; EP1248269A1; US6788610B2; US20020145933A1; KR20020077641A; US20040165469A1; KR100799945B1; US7116604B2; EP1248269B1

Description

533424 A7 B7_ 五、發明説明（l ) " " 【發明之領域】本發明係有關半導體記憶裝置之相鄰胞元間之干擾試驗’詳而言之，係有關於相鄰胞元間進行干擾試驗時之試驗時間縮短及雜訊對策。半導體記憶裝置，特別DRAM，係於相鄰胞元間進行干擾試驗。相鄰胞元間之干擾試驗係指，將特定之字元線 (Word Line)維持呈預定時間選擇狀態，並將讀出於位元線 (Bit Line)之胞元資訊以感測放大器放大後，檢測有無干擾儲存於相鄰該字元線之記憶胞（Memory Cell)之胞元資訊。近年來，因半導體記憶裝置之記憶容量增大，故字元線之數目變多，由該結果，因相鄰胞元間之干擾試驗所需時間增長，故，為削減試驗成本，於是要求縮短試驗時間。因此，進行令多數條字元線同時升起之字元線多重選擇試驗’然’此時同時選擇之字元線數目多，又需防止雜訊引起之誤差。第8圖表示半導體記憶裝置（DraM)之記憶胞陣列及其周圍電路（Peripherai Circuit)。記憶胞陣列係由4個區塊 BlcokO〜Blcok3構成，且相鄰於各區塊BlcokO〜Blcok3，分別配設有感測放大器領域1及行解碼器2。周圍電路上分別配設有與感測放大器領域1對應之感測放大器驅動電路3，及與各區塊BlcokO〜Blcok3對應之區塊控制電路4。由時序信號生成電路5輸出之時序信號輸入於感測放大器驅動電路3及區塊控制電路4，區塊位址Bad則由外部本紙張尺度適用中國國家標準（CNs) A4規格（210X297公楚）、請先閱諝背面之注意事項再填寫本頁) •訂— -4- 533424 A7 B7 五、發明説明（2 ) 透過位址緩衝器6而輸入於區塊控制電路4。區塊控制電路4根據時序信號及區塊位址Bad，將設定字元線升起之字元線設定信號WLst及停止字元線升起之字元線重置信號WLrs輸出於行解碼器2。又，區塊控制電路4根據時序信號及區塊位址Bad，將區塊選擇信號Bsl輸出於感測放大器電路3。且，感測放大器驅動電路3根據區塊選擇信號Bsl之輸入，將感測放大器驅動信號PSA、NSA供給於對應之感測放大器領域1。行位址信號WLad由外部透過位址緩衝器7而輸入於行解碼器2。且，行解碼器2根據行位址信號Wlad及字元線設定信號WLst而選擇字元線，並根據字元線重置信號WLrs 而停止字元線之選擇。第9圖表示記憶胞陣列及周圍電路之1區塊。譬如，字元線WLO〜WL127係構成呈128條，且，於各字元線 WLO〜WL127交叉之位元線BL上，分別連接有感測放大器感測放大器驅動電路3根據區塊控制電路4所輸出之區塊選擇信號Bsl，而將感測放大器驅動信號PSA、NSA輸出於各感測放大器8。行解碼器2設於每一字元線WLO〜WL127，並根據行位址信號WLad及字元線設定信號WLst而選擇各字元線，或根據字元線重置信號WLrs而停止字元線之選擇。依第10圖說明區塊控制電路4、感測放大器驅動電路3 及行解碼器2之具體構造。本紙張尺度適用中國國家標準（CNS) A4規格（210X297公釐） -----------------------裝------------------、可------------------線· (請先閲讀背面之注意事項再填寫本頁) 533424 A7 ______B7_ 五、發明説明（3 ) 區塊控制電路4係由區塊選擇電路9、字元線設定信號產生電路10及字元線重置信號產生電路11構成。 ----------------……9^—— ·(請先閲說背面之注意事項再填寫本頁) 區塊選擇電路9係，當區塊位址Bad與時序信號生成電路5所輸出之區塊設定時序信號Bstt均為Η位準（Level)時，透過閂鎖（Latch)電路12a及2段之反向器電路13a輸出Η位準之區塊選擇信號Bsl。又，時序信號生成電路5所輸出之區塊重置時序信號 Brst為Η位準時，閂鎖電路12a之輸出信號為L位準，且由反向器電路13a輸出L位準之區塊選擇信號Bsl。字元線設定信號產生電路10係，區塊選擇信號Bsl及時序信號產生電路5所輸出之字元線設定時序信號wLstt均輸入於NAND電路14a，該NAND電路14a之輸出信號貝ij透過反向器電路13b而作為字組設定信號wlst輸出。因此’字元線設定信號產生電路1〇將於區塊選擇信號 Bsl及字元線設定時序信號WLstt均為Η位準時，輸出η位準之字元線設定信號WLst。字元線重置信號產生電路11係，區塊選擇信號Bsl輸入於NAND電路14b，且時序信號產生電路5所輸出之字元線重置時序信號WLrst透過反向器電路13c輸入於NadA電路 14b，該NAND電路14b之輸出信號則透過2段之反向器電路 13d而作為字元線重置信號WLrs輸出。因此’子元線重置信號產生電路11於區塊選擇信號By 為Η位準，且字元線重置時序信號WLrst為[位準時，輸出l 位準之字元線重置信號WLrs，除此之外，則輸出η位準之本紙張尺度適用中國國家標準（CNS) Α4規格（210X297公复） 533424 A7 B7 五、發明説明（4 ) 字元線重置信號WLrs。感測放大器驅動電路3係，區塊選擇信號Bsl及時序信號產生電路5所輸出之感測放大器時序信號SAt均輸入於 NAND電路14c，該NAND電路14c之輸出信號則透過2段之反向器電路13e，而輸入於P通道（Channel)MOS電晶體Trl 及N通道MOS電晶體Tr2、Tr3之閘極。又，反向器電路13 e之輸出信號透過反向器電路13 f而輸入於N通道MOS電晶體Tr4之閘極。電晶體Trl〜Tr4串聯地連接於電源Vcc、Vss間，由電晶體Trl之汲極輸出感測放大器驅動信號PSA，而由電晶體 Tr4之汲極輸出感測放大器驅動信號NSA。又，預充（Precharge)電壓Vp輸入於電晶體τΓ2、Tr3之連接點。因此，感測放大器電路3中，當區塊選擇信號Bsl及感測放大器時序信號SAt均為Η位準時，電晶體Trl、Tr4將為開啟狀態且電晶體Tr2、Tr3為關閉狀態，並輸出大約電源 Vcc位準之電壓，以作為感測放大器驅動信號PSA，又輸出大約電源Vss位準之電壓，以作為感測放大器驅動信號 NSA。又，當區塊選擇信號Bsl及感測放大器時序信號SAt中任一者為L位準時，電晶體ΤΠ、Tr4將為關閉狀態且電晶體 Tr2、Tr3為開啟狀態，感測放大器驅動信號PSA、NSA則預先充電至預充電壓Vp之位準。行解碼器2係以與前述區塊選擇電路9相同之電路構本紙張尺度適用中國國家標準（CNS) A4規格（210X297公爱） .......................裝------------------、可.....................線· (請先閲讀背面之注意事項再填寫本頁) 533424 A7 B7 五、發明説明（成。S則述字元線設定信號產生電路丨〇所輸出之字元線設定信號WLst，與將行位址信號解碼之字元線位址wLad均為Η位準時，將透過閂鎖電路12b與2段之反向電路13g使字元線WL為Η位準。又，當字元線重置信號產生電路丨〗所輸出之字元線重置信號WLrs為Η位準時，閂鎖電路12b之輸出端子將為乙位準，且由反向器電路13g輸出L位準之字元線選擇信號 WLs卜依第12圖說明構造成前述之區塊控制電路4、行解碼器 2及感測放大器驅動電路3之動作。由時序信號生成電路5輸入於區塊選擇電路9之區塊設定時序信號Bstt係作為脈衝信號而輸入，區塊重置時序信號Brst則係先於第一次之區塊設定時序信號Brst降至乙位準，且於字元線重置時序信號WLrst升起後再升至η位準之信號。用以選擇區塊BlcokO〜Blcok3中任一者之區塊位址Bad 於輸入區塊選擇電路9之狀態下，當區塊設定時序信號Bstt 升起至Η位準時，區塊選擇信號Bsl將升至η位準。當區塊選擇信號Bsl升至Η位準，且字元線設定時序信號WLstt作為脈衝信號而輸入於字元線設定信號產生電路 10時，字元線設定信號WLst係作為脈衝信號而由字組設定信號產生電路10輸出。字元線重置信號產生電路11中，由時序信號產生電路5 輸入之字元線重置時序信號WLrst係，先於第一次之字元本紙張尺度適用中國國家標準（CNS) A4規格（210X297公釐） ---------------------霍…： (請先閲讀背面之注意事項再填寫本頁) 訂— 533424 A7 B7 五、發明説明（6 線設定時序信號WLstt降至L位準，且於字元線選擇信號 WLsl升起之時序上升。且，當字元線重置時序信號WLrst升至Η位準時，字元線重置信號WLrs將升至Η位準。輸入於感測放大器驅動電路3之感測放大器時序信號 S At係，由第一次之字元線設定時序信號WLstt經預定時間後上升，且於字元線重置時序信號WLrst之上升經預定時間後，作為下降信號而輸入。且，感測放大器驅動電路3中，於輸入Η位準之區塊選擇信號Bsl之狀態下，當感測放大器時序信號SAt升至Η位準時，將輸出感測放大器驅動信號PSA、NSA，而感測放大器時序信號SAt降至L位準時，感測放大器驅動信號 PSA、NSA則成預充電壓Vp並使感測放大器8鈍化。行解碼器2中，字元線位址WLad於每一預定時間成Η 位準，且於各字元線位址WLad為Η位準之狀態下，字元線設定信號WLst係各錯開1脈衝而輸入。且，當字元線設定信號WLst升起時，對應該字元線位址WLad之字元線WL將上升。又，當字元線重置信號WLrs升至Η位準時，字元線WL 降至L位準。依第11圖說明第一習知例，其係於構造成如前述之半導體記憶裝置中之相鄰胞元間進行干擾試驗時之動作。接著測試方法入口指令（Test Mode Entry Command)，於每一預定時間輸入現用指令（Active Command)，且與各本紙張尺度適用中國國家標準（CNS) A4規格（210X297公釐） -----------------------裝------------------#------------------線_ (請先閱讀背面之注意事項再填寫本頁) -9- 533424 A7 B7 五、發明説明（7 ) 現用指令同步地輸入字元線位址WLad及區塊位址Bad。 {請先閲tr背面之注意事項再填寫本頁) 且’根據區塊控制電路4之動作，以行解碼器2進行字元線之選擇動作，並以感測放大器驅動電路3進行感測放大器之活化動作。譬如，第11圖中選擇區塊BlcokO，且於各現用指令中，依次選擇如WL0、WL8、WL16等相隔8條之字元線。感測放大器驅動信號PSA、NSA係，由字元線WL0之選擇經預定時間後，同時供給於區塊BlcokO之所有感測放大器8。且，由連接於所選擇之字元線之記憶胞讀出胞元資訊於位元線，並以各感測放大器8放大該胞元資訊，而此狀態維持一預定時間。其次，於經過預定時間後，根據預充指令，輸入字元線重置時序信號WLrst於字元線重置信號產生電路11，所選擇之字元線並同時下降。又，依據感測放大器時序信號SAt而鈍化感測放大器於此狀態下，檢查是否因字元線之上升而有相鄰胞元間之干擾。接著，根據現用指令，依次選擇區塊BlcokO内之WL1、 WL9、WL17等相隔8條之字元線，感測放大器驅動信號 PSA、NSA則係，由字元線WL1之選擇經預定時間後，同時供給於區塊BlcokO之所有感測放大器8。且，同樣地，以感測放大器8放大讀出於位元線之胞元本紙張尺度適用中國國家標準（CNS) A4規格（210X297公爱） -10- 533424 A7 ---------- B7 _ 五、發明説明（8 ) 資訊，此狀態並維持一預定時間。反覆進行此動作並選擇區塊Blc〇k〇内之所有字元線，且於區塊BlcokO〜Blcok3進行同樣之動作。藉前述動作，因同時選擇多數字元線，故與分別一條條地升起字元線時相較，可圖謀試驗時間之縮短。第13圖表示相鄰胞元間之干擾試驗動作之第二習知例。此習知例係，於多數區塊，譬如區塊Bic〇kl、Blcok2 中同時選擇多數條字元線，進而於區塊Blc〇kl、Blc〇k3中，藉同時選擇多數條字元線，而可圖謀更進一步地縮短試驗時間。即，於接著測試方法入口指令之各現用指令中，區塊位址Bad係，與最初2次之現用指令同步地依次輸入選擇區塊BlcokO、Blcok2之位址，並維持呈區塊Bic〇k〇、Bic〇k2 所選擇之狀態。又，藉字元線位址WLad，首先連續選擇2次字元線 WL0，接著再選擇如WL8、WL16等相隔8條之字元線。藉此種動作’因最初2次之現用指令而使區塊BlcokO、 Blcok2之字元線WL0依次上升，之後再依次同時選擇區塊 BlcokO、Blcok2之字元線。區塊則(^(^0、81(：(^2之感測放大器8係，由區塊扪(：〇]^2 之字元線WL0之選擇經預定時間後活化，並維持一預定時間。接著，根據預充指令，同時降低所選擇之字元線，並進而同時鈍化感測放大器8。本紙張尺度適用中國國家標準（CNS) A4規格（210X297公釐） ^...... .....— 訂------------------線 (請先閲讀背面之注意事項再填寫本頁) •11- 533424 A7

五、發明説明（9 ) 依第14圖說明用以進行此種動作之區塊控制電路4、感測放大器驅動電路3及行解碼器2之動作。第14圖所示之動作係，依次輸入選擇Blc〇k〇、Blc〇k2 之區塊位址Bad，並藉區塊設定時序信號Bstt而呈依次選擇區塊BlcokO、Blcok2之狀態。且’為以各區塊BlcokO、Blcok2選擇字元線WL0，故於2週期（Cycle)間輸入選擇字元線WL0之字元線位址 WLad。之後各區塊之動作皆與前述第一習知例相同。第一習知例中，於各區塊BlcokO〜Blcok3中，雖同時選擇多數條字元線，但因無法同時選擇多數區塊之字元線，故無法充分縮短試驗時間。第二習知例中，於多數區塊中，因可同時選擇多數條字元線，故試驗時間之縮短效果較第一習知例大。然，進行字元線之選擇時，將於多數區塊同時活化多數感測放大器，且使業已選擇之字元線為非選擇時，亦將同時鈍化多數感測放大器。因此，活化及鈍化感測放大器時，將於電源發生開關噪音（Switching Noise)，並有引起誤差之疑慮。又，於多數區塊中，雖感測放大器之活化時序相同，但因字元線之選擇開始時序相異，故有動作裕度（Power Margin)不一致之問題。即，第13圖中，於區塊BlcokO中，由選擇字元線WL0 迄至感測放大器8活化止所需之時間tl，較區塊Blcok2中，由選擇字元線WL0迄至感測放大器8活化止所需之時間t2 本紙張尺度適用中國國家標準（CNS〉A4規格（210X297公釐）請先閲讀· 背意事項再填寫頁 -12- 533424 A7 B7 五、發明説明（10 長。故，有一如下之問題，即，根據區塊Blc〇k〇之字元線 WL0之上升的胞元資訊放大動作之裕度降低。此種問題點，係起因於以共通之時序令多數區塊動作之半導體記憶裝置之構造。第二習知例中，雖以於多數區塊同時選擇多數字元線之方式輸入區塊位址及字元線位址，但因係以共通之時序活化感測放大器，且鈍化，故產生如前述之問題點。【發明之要旨】本發明之目的係在於提供一種半導體記憶裝置，其係以多數區塊構成，且可縮短字元線多重選擇試驗之試驗時間，並安定地運作者。第1圖為申請專利範圍第1項之原理說明圖。即，記憶胞領域係以多數區塊BlcokO〜Blcok3構成；行解碼器23則係用以選擇前述各區塊BlcokO〜Blcok3内之字元線。感測放大器8係用以根據前述字元線之選擇而放大所讀出之胞元資訊；區塊控制電路21係具有字元線多重選擇機能，該字元線多重選擇機能係用以同時選擇前述多數區塊内之多數條字元線；感測放大器驅動電路22係用以根據前述區塊控制電路21之輸出信號，而控制前述感測放大器8之活化及鈍化°前述區塊控制電路21係，將用以於每一區塊下以相異之時序進行前述字元線之鈍化動作之重置信號WLrs輸出於前述行解碼器23。又，前述區塊控制電路21係，將用以於每一區塊下以相異之時序進行前述感測放大器之鈍化動本紙張尺度適用中國國家標準（CNS) A4規格（210X297公釐）裝----- (請先閲讀背面之注意事項再填寫本頁)

-訂I :線 -13- 533424 A7 B7__ 五、發明説明（11 ) 作之信號0輸出於前述感測放大器驅動電路22。又’如第2圖所示，前述區塊控制電路21係根據選擇前、·述區塊BlcokO〜Blc〇k3之重置區塊位址Bad，而生成前述重置信號WLrs並將之輸出。又’如第3圖或第5圖所示，本發明之半導體記憶裝置之字元線多重選擇試驗方法，係具有以下程序，即：第一程序，係將第一區塊BlcokO之第一字元線WL0活化後，再將該第一區塊BlcokO之感測放大器活化者；第二程序，係令前述第一區塊BlcokO之第一字元線WL0以外之字元線活化者；第三程序，係將第二區塊Ble〇k2之第一字元線WL0 活化後，再將該第二區塊Blcok2之感測放大器活化者；及第四程序，係令前述第二區塊Blc〇k2之第一字元線WL0以外之字元線活化者；且，於繼續前述第一及第二程序之狀態下進行前述第三及第四程序，或，於繼續前述第一及第二程序之狀態下進行前述第二及第四程序，且，令由前述第一區塊BlcokO之第一字元線WL0之活化迄至第一區塊 BlcokO之感測放大器活化為止所需時間，與由前述第二區塊Blcok2之第一字元線WL0之活化迄至第二區塊Blcok2之感測放大器活化為止所需時間為相同者；且，將第一區塊 BlcokO之字元線鈍化並將該第一區塊Bic〇k〇之感測放大器鈍化，其次，將第二區塊Blcok2之字元線鈍化並將該第二區塊Blcok2之感測放大器鈍化。【簡單之圖示說明】第1圖：本發明之原理說明圖。本紙張尺度適用中國國家標準（CNS) A4規格（210X297公釐） -------……--------------------------、可--------------- ~請先閲f背面之注意事項再填寫本頁) -14- 533424 A7 B7 第2圖第3圖第4圖第5圖第6圖第7圖五、發明説明（丨2 ) 表示第一實施形態之電路圖。表示第一實施形態之動作之時序波形圖。表示第一實施形態之動作之時序波形圖。表示第二實施形態之動作之時序波形圖。表示第二實施形態之動作之時序波形圖。表示感測放大器驅動電路另一例之電路圖。第8圖：表示具多數區塊之記憶胞領域之半導體記憶| 置的概要圖。第9圖：表示一個區塊之概要圖。第1 〇圖：表示習知例之電路圖。第11圖：表示第一習知例之動作之時序波形圖。第12圖：表示第一習知例之動作之時序波形圖。第13圖：表示第二習知例之動作之時序波形圖。第14圖：表示第二習知例之動作之時序波形圖。【發明之實施形態】 (第一實施形態）第2圖係表示將本發明具體化之半導體記憶裝置之g 塊控制電路21、感測放大器驅動電路22及行解碼器2。與脊述習知例相同之部分則賦予同樣的元件標號並省略說明。半導體記憶裝置之整體構造，係與第8圖及第9圖所示之1 知例相同。區塊控制電路21係由區塊選擇電路24、字元線設定# 號產生電路25及字元線重置信號產生電路26構成。區塊選擇電路24相對於習知之區塊選擇電路9,除於f 本紙張尺度適用中國國家標準（CNS) A4規格（210X297公釐） -----------------------裝------------------tr------------------線 (請先閲讀背面之注意事項再填寫本頁) -15- 533424 A7 B7 五、發明説明（I3 ) 置側追加區塊位址Bad之輸入外，其餘之構造則與前述區塊選擇電路9相同。 (請先閲讀背面之注意事項再填寫本頁) 且，區塊位址Bad與區塊重置時序信號Brst並聯輸入。因此，當區塊位址Bad及區塊重置時序信號Brst均為Η位準時，由區塊選擇電路24輸出之區塊選擇信號Bsl將為L位準。字元線設定信號產生電路25與前述習知例之字元線設定信號產生電路10為同一構造。字元線重置信號產生電路26係，字元線重置時序信號 WLrst與區塊位址Bad輸入於NAND電路14d，該NAND電路 14d之輸出信號則輸入於NAND電路14b。除此以外之構造，均與前述習知例之字元線重置信號產生電路11相同。因此，當字元線重置時序信號WLrst與區塊位址Bad均為Η位準時，字元線重置信號WLrs為Η位準。感測放大器驅動電路22係，區塊選擇信號Bsl與由時序信號生成電路5輸出之感測放大器設定時序信號SAstt輸入於NAND電路14e。又，字元線重置信號WLrs與由時序信號生成電路5輸出之感測放大器重置時序信號SArst輸入於NAND電路14f。且，NAND電路14e之輸出信號輸入於NAND電路14g， NAND電路14f之輸出信號則輸入於NAND電路14h。 NAND電路14g之輸出信號輸入於NAND電路14h， NAND電路14h之輸出信號則輸入於NAND電路14g。電晶體Trl〜Tr4之構造與前述習知例之感測放大器驅動電路3相同。本紙張尺度適用中國國家標準（CNS) Α4規格（210X297公釐） -16 - 533424 A7 B7 五、發明説明（l4 ) 藉此種構造，NAND電路14g、14h係作為閂鎖電路而運作。且，當區塊選擇信號Bsl與感測放大器設定時序信號 SAstt均為Η位準時，NAND電路14e之輸出信號為L位準、 NAND電路14g之輸出信號為Η位準、反向器電路13h之輸出信號為L位準、反向器電路13f之輸出信號為Η位準，且電晶體Trl、Τγ4為開啟狀態，電晶體Tr2、Tr3為關閉狀態。由該結果，大約電源Vcc位準之感測放大器驅動信號 PSA，與大約電源Vss位準之感測放大器驅動信號NSA係供給於感測放大器8。又，當字元線重置信號WLrs與感測放大器重置時序信號SArst均為Η位準時，NAND電路14f之輸出信號為L位準，NAND電路14h之輸出信號為Η位準。此時，因NAND電路14e之輸出信號為Η位準，故NAND 電路14g之輸出信號為L位準、反向器電路13h之輸出信號為Η位準、反向器電路13f之輸出信號為L位準，且電晶體 Trl、Tr4為關閉狀態，電晶體Tr2、Tr3為開啟狀態。由該結果，感測放大器驅動信號PSA、NSA預先充電至預充電壓Vp之位準。前述行解碼器23與前述習知例之行解碼器2為同樣之構造。其次，依第4圖說明構造成如前述之區塊控制電路21、行解碼器23及進行感測放大器驅動電路22之字元線多重選擇試驗時之動作。由時序信號生成電路5輸入於區塊選擇電路24之區塊本紙張尺度適用中國國家標準（CNS) A4規格（210X297公釐） -----------------------裝------------------、可------------------線. (請先閲讀背面之注意事項再填寫本頁) -17- 533424 A7 B7 五、發明説明（l5 ) 設定時序信號Bstt及區塊重置時序信號Brst，係作為脈衝信號而輸入。 {請先閲讀背面之注意事項再填寫本頁) 當用以選擇區塊BlcokO〜Blcok3中任一者之區塊位址 Bad(第4圖中為區塊BlcokO)於輸入區塊選擇電路24之狀態，且區塊設定時序信號Bstt升起為Η位準時，區塊選擇信號Bsl上升為Η位準。當區塊選擇信號Bsl升起為Η位準，且字元線設定時序信號WLstt作為脈衝信號而輸入於字元線設定信號產生電路25時，字元線設定信號WLst係作為脈衝信號而由字元線設定信號產生電路25輸出。輸入於感測放大器驅動電路22之感測放大器設定時序信號SAstt，係由字元線設定時序信號WLstt作為較預定時間延遲之脈衝信號，而由時序信號生成電路5輸出。且，於輸入Η位準之區塊選擇信號Bsl之狀態，且感測放大器時序信號SAstt升起為Η位準時，由感測放大器驅動電路22輸出感測放大器驅動信號PSA、NSA，且使區塊 BlcokO内之感測放大器8活化，並維持該狀態。行解碼器2中，於字元線位址WLad為Η之狀態，且字元線設定信號WLst上升時，令對應該行解碼器2之字元線 WL上升。藉此種動作，於區塊BlcokO中，由字元線WL0開始依次選擇相隔8條之字元線，並令其上升。又，區塊BlcokO内之感測放大器8係於字元線WL0之升起經預定時間後活化。本紙張尺度適用中國國家標準（CNS) A4規格（210X297公釐） -18- 533424 A7 B7 五、發明説明（l6 (請先閲讀背面之注意事項再填寫本頁) 於區塊BlcokO之相隔8條之字元線選擇結束後，區塊位址Bad便切換為區塊Blcok2，於此狀態，當區塊設定時序信號Bstt上升為Η位準時，令區塊Blcok2中之區塊選擇信號 Bsl上升為Η位準。此狀態下，每當字元線設定時序信號WLstt上升為Η位準時，字元線設定信號WLst上升為Η位準，且根據字元線位址WLad，依次由字元線WL0選擇相隔8條之字元線。又，由感測放大器驅動電路22輸出感測放大器驅動信號PSA、NSA，且使區塊Blcok2内之感測放大器8活化，並維持該狀態。於區塊BlcokO、Blcok2中，由字元線WL0相隔8條之字元線選擇結束且選擇狀態維持一預定時間後，根據預充指令，作為區塊位址Bad而依次輸入區塊BlcokO、Blcok2之位址0 於輸入區塊BlcokO之區塊位址Bad之狀態，且字元線重置時序信號WLrst上升為Η位準時，區塊BlcokO中之字元線重置信號WLrs上升為Η位準，所選擇之字元線則全降至L 位準。其次，當感測放大器重置時序信號SArst上升為Η位準時，停止區塊Blcok中之感測放大器驅動信號PSA、NSA之輸出，並使感測放大器8鈍化。

接著，於輸入區塊Blcok2之區塊位址Bad之狀態，且字元線重置時序信號WLrst上升為Η位準時，使區塊Blcok2中之字元線重置信號WLrs上升，所選擇之字元線則全降至L 本紙張尺度適用中國國家標準（CNS) A4規格（210X297公釐） -19- 533424 A7 B7 五、發明説明（Π ) 位準。 (·請先閲讀背面之注意事項再填寫本頁) 再者，當感測放大器重置時序信號SArst上升為Η位準時，停止區塊Blcok2中之感測放大器活化信號PSA、NSA，並使感測放大器8鈍化。於此動作後，在區塊BlcokO、Blcok2中，同樣地依次選擇由字元線WL1相隔8條之字元線，且活化感測放大器 8,並反覆進行同樣動作。且，當區塊BlcokO、Blcok2所有之字元線選擇結束時，將於Blcokl、Blcok3中反覆進行同樣動作。第3圖表示如前述之字元線多重選擇動作，根據次於測驗方法入口指令之現用指令，首先，對應字元線位址WLad 及區塊位址Bad，由區塊BlcokO之字元線WL0依次選擇相隔 8條之字元線。區塊BlcokO之感測放大器8,係於字元線WL0之選擇後活化。且，區塊BlcokO中，當由字元線WL0相隔8條之字元線選擇結束時，將輸入區塊Blcok2之區塊位址Bad，且同樣地，於區塊Blcok2中選擇由字元線WL0相隔8條之字元線，且活化感測放大器8。其次，區塊BlcokO、Blcok2中，當由字元線WL0相隔8 條之字元線選擇結束時，即與預充指令同步地輸入區塊 BlcokO、Blcok2之區塊位址 Bad。且，根據區塊BlcokO之區塊位址Bad之輸入，使區塊 BlcokO中所選擇之字元線下降並使感測放大器8鈍化，其本紙張尺度適用中國國家標準（CNS) A4規格（210X297公釐） -20- 533424 A7 ___ B7_ 五、發明説明（IS ) 次，使Blcok2中所選擇之字元線下降並使感測放大器8鈍化。反覆進行此種動作，於選擇區塊BlcokO、Blcok2中所有之字元線後，亦於區塊Blcokl、Blcok3中反覆進行同樣動作。構造成如前述之半導體記憶裝置，可得如下所示之作用效果。 (1) 因可同時選擇多數區塊之多數字元線，故可縮短字元線多重試驗之試驗時間。 (2) 因可邊選擇多數區塊之多數字元線，邊錯開各區塊之感測放大器之活化時序及純化時序，故可抑制因感測放大器之活化及鈍化而起之雜訊。 (3) 因令由字元線選擇開始迄至感測放大器之活化止之時間於各區塊中均相同，故可確保各區塊中，胞元資訊放大動作之裕度。 (第二實施形態）第5圖及第6圖表示第二實施形態。此實施形態係構造成’使用刖述第一實施形態之區塊控制電路21、感測放大器驅動電路22及行解碼器23，並藉變更區塊位址Ba(i之輸入時序，以於多數區塊中，同時選擇除最初選擇之字元線外之字元線。第6圖說明區塊控制電路21、感測放大器驅動電路22 及行解碼器23之動作。於輸入區塊BlcokO之位址以作為區塊位址Bad之狀本紙張尺度適用中國國家標準（CNS) A4規格（210X297公嫠） ------------------------裝------------------訂------------------線 (請先閲讀背面之注意事項再填寫本頁) -21- 533424 A7 _B7_ 五、發明説明（I9 ) (·請先閲ir背面之注意事項再填寫本頁) 態，且輸入區塊設定時序信號Bstt時，於區塊BlcokO中，區塊選擇信號Bsl上升為Η位準，且字元線重置信號WLrs 降至L位準。其次，當字元線設定時序信號WLstt上升為Η位準時，字元線設定信號WLst將上升為Η位準，且藉當時所輸入之字元線WL0之位址，使區塊BlcokO中之字元線WL0上升為Η 位準。接著，當輸入區塊Blcok2之位址作為區塊位址Bad，且輸入區塊設定時序信號Bstt時，區塊Blcok2中，區塊選擇信號Bsl將上升為Η位準，且字元線重置信號WLirs降為L位準。再者，當字元線位址WLad切換為字元線WL8之位址，且字元線設定時序信號WLstt上升為Η位準時，區塊 BlcokO、Blcok2中，字元線設定信號WLst將上升為Η位準，且同時選擇字元線WL8。之後，於區塊BlcokO、Blcok2中，同時選擇相隔8條之字元線。且，當相隔8條之字元線選擇結束時，與前述第一實施形態相同地，首先使於區塊BlcokO中所選擇之字元線同時下降，並使感測放大器8鈍化。其次，使於區塊Blcok2中所選擇之字元線同時下降，並使感測放大器8鈍化。之後，與前述第一實施形態同樣地，反覆進行前述動作，並選擇區塊BlcokO、Blcok2中所有之字元線，其後，本紙張尺度適用中國國家標準（CNS) A4規格（210X297公釐〉 -22- 533424 A7 B7 五、發明説明（2〇於區塊Blcokl、Blcok3中進行同樣之動作。構造成如前述之半導體記憶裝置係，附加前述第一實施形態所得之效果，可得如下所示之作用效果。 (1)除最初選擇之子元線外’因可以同一時序於多數巴塊選擇相同位址之字元線，故可更進一步縮短字元線多重選擇之試驗時間。前述實施形態亦可變更為以下所示。 •可使用第7圖所示之電路代替感測放大器驅動電路 22之NAND電路14e〜14h及反向器電路13h。即，該電路係由N通道MOS電晶體Tr5、Tr6、反向器電路I3i及閃鎖電路 12c構成，且閂鎖電路12c之輸出信號輸入於前述感測放大器驅動電路22之電晶體Trl〜Tr3及反向器電路I3f。藉此構造’於活化感測放大器時，當區塊選擇信號已為Η位準之狀態，且感測放大器設定時序信號SAstt升為 Η位準時，閂鎖電路12c之輸出信號為l位準，並使感測放大器8活化。又，當字元線重置信號WLrs已為Η位準，且感測放大器重置時序信號SArst升為Η位準時，閂鎖電路i2c之輸出信號為Η位準，並使感測放大器8鈍化。 Φ於各區塊選擇之字元線並不限於相隔8條者。 •區塊數亦可為4區塊以外者，同時選擇之區塊亦不限定於2區塊者。 (附記1) 一種半導體記憶裝置，係具有：本紙張尺度適用中國國家標準（CNS) Α4規格（210X297公釐） (請先閲讀背面之注意事項再填寫本頁) -裝丨、可丨 :線- .23- 533424 A7 ------ B7 五、發明説明（21 ) 記憶胞領域，係以多數區塊構成者；行解碼器，係用以選擇前述各區塊内之字元線者；感測放大器，係用以根據前述字元線之選擇而放大所讀出之胞元資訊者；區塊控制電路，係具有字元線多重選擇機能者，該字元線多重選擇機能係用以同時選擇前述多數區塊内之多數條字元線；及感測放大器驅動電路，係用以根據前述區塊控制電路之輸出信號’而控制前述感測放大器之活化及鈍化者；其中前述區塊控制電路係，將用以於每一區塊下以相異之時序進行前述字元線之選擇結束動作及感測放大器之鈍化動作之重置信號，輸出於前述行解碼器及感測放大器驅動電路。 (附記2) 如附記1之半導體記憶裝置，其中該區塊控制電路係根據選擇前述區塊之重置區塊位址，而生成前述重置信號並將之輸出。 (附記3) 如附記2之半導體記憶裝置，其中該區塊控制電路係包含有：區塊選擇電路，係用以根據前述區塊位址而生成區塊選擇信號者；字元線設定信號產生電路，係用以根據前述區塊選擇信號而生成字元線設定信號者，該字元線設定信本紙張尺度適用中國國家標準（⑽）Α4規格（21〇X297公釐） -24- 線. (請先閲•讀背面之注意事項再填寫本頁) ____£7__ 533424 A7 五、發明説明（22 ) 號係藉前述行解碼器而選擇前述字元線者；及字元線重置信號產生電路，係用以根據前述區塊選擇信號而生成字元線重置信號者，該字元線重置信號係以前述行解碼器使前述字元線為非選擇之狀態者；且’前述字元線重置信號產生電路係，根據於前述區塊選擇信號輸出後所輸入之重置區塊位址而輸出字元線重置信號。 (附記4) 如附記3之半導體記憶裝置，其中該感測放大器驅動電路係’根據前述字元線重置信號而將前述感測放大器鈍化者。 (附記5) 如附記2乃至4中任一項之半導體記憶裝置，其中該區塊選擇電路係，根據於前述區塊選擇信號輸出後所輸入之重置區塊位址而將前述區塊選擇信號重置者。 (附記6) 如附記1乃至5中任一項之半導體記憶裝置，其中該感測放大驅動電路係，根據前述區塊選擇信號與感測放大器設定時序信號，而於各區塊由最初之字元線選擇動作經預定時間後再將感測放大器活化者。 (附記7) 如附記6之半導體記憶裝置，其中該感測放大器驅動電路係具有閂鎖機能。本紙張尺度適用中國國家標準（Q^) A4規格（21〇χ297公爱）

-25- 533424 A7 B7 五、發明説明（23 ) (附記8) 一種半導體記憶裝置之字元線多重選擇試驗方法，係具有以下程序，即：第一程序，係將第一區塊之第一字元線活化後，再將該第一區塊之感測放大器活化者；第二程序，係令前述第一區塊之第一字元線以外之字元線活化者；第三程序，係將第二區塊之第一字元線活化後，再將該第二區塊之感測放大器活化者；及第四程序，係令前述第二區塊之第一字元線以外之字元線活化者；且，於繼續前述第一及第二程序之狀態下進行前述第三及第四程序，或，於繼續前述第一及第三程序之狀態下進行前述第二及第四程序，且，令由前述第一區塊之第一字元線之活化迄至第一區塊之感測放大器活化為止所需時間，與由前述第二區塊之第一字元線之活化迄至第二區塊之感測放大器活化為止所需時間為相同者。 (附記9) 一種半導體記憶裝置之字元線多重選擇試驗方法，其係將第一區塊之字元線鈍化並將該第一區塊之感測放大器鈍化，其次，將第二區塊之字元線鈍化並將該第二區塊之感測放大器鈍化者。 (附記10) 本紙張尺度適用中國國家標準（CNS) A4規格（210X297公釐） c請先閲tr背面之注意事項再填寫本頁) •訂丨 -26- 533424 A7 ---~----— B7___ 五、發明説明（24 ) 一種半導體記憶裝置之字元線多重選擇試驗方法，係具有以下程序，即：第一程序，係將第一區塊之第一字元線活化後，再將該第一區塊之感測放大器活化者；第二程序，係令前述第一區塊之第一字元線以外之字元線活化者；第三程序，係將第二區塊之第一字元線活化後，再將該第二區塊之感測放大器活化者；及第四程序，係令前述第二區塊之第一字元線以外之字元線活化者；且’於繼續前述第一及第二程序之狀態下進行前述第三及第四程序，或，於繼續前述第一及第三程序之狀 •態下進行前述第二及第四程序，且，由前述第一區塊之第一字元線之活化迄至第一區塊之感測放大器活化為止所需時間，與由前述第二區塊之第一字元線之活化迄至第二區塊之感測放大器活化為止所需時間為相同者；而，鈍化第一區塊之字元線且鈍化該第一區塊之感測放大器，其次，鈍化第二區塊之字元線且鈍化該第二 _ 區塊之感測放大器。 (附記11) 一種半導體記憶裝置，係具有：記憶胞領域，係含有多數記憶胞、字元線及位元線者；多數區塊，係包含前述記憶胞領域、連接於前述記憶胞領域之多數感測放大器及行解碼器者；及本紙張尺度適用中國國家標準（CNS) A4規格（210X297公釐） -----------------------裝------------------、可------------------線 (請先閲讀背面之注意事項再填寫本頁) -27- 533424 A7 B7 五、發明說明（25 區塊控制電路與感測放大器驅動電路，係用以分別控制前述多數區塊者；其中，前述感測放大器驅動電路係構造成具閂鎖機能。 (附記12) 如附記11之半導體記憶裝置，其中該閂鎖機能係藉設疋/重置端子而完成者，該設定/重置端子係用以控制感測放大器驅動之活化與纯化。 (附記13) 如附記11之半導體記憶裝置，其中該閂鎖機能之輸入係包含有一具有區塊資訊之字元線重置信號產生電路之輸出信號。 (發明之效果）如前述，此發明係提供一種半導體記憶裝置，其係以多數區塊構成，且可縮短字元線多重選擇試驗之試驗時間並安定地運作者。【元件標號表】 c請先閲tr背面之注意事項再填寫本頁) 1…感測放大器領域 2…行解碼器 3…感測放大器驅動電路 4…區塊控制電路 5…時序信號生成電路 6…位址緩衝器 7···位址緩衝器 8···感測放大器 9···區塊選擇電路 10…字元線設定信號產電路 11…字元線重置信號產電路 12a〜c···閂鎖電路 13a〜i···反向器電路 14a 〜h".NAND 電路生生 -28- 533424 A7 B7 五、發明説明（26 ) 21.. .區塊控制電路 22…感測放大器驅動電路 23.. .行解碼器 24.. .區塊選擇電路 25…字元線設定信號產生電路 26.μ字元線重置信號產生電路

BlockO〜Block3 ···區塊 Bad·.·區塊位址 WLst…字元線設定信號 WLrs…字元線重置信號 Bsl…區塊選擇信號 PSA...感測放大器驅動信號 NSA...感測放大器驅動信號 BL…位元線 WLad…行位址信號 WL0〜WL127·"字元線 Bstt··.區塊設定時序信號 Brst...區塊重置時序信號 W L s 11 · · ·字7〇線設定時序信號 WLst…字元線設定信號 WLrst…字元線重置時序信號 WLrs...字元線重置信號 S At...感測放大器時序信號 Trl...P通道MOS電晶體 Tr2...N通道M0S電晶體 Tr3...N通道MOS電晶體 Tr4...N通道MOS電晶體 Trl〜Tr4...電晶體 Τγ5、Τγ6.··Ν 通道 M0S 電晶體

Vcc...電源

Vss...電源

Vp...預充電壓 WL···字元線 WLsl…字元線選擇信號

Bstt...區塊設定時序信號 tl...時間 t2...時間 SAstt···感測放大器設定時序信號 SArst...感測放大器重置時序信號 (請先閲讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS) A4規格（210X297公釐） -29-

Claims

533424 A8 B8 C8 D8 六、申請專利範圍 1 · 一種半導體記憶裝置，係具有：記憶胞領域，係以多數區塊構成者；行解碼器，係用以選擇前述各區塊内之字元線者；感測放大器’係用以根據前述字元線之選擇而放大所讀出之胞元資訊者；區塊控制電路，係具有字元線多重選擇機能者，該字元線多重選擇機能係用以同時選擇前述多數區塊内之多數條字元線；及感測放大器驅動電路，係用以根據前述區塊控制電路之輸出信號，而控制前述感測放大器之活化及鈍化者；其中前述區塊控制電路係，將用以於每一區塊下以相異之時序進行前述字元線之選擇結束動作及感測放大器之鈍化動作之重置信號，輸出於前述行解碼器及感測放大器驅動電路。 2·如申請專利範圍第1項之半導體記憶裝置，其中該區塊控制電路係根據選擇前述區塊之重置區塊位址，而生成前述重置信號並將之輸出。 3.如申請專利範圍第2項之半導體記憶裝置，其中該區塊控制電路係包含有：區塊選擇電路，係用以根據前述區塊位址而生成區塊選擇信號者；字元線設定信號產生電路，係用以根據前述區塊選擇信號而生成字元線設定信號者，該字元線設定信號係藉前述行解碼器而選擇前述字元線者；及本紙張尺度適用中國國家標準（CNS) A4規格（210χ297公爱） Γ請先閲#背面之注意事項再填寫本頁)

-30- 533424 A8 B8 C8 D8 、申請專利範圍子元線重置信號產生電路，係用以根據前述區塊選擇“號而生成字元線重置信號者，該字元線重置信號係以前述行解碼器使前述字元線為非選擇之狀態者；且，前述字元線重置信號產生電路係，根據於前述區塊選擇信號輸出後所輸入之重置區塊位址而輸出字元線重置信號。 4·如申^專利範圍第3項之半導體記憶裝置，其中該感測放大器驅動電路係，根據前述字元線重置信號而將前，述感測放大器鈍化者。 5·如申請專利範圍第3或4項之半導體記憶裝置，其中該區塊選擇電路係，根據於前述區塊選擇信號輸出後所輸入之重置區塊位址而將前述區塊選擇信號重置者。 6·如申請專利範圍第3或4項之半導體記憶裝置，其中該感測放大驅動電路係，根據前述區塊選擇信號與感測放大器設定時序信號，而於各區塊由最初之字元線選擇動作經預定時間後再將感測放大器活化者。 7·如申請專利範圍第6項之半導體記憶裝置，其中該感測放大器驅動電路係具有閂鎖機能。 8· —種半導體記憶裝置之字元線多重選擇試驗方法，係具有以下程序，即：第一程序，係將第一區塊之第一字元線活化後，再將該第一區塊之感測放大器活化者；第二程序，係令前述第一區塊之第一字元線以外之字元線活化者；本紙張尺度適用中國國家標準（CNS) Μ規格（210 X 297公釐） (請先閲讀背面之注意事項再填寫本頁) •訂— :線· -31- 533424 A8 B8 C8 D8 申請專利範圍第三程序，係將第二區塊之第一字元線活化後，再將該第二區塊之感測放大器活化者；及第四程序，係令前述第二區塊之第一字元線以外之字元線活化者；且’於繼續前述第一及第二程序之狀態下進行前述第三及第四程序，或，於繼續前述第一及第三程序之狀態下進行前述第二及第四程序，且，令由前述第一區塊之第一字元線之活化迄至第一區塊之感測放大器活化為止所需時間’與由前述第二區塊之第一字元線之活化迄至第二區塊之感測放大器活化為止所需時間為相同者。 9· 一種半導體記憶裝置之字元線多重選擇試驗方法，其係將第一區塊之字元線純化並將該第一區塊之感測放大器鈍化，其次，將第二區塊之字元線鈍化並將該第二區塊之感測放大器鈍化者。 10. —種半導體記憶裝置之字元線多重選擇試驗方法，係具有以下程序，即：第一程序，係將第一區塊之第一字元線活化後，再將該第一區塊之感測放大器活化者；第二程序，係令前述第一區塊之第一字元線以外之字元線活化者；第三程序，係將第二區塊之第一字元線活化後，再將該第二區塊之感測放大器活化者；及第四程序’係令前述第二區塊之第一字元線以外之字元線活化者；本紙張尺度適用中國國家標準（CNS) A4規格（210X297公釐） (tr先閲_背面之注意事項再填寫本頁) .訂— -32- 533424 A8 B8 C8 D8 申請專利範圍且，於繼續前述第一及第二程序之狀態下進行前述第三及第四程序，或，於繼續前述第一及第三程序之狀態下進行前述第二及第四程序，且，由前述第一區塊之第一字元線之活化迄至第一區塊之感測放大器活化為止所需時間，與由前述第二區塊之第一字元線之活化迄至第二區塊之感測放大器活化為止所需時間為相同者；而，鈍化第一區塊之字元線且鈍化該第一區塊之感測放大器，其次，鈍化第二區塊之字元線且鈍化該第二區塊之感測放大器。 (請先閲讀背面之注意事項再填寫本頁) •、tr— :線丨 -33-