JP2002304899A - 半導体記憶装置及び半導体記憶装置のワード線多重選択試験方法 - Google Patents
半導体記憶装置及び半導体記憶装置のワード線多重選択試験方法Info
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- JP2002304899A JP2002304899A JP2001108746A JP2001108746A JP2002304899A JP 2002304899 A JP2002304899 A JP 2002304899A JP 2001108746 A JP2001108746 A JP 2001108746A JP 2001108746 A JP2001108746 A JP 2001108746A JP 2002304899 A JP2002304899 A JP 2002304899A
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- For Increasing The Reliability Of Semiconductor Memories (AREA)
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Abstract
(57)【要約】
【課題】複数のブロックで構成される半導体記憶装置に
おいて、ワード線多重選択試験の試験時間を短縮し、か
つ安定した動作を可能とする半導体記憶装置を提供す
る。 【解決手段】メモリセル領域は、複数のブロックＢｌｏ
ｃｋ０〜３で構成され、ロウデコーダ２３は各ブロック
内のワード線を選択する。センスアンプ８は、ワード線
の選択に基づいて読み出されるセル情報を増幅し、ブロ
ック制御回路２１は複数のブロック内の複数本のワード
線を同時に選択するワード線多重選択機能を備え、セン
スアンプ駆動回路２２はブロック制御回路２１の出力信
号に基づいて、センスアンプ８の活性化及び不活性化を
制御する。ブロック制御回路２１は、ロウデコーダ２３
及びセンスアンプ駆動回路２２に、ワード線の不活性化
動作及び前記センスアンプの不活性化動作を各ブロック
毎に異なるタイミングで行うリセット信号ＷＬｒｓ，φ
を出力する。
おいて、ワード線多重選択試験の試験時間を短縮し、か
つ安定した動作を可能とする半導体記憶装置を提供す
る。 【解決手段】メモリセル領域は、複数のブロックＢｌｏ
ｃｋ０〜３で構成され、ロウデコーダ２３は各ブロック
内のワード線を選択する。センスアンプ８は、ワード線
の選択に基づいて読み出されるセル情報を増幅し、ブロ
ック制御回路２１は複数のブロック内の複数本のワード
線を同時に選択するワード線多重選択機能を備え、セン
スアンプ駆動回路２２はブロック制御回路２１の出力信
号に基づいて、センスアンプ８の活性化及び不活性化を
制御する。ブロック制御回路２１は、ロウデコーダ２３
及びセンスアンプ駆動回路２２に、ワード線の不活性化
動作及び前記センスアンプの不活性化動作を各ブロック
毎に異なるタイミングで行うリセット信号ＷＬｒｓ，φ
を出力する。
Description
【０００１】
【発明の属する技術分野】この発明は、半導体記憶装置
の隣接セル間干渉試験に関し、詳しくは隣接セル間干渉
試験時の試験時間短縮及びノイズ対策に関するものであ
る。
の隣接セル間干渉試験に関し、詳しくは隣接セル間干渉
試験時の試験時間短縮及びノイズ対策に関するものであ
る。
【０００２】半導体記憶装置、特にＤＲＡＭでは、隣接
セル間干渉試験が行われている。隣接セル間干渉試験
は、特定のワード線を所定時間選択状態に維持して、ビ
ット線に読み出されたセル情報をセンスアンプで増幅
し、その後当該ワード線に隣接するメモリセルに格納さ
れているセル情報への干渉の有無を検出する試験であ
る。
セル間干渉試験が行われている。隣接セル間干渉試験
は、特定のワード線を所定時間選択状態に維持して、ビ
ット線に読み出されたセル情報をセンスアンプで増幅
し、その後当該ワード線に隣接するメモリセルに格納さ
れているセル情報への干渉の有無を検出する試験であ
る。
【０００３】近年、半導体記憶装置の記憶容量の増大に
より、ワード線の本数が増大し、この結果隣接セル間干
渉試験に要する時間が長くなっているため、試験コスト
削減のために、試験時間短縮が要求されている。このた
め、複数本のワード線を同時に立ち上げるワード線多重
選択試験を行っているが、この場合、同時に選択するワ
ード線の本数を多くし、かつノイズによる誤動作の防止
を図ることが必要となっている。
より、ワード線の本数が増大し、この結果隣接セル間干
渉試験に要する時間が長くなっているため、試験コスト
削減のために、試験時間短縮が要求されている。このた
め、複数本のワード線を同時に立ち上げるワード線多重
選択試験を行っているが、この場合、同時に選択するワ
ード線の本数を多くし、かつノイズによる誤動作の防止
を図ることが必要となっている。
【０００４】
【従来の技術】図８は、半導体記憶装置（ＤＲＡＭ）の
メモリセルアレイ及びその周辺回路を示す。メモリセル
アレイは、４つのブロックＢｌｏｃｋ０〜Ｂｌｏｃｋ３
から構成され、各ブロックＢｌｏｃｋ０〜Ｂｌｏｃｋ３
に隣接して、センスアンプ領域１及びロウデコーダ２が
それぞれ配設される。
メモリセルアレイ及びその周辺回路を示す。メモリセル
アレイは、４つのブロックＢｌｏｃｋ０〜Ｂｌｏｃｋ３
から構成され、各ブロックＢｌｏｃｋ０〜Ｂｌｏｃｋ３
に隣接して、センスアンプ領域１及びロウデコーダ２が
それぞれ配設される。
【０００５】周辺回路には、センスアンプ領域１に対応
してセンスアンプ駆動回路３がそれぞれ配設され、各ブ
ロックＢｌｏｃｋ０〜Ｂｌｏｃｋ３に対応して、ブロッ
ク制御回路４がそれぞれ配設されている。
してセンスアンプ駆動回路３がそれぞれ配設され、各ブ
ロックＢｌｏｃｋ０〜Ｂｌｏｃｋ３に対応して、ブロッ
ク制御回路４がそれぞれ配設されている。
【０００６】センスアンプ駆動回路３及びブロック制御
回路４には、タイミング信号生成回路５から出力される
タイミング信号が入力され、ブロック制御回路４にはブ
ロックアドレスＢａｄが外部からアドレスバッファ６を
介して入力される。
回路４には、タイミング信号生成回路５から出力される
タイミング信号が入力され、ブロック制御回路４にはブ
ロックアドレスＢａｄが外部からアドレスバッファ６を
介して入力される。
【０００７】ブロック制御回路４は、タイミング信号及
びブロックアドレスＢａｄに基づいて、ワード線の立ち
上げを設定するワード線セット信号ＷＬｓｔ及びワード
線の立ち上げを停止するワード線リセット信号ＷＬｒｓ
をロウデコーダ２に出力する。
びブロックアドレスＢａｄに基づいて、ワード線の立ち
上げを設定するワード線セット信号ＷＬｓｔ及びワード
線の立ち上げを停止するワード線リセット信号ＷＬｒｓ
をロウデコーダ２に出力する。
【０００８】また、ブロック制御回路４はタイミング信
号及びブロックアドレスＢａｄに基づいて、センスアン
プ駆動回路３にブロック選択信号Ｂｓｌを出力する。そ
して、センスアンプ駆動回路３はブロック選択信号Ｂｓ
ｌの入力に基づいて、対応するセンスアンプ領域１にセ
ンスアンプ駆動信号ＰＳＡ，ＮＳＡを供給する。
号及びブロックアドレスＢａｄに基づいて、センスアン
プ駆動回路３にブロック選択信号Ｂｓｌを出力する。そ
して、センスアンプ駆動回路３はブロック選択信号Ｂｓ
ｌの入力に基づいて、対応するセンスアンプ領域１にセ
ンスアンプ駆動信号ＰＳＡ，ＮＳＡを供給する。
【０００９】ロウデコーダ２には、ロウアドレス信号Ｗ
Ｌａｄが外部からアドレスバッファ７を介して入力され
る。そして、ロウデコーダ２はロウアドレス信号ＷＬａ
ｄ及びワード線セット信号ＷＬｓｔに基づいてワード線
を選択し、ワード線リセット信号ＷＬｒｓに基づいてワ
ード線の選択を停止する。
Ｌａｄが外部からアドレスバッファ７を介して入力され
る。そして、ロウデコーダ２はロウアドレス信号ＷＬａ
ｄ及びワード線セット信号ＷＬｓｔに基づいてワード線
を選択し、ワード線リセット信号ＷＬｒｓに基づいてワ
ード線の選択を停止する。
【００１０】図９は、メモリセルアレイ及び周辺回路の
１ブロック分を示す。ワード線ＷＬ０〜ＷＬ１２７は例
えば１２８本で構成され、各ワード線ＷＬ０〜ＷＬ１２
７に交差するビット線ＢＬには、センスアンプ８がそれ
ぞれ接続される。
１ブロック分を示す。ワード線ＷＬ０〜ＷＬ１２７は例
えば１２８本で構成され、各ワード線ＷＬ０〜ＷＬ１２
７に交差するビット線ＢＬには、センスアンプ８がそれ
ぞれ接続される。
【００１１】センスアンプ駆動回路３は、ブロック制御
回路４から出力されるブロック選択信号Ｂｓｌに基づい
て、各センスアンプ８にセンスアンプ駆動信号ＰＳＡ，
ＮＳＡを出力する。
回路４から出力されるブロック選択信号Ｂｓｌに基づい
て、各センスアンプ８にセンスアンプ駆動信号ＰＳＡ，
ＮＳＡを出力する。
【００１２】ロウデコーダ２は、各ワード線ＷＬ０〜Ｗ
Ｌ１２７毎に設けられ、ロウアドレス信号ＷＬａｄ及び
ワード線セット信号ＷＬｓｔに基づいて各ワード線を選
択し、あるいはワード線リセット信号ＷＬｒｓに基づい
てワード線の選択を停止する。
Ｌ１２７毎に設けられ、ロウアドレス信号ＷＬａｄ及び
ワード線セット信号ＷＬｓｔに基づいて各ワード線を選
択し、あるいはワード線リセット信号ＷＬｒｓに基づい
てワード線の選択を停止する。
【００１３】ブロック制御回路４、センスアンプ駆動回
路３及びロウデコーダ２の具体的構成を図１０に従って
説明する。ブロック制御回路４は、ブロック選択回路９
と、ワード線セット信号発生回路１０と、ワード線リセ
ット信号発生回路１１とから構成される。
路３及びロウデコーダ２の具体的構成を図１０に従って
説明する。ブロック制御回路４は、ブロック選択回路９
と、ワード線セット信号発生回路１０と、ワード線リセ
ット信号発生回路１１とから構成される。
【００１４】ブロック選択回路９は、ブロックアドレス
Ｂａｄと、タイミング信号生成回路５から出力されるブ
ロックセットタイミング信号ＢｓｔｔがともにＨレベル
となると、ラッチ回路１２ａ及び２段のインバータ回路
１３ａを介してＨレベルのブロック選択信号Ｂｓｌを出
力する。
Ｂａｄと、タイミング信号生成回路５から出力されるブ
ロックセットタイミング信号ＢｓｔｔがともにＨレベル
となると、ラッチ回路１２ａ及び２段のインバータ回路
１３ａを介してＨレベルのブロック選択信号Ｂｓｌを出
力する。
【００１５】また、タイミング信号生成回路５から出力
されるブロックリセットタイミング信号ＢｒｓｔがＨレ
ベルとなると、ラッチ回路１２ａの出力信号がＬレベル
となり、インバータ回路１３ａからＬレベルのブロック
選択信号Ｂｓｌが出力される。
されるブロックリセットタイミング信号ＢｒｓｔがＨレ
ベルとなると、ラッチ回路１２ａの出力信号がＬレベル
となり、インバータ回路１３ａからＬレベルのブロック
選択信号Ｂｓｌが出力される。
【００１６】ワード線セット信号発生回路１０は、ブロ
ック選択信号Ｂｓｌ及びタイミング信号発生回路５から
出力されるワード線セットタイミング信号ＷＬｓｔｔが
ＮＡＮＤ回路１４ａに入力され、そのＮＡＮＤ回路１４
ａの出力信号がインバータ回路１３ｂを介してワード線
セット信号ＷＬｓｔとして出力される。
ック選択信号Ｂｓｌ及びタイミング信号発生回路５から
出力されるワード線セットタイミング信号ＷＬｓｔｔが
ＮＡＮＤ回路１４ａに入力され、そのＮＡＮＤ回路１４
ａの出力信号がインバータ回路１３ｂを介してワード線
セット信号ＷＬｓｔとして出力される。
【００１７】従って、ワード線セット信号発生回路１０
は、ブロック選択信号Ｂｓｌ及びワード線セットタイミ
ング信号ＷＬｓｔｔがともにＨレベルとなると、Ｈレベ
ルのワード線セット信号ＷＬｓｔを出力する。
は、ブロック選択信号Ｂｓｌ及びワード線セットタイミ
ング信号ＷＬｓｔｔがともにＨレベルとなると、Ｈレベ
ルのワード線セット信号ＷＬｓｔを出力する。
【００１８】ワード線リセット信号発生回路１１は、ブ
ロック選択信号ＢｓｌがＮＡＮＤ回路１４ｂに入力され
るとともに、タイミング信号発生回路５から出力される
ワード線リセットタイミング信号ＷＬｒｓｔがインバー
タ回路１３ｃを介してＮＡＮＤ回路１４ｂに入力され、
そのＮＡＮＤ回路１４ｂの出力信号が２段のインバータ
回路１３ｄを介してワード線リセット信号ＷＬｒｓとし
て出力される。
ロック選択信号ＢｓｌがＮＡＮＤ回路１４ｂに入力され
るとともに、タイミング信号発生回路５から出力される
ワード線リセットタイミング信号ＷＬｒｓｔがインバー
タ回路１３ｃを介してＮＡＮＤ回路１４ｂに入力され、
そのＮＡＮＤ回路１４ｂの出力信号が２段のインバータ
回路１３ｄを介してワード線リセット信号ＷＬｒｓとし
て出力される。
【００１９】従って、ワード線リセット信号発生回路１
１は、ブロック選択信号ＢｓｌがＨレベルとなり、ワー
ド線リセットタイミング信号ＷＬｒｓｔがＬレベルとな
ると、Ｌレベルのワード線リセット信号ＷＬｒｓを出力
し、それ以外はＨレベルのワード線リセット信号ＷＬｒ
ｓを出力する。
１は、ブロック選択信号ＢｓｌがＨレベルとなり、ワー
ド線リセットタイミング信号ＷＬｒｓｔがＬレベルとな
ると、Ｌレベルのワード線リセット信号ＷＬｒｓを出力
し、それ以外はＨレベルのワード線リセット信号ＷＬｒ
ｓを出力する。
【００２０】センスアンプ駆動回路３は、ブロック選択
信号Ｂｓｌ及びタイミング信号発生回路５から出力され
るセンスアンプタイミング信号ＳＡｔがＮＡＮＤ回路１
４ｃに入力され、そのＮＡＮＤ回路１４ｃの出力信号が
２段のインバータ回路１３ｅを介してＰチャネルＭＯＳ
トランジスタＴr1及びＮチャネルＭＯＳトランジスタＴ
r2，Ｔr3のゲートに入力される。
信号Ｂｓｌ及びタイミング信号発生回路５から出力され
るセンスアンプタイミング信号ＳＡｔがＮＡＮＤ回路１
４ｃに入力され、そのＮＡＮＤ回路１４ｃの出力信号が
２段のインバータ回路１３ｅを介してＰチャネルＭＯＳ
トランジスタＴr1及びＮチャネルＭＯＳトランジスタＴ
r2，Ｔr3のゲートに入力される。
【００２１】また、インバータ回路１３ｅの出力信号が
インバータ回路１３ｆを介してＮチャネルＭＯＳトラン
ジスタＴr4のゲートに入力される。トランジスタＴr1〜
Ｔr4は、電源Ｖcc，Ｖss間で直列に接続され、トランジ
スタＴr1のドレインからセンスアンプ駆動信号ＰＳＡが
出力され、トランジスタＴr4のドレインからセンスアン
プ駆動信号ＮＳＡが出力される。
インバータ回路１３ｆを介してＮチャネルＭＯＳトラン
ジスタＴr4のゲートに入力される。トランジスタＴr1〜
Ｔr4は、電源Ｖcc，Ｖss間で直列に接続され、トランジ
スタＴr1のドレインからセンスアンプ駆動信号ＰＳＡが
出力され、トランジスタＴr4のドレインからセンスアン
プ駆動信号ＮＳＡが出力される。
【００２２】また、トランジスタＴr2，Ｔr3の接続点に
プリチャージ電圧Ｖｐが入力される。従って、センスア
ンプ駆動回路３ではブロック選択信号Ｂｓｌ及びセンス
アンプタイミング信号ＳＡｔがともにＨレベルとなる
と、トランジスタＴr1，Ｔr4がオンされるとともに、ト
ランジスタＴr2，Ｔr3がオフされて、センスアンプ駆動
信号ＰＳＡとしてほぼ電源Ｖccレベルの電圧が出力され
るとともに、センスアンプ駆動信号ＮＳＡとしてほぼ電
源Ｖssレベルの電圧が出力される。
プリチャージ電圧Ｖｐが入力される。従って、センスア
ンプ駆動回路３ではブロック選択信号Ｂｓｌ及びセンス
アンプタイミング信号ＳＡｔがともにＨレベルとなる
と、トランジスタＴr1，Ｔr4がオンされるとともに、ト
ランジスタＴr2，Ｔr3がオフされて、センスアンプ駆動
信号ＰＳＡとしてほぼ電源Ｖccレベルの電圧が出力され
るとともに、センスアンプ駆動信号ＮＳＡとしてほぼ電
源Ｖssレベルの電圧が出力される。
【００２３】また、ブロック選択信号Ｂｓｌ及びセンス
アンプタイミング信号ＳＡｔのいずれかがＬレベルとな
ると、トランジスタＴr1，Ｔr4がオフされるとともに、
トランジスタＴr2，Ｔr3がオンされて、センスアンプ駆
動信号ＰＳＡ，ＮＳＡはプリチャージ電圧Ｖｐのレベル
にプリチャージされる。
アンプタイミング信号ＳＡｔのいずれかがＬレベルとな
ると、トランジスタＴr1，Ｔr4がオフされるとともに、
トランジスタＴr2，Ｔr3がオンされて、センスアンプ駆
動信号ＰＳＡ，ＮＳＡはプリチャージ電圧Ｖｐのレベル
にプリチャージされる。
【００２４】ロウデコーダ２は、前記ブロック選択回路
９と同様な回路で構成される。前記ワード線セット信号
発生回路１０から出力されるワード線セット信号ＷＬｓ
ｔと、ロウアドレス信号をデコードしたワード線アドレ
スＷＬａｄがともにＨレベルとなると、ラッチ回路１２
ｂ及び２段のインバータ回路１３ｇを介してワード線Ｗ
ＬはＨレベルになる。
９と同様な回路で構成される。前記ワード線セット信号
発生回路１０から出力されるワード線セット信号ＷＬｓ
ｔと、ロウアドレス信号をデコードしたワード線アドレ
スＷＬａｄがともにＨレベルとなると、ラッチ回路１２
ｂ及び２段のインバータ回路１３ｇを介してワード線Ｗ
ＬはＨレベルになる。
【００２５】また、ワード線リセット信号発生回路１１
から出力されるワード線リセット信号ＷＬｒｓがＨレベ
ルとなると、ラッチ回路１２ｂの出力端子がＬレベルと
なり、インバータ回路１３ｇからＬレベルのワード線選
択信号ＷＬｓｌが出力される。
から出力されるワード線リセット信号ＷＬｒｓがＨレベ
ルとなると、ラッチ回路１２ｂの出力端子がＬレベルと
なり、インバータ回路１３ｇからＬレベルのワード線選
択信号ＷＬｓｌが出力される。
【００２６】上記のように構成されたブロック制御回路
４、ロウデコーダ２及びセンスアンプ駆動回路３の動作
を図１２に従って説明する。タイミング信号生成回路５
からブロック選択回路９に入力されるブロックセットタ
イミング信号Ｂｓｔｔは、パルス信号として入力され、
ブロックリセットタイミング信号Ｂｒｓｔは１回目のブ
ロックセットタイミング信号Ｂｒｓｔに先立ってＬレベ
ルに立ち下り、ワード線リセットタイミングタイミング
信号ＷＬｒｓｔが立ちあがった後でＨレベルに立ち上が
る信号である。
４、ロウデコーダ２及びセンスアンプ駆動回路３の動作
を図１２に従って説明する。タイミング信号生成回路５
からブロック選択回路９に入力されるブロックセットタ
イミング信号Ｂｓｔｔは、パルス信号として入力され、
ブロックリセットタイミング信号Ｂｒｓｔは１回目のブ
ロックセットタイミング信号Ｂｒｓｔに先立ってＬレベ
ルに立ち下り、ワード線リセットタイミングタイミング
信号ＷＬｒｓｔが立ちあがった後でＨレベルに立ち上が
る信号である。
【００２７】ブロックＢｌｏｃｋ０〜Ｂｌｏｃｋ３のい
ずれかを選択するためのブロックアドレスＢａｄがブロ
ック選択回路９に入力されている状態で、ブロックセッ
トタイミング信号ＢｓｔｔがＨレベルに立ち上がると、
ブロック選択信号ＢｓｌがＨレベルに立ち上がる。
ずれかを選択するためのブロックアドレスＢａｄがブロ
ック選択回路９に入力されている状態で、ブロックセッ
トタイミング信号ＢｓｔｔがＨレベルに立ち上がると、
ブロック選択信号ＢｓｌがＨレベルに立ち上がる。
【００２８】ブロック選択信号ＢｓｌがＨレベルに立ち
上がり、かつワード線セット信号発生回路１０にワード
線セットタイミング信号ＷＬｓｔｔがパルス信号として
入力されると、ワード線セット信号発生回路１０からワ
ード線セット信号ＷＬｓｔがパルス信号として出力され
る。
上がり、かつワード線セット信号発生回路１０にワード
線セットタイミング信号ＷＬｓｔｔがパルス信号として
入力されると、ワード線セット信号発生回路１０からワ
ード線セット信号ＷＬｓｔがパルス信号として出力され
る。
【００２９】ワード線リセット信号発生回路１１では、
タイミング信号発生回路５から入力されるワード線リセ
ットタイミング信号ＷＬｒｓｔは、１回目のワード線セ
ットタイミング信号ＷＬｓｔｔに先立ってＬレベルに立
ち下り、ワード線選択信号ＷＬｓｌを立ち下げるタイミ
ングで立ち上がる。
タイミング信号発生回路５から入力されるワード線リセ
ットタイミング信号ＷＬｒｓｔは、１回目のワード線セ
ットタイミング信号ＷＬｓｔｔに先立ってＬレベルに立
ち下り、ワード線選択信号ＷＬｓｌを立ち下げるタイミ
ングで立ち上がる。
【００３０】そして、ワード線リセットタイミング信号
ＷＬｒｓｔがＨレベルに立ち上がると、ワード線リセッ
ト信号ＷＬｒｓがＨレベルに立ち上がる。センスアンプ
駆動回路３に入力されるセンスアンプタイミング信号Ｓ
Ａｔは、１回目のワード線セットタイミング信号ＷＬｓ
ｔｔから所定時間後に立ち上がり、ワード線リセットタ
イミング信号ＷＬｒｓｔの立ち上がりから所定時間後に
立ち下がる信号として入力される。
ＷＬｒｓｔがＨレベルに立ち上がると、ワード線リセッ
ト信号ＷＬｒｓがＨレベルに立ち上がる。センスアンプ
駆動回路３に入力されるセンスアンプタイミング信号Ｓ
Ａｔは、１回目のワード線セットタイミング信号ＷＬｓ
ｔｔから所定時間後に立ち上がり、ワード線リセットタ
イミング信号ＷＬｒｓｔの立ち上がりから所定時間後に
立ち下がる信号として入力される。
【００３１】そして、センスアンプ駆動回路３ではＨレ
ベルのブロック選択信号Ｂｓｌが入力されている状態
で、センスアンプタイミング信号ＳＡｔがＨレベルに立
ち上がると、センスアンプ駆動信号ＰＳＡ，ＮＳＡが出
力され、センスアンプタイミング信号ＳＡｔがＬレベル
に立ち下がると、センスアンプ駆動信号ＰＳＡ，ＮＳＡ
は、プリチャージ電圧Ｖｐとなり、センスアンプ８が不
活性化される。
ベルのブロック選択信号Ｂｓｌが入力されている状態
で、センスアンプタイミング信号ＳＡｔがＨレベルに立
ち上がると、センスアンプ駆動信号ＰＳＡ，ＮＳＡが出
力され、センスアンプタイミング信号ＳＡｔがＬレベル
に立ち下がると、センスアンプ駆動信号ＰＳＡ，ＮＳＡ
は、プリチャージ電圧Ｖｐとなり、センスアンプ８が不
活性化される。
【００３２】ロウデコーダ２では、ワード線アドレスＷ
Ｌａｄが所定時間ごとにＨレベルとなり、各ワード線ア
ドレスＷＬａｄがＨレベルとなった状態で、ワード線セ
ット信号ＷＬｓｔが１パルスずつ入力される。
Ｌａｄが所定時間ごとにＨレベルとなり、各ワード線ア
ドレスＷＬａｄがＨレベルとなった状態で、ワード線セ
ット信号ＷＬｓｔが１パルスずつ入力される。
【００３３】そして、ワード線セット信号ＷＬｓｔが立
ち上がると、当該ワード線アドレスＷＬａｄに対応する
ワード線ＷＬが立ち上げられる。また、ワード線リセッ
ト信号ＷＬｒｓがＨレベルに立ち上がると、ワード線Ｗ
ＬがＬレベルに立ち下がる。
ち上がると、当該ワード線アドレスＷＬａｄに対応する
ワード線ＷＬが立ち上げられる。また、ワード線リセッ
ト信号ＷＬｒｓがＨレベルに立ち上がると、ワード線Ｗ
ＬがＬレベルに立ち下がる。
【００３４】上記のように構成された半導体記憶装置で
の隣接セル間干渉試験時の動作の第一の従来例を図１１
に従って説明する。テストモードエントリーコマンドに
続いて、アクティブコマンドが所定時間毎に入力され、
各アクティブコマンドに同期して、ワード線アドレスＷ
Ｌａｄ及びブロックアドレスＢａｄが入力される。
の隣接セル間干渉試験時の動作の第一の従来例を図１１
に従って説明する。テストモードエントリーコマンドに
続いて、アクティブコマンドが所定時間毎に入力され、
各アクティブコマンドに同期して、ワード線アドレスＷ
Ｌａｄ及びブロックアドレスＢａｄが入力される。
【００３５】そして、ブロック制御回路４の動作に基づ
いて、ロウデコーダ２でワード線の選択動作が行われ、
センスアンプ駆動回路３でセンスアンプの活性化動作が
行われる。
いて、ロウデコーダ２でワード線の選択動作が行われ、
センスアンプ駆動回路３でセンスアンプの活性化動作が
行われる。
【００３６】図１１においては、例えばブロックＢｌｏ
ｃｋ０が選択され、各アクティブコマンドにおいて、Ｗ
Ｌ０、ＷＬ８、ＷＬ１６というように８本おきのワード
線が順次選択される。
ｃｋ０が選択され、各アクティブコマンドにおいて、Ｗ
Ｌ０、ＷＬ８、ＷＬ１６というように８本おきのワード
線が順次選択される。
【００３７】センスアンプ駆動信号ＰＳＡ，ＮＳＡは、
ワード線ＷＬ０の選択から所定時間後にブロックＢｌｏ
ｃｋ０のすべてのセンスアンプ８に同時に供給される。
そして、選択されたワード線に接続された記憶セルから
ビット線にセル情報が読み出され、そのセル情報が各セ
ンスアンプ８で増幅され、この状態が所定時間維持され
る。
ワード線ＷＬ０の選択から所定時間後にブロックＢｌｏ
ｃｋ０のすべてのセンスアンプ８に同時に供給される。
そして、選択されたワード線に接続された記憶セルから
ビット線にセル情報が読み出され、そのセル情報が各セ
ンスアンプ８で増幅され、この状態が所定時間維持され
る。
【００３８】次いで、所定時間経過後に、プリチャージ
コマンドに基づいて、ワード線リセット信号発生回路１
１にワード線リセットタイミング信号ＷＬｒｓｔが入力
されて、選択されているワード線が同時に立ち下げられ
る。
コマンドに基づいて、ワード線リセット信号発生回路１
１にワード線リセットタイミング信号ＷＬｒｓｔが入力
されて、選択されているワード線が同時に立ち下げられ
る。
【００３９】また、センスアンプタイミング信号ＳＡｔ
により、センスアンプ８が不活性化される。この状態
で、ワード線の立ち上げによる隣接セル間の干渉の有無
がチェックされる。
により、センスアンプ８が不活性化される。この状態
で、ワード線の立ち上げによる隣接セル間の干渉の有無
がチェックされる。
【００４０】次いで、アクティブコマンドに基づいて、
ブロックＢｌｏｃｋ０内のＷＬ１、ＷＬ９、ＷＬ１７と
いうように８本おきのワード線が順次選択され、センス
アンプ駆動信号ＰＳＡ，ＮＳＡが、ワード線ＷＬ１の選
択から所定時間後にブロックＢｌｏｃｋ０のすべてのセ
ンスアンプ８に同時に供給される。
ブロックＢｌｏｃｋ０内のＷＬ１、ＷＬ９、ＷＬ１７と
いうように８本おきのワード線が順次選択され、センス
アンプ駆動信号ＰＳＡ，ＮＳＡが、ワード線ＷＬ１の選
択から所定時間後にブロックＢｌｏｃｋ０のすべてのセ
ンスアンプ８に同時に供給される。
【００４１】そして、同様にして、ビット線に読み出さ
れたセル情報がセンスアンプ８で増幅され、この状態が
所定時間維持される。このような動作が繰り返されて、
ブロックＢｌｏｃｋ０内のすべてのワード線が選択さ
れ、同様な動作がブロックＢｌｏｃｋ１〜Ｂｌｏｃｋ３
について行われる。
れたセル情報がセンスアンプ８で増幅され、この状態が
所定時間維持される。このような動作が繰り返されて、
ブロックＢｌｏｃｋ０内のすべてのワード線が選択さ
れ、同様な動作がブロックＢｌｏｃｋ１〜Ｂｌｏｃｋ３
について行われる。
【００４２】上記のような動作により、複数のワード線
が同時に選択されるため、ワード線を１本ずつ立ち上げ
る場合に比して、試験時間の短縮を図ることが可能とな
る。図１３は、隣接セル間干渉試験の動作の第二の従来
例を示す。この従来例は、複数のブロック、例えばブロ
ックＢｌｏｃｋ０，Ｂｌｏｃｋ２において、複数本のワ
ード線を同時に選択し、さらにブロックＢｌｏｃｋ１，
Ｂｌｏｃｋ３において、複数本のワード線を同時に選択
することにより、さらに試験時間の短縮を図ることを可
能としたものである。
が同時に選択されるため、ワード線を１本ずつ立ち上げ
る場合に比して、試験時間の短縮を図ることが可能とな
る。図１３は、隣接セル間干渉試験の動作の第二の従来
例を示す。この従来例は、複数のブロック、例えばブロ
ックＢｌｏｃｋ０，Ｂｌｏｃｋ２において、複数本のワ
ード線を同時に選択し、さらにブロックＢｌｏｃｋ１，
Ｂｌｏｃｋ３において、複数本のワード線を同時に選択
することにより、さらに試験時間の短縮を図ることを可
能としたものである。
【００４３】すなわち、テストモードエントリーコマン
ドに続く各アクティブコマンドにおいて、ブロックアド
レスＢａｄは、最初の２回のアクティブコマンドに同期
して、ブロックＢｌｏｃｋ０，Ｂｌｏｃｋ２を選択する
アドレスが順次入力され、ブロックＢｌｏｃｋ０，Ｂｌ
ｏｃｋ２が選択された状態に維持される。
ドに続く各アクティブコマンドにおいて、ブロックアド
レスＢａｄは、最初の２回のアクティブコマンドに同期
して、ブロックＢｌｏｃｋ０，Ｂｌｏｃｋ２を選択する
アドレスが順次入力され、ブロックＢｌｏｃｋ０，Ｂｌ
ｏｃｋ２が選択された状態に維持される。
【００４４】また、ワード線アドレスＷＬａｄにより、
まずワード線ＷＬ０が２回続けて選択され、次いでＷＬ
８、ＷＬ１６というように、８本おきのワード線が選択
される。
まずワード線ＷＬ０が２回続けて選択され、次いでＷＬ
８、ＷＬ１６というように、８本おきのワード線が選択
される。
【００４５】このような動作により、最初の２回のアク
ティブコマンドにより、ブロックＢｌｏｃｋ０，Ｂｌｏ
ｃｋ２のワード線ＷＬ０が順次立ち上げられ、その後は
ブロックＢｌｏｃｋ０，Ｂｌｏｃｋ２のワード線が順次
同時に選択される。
ティブコマンドにより、ブロックＢｌｏｃｋ０，Ｂｌｏ
ｃｋ２のワード線ＷＬ０が順次立ち上げられ、その後は
ブロックＢｌｏｃｋ０，Ｂｌｏｃｋ２のワード線が順次
同時に選択される。
【００４６】ブロックＢｌｏｃｋ０，Ｂｌｏｃｋ２のセ
ンスアンプ８はブロックＢｌｏｃｋ２のワード線ＷＬ０
の選択から所定時間後に活性化されて、所定時間維持さ
れる。
ンスアンプ８はブロックＢｌｏｃｋ２のワード線ＷＬ０
の選択から所定時間後に活性化されて、所定時間維持さ
れる。
【００４７】次いで、プリチャージコマンドに基づい
て、選択されたワード線が同時に立ち下げられ、さらに
センスアンプ８が同時に不活性化される。このような動
作を行うためのブロック制御回路４、センスアンプ駆動
回路３及びロウデコーダ２の動作を図１４に従って説明
する。
て、選択されたワード線が同時に立ち下げられ、さらに
センスアンプ８が同時に不活性化される。このような動
作を行うためのブロック制御回路４、センスアンプ駆動
回路３及びロウデコーダ２の動作を図１４に従って説明
する。
【００４８】図１４に示す動作は、ブロックＢｌｏｃｋ
０，Ｂｌｏｃｋ２を選択するブロックアドレスＢａｄが
順次入力され、ブロックセットタイミング信号Ｂｓｔｔ
によりブロックＢｌｏｃｋ０，Ｂｌｏｃｋ２が順次選択
状態となる。
０，Ｂｌｏｃｋ２を選択するブロックアドレスＢａｄが
順次入力され、ブロックセットタイミング信号Ｂｓｔｔ
によりブロックＢｌｏｃｋ０，Ｂｌｏｃｋ２が順次選択
状態となる。
【００４９】そして、各ブロックＢｌｏｃｋ０，Ｂｌｏ
ｃｋ２でワード線ＷＬ０を選択するために、ワード線Ｗ
Ｌ０を選択するワード線アドレスＷＬａｄが２サイクル
の間入力される。その後の各ブロックの動作は、前記第
一の従来例と同様である。
ｃｋ２でワード線ＷＬ０を選択するために、ワード線Ｗ
Ｌ０を選択するワード線アドレスＷＬａｄが２サイクル
の間入力される。その後の各ブロックの動作は、前記第
一の従来例と同様である。
【００５０】
【発明が解決しようとする課題】第一の従来例では、各
ブロックＢｌｏｃｋ０〜Ｂｌｏｃｋ３において、複数本
のワード線が同時に選択されるが、複数ブロックのワー
ド線を同時に選択することはできないので、試験時間を
十分に短縮することはできない。
ブロックＢｌｏｃｋ０〜Ｂｌｏｃｋ３において、複数本
のワード線が同時に選択されるが、複数ブロックのワー
ド線を同時に選択することはできないので、試験時間を
十分に短縮することはできない。
【００５１】第二の従来例では、複数のブロックにおい
て、複数本のワード線を同時に選択することができるの
で、試験時間の短縮効果は、第一の従来例に比して大き
くなる。
て、複数本のワード線を同時に選択することができるの
で、試験時間の短縮効果は、第一の従来例に比して大き
くなる。
【００５２】しかし、ワード線の選択時に、複数のブロ
ックで多数のセンスアンプを同時に活性化し、かつ選択
したワード線を非選択とする場合にも多数のセンスアン
プを同時に不活性化する。
ックで多数のセンスアンプを同時に活性化し、かつ選択
したワード線を非選択とする場合にも多数のセンスアン
プを同時に不活性化する。
【００５３】従って、センスアンプの活性化及び不活性
化時に、電源にスイッチングノイズが発生して、誤動作
を起こすおそれがある。また、複数のブロックにおい
て、センスアンプの活性化タイミングは同一であるが、
ワード線の選択開始タイミングが異なるため、動作マー
ジンが一定とならないという問題点がある。
化時に、電源にスイッチングノイズが発生して、誤動作
を起こすおそれがある。また、複数のブロックにおい
て、センスアンプの活性化タイミングは同一であるが、
ワード線の選択開始タイミングが異なるため、動作マー
ジンが一定とならないという問題点がある。
【００５４】すなわち、図１３において、ブロックＢｒ
ｏｃｋ０において、ワード線ＷＬ０が選択されてからセ
ンスアンプ８が活性化されるまでに要する時間ｔ１は、
ブロックＢｒｏｃｋ２において、ワード線ＷＬ０が選択
されてからセンスアンプ８が活性化されるまでに要する
時間ｔ２に比して長くなっている。
ｏｃｋ０において、ワード線ＷＬ０が選択されてからセ
ンスアンプ８が活性化されるまでに要する時間ｔ１は、
ブロックＢｒｏｃｋ２において、ワード線ＷＬ０が選択
されてからセンスアンプ８が活性化されるまでに要する
時間ｔ２に比して長くなっている。
【００５５】すると、ブロックＢｒｏｃｋ０のワード線
ＷＬ０の立ち上げに基づくセル情報の増幅動作のマージ
ンが低下するという問題点がある。このような問題点
は、複数のブロックを共通のタイミング信号で動作させ
る半導体記憶装置の構成に起因する。
ＷＬ０の立ち上げに基づくセル情報の増幅動作のマージ
ンが低下するという問題点がある。このような問題点
は、複数のブロックを共通のタイミング信号で動作させ
る半導体記憶装置の構成に起因する。
【００５６】第二の従来例では複数のブロックで複数の
ワード線を同時に選択するようにブロックアドレス及び
ワード線アドレスを入力したが、センスアンプは共通の
タイミング信号で活性化され、かつ不活性化されるの
で、上記のような問題点が生じている。
ワード線を同時に選択するようにブロックアドレス及び
ワード線アドレスを入力したが、センスアンプは共通の
タイミング信号で活性化され、かつ不活性化されるの
で、上記のような問題点が生じている。
【００５７】この発明の目的は、複数のブロックで構成
される半導体記憶装置において、ワード線多重選択試験
の試験時間を短縮し、かつ安定した動作を可能とする半
導体記憶装置を提供することにある。
される半導体記憶装置において、ワード線多重選択試験
の試験時間を短縮し、かつ安定した動作を可能とする半
導体記憶装置を提供することにある。
【００５８】
【課題を解決するための手段】図１は請求項１の原理説
明図である。すなわち、メモリセル領域は、複数のブロ
ックＢｌｏｃｋ０〜Ｂｌｏｃｋ３で構成され、ロウデコ
ーダ２３は前記各ブロックＢｌｏｃｋ０〜Ｂｌｏｃｋ３
内のワード線を選択する。センスアンプ８は、前記ワー
ド線の選択に基づいて読み出されるセル情報を増幅し、
ブロック制御回路２１は前記複数のブロック内の複数本
のワード線を同時に選択するワード線多重選択機能を備
え、センスアンプ駆動回路２２は前記ブロック制御回路
２１の出力信号に基づいて、前記センスアンプ８の活性
化及び不活性化を制御する。前記ブロック制御回路２１
は、前記ロウデコーダ２３に、前記ワード線の不活性化
動作を各ブロック毎に異なるタイミングで行うリセット
信号ＷＬｒｓを出力する。また、前記ブロック制御回路
２１は、前記センスアンプ駆動回路２２に、前記センス
アンプ８の不活性化動作を各ブロック毎に異なるタイミ
ングで行う信号φを出力する。
明図である。すなわち、メモリセル領域は、複数のブロ
ックＢｌｏｃｋ０〜Ｂｌｏｃｋ３で構成され、ロウデコ
ーダ２３は前記各ブロックＢｌｏｃｋ０〜Ｂｌｏｃｋ３
内のワード線を選択する。センスアンプ８は、前記ワー
ド線の選択に基づいて読み出されるセル情報を増幅し、
ブロック制御回路２１は前記複数のブロック内の複数本
のワード線を同時に選択するワード線多重選択機能を備
え、センスアンプ駆動回路２２は前記ブロック制御回路
２１の出力信号に基づいて、前記センスアンプ８の活性
化及び不活性化を制御する。前記ブロック制御回路２１
は、前記ロウデコーダ２３に、前記ワード線の不活性化
動作を各ブロック毎に異なるタイミングで行うリセット
信号ＷＬｒｓを出力する。また、前記ブロック制御回路
２１は、前記センスアンプ駆動回路２２に、前記センス
アンプ８の不活性化動作を各ブロック毎に異なるタイミ
ングで行う信号φを出力する。
【００５９】また、図２に示すように、前記ブロック制
御回路２１は、前記ブロックＢｌｏｃｋ０〜Ｂｌｏｃｋ
３を選択するリセットブロックアドレスＢａｄｒに基づ
いて、前記リセット信号ＷＬｒｓを生成して出力する。
御回路２１は、前記ブロックＢｌｏｃｋ０〜Ｂｌｏｃｋ
３を選択するリセットブロックアドレスＢａｄｒに基づ
いて、前記リセット信号ＷＬｒｓを生成して出力する。
【００６０】また、図３あるいは図５に示すように、第
一のブロックＢｌｏｃｋ０の第一のワード線ＷＬ０を活
性化した後、該第一のブロックＢｌｏｃｋ０のセンスア
ンプを活性化する第一のステップと、前記第一のブロッ
クＢｌｏｃｋ０の第一のワード線ＷＬ０以外のワード線
を活性化させる第二のステップと、第二のブロックＢｌ
ｏｃｋ２の第一のワード線ＷＬ０を活性化した後、該第
二のブロックＢｌｏｃｋ２のセンスアンプを活性化する
第三のステップと、前記第二のブロックＢｌｏｃｋ２の
第一のワード線ＷＬ０以外のワード線を活性化させる第
四のステップとを備え、前記第一及び第二のステップを
継続した状態で、前記第三及び第四のステップを行う
か、または前記第一及び第三のステップを継続した状態
で、前記第二及び第四のステップを行い、前記第一のブ
ロックＢｌｏｃｋ０の第一のワード線ＷＬ０の活性化か
ら第一のブロックＢｌｏｃｋ０のセンスアンプの活性化
までに要する時間と、前記第二のブロックＢｌｏｃｋ２
の第一のワード線ＷＬ０の活性化から第二のブロックＢ
ｌｏｃｋ２のセンスアンプの活性化までに要する時間と
を同一とし、第一のブロックＢｌｏｃｋ０のワード線を
不活性化するとともに、該第一のブロックＢｌｏｃｋ０
のセンスアンプを不活性化し、次いで、第二のブロック
Ｂｌｏｃｋ２のワード線を不活性化するとともに、該第
二のブロックＢｌｏｃｋ２のセンスアンプを不活性化す
る。
一のブロックＢｌｏｃｋ０の第一のワード線ＷＬ０を活
性化した後、該第一のブロックＢｌｏｃｋ０のセンスア
ンプを活性化する第一のステップと、前記第一のブロッ
クＢｌｏｃｋ０の第一のワード線ＷＬ０以外のワード線
を活性化させる第二のステップと、第二のブロックＢｌ
ｏｃｋ２の第一のワード線ＷＬ０を活性化した後、該第
二のブロックＢｌｏｃｋ２のセンスアンプを活性化する
第三のステップと、前記第二のブロックＢｌｏｃｋ２の
第一のワード線ＷＬ０以外のワード線を活性化させる第
四のステップとを備え、前記第一及び第二のステップを
継続した状態で、前記第三及び第四のステップを行う
か、または前記第一及び第三のステップを継続した状態
で、前記第二及び第四のステップを行い、前記第一のブ
ロックＢｌｏｃｋ０の第一のワード線ＷＬ０の活性化か
ら第一のブロックＢｌｏｃｋ０のセンスアンプの活性化
までに要する時間と、前記第二のブロックＢｌｏｃｋ２
の第一のワード線ＷＬ０の活性化から第二のブロックＢ
ｌｏｃｋ２のセンスアンプの活性化までに要する時間と
を同一とし、第一のブロックＢｌｏｃｋ０のワード線を
不活性化するとともに、該第一のブロックＢｌｏｃｋ０
のセンスアンプを不活性化し、次いで、第二のブロック
Ｂｌｏｃｋ２のワード線を不活性化するとともに、該第
二のブロックＢｌｏｃｋ２のセンスアンプを不活性化す
る。
【００６１】
【発明の実施の形態】（第一の実施の形態）図２は、こ
の発明を具体化した半導体記憶装置のブロック制御回路
２１、センスアンプ駆動回路２２及びロウデコーダ２３
を示す。前記従来例と同様な部分は同一符号を付して詳
細な説明を省略する。半導体記憶装置の全体構成は、図
８及び図９に示す従来例と同様である。
の発明を具体化した半導体記憶装置のブロック制御回路
２１、センスアンプ駆動回路２２及びロウデコーダ２３
を示す。前記従来例と同様な部分は同一符号を付して詳
細な説明を省略する。半導体記憶装置の全体構成は、図
８及び図９に示す従来例と同様である。
【００６２】ブロック制御回路２１は、ブロック選択回
路２４と、ワード線セット信号発生回路２５と、ワード
線リセット信号発生回路２６とから構成される。ブロッ
ク選択回路２４は、従来のブロック選択回路９に対し、
リセット側にブロックアドレスＢａｄの入力が追加さ
れ、その他の構成は前記ブロック選択回路９と同様であ
る。
路２４と、ワード線セット信号発生回路２５と、ワード
線リセット信号発生回路２６とから構成される。ブロッ
ク選択回路２４は、従来のブロック選択回路９に対し、
リセット側にブロックアドレスＢａｄの入力が追加さ
れ、その他の構成は前記ブロック選択回路９と同様であ
る。
【００６３】そして、ブロックアドレスＢａｄはブロッ
クリセットタイミング信号Ｂｒｓｔに並列に入力され
る。従って、ブロックアドレスＢａｄ及びブロックリセ
ットタイミング信号ＢｒｓｔがともにＨレベルとなる
と、ブロック選択回路２４から出力されるブロック選択
信号ＢｓｌはＬレベルとなる。
クリセットタイミング信号Ｂｒｓｔに並列に入力され
る。従って、ブロックアドレスＢａｄ及びブロックリセ
ットタイミング信号ＢｒｓｔがともにＨレベルとなる
と、ブロック選択回路２４から出力されるブロック選択
信号ＢｓｌはＬレベルとなる。
【００６４】ワード線セット信号発生回路２５は、前記
従来例のワード線セット信号発生回路１０と同一構成で
ある。ワード線リセット信号発生回路２６は、ワード線
リセットタイミング信号ＷＬｒｓｔと、ブロックアドレ
スＢａｄとがＮＡＮＤ回路１４ｄに入力され、そのＮＡ
ＮＤ回路１４ｄの出力信号がＮＡＮＤ回路１４ｂに入力
されている。それ以外の構成は、前記従来例のワード線
リセット信号発生回路１１と同様である。
従来例のワード線セット信号発生回路１０と同一構成で
ある。ワード線リセット信号発生回路２６は、ワード線
リセットタイミング信号ＷＬｒｓｔと、ブロックアドレ
スＢａｄとがＮＡＮＤ回路１４ｄに入力され、そのＮＡ
ＮＤ回路１４ｄの出力信号がＮＡＮＤ回路１４ｂに入力
されている。それ以外の構成は、前記従来例のワード線
リセット信号発生回路１１と同様である。
【００６５】従って、ワード線リセットタイミング信号
ＷＬｒｓｔと、ブロックアドレスＢａｄがともにＨレベ
ルとなると、ワード線リセット信号ＷＬｒｓがＨレベル
となる。
ＷＬｒｓｔと、ブロックアドレスＢａｄがともにＨレベ
ルとなると、ワード線リセット信号ＷＬｒｓがＨレベル
となる。
【００６６】センスアンプ駆動回路２２は、ブロック選
択信号Ｂｓｌと、タイミング信号生成回路５から出力さ
れるセンスアンプセットタイミング信号ＳＡｓｔｔがＮ
ＡＮＤ回路１４ｅに入力される。
択信号Ｂｓｌと、タイミング信号生成回路５から出力さ
れるセンスアンプセットタイミング信号ＳＡｓｔｔがＮ
ＡＮＤ回路１４ｅに入力される。
【００６７】また、ワード線リセット信号ＷＬｒｓと、
タイミング信号生成回路５から出力されるセンスアンプ
リセットタイミング信号ＳＡｒｓｔがＮＡＮＤ回路１４
ｆに入力される。
タイミング信号生成回路５から出力されるセンスアンプ
リセットタイミング信号ＳＡｒｓｔがＮＡＮＤ回路１４
ｆに入力される。
【００６８】そして、ＮＡＮＤ回路１４ｅの出力信号が
ＮＡＮＤ回路１４ｇに入力され、ＮＡＮＤ回路１４ｆの
出力信号がＮＡＮＤ回路１４ｈに入力される。ＮＡＮＤ
回路１４ｇの出力信号は、ＮＡＮＤ回路１４ｈに入力さ
れ、ＮＡＮＤ回路１４ｈの出力信号は、ＮＡＮＤ回路１
４ｇに入力される。
ＮＡＮＤ回路１４ｇに入力され、ＮＡＮＤ回路１４ｆの
出力信号がＮＡＮＤ回路１４ｈに入力される。ＮＡＮＤ
回路１４ｇの出力信号は、ＮＡＮＤ回路１４ｈに入力さ
れ、ＮＡＮＤ回路１４ｈの出力信号は、ＮＡＮＤ回路１
４ｇに入力される。
【００６９】そして、ＮＡＮＤ回路１４ｇの出力信号が
インバータ回路１３ｈに入力され、そのインバータ回路
１３ｈの出力信号がトランジスタＴr1，Ｔr2，Ｔr3のゲ
ートに入力されるとともに、インバータ回路１３ｆを介
してトランジスタＴr4のゲートに入力される。
インバータ回路１３ｈに入力され、そのインバータ回路
１３ｈの出力信号がトランジスタＴr1，Ｔr2，Ｔr3のゲ
ートに入力されるとともに、インバータ回路１３ｆを介
してトランジスタＴr4のゲートに入力される。
【００７０】トランジスタＴr1〜Ｔr4の構成は、前記従
来例のセンスアンプ駆動回路３と同様である。このよう
な構成により、ＮＡＮＤ回路１４ｇ，１４ｈはラッチ回
路として動作する。そして、ブロック選択信号Ｂｓｌと
センスアンプセットタイミング信号ＳＡｓｔｔがともに
Ｈレベルとなると、ＮＡＮＤ回路１４ｅの出力信号がＬ
レベルとなり、ＮＡＮＤ回路１４ｇの出力信号がＨレベ
ルとなり、インバータ回路１３ｈの出力信号がＬレベ
ル、インバータ回路１３ｆの出力信号がＨレベルとなっ
て、トランジスタＴr1，Ｔr4がオンされ、トランジスタ
Ｔr2，Ｔr3がオフされる。
来例のセンスアンプ駆動回路３と同様である。このよう
な構成により、ＮＡＮＤ回路１４ｇ，１４ｈはラッチ回
路として動作する。そして、ブロック選択信号Ｂｓｌと
センスアンプセットタイミング信号ＳＡｓｔｔがともに
Ｈレベルとなると、ＮＡＮＤ回路１４ｅの出力信号がＬ
レベルとなり、ＮＡＮＤ回路１４ｇの出力信号がＨレベ
ルとなり、インバータ回路１３ｈの出力信号がＬレベ
ル、インバータ回路１３ｆの出力信号がＨレベルとなっ
て、トランジスタＴr1，Ｔr4がオンされ、トランジスタ
Ｔr2，Ｔr3がオフされる。
【００７１】この結果、ほぼ電源Ｖccレベルのセンスア
ンプ駆動信号ＰＳＡと、ほぼ電源Ｖssレベルのセンスア
ンプ駆動信号ＮＳＡがセンスアンプ８に供給される。ま
た、ワード線リセット信号ＷＬｒｓと、センスアンプリ
セットタイミング信号ＳＡｒｓｔがともにＨレベルとな
ると、ＮＡＮＤ回路１４ｆの出力信号がＬレベルとな
り、ＮＡＮＤ回路１４ｈの出力信号がＨレベルとなる。
ンプ駆動信号ＰＳＡと、ほぼ電源Ｖssレベルのセンスア
ンプ駆動信号ＮＳＡがセンスアンプ８に供給される。ま
た、ワード線リセット信号ＷＬｒｓと、センスアンプリ
セットタイミング信号ＳＡｒｓｔがともにＨレベルとな
ると、ＮＡＮＤ回路１４ｆの出力信号がＬレベルとな
り、ＮＡＮＤ回路１４ｈの出力信号がＨレベルとなる。
【００７２】このとき、ＮＡＮＤ回路１４ｅの出力信号
はＨレベルであるので、ＮＡＮＤ回路１４ｇの出力信号
はＬレベルとなり、インバータ回路１３ｈの出力信号が
Ｈレベル、インバータ回路１３ｆの出力信号がＬレベル
となって、トランジスタＴr1，Ｔr4がオフされ、トラン
ジスタＴr2，Ｔr3がオンされる。
はＨレベルであるので、ＮＡＮＤ回路１４ｇの出力信号
はＬレベルとなり、インバータ回路１３ｈの出力信号が
Ｈレベル、インバータ回路１３ｆの出力信号がＬレベル
となって、トランジスタＴr1，Ｔr4がオフされ、トラン
ジスタＴr2，Ｔr3がオンされる。
【００７３】この結果、センスアンプ駆動信号ＰＳＡ，
ＮＳＡはプリチャージ電圧Ｖｐのレベルにプリチャージ
される。前記ロウデコーダ２３は、前記従来例のロウデ
コーダ２と同様な構成である。
ＮＳＡはプリチャージ電圧Ｖｐのレベルにプリチャージ
される。前記ロウデコーダ２３は、前記従来例のロウデ
コーダ２と同様な構成である。
【００７４】次に、上記のように構成されたブロック制
御回路２１、ロウデコーダ２３及びセンスアンプ駆動回
路２２のワード線多重選択試験時の動作を図４に従って
説明する。
御回路２１、ロウデコーダ２３及びセンスアンプ駆動回
路２２のワード線多重選択試験時の動作を図４に従って
説明する。
【００７５】タイミング信号生成回路５からブロック選
択回路２４に入力されるブロックセットタイミング信号
Ｂｓｔｔ及びブロックリセットタイミング信号Ｂｒｓｔ
は、パルス信号として入力される。
択回路２４に入力されるブロックセットタイミング信号
Ｂｓｔｔ及びブロックリセットタイミング信号Ｂｒｓｔ
は、パルス信号として入力される。
【００７６】ブロックＢｌｏｃｋ０〜Ｂｌｏｃｋ３のい
ずれかを選択するためのブロックアドレスＢａｄ（図４
においてはブロックＢｌｏｃｋ０）がブロック選択回路
２４に入力されている状態で、ブロックセットタイミン
グ信号ＢｓｔｔがＨレベルに立ち上がると、ブロック選
択信号ＢｓｌがＨレベルに立ち上がる。
ずれかを選択するためのブロックアドレスＢａｄ（図４
においてはブロックＢｌｏｃｋ０）がブロック選択回路
２４に入力されている状態で、ブロックセットタイミン
グ信号ＢｓｔｔがＨレベルに立ち上がると、ブロック選
択信号ＢｓｌがＨレベルに立ち上がる。
【００７７】ブロック選択信号ＢｓｌがＨレベルに立ち
上がり、かつワード線セット信号発生回路２５にワード
線セットタイミング信号ＷＬｓｔｔがパルス信号として
入力されると、ワード線セット信号発生回路２５からワ
ード線セット信号ＷＬｓｔがパルス信号として出力され
る。
上がり、かつワード線セット信号発生回路２５にワード
線セットタイミング信号ＷＬｓｔｔがパルス信号として
入力されると、ワード線セット信号発生回路２５からワ
ード線セット信号ＷＬｓｔがパルス信号として出力され
る。
【００７８】センスアンプ駆動回路２２に入力されるセ
ンスアンプセットタイミング信号ＳＡｓｔｔは、ワード
線セットタイミング信号ＷＬｓｔｔから所定時間遅延し
たパルス信号としてタイミング信号生成回路５から出力
される。
ンスアンプセットタイミング信号ＳＡｓｔｔは、ワード
線セットタイミング信号ＷＬｓｔｔから所定時間遅延し
たパルス信号としてタイミング信号生成回路５から出力
される。
【００７９】そして、Ｈレベルのブロック選択信号Ｂｓ
ｌが入力されている状態で、センスアンプタイミング信
号ＳＡｓｔｔがＨレベルに立ち上がると、センスアンプ
駆動回路２２からセンスアンプ駆動信号ＰＳＡ，ＮＳＡ
が出力されて、ブロックＢｌｏｃｋ０内のセンスアンプ
８が活性化され、その状態が維持される。
ｌが入力されている状態で、センスアンプタイミング信
号ＳＡｓｔｔがＨレベルに立ち上がると、センスアンプ
駆動回路２２からセンスアンプ駆動信号ＰＳＡ，ＮＳＡ
が出力されて、ブロックＢｌｏｃｋ０内のセンスアンプ
８が活性化され、その状態が維持される。
【００８０】ロウデコーダ２では、ワード線アドレスＷ
ＬａｄがＨレベルとなった状態で、ワード線セット信号
ＷＬｓｔが立ち上がると、当該ロウデコーダ２に対応す
るワード線ＷＬが立ち上げられる。
ＬａｄがＨレベルとなった状態で、ワード線セット信号
ＷＬｓｔが立ち上がると、当該ロウデコーダ２に対応す
るワード線ＷＬが立ち上げられる。
【００８１】このような動作により、ブロックＢｌｏｃ
ｋ０ではワード線ＷＬ０から始まって、８本おきのワー
ド線が順次選択されて立ち上げられる。また、ブロック
Ｂｌｏｃｋ０内のセンスアンプ８はワード線ＷＬ０の立
ち上がりから所定時間後に活性化される。
ｋ０ではワード線ＷＬ０から始まって、８本おきのワー
ド線が順次選択されて立ち上げられる。また、ブロック
Ｂｌｏｃｋ０内のセンスアンプ８はワード線ＷＬ０の立
ち上がりから所定時間後に活性化される。
【００８２】ブロックＢｌｏｃｋ０で８本おきのワード
線の選択が終了した後、ブロックアドレスＢａｄがブロ
ックＢｌｏｃｋ２に切替えられ、この状態でブロックセ
ットタイミング信号ＢｓｔｔがＨレベルに立ち上がる
と、ブロックＢｌｏｃｋ２において、ブロック選択信号
ＢｓｌがＨレベルに立ち上がる。
線の選択が終了した後、ブロックアドレスＢａｄがブロ
ックＢｌｏｃｋ２に切替えられ、この状態でブロックセ
ットタイミング信号ＢｓｔｔがＨレベルに立ち上がる
と、ブロックＢｌｏｃｋ２において、ブロック選択信号
ＢｓｌがＨレベルに立ち上がる。
【００８３】この状態で、ワード線セットタイミング信
号ＷＬｓｔｔがＨレベルに立ち上がる毎に、ワード線セ
ット信号ＷＬｓｔがＨレベルに立ち上がり、ワード線ア
ドレスＷＬａｄに基づいて、ワード線ＷＬ０から８本お
きのワード線が順次選択される。
号ＷＬｓｔｔがＨレベルに立ち上がる毎に、ワード線セ
ット信号ＷＬｓｔがＨレベルに立ち上がり、ワード線ア
ドレスＷＬａｄに基づいて、ワード線ＷＬ０から８本お
きのワード線が順次選択される。
【００８４】また、センスアンプ駆動回路２２からセン
スアンプ駆動信号ＰＳＡ，ＮＳＡが出力されて、ブロッ
クＢｌｏｃｋ２内のセンスアンプ８が活性化され、その
状態が維持される。
スアンプ駆動信号ＰＳＡ，ＮＳＡが出力されて、ブロッ
クＢｌｏｃｋ２内のセンスアンプ８が活性化され、その
状態が維持される。
【００８５】ブロックＢｌｏｃｋ０，Ｂｌｏｃｋ２にお
いて、ワード線ＷＬ０から８本おきのワード線の選択が
終了し、所定時間選択状態が維持された後、プリチャー
ジコマンドに基づいて、ブロックアドレスＢａｄとして
ブロックＢｌｏｃｋ０，Ｂｌｏｃｋ２のアドレスが順次
入力される。
いて、ワード線ＷＬ０から８本おきのワード線の選択が
終了し、所定時間選択状態が維持された後、プリチャー
ジコマンドに基づいて、ブロックアドレスＢａｄとして
ブロックＢｌｏｃｋ０，Ｂｌｏｃｋ２のアドレスが順次
入力される。
【００８６】ブロックＢｌｏｃｋ０のブロックアドレス
Ｂａｄが入力されている状態で、ワード線リセットタイ
ミング信号ＷＬｒｓｔがＨレベルに立ち上がると、ブロ
ックＢｌｏｃｋ０においてワード線リセット信号ＷＬｒ
ｓがＨレベルに立ち上がり、選択されているワード線が
すべてＬレベルに立ち下げられる。
Ｂａｄが入力されている状態で、ワード線リセットタイ
ミング信号ＷＬｒｓｔがＨレベルに立ち上がると、ブロ
ックＢｌｏｃｋ０においてワード線リセット信号ＷＬｒ
ｓがＨレベルに立ち上がり、選択されているワード線が
すべてＬレベルに立ち下げられる。
【００８７】次いで、センスアンプリセットタイミング
信号ＳＡｒｓｔがＨレベルに立ち上がると、ブロックＢ
ｌｏｃｋ０においてセンスアンプ駆動信号ＰＳＡ，ＮＳ
Ａの出力が停止されて、センスアンプ８が不活性化され
る。
信号ＳＡｒｓｔがＨレベルに立ち上がると、ブロックＢ
ｌｏｃｋ０においてセンスアンプ駆動信号ＰＳＡ，ＮＳ
Ａの出力が停止されて、センスアンプ８が不活性化され
る。
【００８８】次いで、ブロックＢｌｏｃｋ２のブロック
アドレスＢａｄが入力されている状態で、ワード線リセ
ットタイミング信号ＷＬｒｓｔがＨレベルに立ち上がる
と、ブロックＢｌｏｃｋ２においてワード線リセット信
号ＷＬｒｓがＨレベルに立ち上がり、選択されているワ
ード線がすべてＬレベルに立ち下げられる。
アドレスＢａｄが入力されている状態で、ワード線リセ
ットタイミング信号ＷＬｒｓｔがＨレベルに立ち上がる
と、ブロックＢｌｏｃｋ２においてワード線リセット信
号ＷＬｒｓがＨレベルに立ち上がり、選択されているワ
ード線がすべてＬレベルに立ち下げられる。
【００８９】次いで、センスアンプリセットタイミング
信号ＳＡｒｓｔがＨレベルに立ち上がると、ブロックＢ
ｌｏｃｋ２においてセンスアンプ活性化信号ＰＳＡ，Ｎ
ＳＡの出力が停止されて、センスアンプ８が不活性化さ
れる。
信号ＳＡｒｓｔがＨレベルに立ち上がると、ブロックＢ
ｌｏｃｋ２においてセンスアンプ活性化信号ＰＳＡ，Ｎ
ＳＡの出力が停止されて、センスアンプ８が不活性化さ
れる。
【００９０】このような動作の後、ブロックＢｌｏｃｋ
０，Ｂｌｏｃｋ２において、同様にワード線ＷＬ１から
８本おきのワード線が順次選択され、かつセンスアンプ
８が活性化され、同様な動作が繰り返される。
０，Ｂｌｏｃｋ２において、同様にワード線ＷＬ１から
８本おきのワード線が順次選択され、かつセンスアンプ
８が活性化され、同様な動作が繰り返される。
【００９１】そして、ブロックＢｌｏｃｋ０，Ｂｌｏｃ
ｋ２のすべてのワード線の選択が終了すると、ブロック
Ｂｌｏｃｋ１，Ｂｌｏｃｋ３において同様な動作が繰り
返される。
ｋ２のすべてのワード線の選択が終了すると、ブロック
Ｂｌｏｃｋ１，Ｂｌｏｃｋ３において同様な動作が繰り
返される。
【００９２】図３は、上記のようなワード線多重選択動
作を示すものであり、テストモードエントリーコマンド
に続くアクティブコマンドに基づいて、ワード線アドレ
スＷＬａｄ及びブロックアドレスＢａｄに対応して、ま
ずブロックＢｌｏｃｋ０のワード線ＷＬ０から８本おき
のワード線が順次選択される。
作を示すものであり、テストモードエントリーコマンド
に続くアクティブコマンドに基づいて、ワード線アドレ
スＷＬａｄ及びブロックアドレスＢａｄに対応して、ま
ずブロックＢｌｏｃｋ０のワード線ＷＬ０から８本おき
のワード線が順次選択される。
【００９３】ブロックＢｌｏｃｋ０のセンスアンプ８
は、ワード線ＷＬ０の選択に続いて活性化される。そし
て、ブロックＢｌｏｃｋ０において、ワード線ＷＬ０か
ら８本おきのワード線の選択が終了すると、ブロックＢ
ｌｏｃｋ２のブロックアドレスＢａｄが入力されて、ブ
ロックＢｌｏｃｋ２において同様にワード線ＷＬ０から
８本おきのワード線が選択され、かつセンスアンプ８が
活性化される。
は、ワード線ＷＬ０の選択に続いて活性化される。そし
て、ブロックＢｌｏｃｋ０において、ワード線ＷＬ０か
ら８本おきのワード線の選択が終了すると、ブロックＢ
ｌｏｃｋ２のブロックアドレスＢａｄが入力されて、ブ
ロックＢｌｏｃｋ２において同様にワード線ＷＬ０から
８本おきのワード線が選択され、かつセンスアンプ８が
活性化される。
【００９４】次いで、ブロックＢｌｏｃｋ０，Ｂｌｏｃ
ｋ２において、ワード線ＷＬ０から８本おきのワード線
の選択が終了すると、プリチャージコマンドに同期し
て、ブロックＢｌｏｃｋ０，Ｂｌｏｃｋ２のブロックア
ドレスＢａｄが入力される。
ｋ２において、ワード線ＷＬ０から８本おきのワード線
の選択が終了すると、プリチャージコマンドに同期し
て、ブロックＢｌｏｃｋ０，Ｂｌｏｃｋ２のブロックア
ドレスＢａｄが入力される。
【００９５】そして、ブロックＢｌｏｃｋ０のブロック
アドレスＢａｄの入力に基づいて、ブロックＢｌｏｃｋ
０において選択されたワード線が立ち下げられるととも
に、センスアンプ８が不活性化され、次いで、ブロック
Ｂｌｏｃｋ２において選択されたワード線が立ち下げら
れるとともに、センスアンプ８が不活性化される。
アドレスＢａｄの入力に基づいて、ブロックＢｌｏｃｋ
０において選択されたワード線が立ち下げられるととも
に、センスアンプ８が不活性化され、次いで、ブロック
Ｂｌｏｃｋ２において選択されたワード線が立ち下げら
れるとともに、センスアンプ８が不活性化される。
【００９６】このような動作が繰り返されて、ブロック
Ｂｌｏｃｋ０，Ｂｌｏｃｋ２において、すべてのワード
線が選択された後、ブロックＢｌｏｃｋ１，Ｂｌｏｃｋ
３においても同様な動作が繰り返される。
Ｂｌｏｃｋ０，Ｂｌｏｃｋ２において、すべてのワード
線が選択された後、ブロックＢｌｏｃｋ１，Ｂｌｏｃｋ
３においても同様な動作が繰り返される。
【００９７】上記のように構成された半導体記憶装置で
は、次に示す作用効果を得ることができる。 （１）複数のブロックの複数のワード線を同時に選択す
ることができるので、ワード線多重選択試験の試験時間
を短縮することができる。 （２）複数のブロックの複数のワード線を同時に選択し
ながら、各ブロックのセンスアンプの活性化タイミング
及び不活性化タイミングをずらすことができるので、セ
ンスアンプの活性及び不活性化によるノイズの発生を抑
制することができる。 （３）ワード線の選択開始から、センスアンプの活性化
までの時間を各ブロックにおいて同一とすることができ
るので、各ブロックにおいて、セル情報の増幅動作のマ
ージンを確保することができる。 （第二の実施の形態）図５及び図６は、第二の実施の形
態を示す。この実施の形態は、前記第一の実施の形態の
ブロック制御回路２１、センスアンプ駆動回路２２及び
ロウデコーダ２３を使用し、ブロックアドレスＢａｄの
入力タイミングを変更することにより、複数のブロック
において、最初に選択するワード線を除いて、ワード線
を同時に選択する構成としたものである。
は、次に示す作用効果を得ることができる。 （１）複数のブロックの複数のワード線を同時に選択す
ることができるので、ワード線多重選択試験の試験時間
を短縮することができる。 （２）複数のブロックの複数のワード線を同時に選択し
ながら、各ブロックのセンスアンプの活性化タイミング
及び不活性化タイミングをずらすことができるので、セ
ンスアンプの活性及び不活性化によるノイズの発生を抑
制することができる。 （３）ワード線の選択開始から、センスアンプの活性化
までの時間を各ブロックにおいて同一とすることができ
るので、各ブロックにおいて、セル情報の増幅動作のマ
ージンを確保することができる。 （第二の実施の形態）図５及び図６は、第二の実施の形
態を示す。この実施の形態は、前記第一の実施の形態の
ブロック制御回路２１、センスアンプ駆動回路２２及び
ロウデコーダ２３を使用し、ブロックアドレスＢａｄの
入力タイミングを変更することにより、複数のブロック
において、最初に選択するワード線を除いて、ワード線
を同時に選択する構成としたものである。
【００９８】図６にブロック制御回路２１、センスアン
プ駆動回路２２及びロウデコーダ２３の動作を説明す
る。ブロックアドレスＢａｄとしてブロックＢｒｏｃｋ
０のアドレスが入力されている状態で、ブロックセット
タイミング信号Ｂｓｔｔが入力されると、ブロックＢｒ
ｏｃｋ０において、ブロック選択信号ＢｓｌがＨレベル
に立ち上がり、ワード線リセット信号ＷＬｒｓがＬレベ
ルに立ち下がる。
プ駆動回路２２及びロウデコーダ２３の動作を説明す
る。ブロックアドレスＢａｄとしてブロックＢｒｏｃｋ
０のアドレスが入力されている状態で、ブロックセット
タイミング信号Ｂｓｔｔが入力されると、ブロックＢｒ
ｏｃｋ０において、ブロック選択信号ＢｓｌがＨレベル
に立ち上がり、ワード線リセット信号ＷＬｒｓがＬレベ
ルに立ち下がる。
【００９９】次いで、ワード線セットタイミング信号Ｗ
ＬｓｔｔがＨレベルに立ち上がると、ワード線セット信
号ＷＬｓｔがＨレベルに立ち上がり、そのとき入力され
ているワード線ＷＬ０のアドレスにより、ブロックＢｒ
ｏｃｋ０において、ワード線ＷＬ０がＨレベルに立ち上
げられる。
ＬｓｔｔがＨレベルに立ち上がると、ワード線セット信
号ＷＬｓｔがＨレベルに立ち上がり、そのとき入力され
ているワード線ＷＬ０のアドレスにより、ブロックＢｒ
ｏｃｋ０において、ワード線ＷＬ０がＨレベルに立ち上
げられる。
【０１００】次いで、ブロックアドレスＢａｄとしてブ
ロックＢｒｏｃｋ２のアドレスが入力され、ブロックセ
ットタイミング信号Ｂｓｔｔが入力されると、ブロック
Ｂｒｏｃｋ２において、ブロック選択信号ＢｓｌがＨレ
ベルに立ち上がり、ワード線リセット信号ＷＬｒｓがＬ
レベルに立ち下がる。
ロックＢｒｏｃｋ２のアドレスが入力され、ブロックセ
ットタイミング信号Ｂｓｔｔが入力されると、ブロック
Ｂｒｏｃｋ２において、ブロック選択信号ＢｓｌがＨレ
ベルに立ち上がり、ワード線リセット信号ＷＬｒｓがＬ
レベルに立ち下がる。
【０１０１】次いで、ワード線セットタイミング信号Ｗ
ＬｓｔｔがＨレベルに立ち上がると、ワード線セット信
号ＷＬｓｔがＨレベルに立ち上がり、そのとき入力され
ているワード線ＷＬ０のアドレスにより、ブロックＢｒ
ｏｃｋ２において、ワード線ＷＬ０がＨレベルに立ち上
げられる。
ＬｓｔｔがＨレベルに立ち上がると、ワード線セット信
号ＷＬｓｔがＨレベルに立ち上がり、そのとき入力され
ているワード線ＷＬ０のアドレスにより、ブロックＢｒ
ｏｃｋ２において、ワード線ＷＬ０がＨレベルに立ち上
げられる。
【０１０２】次いで、ワード線アドレスＷＬａｄがワー
ド線ＷＬ８のアドレスに切替えられ、ワード線セットタ
イミング信号ＷＬｓｔｔがＨレベルに立ち上がると、ブ
ロックＢｒｏｃｋ０，Ｂｒｏｃｋ２において、ワード線
セット信号ＷＬｓｔがＨレベルに立ち上がり、ワード線
ＷＬ８が同時に選択される。
ド線ＷＬ８のアドレスに切替えられ、ワード線セットタ
イミング信号ＷＬｓｔｔがＨレベルに立ち上がると、ブ
ロックＢｒｏｃｋ０，Ｂｒｏｃｋ２において、ワード線
セット信号ＷＬｓｔがＨレベルに立ち上がり、ワード線
ＷＬ８が同時に選択される。
【０１０３】この後は、ブロックＢｒｏｃｋ０，Ｂｒｏ
ｃｋ２において、８本おきのワード線が同時に選択され
る。そして、８本おきのワード線の選択が終了すると、
前記第一の実施の形態と同様に、まずブロックＢｌｏｃ
ｋ０で選択されているワード線が同時に立ち下げられる
とともに、センスアンプ８が不活性化される。
ｃｋ２において、８本おきのワード線が同時に選択され
る。そして、８本おきのワード線の選択が終了すると、
前記第一の実施の形態と同様に、まずブロックＢｌｏｃ
ｋ０で選択されているワード線が同時に立ち下げられる
とともに、センスアンプ８が不活性化される。
【０１０４】次いで、ブロックＢｌｏｃｋ２で選択され
ているワード線が同時に立ち下げられるとともに、セン
スアンプ８が不活性化される。この後は、前記第一の実
施の形態と同様にして、上記のような動作が繰り返され
て、ブロックＢｒｏｃｋ０，Ｂｒｏｃｋ２のすべてのワ
ード線が選択され、その後、ブロックＢｒｏｃｋ１，Ｂ
ｒｏｃｋ３についても同様な動作が行われる。
ているワード線が同時に立ち下げられるとともに、セン
スアンプ８が不活性化される。この後は、前記第一の実
施の形態と同様にして、上記のような動作が繰り返され
て、ブロックＢｒｏｃｋ０，Ｂｒｏｃｋ２のすべてのワ
ード線が選択され、その後、ブロックＢｒｏｃｋ１，Ｂ
ｒｏｃｋ３についても同様な動作が行われる。
【０１０５】上記のように構成された半導体記憶装置で
は、前記第一の実施の形態で得られた作用効果に加え
て、次に示す作用効果を得ることができる。 （１）最初に選択するワード線を除いて、複数のブロッ
クで同一アドレスのワード線を同一タイミングで選択す
ることができるので、ワード線多重選択試験の試験時間
をさらに短縮することができる。
は、前記第一の実施の形態で得られた作用効果に加え
て、次に示す作用効果を得ることができる。 （１）最初に選択するワード線を除いて、複数のブロッ
クで同一アドレスのワード線を同一タイミングで選択す
ることができるので、ワード線多重選択試験の試験時間
をさらに短縮することができる。
【０１０６】上記実施の形態は、次に示すように変更す
ることもできる。 ・センスアンプ駆動回路２２のＮＡＮＤ回路１４ｅ〜１
４ｈ及びインバータ回路１３ｈに代えて、図７に示す回
路を使用してもよい。すなわち、この回路は、Ｎチャネ
ルＭＯＳトランジスタＴr5，Ｔr6と、インバータ回路１
３ｉと、ラッチ回路１２ｃとから構成され、ラッチ回路
１２ｃの出力信号が前記センスアンプ駆動回路２２のト
ランジスタＴr1〜Ｔr3及びインバータ回路１３ｆに入力
される。
ることもできる。 ・センスアンプ駆動回路２２のＮＡＮＤ回路１４ｅ〜１
４ｈ及びインバータ回路１３ｈに代えて、図７に示す回
路を使用してもよい。すなわち、この回路は、Ｎチャネ
ルＭＯＳトランジスタＴr5，Ｔr6と、インバータ回路１
３ｉと、ラッチ回路１２ｃとから構成され、ラッチ回路
１２ｃの出力信号が前記センスアンプ駆動回路２２のト
ランジスタＴr1〜Ｔr3及びインバータ回路１３ｆに入力
される。
【０１０７】このような構成により、センスアンプ活性
化時に、ブロック選択信号ＢｓｌがＨレベルとなった状
態で、センスアンプセットタイミング信号ＳＡｓｔｔが
Ｈレベルとなると、ラッチ回路１２ｃの出力信号がＬレ
ベルとなって、センスアンプ８が活性化される。
化時に、ブロック選択信号ＢｓｌがＨレベルとなった状
態で、センスアンプセットタイミング信号ＳＡｓｔｔが
Ｈレベルとなると、ラッチ回路１２ｃの出力信号がＬレ
ベルとなって、センスアンプ８が活性化される。
【０１０８】また、ワード線リセット信号ＷＬｒｓがＨ
レベルとなった状態で、センスアンプリセットタイミン
グ信号ＳＡｒｓｔがＨレベルとなると、ラッチ回路１２
ｃの出力信号がＨレベルとなって、センスアンプ８が不
活性化される。 ・各ブロックで選択するワード線は８本おきに限定され
るものではない。 ・ブロック数は、４ブロック以外でもよく、同時に選択
するブロックは、２ブロックに限定されるものではな
い。 （付記１） 複数のブロックで構成されるメモリセル領
域と、前記各ブロック内のワード線を選択するロウデコ
ーダと、前記ワード線の選択に基づいて読み出されるセ
ル情報を増幅するセンスアンプと、前記複数のブロック
内の複数本のワード線を同時に選択するワード線多重選
択機能を備えたブロック制御回路と、前記ブロック制御
回路の出力信号に基づいて、前記センスアンプの活性化
及び不活性化を制御するセンスアンプ駆動回路とを備え
た半導体記憶装置において、前記ブロック制御回路は、
前記ロウデコーダ及びセンスアンプ駆動回路に、前記ワ
ード線の選択終了動作及びセンスアンプの不活性化動作
を各ブロック毎に異なるタイミングで行うリセット信号
を出力することを特徴とする半導体記憶装置。 （付記２） 前記ブロック制御回路は、前記ブロックを
選択するリセットブロックアドレスに基づいて、前記リ
セット信号を生成して出力することを特徴とする半導体
記憶装置。 （付記３） 前記ブロック制御回路は、前記ブロックア
ドレスに基づいてブロック選択信号を生成するブロック
選択回路と、前記ブロック選択信号に基づいて、前記ロ
ウデコーダで前記ワード線を選択するためのワード線セ
ット信号を生成するワード線セット信号発生回路と、前
記ブロック選択信号に基づいて、前記ロウデコーダで前
記ワード線を非選択とするワード線リセット信号を生成
するワード線リセット信号発生回路とから構成し、前記
ワード線リセット信号発生回路は、前記ブロック選択信
号の出力後に入力されるリセットブロックアドレスに基
づいて、ワード線リセット信号を出力することを特徴と
する付記２記載の半導体記憶装置。 （付記４） 前記センスアンプ駆動回路は、前記ワード
線リセット信号に基づいて、前記センスアンプを不活性
化することを特徴とする付記３記載の半導体記憶装置。 （付記５） 前記ブロック選択回路は、前記ブロック選
択信号の出力後に入力されるリセットブロックアドレス
に基づいて、前記ブロック選択信号信号をリセットする
ことを特徴とする付記２乃至４のいずれかに記載の半導
体記憶装置。 （付記６） 前記センスアンプ駆動回路は、前記ブロッ
ク選択信号と、センスアンプセットタイミング信号とに
基づいて、各ブロックで最初のワード線選択動作から所
定時間後にセンスアンプを活性化することを特徴とする
付記１乃至５のいずれかに記載の半導体記憶装置。 （付記７） 前記センスアンプ駆動回路は、ラッチ機能
を備えたことを特徴とする付記６記載の半導体記憶装
置。 （付記８） 第一のブロックの第一のワード線を活性化
した後、該第一のブロックのセンスアンプを活性化する
第一のステップと、前記第一のブロックの第一のワード
線以外のワード線を活性化させる第二のステップと、第
二のブロックの第一のワード線を活性化した後、該第二
のブロックのセンスアンプを活性化する第三のステップ
と、前記第二のブロックの第一のワード線以外のワード
線を活性化させる第四のステップとを備え、前記第一及
び第二のステップを継続した状態で、前記第三及び第四
のステップを行うか、または前記第一及び第三のステッ
プを継続した状態で、前記第二及び第四のステップを行
い、前記第一のブロックの第一のワード線の活性化から
第一のブロックのセンスアンプの活性化までに要する時
間と、前記第二のブロックの第一のワード線の活性化か
ら第二のブロックのセンスアンプの活性化までに要する
時間とを同一とすることを特徴とする半導体記憶装置の
ワード線多重選択試験方法。 （付記９） 第一のブロックのワード線を不活性化する
とともに、該第一のブロックのセンスアンプを不活性化
し、次いで、第二のブロックのワード線を不活性化する
とともに、該第二のブロックのセンスアンプを不活性化
することを特徴とする半導体記憶装置のワード線多重選
択試験方法。 （付記１０） 第一のブロックの第一のワード線を活性
化した後、該第一のブロックのセンスアンプを活性化す
る第一のステップと、前記第一のブロックの第一のワー
ド線以外のワード線を活性化させる第二のステップと、
第二のブロックの第一のワード線を活性化した後、該第
二のブロックのセンスアンプを活性化する第三のステッ
プと、前記第二のブロックの第一のワード線以外のワー
ド線を活性化させる第四のステップとを備え、前記第一
及び第二のステップを継続した状態で、前記第三及び第
四のステップを行うか、または前記第一及び第三のステ
ップを継続した状態で、前記第二及び第四のステップを
行い、前記第一のブロックの第一のワード線の活性化か
ら第一のブロックのセンスアンプの活性化までに要する
時間と、前記第二のブロックの第一のワード線の活性化
から第二のブロックのセンスアンプの活性化までに要す
る時間とを同一とし、第一のブロックのワード線を不活
性化するとともに、該第一のブロックのセンスアンプを
不活性化し、次いで、第二のブロックのワード線を不活
性化するとともに、該第二のブロックのセンスアンプを
不活性化することを特徴とする半導体記憶装置のワード
線多重選択試験方法。 （付記１１） 複数のメモリセルとワード線とビット線
を含んだメモリセル領域と、前記メモリセル領域と前記
メモリセル領域につながる複数のセンスアンプとロウデ
コーダとを含んだ複数のブロックと、前記複数のブロッ
クをそれぞれ制御するブロック制御回路とセンスアンプ
駆動回路とを備えた半導体記憶装置であって、前記セン
スアンプ駆動回路には、ラッチ機能を含む構成とするこ
とを特徴とする半導体記憶装置。 （付記１２） 付記１１において、前記ラッチ機能はセ
ンスアンプ駆動の活性と非活性を制御するセット／リセ
ット端子を備える。 （付記１３） 付記１１において、前記ラッチ機能の入
力には、ブロック情報を含むワード線リセット信号発生
回路の出力信号を含む。
レベルとなった状態で、センスアンプリセットタイミン
グ信号ＳＡｒｓｔがＨレベルとなると、ラッチ回路１２
ｃの出力信号がＨレベルとなって、センスアンプ８が不
活性化される。 ・各ブロックで選択するワード線は８本おきに限定され
るものではない。 ・ブロック数は、４ブロック以外でもよく、同時に選択
するブロックは、２ブロックに限定されるものではな
い。 （付記１） 複数のブロックで構成されるメモリセル領
域と、前記各ブロック内のワード線を選択するロウデコ
ーダと、前記ワード線の選択に基づいて読み出されるセ
ル情報を増幅するセンスアンプと、前記複数のブロック
内の複数本のワード線を同時に選択するワード線多重選
択機能を備えたブロック制御回路と、前記ブロック制御
回路の出力信号に基づいて、前記センスアンプの活性化
及び不活性化を制御するセンスアンプ駆動回路とを備え
た半導体記憶装置において、前記ブロック制御回路は、
前記ロウデコーダ及びセンスアンプ駆動回路に、前記ワ
ード線の選択終了動作及びセンスアンプの不活性化動作
を各ブロック毎に異なるタイミングで行うリセット信号
を出力することを特徴とする半導体記憶装置。 （付記２） 前記ブロック制御回路は、前記ブロックを
選択するリセットブロックアドレスに基づいて、前記リ
セット信号を生成して出力することを特徴とする半導体
記憶装置。 （付記３） 前記ブロック制御回路は、前記ブロックア
ドレスに基づいてブロック選択信号を生成するブロック
選択回路と、前記ブロック選択信号に基づいて、前記ロ
ウデコーダで前記ワード線を選択するためのワード線セ
ット信号を生成するワード線セット信号発生回路と、前
記ブロック選択信号に基づいて、前記ロウデコーダで前
記ワード線を非選択とするワード線リセット信号を生成
するワード線リセット信号発生回路とから構成し、前記
ワード線リセット信号発生回路は、前記ブロック選択信
号の出力後に入力されるリセットブロックアドレスに基
づいて、ワード線リセット信号を出力することを特徴と
する付記２記載の半導体記憶装置。 （付記４） 前記センスアンプ駆動回路は、前記ワード
線リセット信号に基づいて、前記センスアンプを不活性
化することを特徴とする付記３記載の半導体記憶装置。 （付記５） 前記ブロック選択回路は、前記ブロック選
択信号の出力後に入力されるリセットブロックアドレス
に基づいて、前記ブロック選択信号信号をリセットする
ことを特徴とする付記２乃至４のいずれかに記載の半導
体記憶装置。 （付記６） 前記センスアンプ駆動回路は、前記ブロッ
ク選択信号と、センスアンプセットタイミング信号とに
基づいて、各ブロックで最初のワード線選択動作から所
定時間後にセンスアンプを活性化することを特徴とする
付記１乃至５のいずれかに記載の半導体記憶装置。 （付記７） 前記センスアンプ駆動回路は、ラッチ機能
を備えたことを特徴とする付記６記載の半導体記憶装
置。 （付記８） 第一のブロックの第一のワード線を活性化
した後、該第一のブロックのセンスアンプを活性化する
第一のステップと、前記第一のブロックの第一のワード
線以外のワード線を活性化させる第二のステップと、第
二のブロックの第一のワード線を活性化した後、該第二
のブロックのセンスアンプを活性化する第三のステップ
と、前記第二のブロックの第一のワード線以外のワード
線を活性化させる第四のステップとを備え、前記第一及
び第二のステップを継続した状態で、前記第三及び第四
のステップを行うか、または前記第一及び第三のステッ
プを継続した状態で、前記第二及び第四のステップを行
い、前記第一のブロックの第一のワード線の活性化から
第一のブロックのセンスアンプの活性化までに要する時
間と、前記第二のブロックの第一のワード線の活性化か
ら第二のブロックのセンスアンプの活性化までに要する
時間とを同一とすることを特徴とする半導体記憶装置の
ワード線多重選択試験方法。 （付記９） 第一のブロックのワード線を不活性化する
とともに、該第一のブロックのセンスアンプを不活性化
し、次いで、第二のブロックのワード線を不活性化する
とともに、該第二のブロックのセンスアンプを不活性化
することを特徴とする半導体記憶装置のワード線多重選
択試験方法。 （付記１０） 第一のブロックの第一のワード線を活性
化した後、該第一のブロックのセンスアンプを活性化す
る第一のステップと、前記第一のブロックの第一のワー
ド線以外のワード線を活性化させる第二のステップと、
第二のブロックの第一のワード線を活性化した後、該第
二のブロックのセンスアンプを活性化する第三のステッ
プと、前記第二のブロックの第一のワード線以外のワー
ド線を活性化させる第四のステップとを備え、前記第一
及び第二のステップを継続した状態で、前記第三及び第
四のステップを行うか、または前記第一及び第三のステ
ップを継続した状態で、前記第二及び第四のステップを
行い、前記第一のブロックの第一のワード線の活性化か
ら第一のブロックのセンスアンプの活性化までに要する
時間と、前記第二のブロックの第一のワード線の活性化
から第二のブロックのセンスアンプの活性化までに要す
る時間とを同一とし、第一のブロックのワード線を不活
性化するとともに、該第一のブロックのセンスアンプを
不活性化し、次いで、第二のブロックのワード線を不活
性化するとともに、該第二のブロックのセンスアンプを
不活性化することを特徴とする半導体記憶装置のワード
線多重選択試験方法。 （付記１１） 複数のメモリセルとワード線とビット線
を含んだメモリセル領域と、前記メモリセル領域と前記
メモリセル領域につながる複数のセンスアンプとロウデ
コーダとを含んだ複数のブロックと、前記複数のブロッ
クをそれぞれ制御するブロック制御回路とセンスアンプ
駆動回路とを備えた半導体記憶装置であって、前記セン
スアンプ駆動回路には、ラッチ機能を含む構成とするこ
とを特徴とする半導体記憶装置。 （付記１２） 付記１１において、前記ラッチ機能はセ
ンスアンプ駆動の活性と非活性を制御するセット／リセ
ット端子を備える。 （付記１３） 付記１１において、前記ラッチ機能の入
力には、ブロック情報を含むワード線リセット信号発生
回路の出力信号を含む。
【０１０９】
【発明の効果】以上詳述したように、この発明は複数の
ブロックで構成される半導体記憶装置において、ワード
線多重選択試験の試験時間を短縮し、かつ安定した動作
を可能とする半導体記憶装置を提供することができる。
ブロックで構成される半導体記憶装置において、ワード
線多重選択試験の試験時間を短縮し、かつ安定した動作
を可能とする半導体記憶装置を提供することができる。
【図１】 本発明の原理説明図である。
【図２】 第一の実施の形態を示す回路図である。
【図３】 第一の実施の形態の動作を示すタイミング波
形図である。
形図である。
【図４】 第一の実施の形態の動作を示すタイミング波
形図である。
形図である。
【図５】 第二の実施の形態の動作を示すタイミング波
形図である。
形図である。
【図６】 第二の実施の形態の動作を示すタイミング波
形図である。
形図である。
【図７】 センスアンプ駆動回路の別例を示す回路図で
ある。
ある。
【図８】 複数ブロックのメモリセル領域を備えた半導
体記憶装置を示す概要図である。
体記憶装置を示す概要図である。
【図９】 一つのブロックを示す概要図である。
【図１０】 従来例を示す回路図である。
【図１１】 第一の従来例の動作を示すタイミング波形
図である。
図である。
【図１２】 第一の従来例の動作を示すタイミング波形
図である。
図である。
【図１３】 第二の従来例の動作を示すタイミング波形
図である。
図である。
【図１４】 第二の従来例の動作を示すタイミング波形
図である。
図である。
８ センスアンプ ２１ ブロック制御回路 ２２ センスアンプ駆動回路 ２３ ロウデコーダ Ｂｌｏｃｋ０〜Ｂｌｏｃｋ３ ブロック ＷＬｒｓ ワード線リセット信号 φ センスアンプリセット信号
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 2G132 AA08 AK07 AL09 AL11 5L106 DD01 EE02
Claims (10)
- 【請求項１】 複数のブロックで構成されるメモリセル
領域と、 前記各ブロック内のワード線を選択するロウデコーダ
と、 前記ワード線の選択に基づいて読み出されるセル情報を
増幅するセンスアンプと、 前記複数のブロック内の複数本のワード線を同時に選択
するワード線多重選択機能を備えたブロック制御回路
と、 前記ブロック制御回路の出力信号に基づいて、前記セン
スアンプの活性化及び不活性化を制御するセンスアンプ
駆動回路とを備えた半導体記憶装置において、 前記ブロック制御回路は、前記ロウデコーダ及びセンス
アンプ駆動回路に、前記ワード線の選択終了動作及びセ
ンスアンプの不活性化動作を各ブロック毎に異なるタイ
ミングで行うリセット信号を出力することを特徴とする
半導体記憶装置。 - 【請求項２】 前記ブロック制御回路は、前記ブロック
を選択するリセットブロックアドレスに基づいて、前記
リセット信号を生成して出力することを特徴とする半導
体記憶装置。 - 【請求項３】 前記ブロック制御回路は、 前記ブロックアドレスに基づいてブロック選択信号を生
成するブロック選択回路と、 前記ブロック選択信号に基づいて、前記ロウデコーダで
前記ワード線を選択するためのワード線セット信号を生
成するワード線セット信号発生回路と、 前記ブロック選択信号に基づいて、前記ロウデコーダで
前記ワード線を非選択とするワード線リセット信号を生
成するワード線リセット信号発生回路とから構成し、 前記ワード線リセット信号発生回路は、前記ブロック選
択信号の出力後に入力されるリセットブロックアドレス
に基づいて、ワード線リセット信号を出力することを特
徴とする請求項２記載の半導体記憶装置。 - 【請求項４】 前記センスアンプ駆動回路は、前記ワー
ド線リセット信号に基づいて、前記センスアンプを不活
性化することを特徴とする請求項３記載の半導体記憶装
置。 - 【請求項５】 前記ブロック選択回路は、前記ブロック
選択信号の出力後に入力されるリセットブロックアドレ
スに基づいて、前記ブロック選択信号信号をリセットす
ることを特徴とする請求項２乃至４のいずれかに記載の
半導体記憶装置。 - 【請求項６】 前記センスアンプ駆動回路は、前記ブロ
ック選択信号と、センスアンプセットタイミング信号と
に基づいて、各ブロックで最初のワード線選択動作から
所定時間後にセンスアンプを活性化することを特徴とす
る請求項１乃至５のいずれかに記載の半導体記憶装置。 - 【請求項７】 前記センスアンプ駆動回路は、ラッチ機
能を備えたことを特徴とする請求項６記載の半導体記憶
装置。 - 【請求項８】 第一のブロックの第一のワード線を活性
化した後、該第一のブロックのセンスアンプを活性化す
る第一のステップと、 前記第一のブロックの第一のワード線以外のワード線を
活性化させる第二のステップと、 第二のブロックの第一のワード線を活性化した後、該第
二のブロックのセンスアンプを活性化する第三のステッ
プと、 前記第二のブロックの第一のワード線以外のワード線を
活性化させる第四のステップとを備え、 前記第一及び第二のステップを継続した状態で、前記第
三及び第四のステップを行うか、または前記第一及び第
三のステップを継続した状態で、前記第二及び第四のス
テップを行い、前記第一のブロックの第一のワード線の
活性化から第一のブロックのセンスアンプの活性化まで
に要する時間と、前記第二のブロックの第一のワード線
の活性化から第二のブロックのセンスアンプの活性化ま
でに要する時間とを同一とすることを特徴とする半導体
記憶装置のワード線多重選択試験方法。 - 【請求項９】 第一のブロックのワード線を不活性化す
るとともに、該第一のブロックのセンスアンプを不活性
化し、次いで、第二のブロックのワード線を不活性化す
るとともに、該第二のブロックのセンスアンプを不活性
化することを特徴とする半導体記憶装置のワード線多重
選択試験方法。 - 【請求項１０】 第一のブロックの第一のワード線を活
性化した後、該第一のブロックのセンスアンプを活性化
する第一のステップと、 前記第一のブロックの第一のワード線以外のワード線を
活性化させる第二のステップと、 第二のブロックの第一のワード線を活性化した後、該第
二のブロックのセンスアンプを活性化する第三のステッ
プと、 前記第二のブロックの第一のワード線以外のワード線を
活性化させる第四のステップとを備え、 前記第一及び第二のステップを継続した状態で、前記第
三及び第四のステップを行うか、または前記第一及び第
三のステップを継続した状態で、前記第二及び第四のス
テップを行い、前記第一のブロックの第一のワード線の
活性化から第一のブロックのセンスアンプの活性化まで
に要する時間と、前記第二のブロックの第一のワード線
の活性化から第二のブロックのセンスアンプの活性化ま
でに要する時間とを同一とし、第一のブロックのワード
線を不活性化するとともに、該第一のブロックのセンス
アンプを不活性化し、次いで、第二のブロックのワード
線を不活性化するとともに、該第二のブロックのセンス
アンプを不活性化することを特徴とする半導体記憶装置
のワード線多重選択試験方法。
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