JP2000315397A - 活性化された多数本のワード線が順次ディスエーブルされる半導体メモリ装置 - Google Patents
活性化された多数本のワード線が順次ディスエーブルされる半導体メモリ装置Info
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Abstract
(57)【要約】
【課題】 活性化された多数本のワード線を順次ディス
エーブルさせる半導体メモリ装置を提供する。 【解決手段】 多数個のメモリセルを有するメモリセル
アレイ、及び多数個のメモリセルに接続された多数本の
ワード線ＷＬ０〜ＷＬｍを具備する半導体メモリ装置１
０１において、外部より入力されるローアドレスＡｉを
プリデコーディングするプリデコーディング部１１１
と、その出力をデコーディングしてワード線の一部を選
択しそのワード線を活性化させるローデコーディング及
びワード線駆動ブロック１３１と、ローアドレスＡｉ
と、プリデコーディング信号及び少制御信号を入力され
て出力信号を発生させると共に、ローアドレス及び前記
プリデコーディング信号に応答して出力信号をイネーブ
ルさせて、活性化された一部のワード線を順次ディスエ
ーブルさせる制御部１２１とを具備する。
エーブルさせる半導体メモリ装置を提供する。 【解決手段】 多数個のメモリセルを有するメモリセル
アレイ、及び多数個のメモリセルに接続された多数本の
ワード線ＷＬ０〜ＷＬｍを具備する半導体メモリ装置１
０１において、外部より入力されるローアドレスＡｉを
プリデコーディングするプリデコーディング部１１１
と、その出力をデコーディングしてワード線の一部を選
択しそのワード線を活性化させるローデコーディング及
びワード線駆動ブロック１３１と、ローアドレスＡｉ
と、プリデコーディング信号及び少制御信号を入力され
て出力信号を発生させると共に、ローアドレス及び前記
プリデコーディング信号に応答して出力信号をイネーブ
ルさせて、活性化された一部のワード線を順次ディスエ
ーブルさせる制御部１２１とを具備する。
Description
【０００１】
【発明の属する技術分野】本発明は半導体メモリ装置に
係り、特に、活性化された多数本のワード線を順次ディ
スエーブルさせる半導体メモリ装置に関する。
係り、特に、活性化された多数本のワード線を順次ディ
スエーブルさせる半導体メモリ装置に関する。
【０００２】
【従来の技術】一般に、半導体メモリ装置は、その製造
が終わるとバーンインストレス試験及び機能試験を受け
る。ここで、バーンインストレス試験は半導体メモリ装
置の信頼性を保障するために行われる。また機能試験は
半導体メモリ装置が定まった製品仕様内で正常に動作す
るかどうか試験するために行われる。バーンインストレ
ス試験時には、半導体メモリ装置に昇圧された電圧を印
加することによりストレスを与える。バーンインストレ
ス試験または機能試験時には、その試験時間の短縮化を
図るために多数本のワード線を同時に活性化させたり、
または多数本のワード線を逐次活性化させる方法を用い
る。
が終わるとバーンインストレス試験及び機能試験を受け
る。ここで、バーンインストレス試験は半導体メモリ装
置の信頼性を保障するために行われる。また機能試験は
半導体メモリ装置が定まった製品仕様内で正常に動作す
るかどうか試験するために行われる。バーンインストレ
ス試験時には、半導体メモリ装置に昇圧された電圧を印
加することによりストレスを与える。バーンインストレ
ス試験または機能試験時には、その試験時間の短縮化を
図るために多数本のワード線を同時に活性化させたり、
または多数本のワード線を逐次活性化させる方法を用い
る。
【０００３】ところが、従来には、前記多数本のワード
線を活性化させてからプリチャージ動作中に前記活性化
された多数本のワード線を同時にディスエーブルさせて
いた。このように、活性化された多数本のワード線を同
時にディスエーブルさせると、多数本のワード線の"ハ
イ"レバルから"ロー"レベルへの遷移中にプリチャージ
ノイズが発生する。前記プリチャージノイズは、半導体
メモリ装置の動作に致命的な影響を及ぼす。
線を活性化させてからプリチャージ動作中に前記活性化
された多数本のワード線を同時にディスエーブルさせて
いた。このように、活性化された多数本のワード線を同
時にディスエーブルさせると、多数本のワード線の"ハ
イ"レバルから"ロー"レベルへの遷移中にプリチャージ
ノイズが発生する。前記プリチャージノイズは、半導体
メモリ装置の動作に致命的な影響を及ぼす。
【０００４】
【発明が解決しようとする課題】本発明の目的は、活性
化された多数本のワード線のディスエーブル中に発生さ
れるプリチャージノイズを防止するようにした半導体メ
モリ装置を提供することである。
化された多数本のワード線のディスエーブル中に発生さ
れるプリチャージノイズを防止するようにした半導体メ
モリ装置を提供することである。
【０００５】
【課題を解決するための手段】前記目的を達成するため
に、本発明は、多数個のメモリセルを有するメモリセル
アレイ、及び前記多数個のメモリセルに接続された多数
本のワード線を具備する半導体メモリ装置であって、こ
の装置は、プリデコーディング部、ローデコーディング
及びワード線駆動ブロック及び制御部を具備する。プリ
デコーディング部は、外部より入力されるローアドレス
をプリデコーディングする。
に、本発明は、多数個のメモリセルを有するメモリセル
アレイ、及び前記多数個のメモリセルに接続された多数
本のワード線を具備する半導体メモリ装置であって、こ
の装置は、プリデコーディング部、ローデコーディング
及びワード線駆動ブロック及び制御部を具備する。プリ
デコーディング部は、外部より入力されるローアドレス
をプリデコーディングする。
【０００６】ローデコーディング及びワード線駆動ブロ
ックは、前記プリデコーディング部及び前記多数本のワ
ード線と接続され、前記プリデコーディング部の出力の
プリデコーディング信号をデコーディングして前記多数
本のワード線の一部を選択し、前記選択された一部のワ
ード線を活性化させる。
ックは、前記プリデコーディング部及び前記多数本のワ
ード線と接続され、前記プリデコーディング部の出力の
プリデコーディング信号をデコーディングして前記多数
本のワード線の一部を選択し、前記選択された一部のワ
ード線を活性化させる。
【０００７】制御部は、前記プリデコーディング部及
び、前記ローデコーディング及びワード線駆動部ブロッ
クと接続され、前記ローアドレス、前記プリデコーディ
ング信号及び少なくとも１つの制御信号を入力されて少
なくとも１つの出力信号を発生させ、前記ローアドレス
及び前記プリデコーディング信号に応答して前記少なく
とも１つの出力信号をイネーブルさせることにより、前
記活性化された一部のワード線を順次ディスエーブルさ
せる。本発明によると、活性化された多数本のワード線
が順次ディスエーブルされることにより、プリチャージ
ノイズが発生しなくなる。
び、前記ローデコーディング及びワード線駆動部ブロッ
クと接続され、前記ローアドレス、前記プリデコーディ
ング信号及び少なくとも１つの制御信号を入力されて少
なくとも１つの出力信号を発生させ、前記ローアドレス
及び前記プリデコーディング信号に応答して前記少なく
とも１つの出力信号をイネーブルさせることにより、前
記活性化された一部のワード線を順次ディスエーブルさ
せる。本発明によると、活性化された多数本のワード線
が順次ディスエーブルされることにより、プリチャージ
ノイズが発生しなくなる。
【０００８】
【発明の実施の形態】本発明と本発明の動作上の利点及
び本発明の実施によって達成される目的を十分に理解す
るためには、本発明の好適な実施例を例示する添付図面
及び添付図面に記載された内容を参照しなければならな
い。以下、添付した図面に基づき本発明の好適な実施例
を詳細に説明する。図面において、同一の部材には同一
の符号を使用した。
び本発明の実施によって達成される目的を十分に理解す
るためには、本発明の好適な実施例を例示する添付図面
及び添付図面に記載された内容を参照しなければならな
い。以下、添付した図面に基づき本発明の好適な実施例
を詳細に説明する。図面において、同一の部材には同一
の符号を使用した。
【０００９】図１を参照すると、本発明の好適な実施例
による半導体メモリ装置１０１は、プリデコーディング
部１１１、制御部１２１、ローデコーディング及びワー
ド線駆動ブロック１３１及びメモリセルアレイ１４１を
具備する。前記制御部１２１は第１〜第３ローデコーデ
ィング制御部１５１〜１５３及びワード線駆動制御部１
６１を具備する。
による半導体メモリ装置１０１は、プリデコーディング
部１１１、制御部１２１、ローデコーディング及びワー
ド線駆動ブロック１３１及びメモリセルアレイ１４１を
具備する。前記制御部１２１は第１〜第３ローデコーデ
ィング制御部１５１〜１５３及びワード線駆動制御部１
６１を具備する。
【００１０】前記プリデコーディング部１１１はローア
ドレスＡｉを入力され、これらをプリデコーディングし
てプリデコーディング信号ＤＲＡｉｊを出力する。図２
を参照すると、前記プリデコーディング部１１１は、第
１〜第５プリデコーダ２１１〜２１５を具備する。前記
第１〜第５プリデコーダ２１１〜２１５はそれぞれ複数
個のローアドレスビットＲＡ０〜ＲＡ１１を入力され、
第１〜第５プリデコーディング信号ＤＲＡ０１、ＤＲＡ
２３４、ＤＲＡ５６、ＤＲＡ７８、ＤＲＡ９１０１１を
出力する。ここで、前記第１〜第５プリデコーディング
信号ＤＲＡ０１、ＤＲＡ２３４、ＤＲＡ５６、ＤＲＡ７
８、ＤＲＡ９１０１１は、１つのプリデコーディング信
号ＤＲＡｉｊにて表わされる。第１〜第５プリデコーダ
２１１〜２１５は、前記半導体メモリ装置１０１の特性
に応じてその数が可変できる。例えば、前記ローアドレ
スビットＲＡ０〜ＲＡ１１を３組１群にして４つのプリ
デコーダを構成したり、あるいは前記ローアドレスビッ
トＲＡ０〜ＲＡ１１を２組１群にして６つのプリデコー
ダを構成することができる。さらに、前記第１〜第５プ
リデコーダ２１１〜２１５は、前記ローアドレスＡｉを
構成するローアドレスビットＲＡ０〜ＲＡ１１の数に応
じてもその数が可変できる。例えば、前記ローアドレス
ビットの数が増大すると、すなわち、前記半導体メモリ
装置１０１のメモリ容量が高まると、プリデコーダの数
は増大される。これに対し、ローアドレスビットの数が
減少すると、すなわち、前記半導体メモリ装置１０１の
メモリ容量が低まると、プリデコーダの数は減少され
る。
ドレスＡｉを入力され、これらをプリデコーディングし
てプリデコーディング信号ＤＲＡｉｊを出力する。図２
を参照すると、前記プリデコーディング部１１１は、第
１〜第５プリデコーダ２１１〜２１５を具備する。前記
第１〜第５プリデコーダ２１１〜２１５はそれぞれ複数
個のローアドレスビットＲＡ０〜ＲＡ１１を入力され、
第１〜第５プリデコーディング信号ＤＲＡ０１、ＤＲＡ
２３４、ＤＲＡ５６、ＤＲＡ７８、ＤＲＡ９１０１１を
出力する。ここで、前記第１〜第５プリデコーディング
信号ＤＲＡ０１、ＤＲＡ２３４、ＤＲＡ５６、ＤＲＡ７
８、ＤＲＡ９１０１１は、１つのプリデコーディング信
号ＤＲＡｉｊにて表わされる。第１〜第５プリデコーダ
２１１〜２１５は、前記半導体メモリ装置１０１の特性
に応じてその数が可変できる。例えば、前記ローアドレ
スビットＲＡ０〜ＲＡ１１を３組１群にして４つのプリ
デコーダを構成したり、あるいは前記ローアドレスビッ
トＲＡ０〜ＲＡ１１を２組１群にして６つのプリデコー
ダを構成することができる。さらに、前記第１〜第５プ
リデコーダ２１１〜２１５は、前記ローアドレスＡｉを
構成するローアドレスビットＲＡ０〜ＲＡ１１の数に応
じてもその数が可変できる。例えば、前記ローアドレス
ビットの数が増大すると、すなわち、前記半導体メモリ
装置１０１のメモリ容量が高まると、プリデコーダの数
は増大される。これに対し、ローアドレスビットの数が
減少すると、すなわち、前記半導体メモリ装置１０１の
メモリ容量が低まると、プリデコーダの数は減少され
る。
【００１１】前記第１ローデコーディング制御部１５１
はローアドレスＡｉまたは高電圧のローアドレスＡｉ
（図４）、モードレジスターセット信号ＰＭＲＳ、活性
化信号ＡＣＴ及びプリチャージ信号ＰＲＥを入力されて
第１及び第２ワード線制御信号ＷＬＯＦＦ、ＷＬＯＦＦ
Ｄを出力する。この第２ワード線制御信号ＷＬＯＦＦＤ
は、前記第１ワード線制御信号ＷＬＯＦＦが所定時間遅
延された信号である。図３を参照すると、本発明の第１
実施例による第１ローデコーディング制御部１５１は伝
送ゲート３１１、ＮＭＯＳトランジスタ３２１、ラッチ
回路３３１、ＮＯＲゲート３４１、３４２及び遅延器３
５１を具備する。
はローアドレスＡｉまたは高電圧のローアドレスＡｉ
（図４）、モードレジスターセット信号ＰＭＲＳ、活性
化信号ＡＣＴ及びプリチャージ信号ＰＲＥを入力されて
第１及び第２ワード線制御信号ＷＬＯＦＦ、ＷＬＯＦＦ
Ｄを出力する。この第２ワード線制御信号ＷＬＯＦＦＤ
は、前記第１ワード線制御信号ＷＬＯＦＦが所定時間遅
延された信号である。図３を参照すると、本発明の第１
実施例による第１ローデコーディング制御部１５１は伝
送ゲート３１１、ＮＭＯＳトランジスタ３２１、ラッチ
回路３３１、ＮＯＲゲート３４１、３４２及び遅延器３
５１を具備する。
【００１２】前記伝送ゲート３１１はローアドレスＡｉ
を入力され、モードレジスターセット信号ＰＭＲＳによ
ってゲートされてローアドレスＡｉを出力する。すなわ
ち、モードレジスターセット信号ＰＭＲＳが論理"ハイ"
にイネーブルされると、前記伝送ゲート３１１はローア
ドレスＡｉを通過させてラッチ回路に伝達し、モードレ
ジスターセット信号ＰＭＲＳが論理"ロー"にディスエー
ブルされると、ローアドレスＡｉを遮断する。前記モー
ドレジスターセット信号ＰＭＲＳは、主として同期式Ｄ
ＲＡＭ半導体装置に組み込まれるモードレジスターにて
発生される。前記伝送ゲート３１１に入力されるローア
ドレスＡｉはメモリセルアレイ１４１に具備されるメモ
リセルを指定するためのアドレス信号ではなく、第１ワ
ード線制御信号ＷＬＯＦＦを発生させるための特定ロー
アドレスキー信号である。
を入力され、モードレジスターセット信号ＰＭＲＳによ
ってゲートされてローアドレスＡｉを出力する。すなわ
ち、モードレジスターセット信号ＰＭＲＳが論理"ハイ"
にイネーブルされると、前記伝送ゲート３１１はローア
ドレスＡｉを通過させてラッチ回路に伝達し、モードレ
ジスターセット信号ＰＭＲＳが論理"ロー"にディスエー
ブルされると、ローアドレスＡｉを遮断する。前記モー
ドレジスターセット信号ＰＭＲＳは、主として同期式Ｄ
ＲＡＭ半導体装置に組み込まれるモードレジスターにて
発生される。前記伝送ゲート３１１に入力されるローア
ドレスＡｉはメモリセルアレイ１４１に具備されるメモ
リセルを指定するためのアドレス信号ではなく、第１ワ
ード線制御信号ＷＬＯＦＦを発生させるための特定ロー
アドレスキー信号である。
【００１３】前記ＮＭＯＳトランジスタ３２１は、プリ
チャージ信号ＰＲＥによってゲートされる。すなわち、
プリチャージ信号ＰＲＥが論理"ハイ"にイネーブルされ
ると前記ＮＭＯＳトランジスタ３２１はオンされ、プリ
チャージ信号ＰＲＥが論理"ロー"にディスエーブルされ
るとＮＭＯＳトランジスタ３２１はオフされる。ＮＭＯ
Ｓトランジスタ３２１がオンされると伝送ゲート３１１
の出力は接地電圧Ｖｓｓレベルに下がり、ＮＭＯＳトラ
ンジスタ３２１がオフされると伝送ゲート３１１の出力
はそのままラッチ回路３３１に送られる。プリチャージ
信号ＰＲＥは、前記半導体メモリ装置１０１の待ち状態
時にイネーブルされる。
チャージ信号ＰＲＥによってゲートされる。すなわち、
プリチャージ信号ＰＲＥが論理"ハイ"にイネーブルされ
ると前記ＮＭＯＳトランジスタ３２１はオンされ、プリ
チャージ信号ＰＲＥが論理"ロー"にディスエーブルされ
るとＮＭＯＳトランジスタ３２１はオフされる。ＮＭＯ
Ｓトランジスタ３２１がオンされると伝送ゲート３１１
の出力は接地電圧Ｖｓｓレベルに下がり、ＮＭＯＳトラ
ンジスタ３２１がオフされると伝送ゲート３１１の出力
はそのままラッチ回路３３１に送られる。プリチャージ
信号ＰＲＥは、前記半導体メモリ装置１０１の待ち状態
時にイネーブルされる。
【００１４】ラッチ回路３３１は、一度入力された伝送
ゲート３１１の出力を反転させてこれを継続して出力す
る。ラッチ回路３３１は、伝送ゲート３１１からの信号
の電圧レベルが変わらない限り、同じ信号を継続して出
力する。すなわち、伝送ゲート３１１の出力信号が一瞬
論理"ロー"であったなら、ラッチ回路３３１は継続して
論理"ハイ"を出力し、この状態は、伝送ゲート３１１の
出力が止まった場合にも続く。そして、伝送ゲート３１
１の出力が論理"ハイ"にならない限り、ラッチ回路３３
１は継続して論理"ハイ"を出力する。
ゲート３１１の出力を反転させてこれを継続して出力す
る。ラッチ回路３３１は、伝送ゲート３１１からの信号
の電圧レベルが変わらない限り、同じ信号を継続して出
力する。すなわち、伝送ゲート３１１の出力信号が一瞬
論理"ロー"であったなら、ラッチ回路３３１は継続して
論理"ハイ"を出力し、この状態は、伝送ゲート３１１の
出力が止まった場合にも続く。そして、伝送ゲート３１
１の出力が論理"ハイ"にならない限り、ラッチ回路３３
１は継続して論理"ハイ"を出力する。
【００１５】ＮＯＲゲート３４１は、活性化信号ＡＣＴ
及びＮＯＲゲート３４２の出力を否定論理和して出力す
る。ＮＯＲゲート３４２は、ラッチ回路３３１の出力及
びＮＯＲゲート３４１の出力を否定論理和して第１ワー
ド線制御信号ＷＬＯＦＦを出力する。遅延器３５１は、
第１ワード線制御信号ＷＬＯＦＦを入力され、これを所
定時間遅延させて第２ワード線制御信号ＷＬＯＦＦＤを
出力する。遅延器３５１は偶数個のインバータで構成さ
れ、前記偶数個のインバータ数に応じて前記所定の遅延
時間が変わる。すなわち、前記偶数個のインバータ数が
増大すると、前記所定の遅延時間も増大する。ＮＯＲゲ
ート３４１、３４２は各種の論理回路にて構成できる。
図４を参照すると、本発明の第２実施例による第１ロー
デコーディング制御部１５１は、ＮＭＯＳトランジスタ
チェーン４１１、ＮＭＯＳトランジスタ４２１、インバ
ータ４３１、４３２、フリップフロップ４４１、ＮＯＲ
ゲート４５１、４５２及び遅延器４６１を具備する。
及びＮＯＲゲート３４２の出力を否定論理和して出力す
る。ＮＯＲゲート３４２は、ラッチ回路３３１の出力及
びＮＯＲゲート３４１の出力を否定論理和して第１ワー
ド線制御信号ＷＬＯＦＦを出力する。遅延器３５１は、
第１ワード線制御信号ＷＬＯＦＦを入力され、これを所
定時間遅延させて第２ワード線制御信号ＷＬＯＦＦＤを
出力する。遅延器３５１は偶数個のインバータで構成さ
れ、前記偶数個のインバータ数に応じて前記所定の遅延
時間が変わる。すなわち、前記偶数個のインバータ数が
増大すると、前記所定の遅延時間も増大する。ＮＯＲゲ
ート３４１、３４２は各種の論理回路にて構成できる。
図４を参照すると、本発明の第２実施例による第１ロー
デコーディング制御部１５１は、ＮＭＯＳトランジスタ
チェーン４１１、ＮＭＯＳトランジスタ４２１、インバ
ータ４３１、４３２、フリップフロップ４４１、ＮＯＲ
ゲート４５１、４５２及び遅延器４６１を具備する。
【００１６】ＮＭＯＳトランジスタチェーン４１１は直
列接続された多数個のＮＭＯＳトランジスタで構成さ
れ、個々のゲート及びドレインが相互接続してダイオー
ドの機能をする。従って、ローアドレスＡｉが高電圧に
入力される場合、ローアドレスＡｉはＮＭＯＳトランジ
スタチェーン４１１通過中に所定レベルに降圧されてイ
ンバータ４３１に印加される。ＮＭＯＳトランジスタチ
ェーン４１１を構成するＮＭＯＳトランジスタが多数で
あればローアドレスＡｉの降圧の度合いが大きく、少数
であれば降圧の度合いが小さい。ＮＭＯＳトランジスタ
チェーン４１１に入力されるローアドレスＡｉは、メモ
リセルアレイ（図１の１４１）に具備されるメモリセル
を指定するためのアドレス信号ではなく、第１ワード線
制御信号ＷＬＯＦＦを発生させるための特定ローアドレ
スキー信号である。
列接続された多数個のＮＭＯＳトランジスタで構成さ
れ、個々のゲート及びドレインが相互接続してダイオー
ドの機能をする。従って、ローアドレスＡｉが高電圧に
入力される場合、ローアドレスＡｉはＮＭＯＳトランジ
スタチェーン４１１通過中に所定レベルに降圧されてイ
ンバータ４３１に印加される。ＮＭＯＳトランジスタチ
ェーン４１１を構成するＮＭＯＳトランジスタが多数で
あればローアドレスＡｉの降圧の度合いが大きく、少数
であれば降圧の度合いが小さい。ＮＭＯＳトランジスタ
チェーン４１１に入力されるローアドレスＡｉは、メモ
リセルアレイ（図１の１４１）に具備されるメモリセル
を指定するためのアドレス信号ではなく、第１ワード線
制御信号ＷＬＯＦＦを発生させるための特定ローアドレ
スキー信号である。
【００１７】このとき、前記ＮＭＯＳトランジスタチェ
ーン４１１に印加されるローアドレスＡｉの電圧は、外
部より半導体メモリ装置１０１に印加される電源電圧Ｖ
ｃｃより遥かに高電圧である。図４には、ＮＭＯＳトラ
ンジスタチェーン４１１を構成するＮＭＯＳトランジス
タ数が５であるから、ローアドレスＡｉの電圧はＶｃｃ
＋５Ｖｔｎである。Ｖｔｎは、ＮＭＯＳトランジスタチ
ェーン４１１に具備されるＮＭＯＳトランジスタのしき
い電圧である。ここでは、ＮＭＯＳトランジスタチェー
ン４１１を構成する各ＮＭＯＳトランジスタのしきい電
圧が同一と仮定する。従って、前記ＮＭＯＳトランジス
タのしきい電圧を０．７Ｖ、且つ半導体メモリ装置に印
加される外部電源電圧を５Ｖとするとき、ＮＭＯＳトラ
ンジスタチェーン４１１に印加されるローアドレスは
８．５Ｖとなる。このように、ＮＭＯＳトランジスタチ
ェーンを具備することにより、Ｖｃｃ＋５Ｖｔｎよりも
低い任意の外部電圧によって第１ローデコーディング制
御部１５１が活性化されることが防止される。
ーン４１１に印加されるローアドレスＡｉの電圧は、外
部より半導体メモリ装置１０１に印加される電源電圧Ｖ
ｃｃより遥かに高電圧である。図４には、ＮＭＯＳトラ
ンジスタチェーン４１１を構成するＮＭＯＳトランジス
タ数が５であるから、ローアドレスＡｉの電圧はＶｃｃ
＋５Ｖｔｎである。Ｖｔｎは、ＮＭＯＳトランジスタチ
ェーン４１１に具備されるＮＭＯＳトランジスタのしき
い電圧である。ここでは、ＮＭＯＳトランジスタチェー
ン４１１を構成する各ＮＭＯＳトランジスタのしきい電
圧が同一と仮定する。従って、前記ＮＭＯＳトランジス
タのしきい電圧を０．７Ｖ、且つ半導体メモリ装置に印
加される外部電源電圧を５Ｖとするとき、ＮＭＯＳトラ
ンジスタチェーン４１１に印加されるローアドレスは
８．５Ｖとなる。このように、ＮＭＯＳトランジスタチ
ェーンを具備することにより、Ｖｃｃ＋５Ｖｔｎよりも
低い任意の外部電圧によって第１ローデコーディング制
御部１５１が活性化されることが防止される。
【００１８】ＮＭＯＳトランジスタ４２１は、高電圧制
御信号Ｃ１によって制御される。すなわち、高電圧制御
信号Ｃ１が論理"ハイ"時にＮＭＯＳトランジスタ４２１
はオンされるので、インバータ４３１の入力は接地電圧
Ｖｓｓレベルに下がり、高電圧制御信号Ｃ１が論理"ロ
ー"時にＮＭＯＳトランジスタ４２１はオフされるの
で、ＮＭＯＳトランジスタチェーン４１１の出力がその
ままインバータ４３１に入力される。インバータ４３２
は、プリチャージ信号ＰＲＥを反転させる。フリップフ
ロップ４４１は、インバータ４３１、４３２の出力を入
力され、これにより一定の電圧レベルを継続して出力す
る。すなわち、フリップフロップ４４１はプリチャージ
信号ＰＲＥが論理"ハイ"時には論理"ハイ"を継続して出
力し、プリチャージ信号ＰＲＥが論理"ロー"時にはイン
バータ４３１の出力に応じてその出力が決定される。
御信号Ｃ１によって制御される。すなわち、高電圧制御
信号Ｃ１が論理"ハイ"時にＮＭＯＳトランジスタ４２１
はオンされるので、インバータ４３１の入力は接地電圧
Ｖｓｓレベルに下がり、高電圧制御信号Ｃ１が論理"ロ
ー"時にＮＭＯＳトランジスタ４２１はオフされるの
で、ＮＭＯＳトランジスタチェーン４１１の出力がその
ままインバータ４３１に入力される。インバータ４３２
は、プリチャージ信号ＰＲＥを反転させる。フリップフ
ロップ４４１は、インバータ４３１、４３２の出力を入
力され、これにより一定の電圧レベルを継続して出力す
る。すなわち、フリップフロップ４４１はプリチャージ
信号ＰＲＥが論理"ハイ"時には論理"ハイ"を継続して出
力し、プリチャージ信号ＰＲＥが論理"ロー"時にはイン
バータ４３１の出力に応じてその出力が決定される。
【００１９】ＮＯＲゲート４５１は、活性化信号ＡＣＴ
及びＮＯＲゲート４５２の出力を否定論理和して出力す
る。ＮＯＲゲート４５２は、フリップフロップ４４１の
出力及びＮＯＲゲート４５１の出力を否定論理和し、そ
の否定論理和の結果を第１ワード線制御信号ＷＬＯＦＦ
として出力する。遅延器４６１は、第１ワード線制御信
号ＷＬＯＦＦを入力され、これを所定時間遅延させて第
２ワード線制御信号ＷＬＯＦＦＤを出力する。遅延器４
６１は偶数個のインバータで構成され、前記偶数個のイ
ンバータ数に応じて前記所定の遅延時間が変わる。ＮＯ
Ｒゲート４５１、４５２及びフリップフロップ４４１
は、各種の論理回路にて構成できる。
及びＮＯＲゲート４５２の出力を否定論理和して出力す
る。ＮＯＲゲート４５２は、フリップフロップ４４１の
出力及びＮＯＲゲート４５１の出力を否定論理和し、そ
の否定論理和の結果を第１ワード線制御信号ＷＬＯＦＦ
として出力する。遅延器４６１は、第１ワード線制御信
号ＷＬＯＦＦを入力され、これを所定時間遅延させて第
２ワード線制御信号ＷＬＯＦＦＤを出力する。遅延器４
６１は偶数個のインバータで構成され、前記偶数個のイ
ンバータ数に応じて前記所定の遅延時間が変わる。ＮＯ
Ｒゲート４５１、４５２及びフリップフロップ４４１
は、各種の論理回路にて構成できる。
【００２０】第２ローデコーディング制御部１５２は、
プリデコーディング部１１１、第１ローデコーディング
制御部１５１及びローデコーディング及びワード線駆動
ブロック１３１に接続される。第２ローデコーディング
制御部１５２は、プリデコーディング信号ＤＲＡｉｊ及
び第１ワード線制御信号ＷＬＯＦＦを入力されてワード
線イネーブル信号ＷＬＥを出力する。図５を参照する
と、第２ローデコーディング制御部１５２はＮＯＲゲー
ト５１１及びインバータ５２１を具備する。ＮＯＲゲー
ト５１１は、プリデコーディング信号ＤＲＡ９１０１１
及び第１ワード線制御信号ＷＬＯＦＦを入力されてこれ
らを否定論理和する。インバータ５２１は、ＮＯＲゲー
ト５１１の出力を反転させてワード線イネーブル信号Ｗ
ＬＥとして出力する。プリデコーディング信号ＤＲＡ９
１０１１は、プリデコーディング部１１１に入力される
ローアドレスＡｉを構成する多数個のローアドレスビッ
ト中、メモリセルアレイ１４１の多数個のメモリブロッ
クの一部を選択する上位ビットがプリデコーディングさ
れて出力されるプリデコーディング信号である。
プリデコーディング部１１１、第１ローデコーディング
制御部１５１及びローデコーディング及びワード線駆動
ブロック１３１に接続される。第２ローデコーディング
制御部１５２は、プリデコーディング信号ＤＲＡｉｊ及
び第１ワード線制御信号ＷＬＯＦＦを入力されてワード
線イネーブル信号ＷＬＥを出力する。図５を参照する
と、第２ローデコーディング制御部１５２はＮＯＲゲー
ト５１１及びインバータ５２１を具備する。ＮＯＲゲー
ト５１１は、プリデコーディング信号ＤＲＡ９１０１１
及び第１ワード線制御信号ＷＬＯＦＦを入力されてこれ
らを否定論理和する。インバータ５２１は、ＮＯＲゲー
ト５１１の出力を反転させてワード線イネーブル信号Ｗ
ＬＥとして出力する。プリデコーディング信号ＤＲＡ９
１０１１は、プリデコーディング部１１１に入力される
ローアドレスＡｉを構成する多数個のローアドレスビッ
ト中、メモリセルアレイ１４１の多数個のメモリブロッ
クの一部を選択する上位ビットがプリデコーディングさ
れて出力されるプリデコーディング信号である。
【００２１】第３ローデコーディング制御部１５３は、
プリデコーディング部１１１、第１ローデコーディング
制御部１５１及びローデコーディング及びワード線駆動
ブロック１３１に接続され、プリデコーディング信号Ｄ
ＲＡｉｊ及び第１ワード線制御信号ＷＬＯＦＦを入力さ
れてブロック選択信号ＢＬＳｉを出力する。図６を参照
すると、第３ローデコーディング制御部１５３は、イン
バータ６１１、６１２、インバータチェーン６２１及び
ＮＡＮＤゲート６３１を具備する。インバータ６１１
は、第１ワード線制御信号ＷＬＯＦＦを反転させる。イ
ンバータチェーン６２１は、第１ワード線制御信号ＷＬ
ＯＦＦを反転させ且つこれを所定時間遅延させる。イン
バータチェーン６２１は奇数個のインバータで構成さ
れ、前記奇数個のインバータ数に応じて前記所定の遅延
時間が変わる。ＮＡＮＤゲート６３１は、プリデコーデ
ィング信号ＤＲＡ９１０１１、インバータ６１１の出力
及びインバータチェーン６２１の出力を入力されてこれ
らを否定論理積する。インバータ６１２は、ＮＡＮＤゲ
ート６３１の出力を反転させてブロック選択信号ＢＬＳ
ｉを出力する。プリデコーディング信号ＤＲＡ９１０１
１は、第２ローデコーディング制御部１５２に入力され
るプリデコーディング信号ＤＲＡ９１０１１と同じ信号
である。
プリデコーディング部１１１、第１ローデコーディング
制御部１５１及びローデコーディング及びワード線駆動
ブロック１３１に接続され、プリデコーディング信号Ｄ
ＲＡｉｊ及び第１ワード線制御信号ＷＬＯＦＦを入力さ
れてブロック選択信号ＢＬＳｉを出力する。図６を参照
すると、第３ローデコーディング制御部１５３は、イン
バータ６１１、６１２、インバータチェーン６２１及び
ＮＡＮＤゲート６３１を具備する。インバータ６１１
は、第１ワード線制御信号ＷＬＯＦＦを反転させる。イ
ンバータチェーン６２１は、第１ワード線制御信号ＷＬ
ＯＦＦを反転させ且つこれを所定時間遅延させる。イン
バータチェーン６２１は奇数個のインバータで構成さ
れ、前記奇数個のインバータ数に応じて前記所定の遅延
時間が変わる。ＮＡＮＤゲート６３１は、プリデコーデ
ィング信号ＤＲＡ９１０１１、インバータ６１１の出力
及びインバータチェーン６２１の出力を入力されてこれ
らを否定論理積する。インバータ６１２は、ＮＡＮＤゲ
ート６３１の出力を反転させてブロック選択信号ＢＬＳ
ｉを出力する。プリデコーディング信号ＤＲＡ９１０１
１は、第２ローデコーディング制御部１５２に入力され
るプリデコーディング信号ＤＲＡ９１０１１と同じ信号
である。
【００２２】ワード線駆動制御部１６１は、プリデコー
ディング部１１１、第１ローデコーディング制御部１５
１及びローデコーディング及びワード線駆動ブロック１
３１に接続され、プリデコーディング信号ＤＲＡｉｊ及
び第２ワード線制御信号ＷＬＯＦＦＤを入力されてワー
ド線駆動信号ＰＸｉを出力する。ワード線駆動信号ＰＸ
ｉはワード線ＷＬｉを高電圧に駆動するための信号であ
って、ワード線駆動信号ＰＸｉの"ハイ"レバルは半導体
メモリ装置１０１の電源電圧Ｖｃｃよりも高い。図７を
参照すると、ワード線駆動制御部１６１は、ＮＡＮＤゲ
ート７１１、７１２、インバータ７２１〜７２４及び差
動増幅器７３１を具備する。
ディング部１１１、第１ローデコーディング制御部１５
１及びローデコーディング及びワード線駆動ブロック１
３１に接続され、プリデコーディング信号ＤＲＡｉｊ及
び第２ワード線制御信号ＷＬＯＦＦＤを入力されてワー
ド線駆動信号ＰＸｉを出力する。ワード線駆動信号ＰＸ
ｉはワード線ＷＬｉを高電圧に駆動するための信号であ
って、ワード線駆動信号ＰＸｉの"ハイ"レバルは半導体
メモリ装置１０１の電源電圧Ｖｃｃよりも高い。図７を
参照すると、ワード線駆動制御部１６１は、ＮＡＮＤゲ
ート７１１、７１２、インバータ７２１〜７２４及び差
動増幅器７３１を具備する。
【００２３】ＮＡＮＤゲート７１１は、プリデコーディ
ング信号ＤＲＡ０１、ＤＲＡ９１０１１を入力されてこ
れらを否定論理積する。インバータ７２１は、第２ワー
ド線制御信号ＷＬＯＦＦＤを反転させる。ＮＡＮＤゲー
ト７１２は、ＮＡＮＤゲート７１１の出力及びインバー
タ７２１の出力を否定論理積する。インバータ７２２は
ＮＡＮＤゲート７１２の出力を反転させ、インバータ７
２３はインバータ７２２の出力を反転させる。
ング信号ＤＲＡ０１、ＤＲＡ９１０１１を入力されてこ
れらを否定論理積する。インバータ７２１は、第２ワー
ド線制御信号ＷＬＯＦＦＤを反転させる。ＮＡＮＤゲー
ト７１２は、ＮＡＮＤゲート７１１の出力及びインバー
タ７２１の出力を否定論理積する。インバータ７２２は
ＮＡＮＤゲート７１２の出力を反転させ、インバータ７
２３はインバータ７２２の出力を反転させる。
【００２４】差動増幅器７３１はインバータ７２２、７
２３の出力を入力されてこれらの間の電圧差を増幅す
る。すなわち、インバータ７２２の出力が論理"ハイ"時
にＮＭＯＳトランジスタ７４１がオンされるので、ノー
ドＮ１は接地電圧Ｖｓｓレベルに下がる。すると、ＰＭ
ＯＳトランジスタ７５２はオンされ、差動増幅器７３１
は昇圧電圧Ｖｐｐを出力する。これに対し、インバータ
７２２の出力が論理"ロー"時にインバータ７２３の出力
が論理"ハイ"となる。すると、ＮＭＯＳトランジスタ７
４２はオンされ、差動増幅器７３１は接地電圧Ｖｓｓを
出力する。ＮＭＯＳトランジスタ７４２がオンされる
と、ＰＭＯＳトランジスタ７５１はオンされＰＭＯＳト
ランジスタ７５２はオフされるので、差動増幅器７３１
は継続して論理"ロー"を出力する。
２３の出力を入力されてこれらの間の電圧差を増幅す
る。すなわち、インバータ７２２の出力が論理"ハイ"時
にＮＭＯＳトランジスタ７４１がオンされるので、ノー
ドＮ１は接地電圧Ｖｓｓレベルに下がる。すると、ＰＭ
ＯＳトランジスタ７５２はオンされ、差動増幅器７３１
は昇圧電圧Ｖｐｐを出力する。これに対し、インバータ
７２２の出力が論理"ロー"時にインバータ７２３の出力
が論理"ハイ"となる。すると、ＮＭＯＳトランジスタ７
４２はオンされ、差動増幅器７３１は接地電圧Ｖｓｓを
出力する。ＮＭＯＳトランジスタ７４２がオンされる
と、ＰＭＯＳトランジスタ７５１はオンされＰＭＯＳト
ランジスタ７５２はオフされるので、差動増幅器７３１
は継続して論理"ロー"を出力する。
【００２５】インバータ７２４は差動増幅器７３１の出
力を反転させてワード線駆動信号ＰＸｉを出力する。イ
ンバータ７２４に印加される電源電圧は昇圧電圧Ｖｐｐ
である。従って、インバータ７２４は、差動増幅器７３
１の出力が論理"ロー"時にワード線駆動信号ＰＸｉを昇
圧電圧Ｖｐｐとして出力する。このように、第２ワード
線制御信号ＷＬＯＦＦＤが論理"ハイ"、或いはプリデコ
ーディング信号ＤＲＡ０１、ＤＲＡ９１０１１共に論
理"ハイ"時にワード線駆動信号ＰＸｉは昇圧電圧Ｖｐｐ
として出力される。これに対し、第２ワード線制御信号
ＷＬＯＦＦＤが論理"ロー"で、且つプリデコーディング
信号ＤＲＡ０１、ＤＲＡ９１０１１のいずれかが論理"
ロー"時には、ワード線駆動信号Ｐｘｉは接地電圧Ｖｓ
ｓとして出力される。
力を反転させてワード線駆動信号ＰＸｉを出力する。イ
ンバータ７２４に印加される電源電圧は昇圧電圧Ｖｐｐ
である。従って、インバータ７２４は、差動増幅器７３
１の出力が論理"ロー"時にワード線駆動信号ＰＸｉを昇
圧電圧Ｖｐｐとして出力する。このように、第２ワード
線制御信号ＷＬＯＦＦＤが論理"ハイ"、或いはプリデコ
ーディング信号ＤＲＡ０１、ＤＲＡ９１０１１共に論
理"ハイ"時にワード線駆動信号ＰＸｉは昇圧電圧Ｖｐｐ
として出力される。これに対し、第２ワード線制御信号
ＷＬＯＦＦＤが論理"ロー"で、且つプリデコーディング
信号ＤＲＡ０１、ＤＲＡ９１０１１のいずれかが論理"
ロー"時には、ワード線駆動信号Ｐｘｉは接地電圧Ｖｓ
ｓとして出力される。
【００２６】ローデコーディング及びワード線駆動ブロ
ック１３１は、プリデコーディング部１１１、第１〜第
３ローデコーディング制御部１５１〜１５３及びワード
線駆動制御部１６１に接続される。ローデコーディング
及びワード線駆動ブロック１３１はプリデコーディング
信号ＤＲＡｉj、ワード線イネーブル信号ＷＬＥ、ブロ
ック選択信号ＢＬＳｉ、ワード線駆動信号ＰＸｉ及び第
２ワード線制御信号ＷＬＯＦＦＤを入力され、これらの
信号に応答してワード線ＷＬ０〜ＷＬｍを制御する。
ック１３１は、プリデコーディング部１１１、第１〜第
３ローデコーディング制御部１５１〜１５３及びワード
線駆動制御部１６１に接続される。ローデコーディング
及びワード線駆動ブロック１３１はプリデコーディング
信号ＤＲＡｉj、ワード線イネーブル信号ＷＬＥ、ブロ
ック選択信号ＢＬＳｉ、ワード線駆動信号ＰＸｉ及び第
２ワード線制御信号ＷＬＯＦＦＤを入力され、これらの
信号に応答してワード線ＷＬ０〜ＷＬｍを制御する。
【００２７】図８を参照すると、ローデコーディング及
びワード線駆動ブロック１３１は、第１〜第ｎローデコ
ーダ及びワード線ドライバＲＤ１〜ＲＤｎを具備する。
第１〜第ｎローデコーダ及びワード線ドライバＲＤ１〜
ＲＤｎは、それぞれプリデコーディング信号ＤＲＡｉ
ｊ、ワード線イネーブル信号ＷＬＥ、ブロック選択信号
ＢＬＳｉ、ワード線駆動信号ＰＸｉ及び第２ワード線制
御信号ＷＬＯＦＦＤを入力されてそれぞれ４本のワード
線を制御する。第１〜第ｎローデコーダ及びワード線ド
ライバＲＤ１〜ＲＤｎのそれぞれは、その構成及び動作
が全く同様なため、説明の重複を避けるために第１ロー
デコーダ及びワード線ドライバＲＤ１についてのみ説明
する。
びワード線駆動ブロック１３１は、第１〜第ｎローデコ
ーダ及びワード線ドライバＲＤ１〜ＲＤｎを具備する。
第１〜第ｎローデコーダ及びワード線ドライバＲＤ１〜
ＲＤｎは、それぞれプリデコーディング信号ＤＲＡｉ
ｊ、ワード線イネーブル信号ＷＬＥ、ブロック選択信号
ＢＬＳｉ、ワード線駆動信号ＰＸｉ及び第２ワード線制
御信号ＷＬＯＦＦＤを入力されてそれぞれ４本のワード
線を制御する。第１〜第ｎローデコーダ及びワード線ド
ライバＲＤ１〜ＲＤｎのそれぞれは、その構成及び動作
が全く同様なため、説明の重複を避けるために第１ロー
デコーダ及びワード線ドライバＲＤ１についてのみ説明
する。
【００２８】図９を参照すると、第１ローデコーダ及び
ワード線ドライバＲＤ１は、ローデコーダ９１１及び第
１〜第４ワード線ドライバＷＤ１〜ＷＤ４を具備する。
第１〜第４ワード線ドライバＷＤ１〜ＷＤ４のそれぞれ
は、その構成及び動作が全く同様なため、説明の重複を
避けるために第１ワード線ドライバＷＤ１についてのみ
説明する。第１ワード線ドライバＷＤ１は、ラッチ回路
９２１、パストランジスタ９３１及び出力ドライバ９４
１を具備する。
ワード線ドライバＲＤ１は、ローデコーダ９１１及び第
１〜第４ワード線ドライバＷＤ１〜ＷＤ４を具備する。
第１〜第４ワード線ドライバＷＤ１〜ＷＤ４のそれぞれ
は、その構成及び動作が全く同様なため、説明の重複を
避けるために第１ワード線ドライバＷＤ１についてのみ
説明する。第１ワード線ドライバＷＤ１は、ラッチ回路
９２１、パストランジスタ９３１及び出力ドライバ９４
１を具備する。
【００２９】ローデコーダ９１１は、ＮＭＯＳトランジ
スタ９５１〜９５５及びＰＭＯＳトランジスタ９６１を
具備する。ＮＭＯＳトランジスタ９５１は、第２ワード
線制御信号ＷＬＯＦＦＤによってゲートされる。すなわ
ち、第２ワード線制御信号ＷＬＯＦＦＤが論理"ハイ"に
イネーブルされるとＮＭＯＳトランジスタ９５１はオン
されるるので、ノードＮ４は電源電圧Ｖｃｃレベルに上
がる。ＮＭＯＳトランジスタ９５２は、ブロック選択信
号ＢＬＳｉによってゲートされる。すなわち、ブロック
選択信号ＢＬＳｉが論理"ハイ"にイネーブルされるとＮ
ＭＯＳトランジスタ９５２はオンされるので、ノードＮ
３は接地電圧Ｖｓｓレベルに下がる。ＰＭＯＳトランジ
スタ９６１は、ワード線イネーブル信号ＷＬＥによって
ゲートされる。すなわち、ワード線イネーブル信号ＷＬ
Ｅが論理"ロー"になるとＰＭＯＳトランジスタ９６１は
オンされるので、ノードＮ４は電源電圧Ｖｃｃレベルに
上がり、ワード線イネーブル信号ＷＬＥが論理"ハイ"に
なるとＰＭＯＳトランジスタ９６１はオフされるので、
ノードＮ４の電圧レベルはＮＭＯＳトランジスタ９５１
〜９５５に応じて決定される。
スタ９５１〜９５５及びＰＭＯＳトランジスタ９６１を
具備する。ＮＭＯＳトランジスタ９５１は、第２ワード
線制御信号ＷＬＯＦＦＤによってゲートされる。すなわ
ち、第２ワード線制御信号ＷＬＯＦＦＤが論理"ハイ"に
イネーブルされるとＮＭＯＳトランジスタ９５１はオン
されるるので、ノードＮ４は電源電圧Ｖｃｃレベルに上
がる。ＮＭＯＳトランジスタ９５２は、ブロック選択信
号ＢＬＳｉによってゲートされる。すなわち、ブロック
選択信号ＢＬＳｉが論理"ハイ"にイネーブルされるとＮ
ＭＯＳトランジスタ９５２はオンされるので、ノードＮ
３は接地電圧Ｖｓｓレベルに下がる。ＰＭＯＳトランジ
スタ９６１は、ワード線イネーブル信号ＷＬＥによって
ゲートされる。すなわち、ワード線イネーブル信号ＷＬ
Ｅが論理"ロー"になるとＰＭＯＳトランジスタ９６１は
オンされるので、ノードＮ４は電源電圧Ｖｃｃレベルに
上がり、ワード線イネーブル信号ＷＬＥが論理"ハイ"に
なるとＰＭＯＳトランジスタ９６１はオフされるので、
ノードＮ４の電圧レベルはＮＭＯＳトランジスタ９５１
〜９５５に応じて決定される。
【００３０】ＮＭＯＳトランジスタ９５３〜９５５は、
各々プリデコーディング信号ＤＲＡ２３４、ＤＲＡ５
６、ＤＲＡ７８によってゲートされる。すなわち、プリ
デコーディング信号ＤＲＡ２３４、ＤＲＡ５６、ＤＲＡ
７８がいずれも論理"ハイ"にイネーブルされるとＮＭＯ
Ｓトランジスタ９５３〜９５５はいずれもオンされるの
で、ノードＮ４はノードＮ３の電圧レベルに近づく。
各々プリデコーディング信号ＤＲＡ２３４、ＤＲＡ５
６、ＤＲＡ７８によってゲートされる。すなわち、プリ
デコーディング信号ＤＲＡ２３４、ＤＲＡ５６、ＤＲＡ
７８がいずれも論理"ハイ"にイネーブルされるとＮＭＯ
Ｓトランジスタ９５３〜９５５はいずれもオンされるの
で、ノードＮ４はノードＮ３の電圧レベルに近づく。
【００３１】ローデコーダ９１１は、プリデコーディン
グ信号ＤＲＡ２３４、ＤＲＡ５６、ＤＲＡ７８及びブロ
ック選択信号ＢＬＳｉがいずれもイネーブルされると接
地電圧Ｖｓｓを出力し、プリデコーディング信号ＤＲＡ
２３４、ＤＲＡ５６、ＤＲＡ７８またはブロック選択信
号ＢＬＳｉのいずれかがディスエーブルされ、且つワー
ド線イネーブル信号ＷＬＥが論理"ロー"にイネーブルさ
れると電源電圧Ｖｃｃを出力する。もし、ワード線イネ
ーブル信号ＷＬＥ及びブロック選択信号ＢＬＳｉ共にデ
ィスエーブルされ、第２ワード線制御信号ＷＬＯＦＦＤ
及びプリデコーディング信号ＤＲＡ２３４、ＤＲＡ５
６、ＤＲＡ７８がいずれもイネーブルされるとノードＮ
３はＶＣＣ-Ｖｔｎに上がり、ノードＮ４はラッチ回路
９２１によって電源電圧Ｖｃｃレベルに上がる。ここ
で、ＶｔｎはＮＭＯＳトランジスタ９５３〜９５５のし
きい電圧である。ここで、ＮＭＯＳトランジスタ９５３
〜９５５のそれぞれのしきい電圧は全く同様であると仮
定する。
グ信号ＤＲＡ２３４、ＤＲＡ５６、ＤＲＡ７８及びブロ
ック選択信号ＢＬＳｉがいずれもイネーブルされると接
地電圧Ｖｓｓを出力し、プリデコーディング信号ＤＲＡ
２３４、ＤＲＡ５６、ＤＲＡ７８またはブロック選択信
号ＢＬＳｉのいずれかがディスエーブルされ、且つワー
ド線イネーブル信号ＷＬＥが論理"ロー"にイネーブルさ
れると電源電圧Ｖｃｃを出力する。もし、ワード線イネ
ーブル信号ＷＬＥ及びブロック選択信号ＢＬＳｉ共にデ
ィスエーブルされ、第２ワード線制御信号ＷＬＯＦＦＤ
及びプリデコーディング信号ＤＲＡ２３４、ＤＲＡ５
６、ＤＲＡ７８がいずれもイネーブルされるとノードＮ
３はＶＣＣ-Ｖｔｎに上がり、ノードＮ４はラッチ回路
９２１によって電源電圧Ｖｃｃレベルに上がる。ここ
で、ＶｔｎはＮＭＯＳトランジスタ９５３〜９５５のし
きい電圧である。ここで、ＮＭＯＳトランジスタ９５３
〜９５５のそれぞれのしきい電圧は全く同様であると仮
定する。
【００３２】図９には、ローデコーダ９１１に入力され
るプリデコーディング信号ＤＲＡ２３４、ＤＲＡ５６、
ＤＲＡ７８が３個に示されているが、その構造はいろい
ろと可変できる。例えば、プリデコーディング信号ＤＲ
Ａ２３４、ＤＲＡ５６、ＤＲＡ７８の内２つのプリデコ
ーディング信号ＤＲＡ５６、ＤＲＡ７８のみが使用で
き、あるいは４つのプリデコーディング信号ＤＲＡ０
１、ＤＲＡ２３４、ＤＲＡ５６、ＤＲＡ７８の全てが使
用できる。もし、２つのプリデコーディング信号ＤＲＡ
５６、ＤＲＡ７８のみを使用する場合、一括に活性化ま
たはディスエーブルされるワード線は多数となる。この
ときには、１つのローデコーダ及びワード線ドライバに
接続されるワード線も多数となる。もし、４つのプリデ
コーディング信号ＤＲＡ０１、ＤＲＡ２３４、ＤＲＡ５
６、ＤＲＡ７８を全て使用する場合、一括に活性化また
はディスエーブルされるワード線は１つだけである。こ
のとき、１つのローデコーダ及びワード線ドライバには
１本のワード線のみが接続される。
るプリデコーディング信号ＤＲＡ２３４、ＤＲＡ５６、
ＤＲＡ７８が３個に示されているが、その構造はいろい
ろと可変できる。例えば、プリデコーディング信号ＤＲ
Ａ２３４、ＤＲＡ５６、ＤＲＡ７８の内２つのプリデコ
ーディング信号ＤＲＡ５６、ＤＲＡ７８のみが使用で
き、あるいは４つのプリデコーディング信号ＤＲＡ０
１、ＤＲＡ２３４、ＤＲＡ５６、ＤＲＡ７８の全てが使
用できる。もし、２つのプリデコーディング信号ＤＲＡ
５６、ＤＲＡ７８のみを使用する場合、一括に活性化ま
たはディスエーブルされるワード線は多数となる。この
ときには、１つのローデコーダ及びワード線ドライバに
接続されるワード線も多数となる。もし、４つのプリデ
コーディング信号ＤＲＡ０１、ＤＲＡ２３４、ＤＲＡ５
６、ＤＲＡ７８を全て使用する場合、一括に活性化また
はディスエーブルされるワード線は１つだけである。こ
のとき、１つのローデコーダ及びワード線ドライバには
１本のワード線のみが接続される。
【００３３】ローデコーダ９１１の出力はラッチ回路９
２１によって反転且つ保存される。そしてラッチ回路９
２１の出力はパストランジスタ９３１を介して出力ドラ
イバ９４１に印加される。出力ドライバ９４１は、ＮＭ
ＯＳトランジスタ９７１、９７２を具備する。ＮＭＯＳ
トランジスタ９７１はパストランジスタ９３１の出力に
よってゲートされ、そのドレインにワード線駆動信号Ｐ
Ｘｉが印加される。ＮＭＯＳトランジスタ９７２はロー
デコーダ９１１の出力によってゲートされる。ノードＮ
５にワード線ＷＬ０が接続される。
２１によって反転且つ保存される。そしてラッチ回路９
２１の出力はパストランジスタ９３１を介して出力ドラ
イバ９４１に印加される。出力ドライバ９４１は、ＮＭ
ＯＳトランジスタ９７１、９７２を具備する。ＮＭＯＳ
トランジスタ９７１はパストランジスタ９３１の出力に
よってゲートされ、そのドレインにワード線駆動信号Ｐ
Ｘｉが印加される。ＮＭＯＳトランジスタ９７２はロー
デコーダ９１１の出力によってゲートされる。ノードＮ
５にワード線ＷＬ０が接続される。
【００３４】このように、パストランジスタ９３１の出
力が論理"ハイ"時にＮＭＯＳトランジスタ９７１がオン
されるので、ワード線ＷＬ０はワード線駆動信号ＰＸｉ
によって昇圧電圧Ｖｐｐに活性化される。これに対し、
ローデコーダ９１１の出力が論理"ハイ"時にＮＭＯＳト
ランジスタ９７１はオフされＮＭＯＳトランジスタ９７
２はオンされるので、ワード線ＷＬ０は接地電圧Ｖｓｓ
レベルに下がる。すなわち、ワード線ＷＬ０はディスエ
ーブルされる。メモリセルアレイ１４１には多数本のワ
ード線ＷＬ０〜ＷＬｍが具備され、前記多数本のワード
線ＷＬ０〜ＷＬｍに多数個のメモリセル（図示せず）が
接続される。
力が論理"ハイ"時にＮＭＯＳトランジスタ９７１がオン
されるので、ワード線ＷＬ０はワード線駆動信号ＰＸｉ
によって昇圧電圧Ｖｐｐに活性化される。これに対し、
ローデコーダ９１１の出力が論理"ハイ"時にＮＭＯＳト
ランジスタ９７１はオフされＮＭＯＳトランジスタ９７
２はオンされるので、ワード線ＷＬ０は接地電圧Ｖｓｓ
レベルに下がる。すなわち、ワード線ＷＬ０はディスエ
ーブルされる。メモリセルアレイ１４１には多数本のワ
ード線ＷＬ０〜ＷＬｍが具備され、前記多数本のワード
線ＷＬ０〜ＷＬｍに多数個のメモリセル（図示せず）が
接続される。
【００３５】図１０は、前記図１に示された信号のタイ
ミング図である。図１０に基づき図１〜図９に示された
半導体メモリ装置１０１の動作について説明する。ワー
ド線イネーブルモード中に多数本のワード線ＷＬ０〜Ｗ
Ｌｍが活性化される。活性化されたワード線ＷＬ０〜Ｗ
Ｌｍを順次ディスエーブルさせるために、まず、モード
レジスターセット信号ＰＭＲＳ及びローアドレスキー信
号Ａｉを論理"ハイ"にイネーブルさせる。すると、伝送
ゲート（図３の３１１）がオンされるのでラッチ回路
（図３の３３１）の入力は論理"ハイ"となる。このと
き、プリチャージ信号ＰＲＥ は論理"ロー"であるか
ら、ＮＭＯＳトランジスタ（図３の３２１）はオフされ
た状態である。次に、活性化信号ＡＣＴが論理"ハイ"に
イネーブルされると、ＮＯＲゲート（図３の３４１）は
論理"ハイ"を出力する。すなわち、第１ローデコーディ
ング制御部１５１は、第１及び第２ワード線制御信号Ｗ
ＬＯＦＦ及びＷＬＯＦＦＤを論理"ハイ"にイネーブルさ
せる。これにより、ブロック選択信号ＢＬＳｉは論理"
ロー"にディスエーブルされ、ワード線イネーブル信号
ＷＬＥは論理"ハイ"にディスエーブルされる。第２ワー
ド線制御信号ＷＬＯＦＦＤ及びワード線イネーブル信号
ＷＬＥは論理"ハイ"で、且つブロック選択信号ＢＬＳｉ
は論理"ロー"であるから、図９のＮＭＯＳトランジスタ
９５１はオンされ、ＮＭＯＳトランジスタ９５２及びＰ
ＭＯＳトランジスタ９６１はオフされる。この状態で、
プリデコーディング信号ＤＲＡ２３４、ＤＲＡ５６、Ｄ
ＲＡ７８がいずれも論理"ハイ"になると、ノード（図９
のＮ４）は電源電圧Ｖｃｃレベルに上がる。ノードＮ４
が電源電圧Ｖｃｃレベルになると、ＮＭＯＳトランジス
タ９７１はオフされ、ＮＭＯＳトランジスタ９７２はオ
ンされる。これにより、ワード線ＷＬ０はディスエーブ
ルされる。すなわち、ローアドレスＡｉによって指定さ
れたワード線がディスエーブルされる。ローアドレスＡ
ｉが可変されると、これに対応するワード線がディスエ
ーブルされる。
ミング図である。図１０に基づき図１〜図９に示された
半導体メモリ装置１０１の動作について説明する。ワー
ド線イネーブルモード中に多数本のワード線ＷＬ０〜Ｗ
Ｌｍが活性化される。活性化されたワード線ＷＬ０〜Ｗ
Ｌｍを順次ディスエーブルさせるために、まず、モード
レジスターセット信号ＰＭＲＳ及びローアドレスキー信
号Ａｉを論理"ハイ"にイネーブルさせる。すると、伝送
ゲート（図３の３１１）がオンされるのでラッチ回路
（図３の３３１）の入力は論理"ハイ"となる。このと
き、プリチャージ信号ＰＲＥ は論理"ロー"であるか
ら、ＮＭＯＳトランジスタ（図３の３２１）はオフされ
た状態である。次に、活性化信号ＡＣＴが論理"ハイ"に
イネーブルされると、ＮＯＲゲート（図３の３４１）は
論理"ハイ"を出力する。すなわち、第１ローデコーディ
ング制御部１５１は、第１及び第２ワード線制御信号Ｗ
ＬＯＦＦ及びＷＬＯＦＦＤを論理"ハイ"にイネーブルさ
せる。これにより、ブロック選択信号ＢＬＳｉは論理"
ロー"にディスエーブルされ、ワード線イネーブル信号
ＷＬＥは論理"ハイ"にディスエーブルされる。第２ワー
ド線制御信号ＷＬＯＦＦＤ及びワード線イネーブル信号
ＷＬＥは論理"ハイ"で、且つブロック選択信号ＢＬＳｉ
は論理"ロー"であるから、図９のＮＭＯＳトランジスタ
９５１はオンされ、ＮＭＯＳトランジスタ９５２及びＰ
ＭＯＳトランジスタ９６１はオフされる。この状態で、
プリデコーディング信号ＤＲＡ２３４、ＤＲＡ５６、Ｄ
ＲＡ７８がいずれも論理"ハイ"になると、ノード（図９
のＮ４）は電源電圧Ｖｃｃレベルに上がる。ノードＮ４
が電源電圧Ｖｃｃレベルになると、ＮＭＯＳトランジス
タ９７１はオフされ、ＮＭＯＳトランジスタ９７２はオ
ンされる。これにより、ワード線ＷＬ０はディスエーブ
ルされる。すなわち、ローアドレスＡｉによって指定さ
れたワード線がディスエーブルされる。ローアドレスＡ
ｉが可変されると、これに対応するワード線がディスエ
ーブルされる。
【００３６】
【発明の効果】以上述べたように、本発明によると、ロ
ーアドレスＡｉが可変されると、これに対応するワード
線が順次ディスエーブルされる。また、活性化されたワ
ード線が順次ディスエーブルされるので、半導体メモリ
装置１０１にはプリチャージノイズが発生しなくなる。
ーアドレスＡｉが可変されると、これに対応するワード
線が順次ディスエーブルされる。また、活性化されたワ
ード線が順次ディスエーブルされるので、半導体メモリ
装置１０１にはプリチャージノイズが発生しなくなる。
【００３７】図面及び明細書には最適の実施例が開示さ
れている。ここで、特定の用語が使われたが、これは単
に本発明を説明するための目的で使われたものであっ
て、意味限定や請求範囲に記載された本発明の範囲を制
限するものではない。よって、本技術分野の通常の知識
を有した者にとってこれより様々な変形及び他の実施例
が可能なのは言うまでもない。よって、本発明の真の技
術的保護範囲は請求範囲の技術的思想によって定まるべ
きである。
れている。ここで、特定の用語が使われたが、これは単
に本発明を説明するための目的で使われたものであっ
て、意味限定や請求範囲に記載された本発明の範囲を制
限するものではない。よって、本技術分野の通常の知識
を有した者にとってこれより様々な変形及び他の実施例
が可能なのは言うまでもない。よって、本発明の真の技
術的保護範囲は請求範囲の技術的思想によって定まるべ
きである。
【図１】 本発明の好適な実施例による半導体メモリ装
置の概略ブロック図である。
置の概略ブロック図である。
【図２】 図１に示されたプリデコーディング部の回路
図である。
図である。
【図３】 図１に示された第１ローデコーディング制御
部を本発明の第１実施例に従い示した回路図である。
部を本発明の第１実施例に従い示した回路図である。
【図４】 図１に示された第１ローデコーディング制御
部を本発明の第２実施例に従い示した回路図である。
部を本発明の第２実施例に従い示した回路図である。
【図５】 図１に示された第２ローデコーディング制御
部の回路図である。
部の回路図である。
【図６】 図１に示された第３ローデコーディング制御
部の回路図である。
部の回路図である。
【図７】 図１に示されたワード線駆動部の回路図であ
る。
る。
【図８】 図１に示されたローデコーディング及びワー
ド線駆動ブロックのブロック図である。
ド線駆動ブロックのブロック図である。
【図９】 図８に示された第１ローデコーダ及びワード
線ドライバの回路図である。
線ドライバの回路図である。
【図１０】 図１に示された信号のタイミング図であ
る。
る。
１０１・・・半導体メモリ装置 １２１・・・制御部 ＡＣＴ・・・活性化信号 Ａｉ・・・ローアドレス ＢＬＳｉ・・・ブロック選択信号 ＤＲＡｉｊ・・・プリデコーディング信号 ＰＸｉ・・・ワード線駆動信号 ＰＭＲＳ・・・モードレジスタセット信号 ＰＲＥ・・・プリチャージ信号 ＷＬ０〜ＷＬｍ・・・ワード線 ＷＬＯＦＦ、ＷＬＯＦＦＤ・・・第１、第２ワード線制
御信号 ＷＬＥ・・・ワード線イネーブル信号
御信号 ＷＬＥ・・・ワード線イネーブル信号
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｇ１１Ｃ 11/401 Ｇ１１Ｃ 11/34 ３４１Ｄ 17/00 ３５４Ｄ 16/06 ３６２Ｓ ３７１Ａ 17/00 ６３３Ａ
Claims (19)
- 【請求項１】 多数個のメモリセルを有するメモリセル
アレイ、及び前記多数個のメモリセルに接続された多数
本のワード線を具備する半導体メモリ装置において、 外部より入力されるローアドレスをプリデコーディング
してプリデコーディング信号を出力するプリデコーディ
ング部と、 前記プリデコーディング部及び前記多数本のワード線と
接続され、前記プリデコーディング信号をデコーディン
グして前記多数本のワード線の一部を選択し、前記選択
された一部のワード線を活性化させるローデコーディン
グ及びワード線駆動ブロックと、 前記プリデコーディング部及び、前記ローデコーディン
グ及びワード線駆動部ブロックと接続され、前記ローア
ドレスと、前記プリデコーディング信号及び少なくとも
１つの制御信号を入力されて少なくとも１つの出力信号
を発生させると共に、前記ローアドレス及び前記プリデ
コーディング信号に応答して前記少なくとも１つの出力
信号をイネーブルさせて、前記活性化された一部のワー
ド線を順次ディスエーブルさせる制御部と、を具備する
ことを特徴とする半導体メモリ装置。 - 【請求項２】 前記少なくとも１つの制御信号は、前記
半導体メモリ装置の動作モードを制御するモードレジス
ターセット信号であることを特徴とする請求項１に記載
の半導体メモリ装置。 - 【請求項３】 前記少なくとも１つの制御信号は、前記
半導体メモリ装置の電源電圧より高電圧を有することを
特徴とする請求項１に記載の半導体メモリ装置。 - 【請求項４】 前記制御部は、前記半導体メモリ装置の
プリチャージモードを制御するプリチャージ信号を入力
され、前記プリチャージ信号がイネーブルされると、前
記少なくとも１つの出力信号をディスエーブルさせて前
記半導体メモリ装置をプリチャージモードに動作させる
ことを特徴とする請求項１に記載の半導体メモリ装置。 - 【請求項５】 前記制御部は、 前記ローアドレス、モードレジスターセット信号、プリ
チャージ信号及び活性化信号を入力されて第１及び第２
ワード線制御信号を出力させ、前記プリチャージ信号が
ディスエーブルされた状態で前記モードレジスターセッ
ト信号及び前記活性化信号がイネーブルされると前記第
１及び第２ワード線制御信号をイネーブルさせ、前記プ
リチャージ信号がイネーブルされると前記第１及び第２
ワード線制御信号をディスエーブルさせる第１ローデコ
ーディング制御部と、 前記第１ローデコーディング制御部、前記プリデコーデ
ィング部及び、前記ローデコーディング及びワード線駆
動ブロックに接続され、前記第１ワード線制御信号及び
前記プリデコーディング信号に応答して前記ワード線イ
ネーブル信号を前記ローデコーディング及びワード線駆
動ブロックに供給する第２ローデコーディング制御部
と、 前記第１ローデコーディング制御部、前記プリデコーデ
ィング部及び、前記ローデコーディング及びワード線駆
動ブロックに接続され、前記第１ワード線制御信号及び
前記プリデコーディング信号に応答してブロック選択信
号を前記ローデコーディング及びワード線駆動ブロック
に供給する第３ローデコーディング制御部と、 前記第１ワード線制御信号及び前記プリデコーディング
信号を入力され、それに応答してワード線駆動信号を前
記ローデコーディング及びワード線駆動ブロックに供給
するワード線駆動制御部と、を具備することを特徴とす
る請求項１に記載の半導体メモリ装置。 - 【請求項６】 前記第２ワード線制御信号は、前記第１
ワード線制御信号より所定時間遅延されることを特徴と
する請求項５に記載の半導体メモリ装置。 - 【請求項７】 前記第１ローデコーディング制御部は、 前記モードレジスタセット信号に応答して前記ローアド
レスを伝送する伝送ゲートと、 前記伝送ゲートの出力及び前記活性化信号に対して論理
動作を行い前記第１ワード線制御信号を出力するロジッ
ク回路と、 前記伝送ゲートと前記ロジック回路との間に接続され、
前記プリチャージ信号によってゲートされ、前記プリチ
ャージ信号に応答して前記伝送ゲートの出力を前記ロジ
ック回路に伝送するトランジスタと、 前記第１ワード線制御信号を所定時間遅延させて前記第
２ワード線制御信号を出力する遅延回路とを具備するこ
とを特徴とする請求項５に記載の半導体メモリ装置。 - 【請求項８】 前記第１ローデコーディング制御部は、 前記半導体メモリ装置への印加電源電圧よりも高電圧の
ローアドレス、プリチャージ信号及び活性化信号を入力
されて前記第１及び第２ワード線制御信号を出力し、前
記プリチャージ信号がディスエーブルされた状態で前記
高電圧のローアドレスが印加され前記活性化信号がイネ
ーブルされると前記第１及び第２ワード線制御信号をイ
ネーブルさせ、前記プリチャージ信号がイネーブルされ
ると前記第１及び第２ワード線制御信号をディスエーブ
ルさせることを特徴とする請求項５に記載の半導体メモ
リ装置。 - 【請求項９】 前記第１ローデコーディング制御部は高
電圧制御信号をさらに入力され、この高電圧制御信号に
応答して前記高電圧のローアドレスを入力されることを
特徴とする請求項８に記載の半導体メモリ装置。 - 【請求項１０】 前記第１ローデコーディング制御部
は、 多数個のトランジスタを具備し、前記多数個のトランジ
スタ数に基づき前記入力される高電圧のローアドレスの
電圧を降圧するトランジスタチェーンと、 前記トランジスタチェーンの出力及び前記プリチャージ
信号に対して論理動作を行う第１ロジック回路と、 高電圧制御信号によってゲートされ、前記高電圧制御信
号に応答して前記トランジスタチェーンの出力の前記第
１ロジック回路への伝送を制御するトランジスタと、 前記第１ロジック回路の出力及び前記活性化信号に対し
て論理動作を行い前記第１ワード線制御信号を出力する
第２ロジック回路と、 前記第１ワード線制御信号を所定時間遅延させて前記第
２ワード線制御信号を出力する遅延回路と、を具備する
ことを特徴とする請求項８に記載の半導体メモリ装置。 - 【請求項１１】 前記遅延回路は、前記第１ワード線制
御信号を所定時間遅延させる偶数個のインバータを含む
ことを特徴とする請求項１０に記載の半導体メモリ装
置。 - 【請求項１２】 前記第２ローデコーディング制御部
は、前記ローアドレスの上位ビットをプリデコーディン
グして発生されたプリデコーディング信号がイネーブル
されると、前記ワード線イネーブル信号をイネーブルさ
せることを特徴とする請求項５に記載の半導体メモリ装
置。 - 【請求項１３】 前記第３ローデコーディング制御部
は、前記ローアドレスの上位ビットをプリデコーディン
グして発生された前記プリデコーディング信号がイネー
ブルされると、前記ブロック選択信号をイネーブルさせ
ることを特徴とする請求項５に記載の半導体メモリ装
置。 - 【請求項１４】 前記第３ローデコーディング制御部
は、 多数個のインバータを具備し、前記第１ワード線制御信
号を反転且つ遅延させるインバータチェーンと、 前記第１ワード線制御信号、前記インバータチェーンの
出力及び前記プリデコーディング信号に対して論理動作
を行い前記ブロック選択信号を出力するロジック回路
と、を具備することを特徴とする請求項１３に記載の半
導体メモリ装置。 - 【請求項１５】 前記ワード線駆動制御部に入力される
前記プリデコーディング信号は、前記多数個のセルの一
部を選択するローアドレスの上位ビットであることを特
徴とする請求項５に記載の半導体メモリ装置。 - 【請求項１６】 前記ワード線駆動制御部は、 前記第２ワード線制御信号及び前記プリデコーディング
信号に対して論理動作を行うロジック回路と、 前記ロジック回路の出力を反転させるインバータと、電
源電圧を入力され、前記ロジック回路の出力及び前記イ
ンバータの出力の差動増幅を行い前記ワード線駆動信号
を出力する差動増幅器と、を具備することを特徴とする
請求項５に記載の半導体メモリ装置。 - 【請求項１７】 前記ローデコーディング及びワード線
駆動ブロックは多数個のローデコーダ及びワード線ドラ
イバを具備し、前記各ローデコーダ及びワード線ドライ
バーは前記プリデコーディング信号、前記ワード線イネ
ーブル信号、前記ブロック選択信号、前記ワード線駆動
信号及び前記第２ワード線制御信号を入力され、前記多
数本のワード線の一部を選択して前記選択されたワード
線を活性化またはディスエーブルさせることを特徴とす
る請求項５に記載の半導体メモリ装置。 - 【請求項１８】 前記ローデコーダ及び前記ワード線ド
ライバは、 前記プリデコーディング信号、前記ワード線イネーブル
信号、前記ブロック選択信号及び前記第２ワード線制御
信号を入力されて、前記プリデコーディング信号及び前
記ブロック選択信号がイネーブルされる時に接地電圧を
出力し、前記ワード線イネーブル信号がイネーブルされ
前記プリデコーディング信号及び前記ブロック選択信号
がディスエーブルされる時に電源電圧を出力するローデ
コーダと、 ワード線にそれぞれ接続され、前記ワード線駆動信号及
び前記ローデコーダの出力にそれぞれ応答して前記ワー
ド線を活性化またはディスエーブルさせる多数個のワー
ド線ドライバと、を具備することを特徴とする請求項１
７に記載の半導体メモリ装置。 - 【請求項１９】 前記ワード線ドライバは、 前記ローデコーダの出力をラッチさせるラッチ回路と、 前記ワード線駆動信号及び前記ラッチ回路の出力の入力
端間に直列接続される多数個のトランジスタを具備し、
前記多数個の各トランジスタは前記ローデコーダの出力
または前記ラッチ回路の出力のいずれかによってゲート
され、前記ローデコーダの出力に応答して前記ワード線
を活性化またはディスエーブルさせる出力ドライバと、
を具備することを特徴とする請求項１８に記載の半導体
メモリ装置。
Applications Claiming Priority (2)
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|---|---|---|---|
| KR1019990012026A KR100287189B1 (ko) | 1999-04-07 | 1999-04-07 | 활성화된 다수개의 워드라인들이 순차적으로 디세이블되는 반도체 메모리장치 |
| KR199912026 | 1999-04-07 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
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|---|---|---|---|
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|---|---|
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| JP (1) | JP3644868B2 (ja) |
| KR (1) | KR100287189B1 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002304899A (ja) * | 2001-04-06 | 2002-10-18 | Fujitsu Ltd | 半導体記憶装置及び半導体記憶装置のワード線多重選択試験方法 |
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| US7539911B2 (en) * | 2005-05-27 | 2009-05-26 | Infineon Technologies Ag | Test mode for programming rate and precharge time for DRAM activate-precharge cycle |
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| KR101080207B1 (ko) * | 2010-08-27 | 2011-11-07 | 주식회사 하이닉스반도체 | 블록 제어 커맨드 발생회로 |
| KR20180042489A (ko) | 2016-10-17 | 2018-04-26 | 에스케이하이닉스 주식회사 | 메모리 장치 및 메모리 장치의 동작 방법 |
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|---|---|---|---|---|
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| US6009037A (en) | 1997-09-25 | 1999-12-28 | Texas Instruments Incorporated | Dynamic logic memory addressing circuits, systems, and methods with reduced capacitively loaded predecoders |
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- 2000-01-21 US US09/489,236 patent/US6215723B1/en not_active Expired - Lifetime
- 2000-03-28 DE DE10015370.4A patent/DE10015370B4/de not_active Expired - Lifetime
- 2000-04-03 GB GB0008163A patent/GB2348723B/en not_active Expired - Lifetime
- 2000-04-07 JP JP2000106966A patent/JP3644868B2/ja not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002304899A (ja) * | 2001-04-06 | 2002-10-18 | Fujitsu Ltd | 半導体記憶装置及び半導体記憶装置のワード線多重選択試験方法 |
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|---|---|
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| GB0008163D0 (en) | 2000-05-24 |
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