DE10015370B4

DE10015370B4 - Halbleiterspeicherbauelement mit aktivierbaren und deaktivierbaren Wortleitungen

Info

Publication number: DE10015370B4
Application number: DE10015370.4A
Authority: DE
Inventors: Sang-seok Kang; Jae-hoon Joo
Original assignee: Samsung Electronics Co Ltd
Current assignee: Samsung Electronics Co Ltd
Priority date: 1999-04-07
Filing date: 2000-03-28
Publication date: 2014-03-13
Anticipated expiration: 2020-03-29
Also published as: GB0008163D0; KR100287189B1; US6215723B1; JP2000315397A; DE10015370A1; JP3644868B2; GB2348723A; TW455877B; GB2348723B; KR20000065600A

Abstract

Halbleiterspeicherbauelement mit mehreren Speicherzellen und mehreren mit den Speicherzellen verbundenen, aktivierbaren und deaktivierbaren Wortleitungen (WL0, ..., WLn) gekennzeichnet durch – eine Vordecodiereinheit (111) zum Vordecodieren einer Zeilenadresse (Ai), – einen Zeilendecodier- und Wortleitungstreiberblock (131), der mit der Vordecodiereinheit und den Wortleitungen verbunden ist, um ein Ausgangssignal der Vordecodiereinheit zu decodieren sowie einen Teil der Wortleitungen auszuwählen und zu aktivieren, und – eine mit der Vordecodiereinheit und dem Zeilendecodier- und Wortleitungstreiberblock verbundene Steuereinheit (121), um die Zeilenadresse, das Ausgangssignal der Vordecodiereinheit und wenigstens ein Steuersignal zu empfangen, wenigstens ein Ausgangssignal zu erzeugen und aktivierte Wortleitungen sequentiell durch Aktivierung des wenigstens einen Ausgangssignals in Abhängigkeit von der Zeilenadresse und dem Ausgangssignal der Vordecodiereinheit zu deaktivieren.

Description

Die Erfindung bezieht sich auf ein Halbleiterspeicherbauelement mit mehreren Speicherzellen und mehreren damit verbundenen, aktivierbaren und deaktivierbaren Wortleitungen.
Bei der Herstellung eines Halbleiterspeicherbauelementes wird dieses einem Voralterungs-Belastungstest und einem Funktionstest unterworfen. Der Voralterungs-Belastungstest stellt sicher, dass das Halbleiterspeicherbauelement unter vorgegebenen Belastungsbedingungen arbeitet, wie einer an das Halbleiterspeicherbauelement angelegten Vorspannung. Der Funktionstest dient zur Prüfung, ob das Halbleiterspeicherbauelement gemäß einer vorgegebenen Produktspezifikation normal arbeitet.
Im Allgemeinen wird ein Verfahren zur gleichzeitigen Aktivierung mehrerer Wortleitungen oder zur sequentiellen Aktivierung mehrerer Wortleitungen dazu verwendet, die für den Voralterungs-Belastungstest oder den Funktionstest benötigte Zeitdauer zu reduzieren. Bei einem in der Offenlegungsschrift GB 2 319 623 A beschriebenen Wafer-Voralterungstest-Schaltkreis eines Halbleiterspeicherbauelements wird eine Voralterungs-Belastungsspannung während des Voralterungs-Belastungstests nur durch die Verwendung eines Wortleitungstreibers ohne zusätzliche Bauelemente oder Schaltkreise bereitgestellt. Oftmals werden nach der Aktivierung der mehreren Wortleitungen selbige gleichzeitig deaktiviert. Dadurch kann ein Vorladungsrauschen während eines Vorgangs generiert werden, bei dem die mehreren Wortleitungen von einem hohen auf einen niedrigen Pegel übergehen. Das Vorladungsrauschen kann einen kritischen Einfluss auf den Betrieb des Halbleiterspeicherbauelementes haben.
Der Erfindung liegt als technisches Problem die Bereitstellung eines Halbleiterspeicherbauelementes zugrunde, bei dem Maßnahmen gegen ein Auftreten von Vorladungsrauschen während eines Vorgangs der Deaktivierung mehrerer aktivierter Wortleitungen getroffen sind.
Die Erfindung löst dieses Problem durch die Bereitstellung eines Halbleiterspeicherauelementes mit den Merkmalen des Anspruchs 1. Bei diesem Halbleiterspeicherelement werden die aktivierten Wortleitungen nicht gleichzeitig, sondern sequentiell deaktiviert, so dass kein merkliches Vorladungsrauschen durch die Deaktivierung der aktivierten Wortleitungen erzeugt wird.
Vorteilhafte Weiterbildungen der Erfindung sind in den Unteransprüchen angegeben.
Vorteilhafte Ausführungsformen der Erfindung sind in den Zeichnungen dargestellt und werden nachfolgend beschrieben. Hierbei zeigen:
1 ein Blockschaltbild eines Halbleiterspeicherbauelementes,
2 ein Schaltbild einer im Bauelement von 1 verwendeten Vordecodiereinheit,
3 ein Schaltbild einer ersten Realisierung einer im Bauelement von 1 verwendeten ersten Zeilendecodiersteuerung,
4 ein Schaltbild einer zweiten Realisierung der im Bauelement von 1 verwendeten ersten Zeilendecodiersteuerung,
5 ein Schaltbild einer im Bauelement von 1 verwendeten zweiten Zeilendecodiersteuerung,
6 ein Schaltbild einer im Bauelement von 1 verwendeten dritten Zeilendecodiersteuerung,
7 ein Schaltbild einer im Bauelement von 1 verwendeten Wortleitungstreibersteuerung,
8 ein Blockschaltbild eines im Bauelement von 1 verwendeten Zeilendecodier- und Wortleitungstreiberblocks,
9 ein Schaltbild eines ersten Zeilendecoders und eines Wortleitungstreibers, wie sie in 8 verwendet werden, und
10 ein Zeitablaufdiagramm von in 1 gezeigten Signalen.
1 zeigt ein Halbleiterspeicherbauelement 101 mit einer Vordecodiereinheit 111, einer Steuereinheit 121, einem Zeilendecodier- und Wortleitungstreiberblock 131 und einem Speicherzellenfeld 141. Die Steuereinheit 121 umfasst erste bis dritte Zeilendecodiersteuerungen 151 bis 153 sowie eine Wortleitungstreibersteuerung 161. Die Vordecodiereinheit 111 empfängt eine Zeilenadresse Ai, unterzieht diese einer Vordecodierung und gibt ein Vordecodierungssignal DRAij ab.
2 zeigt eine bevorzugte Realisierung der Vordecodiereinheit 111. Bei dieser Realisierung umfasst die Vordecodiereinheit 111 einen ersten bis fünften Vordecoder 211 bis 215. Diese empfangen mehrere Zeilenadressbits RA0 bis RA11 und erzeugen ein erstes bis fünftes Vordecodiersignal DRA01, DRA234, DRA56, DRA78 bzw. DRA91011. Das erste bis fünfte Vordecodiersignal DRA01, DRA234, DRA56, DRA78 und DRA91011 werden als ein Vordecodiersignal DRAij repräsentiert. Die Anzahl an Vordecodern kann in Abhängigkeit von den Charakteristika des Halbleiterspeicherbauelementes 101 variieren. Beispielsweise kann die Vordecodiereinheit 111 vier Vordecoder zum Empfangen von vier Gruppen jeweiliger Zeilenadressbits RA0 bis RA11 umfassen, wobei jede Gruppe drei Zeilenadressbits enthält. Alternativ kann die Vordecodiereinheit 111 sechs Vordecoder zum Empfangen von sechs Gruppen jeweiliger Zeilenadressbits RA0 bis RA11 umfassen, wobei jede Gruppe zwei Zeilenadressbits enthält. Die Anzahl an Vordecodern kann abhängig von der Anzahl an Zeilenadressbits der Zeilenadresse Ai variieren. Wenn beispielsweise die Anzahl an Zeilenadressbits anwächst, d. h. die Speicherkapazität des Halbleiterspeicherbauelementes 101 anwächst, erhöht sich die Anzahl an Vordecodern. Wenn die Anzahl an Zeilenadressbits abnimmt, d. h. sich die Speicherkapazität des Halbleiterspeicherbauelementes 101 reduziert, kann sich die Anzahl an Vordecodern verringern.
Wiederum bezugnehmend auf 1 ist ersichtlich, dass die erste Zeilendecodiersteuerung 151 die Zeilenadresse Ai, ein Modusregistersetzsignal PRMS oder eine in Verbindung mit 4 erläuterte hohe Spannung, ein Aktivsignal ACT und ein Vorladesignal PRE empfängt und ein erstes und zweites Wortleitungssteuersignal WLOFF, WLOFFD erzeugt. Das zweite Wortleitungssteuersignal WLOFFD wird durch Verzögern des ersten Wortleitungssteuersignals WLOFF um eine bestimmte Zeitdauer erhalten.
Wie aus 3 zu erkennen, umfasst die erste Zeildecodiersteuerung 151 in einer ersten Realisierung ein Transmissionsgatter 311, einen NMOS-Transistor 321, einen Zwischenspeicher 331, NOR-Gatter 341, 342 und eine Verzögerungseinheit 351. Das Transmissionsgatter 311 empfängt die Zeilenadresse Ai und gibt die empfangene Zeilenadresse Ai in Abhängigkeit von dem Modusregistersetzsignal PMRS ab. Speziell überträgt das Transmissionsgatter 311 die Zeilenadresse Ai zum Zwischenspeicher, wenn das Modusregistersetzsignal PMRS auf hohem Logikpegel aktiviert ist, während es die Zeilenadresse Ai blockiert, wenn das Modusregistersetzsignal PMRS auf niedrigen Logikpegel deaktiviert ist. Das Modusregistersetzsignal PMRS wird von einem Modusregister generiert, das im allgemeinen in einem synchronen DRAM-Halbleiterbauelement enthalten ist. Die Zeilenadresse Ai, die in das Transmissionsgatter 311 eingegeben wird, ist kein Adresssignal zur Bestimmung von Speicherzellen im Speicherzellenfeld 141, sondern ein Zeilenadressenschlüsselsignal, das dazu verwendet wird, das erste Wortleitungssteuersignal WLOFF zu erzeugen.
Der NMOS-Transistor 321 wird durch das Vorladesignal PRE gesteuert. Speziell wird er leitend geschaltet, wenn das Vorladesignal PRE auf hohem Logikpegel aktiviert ist. Wenn hingegen das Vorladesignal PRE auf niedrigem Logikpegel deaktiviert ist, ist der NMOS-Transistor 321 sperrend geschaltet. Wenn letzteres der Fall ist, wird das Ausgangssignal des Transmissionsgatters 311 zum Zwischenspeicher 331 übertragen. Wenn der NMOS-Transistor 321 hingegen leitend geschaltet ist, wird der Spannungspegel am Ausgang des Transmissionsgatters 311 auf einen Massespannungspegel Vss heruntergezogen. Das Vorladesignal PRE ist aktiviert, wenn sich das Halbleiterspeicherbauelement 101 in einem Standby-Zustand befindet.
Der Zwischenspeicher 331 empfängt und invertiert das Ausgangssignal des Transmissionsgatters 311 und gibt kontinuierlich das invertierte Ausgangssignal ab, wobei er ständig dasselbe Signal abgibt, bis sich der Spannungspegel am Ausgang des Transmissionsgatters 311 ändert. Speziell gelangt das Ausgangssignal des Zwischenspeichers 311 auf hohen Pegel und verbleibt dort, wenn das Ausgangssignal des Transmissionsgatters 311 auch nur für einen Moment auf niedrigem Logikpegel liegt. Der Zwischenspeicher 331 gibt kontinuierlich ein hohes Logiksignal ab, selbst wenn das Ausgangssignal des Transmissionsgatters 311 angehalten wird. Der Zwischenspeicher 331 gibt kontinuierlich ein Signal auf hohem Logikpegel ab, bis das Ausgangssignal des Transmissionsgatters 311 auf hohen Logikpegel wechselt.
Das NOR-Gatter 341 führt eine NOR-Verknüpfung des Aktivsignals ACT mit dem Ausgangssignal des NOR-Gatters 342 durch und gibt ein zugehöriges Ergebnissignal ab. Das NOR-Gatter 342 führt eine NOR-Verknüpfung des Ausgangssignals des Zwischenspeichers 331 mit dem Ausgangssignal des NOR-Gatters 341 aus und gibt das erste Wortleitungssteuersignal WLOFF ab. Die NOR-Gatter 341 und 342 können unter Verwendung unterschiedlicher Schaltkreise konfiguriert werden. Die Verzögerungseinheit 351 empfängt das erste Wortleitungssteuersignal WLOFF, verzögert selbiges für eine vorgegebene Zeitdauer und gibt das zweite Wortleitungssteuersignal WLOFFD ab. Die Verzögerungseinheit 351 weist eine gerade Anzahl an Invertern auf. Die vorgegebene Verzögerungszeit variiert in Abhängigkeit von der Anzahl an Invertern. Dabei erhöht sich die vorgegebene Verzögerungsdauer mit größerer Anzahl an Invertern.
Wie aus 4 zu erkennen, beinhaltet die erste Zeilendecodiersteuerung 151 gemäß einer zweiten Realisierung eine NMOS-Transistorkette 411, einen NMOS-Transistor 421, Inverter 431 und 432, ein Flip-Flop 441, NOR-Gatter 451 und 452 sowie eine Verzögerungseinheit 461.
Die NMOS-Transistorkette 411 umfasst eine Mehrzahl von seriell verbundenen NMOS-Transistoren. Eine Gate- und eine Drain-Elektrode jedes dieser NMOS-Transistoren sind miteinander verbunden, so dass jeder NMOS-Transistor im wesentlichen dieselbe Funktion einer Diode besitzt. Deshalb wird, wenn die Zeilenadresse Ai mit einer hohen Spannung empfangen wird, der Spannungspegel der Zeilenadresse Ai um einen vorgegebenen Pegel abgesenkt, während die Zeilenadresse Ai die NMOS-Transistorkette 411 passiert. Wenn die Anzahl an in der NMOS-Transistorkette 411 enthaltenen NMOS-Transistoren groß ist, ist das Ausmaß groß, um das sich die Spannung der Zeilenadresse Ai verringert. Wenn die Anzahl an in der NMOS-Transistorkette 411 enthaltenen NMOS-Transistoren gering ist, ist das Ausmaß klein, um das sich die Spannung der Zeilenadresse Ai verringert. Die Zeilenadresse Ai, deren Spannungspegel durch die NMOS-Transistorkette 411 erniedrigt wird, wird dem Inverter 431 zugeführt. Die in die NMOS-Transistorkette 411 eingegebene Zeilenadresse Ai ist kein Adresssignal zur Bestimmung von Speicherzellen in dem Speicherzellenfeld 141 von 1, sondern ein Zeilenadressenschlüsselsignal zur Verwendung für die Erzeugung des ersten Wortleitungssteuersignals WLOFF.
Der an die NMOS-Transistorkette 411 angelegte Spannungspegel der Zeilenadresse Ai ist viel höher als eine von außen an das Halbleiterspeicherbauelement 101 angelegte Speisespannung Vcc. Wenn beispielsweise die Anzahl an in der NMOS-Transistorkette 411 enthaltenen NMOS-Transistoren gleich fünf ist, wie in 4 gezeigt, kann die Spannung der Zeilenadresse Ai den Wert Vcc + 5·Vtn haben, wobei Vtn eine Schwellenspannung der NMOS-Transistoren in der NMOS-Transistorkette 411 bezeichnet. Unter der Annahme, dass die NMOS-Transistoren in der NMOS-Transistorzelle 411 dieselbe Schwellenspannung von 0,7 V aufweisen und die externe, an das Halbleiterspeicherbauelement angelegte Speisespannung Vcc 5V beträgt, ist die an die NMOS-Transistorkette 411 angelegte Spannung der Zeilenadresse Ai gleich 8,5 V. Daher schützt die NMOS-Transistorkette 411 die erste Zeilendecodiersteuerung 151 davor, durch eine externe Spannung von weniger als Vcc + 5·Vtn aktiviert zu werden.
Der NMOS-Transistor 421 wird durch ein Steuersignal C1 mit hoher Spannung gesteuert. Dabei wird, da der NMOS-Transistor 421 leitend geschaltet ist, wenn das Steuersignal C1 hoher Spannung auf hohem Pegel liegt, der Eingangsspannungspegel des Inverters 431 auf den Massespannungspegel Vss heruntergezogen. Da der NMOS-Transistor 421 sperrend geschaltet ist, wenn das Steuersignal C1 hoher Spannung auf niedrigem Logikpegel liegt, wird das Ausgangssignal der NMOS-Transistorkette 411 in den Inverter 431 eingegeben. Der Inverter 432 invertiert das Vorladesignal PRE. Das Flip-Flop 441 empfängt die Ausgangssignale der Inverter 431 und 432 und gibt kontinuierlich einen gleichmäßigen Spannungspegel entsprechend den Ausgangssignalen der Inverter 431 und 432 ab. Dies bedeutet, dass das Flip-Flop 441 kontinuierlich ein Signal auf hohem Logikpegel abgibt, wenn sich das Vorladesignal PRE auf hohem Logikpegel befindet. Das Ausgangssignal des Flip-Flop 441 wird in Abhängigkeit vom Ausgangssignal des Inverters 431 festgelegt, wenn das Vorladesignal PRE auf niedrigem Logikpegel liegt.
Das NOR-Gatter 451 unterzieht das Aktivsignal ACT und das Ausgangssignal des NOR-Gatters 452 einer NOR-Verknüpfung und gibt das Resultat hiervon ab. Das NOR-Gatter 452 führt eine NOR-Verknüpfung des Ausgangssignals des Flip-Flop 441 mit dem Ausgangssignal des NOR-Gatters 451 durch und gibt das zugehörige Resultat als das erste Wortleitungssteuersignal WLOFF ab. Die Verzögerungseinheit 461 empfängt das erste Wortleitungssteuersignal WLOFF, verzögert selbiges um eine vorgegebene Zeitdauer und gibt das zweite Wortleitungssteuersignal WLOFFD ab. Die Verzögerungseinheit 461 umfasst eine gerade Anzahl an Invertern. Die vorgegebene Verzögerungszeit variiert in Abhängigkeit von der Anzahl an Invertern. Die NOR-Gatter 451 und 452 und das Flip-Flop 441 können unter Verwendung verschiedener Logikschaltkreise konfiguriert werden.
Die zweite Zeilendecodiersteuerung 152 von 1 ist mit der Vordecodiereinheit 111, der ersten Zeilendecodiersteuerung 151 und dem Zeilendecodier- und Wortleitungstreiberblock 131 verbunden. Sie empfängt das Vordecodiersignal DRAij und das erste Wortleitungssteuersignal WLOFF und erzeugt ein Wortleitungsfreigabesignal WLE.
5 zeigt eine bevorzugte Realisierung für die zweite Zeilendecodiersteuerung 152 von 1. Wie aus 5 ersichtlich, beinhaltet die zweite Zeilendecodiersteuerung 152 in dieser Realisierung ein NOR-Gatter 511 und einen Inverter 521. Das NOR-Gatter 511 empfängt das Vordecodiersignal DRA91011 und das erste Wortleitungssteuersignal WLOFF und führt eine NOR-Verknüpfung des Vordecodiersignals DRA91011 mit dem ersten Wortleitungssteuersignal WLOFF aus. Der Inverter 521 invertiert das Ausgangssignal des NOR-Gatters 511 und gibt das invertierte Ausgangssignal als das Wortleitungsfreigabesignal WLE ab. Das Vordecodiersignal DRA91011 wird durch Vordecodieren von oberen Zeilenadressbits der Zeilenadresse Ai generiert, welche in die Vordecodiereinheit 111 eingegeben wird. Die oberen Zeilenadressbits dienen dazu, einige der Speicherblöcke im Speicherzellenfeld 141 auszuwählen.
Die dritte Zeilendecodiersteuerung 153 von 1 ist mit der Vordecodiereinheit 111, der ersten Zeilendecodiersteuerung 151 und dem Zeilendecodier- und Wortleitungstreiberblock 131 verbunden, empfängt das Vordecodiersignal DRAij und das erste Wortleitungssteuersignal WLOFF und erzeugt ein Blockauswahlsignal BLSi.
6 zeigt eine bevorzugte Realisierung für die dritte Zeilendecodiersteuerung 153 von 1. Wie aus 6 ersichtlich, beinhaltet die dritte Zeilendecodiersteuerung 153 in dieser Realisierung Inverter 611 und 612, eine Inverterkette 621 und ein NAND-Gatter 631. Der Inverter 611 invertiert das erste Wortleitungssteuersignal WLOFF. Die Inverterkette 621 invertiert das erste Wortleitungssteuersignal WLOFF und verzögert selbiges um eine vorgegebene Zeitdauer. Die Inverterkette 621 weist eine ungerade Anzahl von Invertern auf. Die vorgegebene Verzögerungszeit variiert in Abhängigkeit von der Anzahl an Invertern. Das NAND-Gatter 631 empfängt das Vordecodiersignal DRA91011, das Ausgangssignal des Inverters 611 und das Ausgangssignal der Inverterkette 621 und führt eine NAND-Verknüpfung des Vordecodiersignals DRA91011, des Ausgangssignals des Inverters 611 und des Ausgangssignals der Inverterkette 621 durch. Der Inverter 612 invertiert das Ausgangssignal des NAND-Gatters 631 und erzeugt das Blockauswahlsignal BLSi. Das Vordecodiersignal DRA91011 ist dasselbe wie dasjenige, welches in die zweite Zeilendecodiersteuerung 152 eingegeben wird.
Die Wortleitungstreibersteuerung 161 von 1 ist mit der Vordecodiereinheit 111, der ersten Zeilendecodiersteuerung 151 und dem Zeilendecodier- und Wortleitungstreiberblock 131 verbunden, empfängt das Vordecodiersignal DRAij und das zweite Wortleitungssteuersignal WLOFFD und erzeugt ein Wortleitungstreibersignal PXi. Dieses Signal dient dazu, eine Wortleitung WLi auf eine hohe Spannung zu treiben. Der hohe Pegel des Wortleitungstreibersignals PXi ist höher als die Speisespannung Vcc des Halbleiterspeicherbauelements 101.
7 zeigt eine bevorzugte Realisierung der Wortleitungstreibersteuerung 161 von 1. Wie aus 7 ersichtlich, umfasst die Wortleitungstreibersteuerung 161 in diesem Beispiel NAND-Gatter 711 und 712, Inverter 721 bis 724 und einen Differenzverstärkter 731. Das NAND-Gatter 711 empfängt die Vordecodiersignale DRA01 und DRA91011 und führt eine HAND-Verknüpfung der Vordecodiersignale DRA01 und DRA91011 durch. Der Inverter 721 invertiert das zweite Wortleitungssteuersignal WLOFFD. Das NAND-Gatter 712 führt eine NAND-Verknüpfung des Ausgangssignals des NAND-Gatters 711 mit dem Ausgangssignal des Inverters 721 durch. Der Inverter 722 invertiert das Ausgangssignal des NAND-Gatters 712. Der Inverter 723 invertiert das Ausgangssignal des Inverters 722.
Der Differenzverstärker 731 empfängt die Ausgangssignale der Inverter 722 und 723 und verstärkt die Spannungsdifferenz zwischen den Invertern 722 und 723. Dabei sinkt der Spannungspegel an einem Knoten N1 auf den Massespannungspegel, da ein NMOS-Transistor 741 leitend geschaltet wird, wenn das Ausgangssignal des Inverters 722 auf hohem Logikpegel liegt.
Dann gibt der Differenzverstärker 731, weil ein PMOS-Transistor 752 leitend geschaltet wird, eine Aufwärtsspannung Vpp an einem Knoten N2 ab. Wenn das Ausgangssignal des Inverters 722 auf niedrigem Logikpegel liegt, nimmt der Ausgang des Inverters 723 hohen Logikpegel an. Dann gibt der Differenzverstärker 731 die Massespannung Vss am Knoten N2 ab, weil der NMOS-Transistor 742 leitend geschaltet wird. Da ein PMOS-Transistor 751 leitend geschaltet und der PMOS-Transistor 752 sperrend geschaltet werden, wenn der NMOS-Transistor 742 leitend geschaltet wird, gibt der Differenzverstärker 731 kontinuierlich ein Signal auf niedrigem Logikpegel ab. Der Inverter 724 invertiert das Ausgangssignal des Differenzverstärkers 731 und erzeugt das Wortleitungstreibersignal PXi. Die an den Inverter 724 angelegte Speisespannung ist die Aufwärtsspannung Vpp. Daher gibt der Inverter 724 das Wortleitungstreibersingal PXi als die Aufwärtsspannung Vpp ab, wenn das Ausgangssignal des Differenzverstärkers 731 auf niedrigem Logikpegel liegt. Wenn das zweite Wortleitungssteuersignal WLOFFD auf hohem Logikpegel liegt oder die Vordecodiersignale DRA01 und DRA91011 auf hohem Logikpegel liegen, wird das Wortleitungstreibersignal PXi als die Aufwärtsspannung Vpp abgegeben. Wenn das zweite Wortleitungssteuersignal WLOFFD auf niedrigem Logikpegel liegt und entweder das Vordecodiersignal DRA01 oder das Vordecodiersignal DRA91011 auf niedrigem Logikpegel liegt, wird das Wortleitungstreibersignal PXi als die Massespannung Vss abgegeben.
Der Zeildendecodier- und Wortleitungstreiberblock 131 von 1 ist mit der Vordecodiereinheit 111, der ersten bis dritten Zeilendecodiersteuerung 151 bis 153 und der Wortleitungstreibersteuerung 161 verbunden. Der Zeilendecodier- und Wortleitungstreiberblock 131 empfängt das Vordecodiersignal DRAij, das Wortleitungsfreigabesignal WLE, das Blockauswahlsignal BLSi, das Wortleitungstreibersignal PXi und das zweite Wortleitungssteuersignal WLOFFD und steuert Wortleitungen WL0 bis WLn in Abhängigkeit von den empfangenen Signalen.
8 zeigt eine bevorzugte Realisierung für den Zeilendecodier- und Wortleitungstreiberblock 131 von 1. Wie aus 8 zu erkennen, umfasst der Zeilendecodier- und Wortleitungstreiberblock 131 eine Anzahl n von Zeilendecodier- und Wortleitungstreibern RD1 bis RDn. Von diesen empfängt jeder das Vordecodiersignal DRAj, das Wortleitungsfreigabesignal WLE, das Blockauswahlsignal BLSi, das Wortleitungstreibersignal PXi und das zweite Wortleitungssteuersignal WLOFFD und steuert vier Wortleitungen. Da die n Zeilendecodier- und Wortleitungstreiber RD1 bis RDn dieselbe Struktur und Betriebsweise haben, wird im folgenden stellvertretend nur der erste Zeilendecodier- und Wortleitungstreiber RD1 näher beschrieben.
9 zeigt eine bevorzugte Realisierung dieses ersten Zeilendecodier- und Wortleitungstreibers RD1 von 8. Wie aus 9 zu erkennen, umfasst der erste Zeilendecodier- und Wortleitungstreiber RD1 einen Zeilendecoder 911 sowie einen ersten bis vierten Wortleitungstreiber WD1 bis WD4. Da der erste bis vierte Wortleitungstreiber WD1 bis WD4 alle dieselbe Struktur und Betriebsweise haben, wird im folgenden stellvertretend nur der erste Wortleitungstreiber WD1 beschrieben. Wie in 9 dargestellt, beinhaltet der erste Wortleitungstreiber WD1 einen Zwischenspeicher 921, einen Durchlasstransistor 931 und einen Ausgangstreiber 941.
Der Zeilendecoder 911 weist NMOS-Transistoren 951 bis 955 und einen PMOS-Transistor 961 auf. Der NMOS-Transistor 951 wird durch das zweite Wortleitungssteuersignal WLOFFD gesteuert. Dabei erhöht sich der Spannungspegel an einem Knoten N3 auf die Speisespannung Vcc, wenn das zweite Wortleitungssteuersignal WLOFFD auf hohen Logikpegel aktiviert wird, da der NMOS-Transistor 951 leitend geschaltet wird. Der NMOS-Transistor 952 wird durch das Blockauswahlsignal BLSi gesteuert. Dabei wird, wenn das Blockauswahlsignal BLSi auf hohen Logikpegel aktiviert wird, da der NMOS-Transistor 952 leitend geschaltet wird, der Spannungspegel am Knoten N3 auf den Massespannungspegel Vss verringert. Der PMOS-Transistor 961 wird durch das Wortleitungsfreigabesignal WLE gesteuert. Dabei wird, wenn das Wortleitungsfreigabesignal WLE auf niedrigen Logikpegel gelangt, da der PMOS-Transistor 961 leitend geschaltet wird, die Spannung an einem Knoten N4 auf den Pegel der Speisespannung Vcc erhöht. Da der PMOS-Transistor 961 sperrend geschaltet wird, wenn das Wortleitungsfreigabesignal WLE auf hohen Logikpegel gelangt, ist der Spannungspegel am Knoten N4 durch die NMOS-Transistoren 951 bis 955 bestimmt. Die NMOS-Transistoren 953 bis 955 werden durch die Vordecodiersignale DRA234, DRA56 und DRA78 gesteuert. Da die NMOS-Transistoren 953 bis 955 leitend geschaltet werden, wenn die Vordecodiersignale DRA234, DRA56 und DRA78 auf hohen Logikpegel aktiviert werden, erreicht dann der Spannungspegel am Knoten N4 den Spannungspegel am Knoten N3.
Der Zeilendecoder 911 gibt die Massespannung Vss ab, wenn die Vordecodiersignale DRA234, DRA56 und DRA78 sowie das Blockauswahlsignal BLSi aktiviert sind. Umgekehrt gibt der Zeilendecoder 911 die Speisespannung Vcc ab, wenn von den Vordecodiersignalen DRA234, DRA56 und DRA78 und dem Blockauswahlsignal BLSi ein Signal deaktiviert wird und das Wortleitungsfreigabesignal WLE auf niedrigen Logikpegel aktiviert wird. Wenn das Wortleitungsfreigabesignal WLE und das Blockauswahlsignal PLSi deaktiviert werden und das zweite Wortleitungssteuersignal WLOFFD und die Vordecodiersignale DRA234, DRA56 und DRA78 aktiviert werden, steigt der Spannungspegel am Knoten N3 auf Vcc – Vtn an, wobei Vtn eine Schwellenspannung der NMOS-Transistoren 953 bis 955 bezeichnet. Der Spannungspegel am Knoten N4 steigt durch den Zwischenspeicher 921 auf den Spannungspegel der Speisespannung Vcc an. Dabei ist angenommen, dass die Schwellenspannungen der NMOS-Transistoren 953 bis 955 gleich groß sind.
Wenngleich in 9 der Zeilendecoder 911 die drei Vordecodiersignale DRA234, DRA56 und DRA78 empfängt, kann die Anzahl der für den Zeilendecoder 911 verwendeten Vordecodiersignale variieren. Beispielsweise können von den drei Vordecodiersignalen DRA234, DRA56 und DRA78 nur zwei Vordecodiersignale DRA56 und DRA78 verwendet werden, oder es können bei Bedarf vier Vordecodiersignale DRA01, DRA234, DRA56 und DRA78 verwendet werden. Wenn zwei Vordecodiersignale DRA56 und DRA78 verwendet werden, steigt gleichzeitig die Anzahl an aktivierten oder deaktivierten Wortleitungen an. Dementsprechend wächst in diesem Fall die Anzahl an Wortleitungen an, die mit einem Zeilendecoder und Wortleitungstreiber verbunden sind. Wenn die vier Vordecodiersignale der DRA01, DRA234, DRA56 und DRA78 verwendet werden, ist die Anzahl an gleichzeitig aktivierten oder deaktivierten Wortleitungen gleich eins. In diesem Fall ist nur eine Wortleitung mit einem Zeilendecoder und Wortleitungstreiber verbunden.
Das Ausgangssignal des Zeilendecoders 911 wird von dem Zwischenspeicher 921 invertiert und gehalten. Dessen Ausgangssignal wird über den Durchlasstransistor 931 an den Ausgangstreiber 941 angelegt, der NMOS-Transistoren 971 und 972 aufweist. Der NMOS-Transistor 971 wird durch ein Ausgangssignal des Durchlasstransistors 931 gesteuert. Das Wortleitungstreibersignal PXi wird an eine Drain-Elektrode des NMOS-Transistors 971 angelegt. Der NMOS-Transistor 972 wird durch das Ausgangssignal des Zeilendecoders 911 gesteuert. Eine Wortleitung WL0 ist mit einem Knoten N5 verbunden.
Da der NMOS-Transistor 971 leitend geschaltet wird, wenn das Ausgangssignal des Durchlasstransistors 931 auf hohen Logikpegel gelangt, wird die Wortleitung WL0 durch die Aufwärtsspannung Vpp mittels des Wortleitungstreibersignals PXi aktiviert. Da der NMOS-Transistor sperrend und der NMOS-Transistor 972 leitend geschaltet werden, wenn das Ausgangssignal des Zeilendecoders 911 auf hohen Logikpegel gelangt, fällt der Spannungspegel der Wortleitung WL0 auf den Massespannungspegel Vss ab, d. h. die Wortleitung WL0 wird deaktiviert.
Das in 1 gezeigte Speicherzellenfeld 141 enthält, wie gesagt, mehrere Wortleitungen WL0 bis WLn, mit denen eine Mehrzahl von nicht gezeigten Speicherzellen verbunden ist.
10 zeigt ein Zeitablaufdiagramm von in 1 angegebenen Signalen. Die Betriebsweise des in den 1 bis 9 dargestellten Halbleiterspeicherbauelements 101 wird unter Bezugnahme von 10 erläutert. In einem Wortleitungsfreigabemodus werden die mehreren Wortleitungen WL0 bis WLn aktiviert. Um sie nacheinander zu deaktivieren, werden das Modusregistersetzsignal PMRS und die Zeilenadressenschlüsselsignale Ai auf hohen Logikpegel aktiviert. Dadurch gelangt, da das Transmissionsgatter 311 von 3 leitend geschaltet wird, der Eingang des Zwischenspeichers 331 von 3 auf hohen Logikpegel. Zu diesem Zeitpunkt wird der NMOS-Transistor 321 von 3 sperrend geschaltet, da das Vorladesignal PRE auf niedrigem Logikpegel liegt. Wenn das Aktivsignal ACT auf hohen Logikpegel aktiviert wird, gibt das NOR-Gatter 342 von 3 ein Signal auf hohem Logikpegel ab. Die erste Zeilendecodiersteuerung 151 aktiviert das erste und das zweite Wortleitungssteuersignal WLOFF und WLOFFD auf hohen Logikpegel. Dementsprechend wird das Blockauswahlsignal BLSi auf niedrigen Logikpegel deaktiviert, und das Wortleitungsfreigabesignal WLE wird auf hohen Logikpegel deaktiviert. Da das zweite Wortleitungssteuersignal WLOFFD und das Wortleitungsfreigabesignal WLE auf hohem Logikpegel liegen und das Blockauswahlsignal BLSi auf niedrigem Logikpegel liegt, wird der NMOS-Transistor 951 von 9 leitend geschaltet, während der NMOS-Transistor 952 und der PMOS-Transistor 961 sperrend geschaltet werden. Wenn die Vordecodiersignale DRA234, DRA56 und DRA78 auf hohen Logikpegel gelangen, erhöht sich der Spannungspegel am Knoten N4 von 9 auf den Speisespannungspegel Vcc. Wenn der Spannungspegel am Knoten N4 der Speisespannungspegel Vcc ist, wird der NMOS-Transistor 971 sperrend geschaltet, und der NMOS-Transistor 972 wird leitend geschaltet. Folglich wird die Wortleitung WL0 deaktiviert.
Somit werden die durch die Zeilenadresse Ai bestimmten Wortleitungen derart deaktiviert, dass die betroffenen Wortleitungen, wenn die Zeilenadresse Ai geändert wird, durch die geänderte Zeilenadresse deaktiviert werden. Dies bedeutet, dass die Wortleitungen, wenn die Zeilenadresse Ai geändert wird, sequentiell bestimmt und die betroffenen Wortleitungen durch die Zeilenadresse Ai ebenfalls sequentiell deaktiviert werden. Folglich wird in dem Halbleiterspeicherbauelement 101 kein Vorladungsrauschen generiert, da die aktivierten Wortleitungen sequentiell deaktiviert werden.

Claims

Halbleiterspeicherbauelement mit mehreren Speicherzellen und mehreren mit den Speicherzellen verbundenen, aktivierbaren und deaktivierbaren Wortleitungen (WL0, ..., WLn) gekennzeichnet durch – eine Vordecodiereinheit (111) zum Vordecodieren einer Zeilenadresse (Ai), – einen Zeilendecodier- und Wortleitungstreiberblock (131), der mit der Vordecodiereinheit und den Wortleitungen verbunden ist, um ein Ausgangssignal der Vordecodiereinheit zu decodieren sowie einen Teil der Wortleitungen auszuwählen und zu aktivieren, und – eine mit der Vordecodiereinheit und dem Zeilendecodier- und Wortleitungstreiberblock verbundene Steuereinheit (121), um die Zeilenadresse, das Ausgangssignal der Vordecodiereinheit und wenigstens ein Steuersignal zu empfangen, wenigstens ein Ausgangssignal zu erzeugen und aktivierte Wortleitungen sequentiell durch Aktivierung des wenigstens einen Ausgangssignals in Abhängigkeit von der Zeilenadresse und dem Ausgangssignal der Vordecodiereinheit zu deaktivieren.
Halbleiterspeicherbauelement nach Anspruch 1, weiter dadurch gekennzeichnet, dass das wenigstens eine Steuersignal ein Modusregistersetzsignal (PMRS) zur Steuerung von Betriebsarten des Halbleiterspeicherbauelementes ist.
Halbleiterspeicherbauelement nach Anspruch 1 oder 2, weiter dadurch gekennzeichnet, dass das wenigstens eine Steuersignal eine Spannung aufweist, die höher als eine Speisespannung des Halbleiterspeicherbauelements ist.
Halbleiterspeicherbauelement nach einem der Ansprüche 1 bis 3, weiter dadurch gekennzeichnet, dass die Steuereinheit ein Vorladesignal (PRE) zur Steuerung eines Vorlademodus des Halbleiterspeicherbauelementes empfängt und das wenigstens eine Ausgangssignal deaktiviert, wenn das Vorladesignal aktiviert ist, um das Halbleiterspeicherbauelement in einem Vorlademodus zu betreiben.
Halbleiterspeicherbauelement nach einem der Ansprüche 1 bis 4, weiter dadurch gekennzeichnet, dass die Steuereinheit folgende Elemente umfasst: – eine erste Zeilendecodiersteuerung (151) zum Erzeugen eines ersten und zweiten Wortleitungssteuersignals (WLOFF, WLOFFD) unter Empfangen der Zeilenadresse, des Modusregistersetzsignals, des Vorladesignals und eines Aktivsignals (ACT), wobei die erste Zeilendecodiersteuerung das erste und das zweite Wortleitungssteuersignal aktiviert, wenn das Modusregistersetzsignal und das Aktivsignal in einem Zustand aktiviert sind, in welchem das Vorladesignal deaktiviert ist, und das erste und zweite Wortleitungssteuersignal deaktiviert, wenn das Vorladesignal aktiviert wird, – eine zweite Zeilendecodiersteuerung (152), die mit der ersten Zeilendecodiersteuerung, der Vordecodiereinheit und dem Zeilendecodier- und Wortleitungstreiberblock verbunden ist, um für den Zeilendecodier- und Wortleitungstreiberblock ein Wortleitungsfreigabesignal (WLE) in Abhängigkeit vom ersten Wortleitungssteuersignal und dem Ausgangssignal der Vordecodiereinheit bereitzustellen, – eine dritte Zeilendecodiersteuerung (153), die mit der ersten Zeilendecodiersteuerung, der Vordecodiereinheit und dem Zeilendecodier- und Wortleitungstreiberblock verbunden ist, um für den Zeilendecodier- und Wortleitungstreiberblock ein Blockauswahlsignal (BLSi) in Abhängigkeit vom ersten Wortleitungssteuersignal und dem Ausgangssignal der Vordecodiereinheit bereitzustellen, und – eine Wortleitungstreibersteuerung (161), um das zweite Wortleitungssteuersignal und das Ausgangssignal der Vordecodiereinheit zu empfangen und dem Zeilendecodier- und Wortleitungstreiberblock ein Wortleitungstreibersignal (PXi) in Abhängigkeit vom ersten Wortleitungssteuersignal und dem Ausgangssignal der Vordecodiereinheit bereitzustellen.
Halbleiterspeicherbauelement nach Anspruch 5, weiter dadurch gekennzeichnet, dass das zweite Wortleitungssteuersignal um eine vorgegebene Zeitdauer gegenüber dem ersten Wortleitungssteuersignal verzögert ist.
Halbleiterspeicherbauelement nach Anspruch 5 oder 6, weiter dadurch gekennzeichnet, dass die erste Zeilendecodiersteuerung folgende Elemente enthält: – ein Transmissionsgatter (311) zum Übertragen der Zeilenadresse in Abhängigkeit vom Modusregistersetzsignal, – einen Logikschaltkreis (341, 342) zum Durchführen einer vorgegebenen Logikverknüpfung eines Ausgangssignals des Transmissionsgatters mit dem Aktivsignal, um das erste Wortleitungssteuersignal zu erzeugen, – einen zwischen das Transmissionsgatter und den Logikschaltkreis eingeschleiften und vom Vorladesignal gesteuerten Transistor (321) zum Übertragen eines Ausgangssignals des Transmissionsgatters zum Logikschaltkreis in Abhängigkeit vom Vorladesignal und – einen Verzögerungsschaltkreis (351) zum Verzögern des ersten Wortleitungssteuersignals um eine vorgegebene Zeitdauer zwecks Erzeugung des zweiten Wortleitungssteuersignals.
Halbleiterspeicherbauelement nach einem der Ansprüche 5 bis 7, weiter dadurch gekennzeichnet, dass die erste Zeilendecodiersteuerung eine hohe Spannung größer als eine an das Halbleiterspeicherbauelement angelegte Speisespannung sowie das Vorladesignal und das Aktivsignal empfängt und das erste und zweite Wortleitungssteuersignal generiert, wobei sie das erste und zweite Wortleitungssteuersignal aktiviert, wenn die hohe Spannung anliegt und das Aktivsignal in einem Zustand aktiviert ist, in welchem das Vorladesignal deaktiviert ist, und das erste und zweite Wortleitungssteuersignal deaktiviert, wenn das Vorladesignal aktiviert ist.
Halbleiterspeicherbauelement nach Anspruch 8, weiter dadurch gekennzeichnet, dass die erste Zeilendecodiersteuerung des weiteren ein Steuersignal für hohe Spannung empfängt, um die hohe Spannung in Abhängigkeit von diesem Steuersignal zu empfangen.
Halbleiterspeicherbauelement nach Anspruch 5 oder 6, weiter dadurch gekennzeichnet, dass die erste Zeilendecodiersteuerung folgende Elemente enthält: – eine Transistorkette (411) mit mehreren Transistoren, um eine eingegebene hohe Spannung um ein von der Anzahl an Transistoren abhängiges Maß zu verringern, – einen ersten Logikschaltkreis (441) zum Durchführen einer vorgegebenen ersten Logikverknüpfung eines Ausgangssignals der Transistorkette mit dem Vorladesignal, – einen durch ein Steuersignal für hohe Spannung gesteuerten Transistor (421) zur Steuerung der Übertragung des Ausgangssignals der Transistorkette zum ersten Logikschaltkreis in Abhängigkeit vom Steuersignal für hohe Spannung, – einen zweiten Logikschaltkreis (451, 452) zum Durchführen einer vorgegebenen zweiten Logikverknüpfung eines Ausgangssignals des ersten Logikschaltkreises mit dem Aktivsignal, um das erste Wortleitungssteuersignal zu erzeugen, und – einen Verzögerungsschaltkreis (461) zum Verzögern des ersten Wortleitungssteuersignals um eine vorgegebene Zeitdauer zwecks Erzeugung des zweiten Wortleitungssteuersignals.
Halbleiterspeicherbauelement nach Anspruch 10, weiter dadurch gekennzeichnet, dass der Verzögerungsschaltkreis eine gerade Anzahl an Invertern umfasst, wobei die vorgegebene Zeitverzögerung von dieser Anzahl an Invertern abhängt.
Halbleiterspeicherbauelement nach einem der Ansprüche 5 bis 11, weiter dadurch gekennzeichnet, dass die zweite Zeilendecodiersteuerung das Wortleitungsfreigabesignal aktiviert, wenn das Ausgangssignal der Vordecodiereinheit aktiviert ist, wobei das Ausgangssignal der Vordecodiereinheit durch vordecodierende, obere Bits der Zeilenadresse erzeugt wird.
Halbleiterspeicherbauelement nach einem der Ansprüche 5 bis 12, weiter dadurch gekennzeichnet, dass die dritte Zeilendecodiersteuerung das Blockauswahlsignal aktiviert, wenn das Ausgangssignal der Vordecodiereinheit aktiviert wird, wobei das Ausgangssignal der Vordecordiereinheit durch vordecodierende, obere Bits der Zeilenadresse erzeugt wird.
Halbleiterspeicherbauelement nach Anspruch 13, weiter dadurch gekennzeichnet, dass die dritte Zeilendecodiersteuerung folgende Elemente enthält: – eine Inverterkette (621) mit mehreren Invertern zum Invertieren und Verzögern des ersten Wortleitungssteuersignals und – einen Logikschaltkreis (631) zum Durchführen einer vorgegebenen Logikverknüpfung des ersten Wortleitungssteuersignals, des Ausgangssignals der Inverterkette und des Ausgangssignals der Vordecodiereinheit, um das Blockauswahlsignal zu erzeugen.
Halbleiterspeicherbauelement nach einem der Ansprüche 5 bis 14, weiter dadurch gekennzeichnet, dass das Ausgangssignal der Vordecodiereinheit, das der Wortleitungstreibersteuerung zugeführt wird, aus oberen Bits der Zeilenadresse zwecks Auswahl einiger der Speicherzellen besteht.
Halbleiterspeicherbauelement nach einem der Ansprüche 5 bis 15, weiter dadurch gekennzeichnet, dass die Wortleitungstreibersteuerung folgende Elemente enthält: – einen Logikschaltkreis (711, 712) zum Durchführen einer vorgegebenen Logikverknüpfung des zweiten Wortleitungssteuersignals mit dem Ausgangssignal der Vordecodiereinheit, – einen Inverter (723) zum Invertieren eines Ausgangssignals des Logikschaltkreises und – einen Differenzverstärker (731), der eine Speisespannung empfängt und eine Spannungsdifferenz zwischen dem Ausgangssignal des Logikschaltkreises und einem Ausgangssignal des Inverters verstärkt, um das Wortleitungstreibersignal zu erzeugen.
Halbleiterspeicherbauelement nach Anspruch 16, weiter dadurch gekennzeichnet, dass das Wortleitungstreibersignal eine Aufwärtsspannung beinhaltet, wenn von dem zweiten Wortleitungssteuersignal und dem Ausgangssignal der Vordecodiereinheit wenigstens eines der beiden Signale aktiviert ist, wobei die Aufwärtsspannung im wesentlichen gleich groß wie die Speisespannung ist.
Halbleiterspeicherbauelement nach einem der Ansprüche 5 bis 17, weiter dadurch gekennzeichnet, dass der Zeilendecodier- und Wortleitungstreiberblock mehrere Zeilendecoder und Wortleitungstreiber umfasst, von denen jeder das Ausgangssignal der Vordecodiereinheit, das Wortleitungsfreigabesignal, das Blockauswahlsignal, das Wortleitungstreibersignal und das zweite Wortleitungssteuersignal empfängt, um einen Teil der Wortleitungen auszuwählen und die ausgewählten Wortleitungen zu aktivieren oder zu deaktivieren.
Halbleiterspeicherbauelement nach Anspruch 18, weiter dadurch gekennzeichnet, dass der jeweilige Zeilendecoder und Wortleitungstreiber folgende Elemente enthält: – einen Zeilendecoder (911) zum Empfangen des Ausgangssignals der Vordecodiereinheit, des Wortleitungsfreigabesignals, des Blockauswahlsignals und des zweiten Wortleitungssteuersignals und zum Ausgeben einer Massespannung, wenn das Ausgangssignal der Vordecodiereinheit und das Blockauswahlsignal aktiviert sind, sowie zum Ausgeben einer Speisespannung, wenn das Wortleitungsfreigabesignal aktiviert und vom Ausgangssignal der Vordecodiereinheit und dem Blockauswahlsignal eines der beiden Signale deaktiviert ist, und – mehrere Wortleitungstreiber (WD1, ..., WD4), von denen jeder mit einer Wortleitung zum Aktivieren oder Deaktivieren derselben in Abhängigkeit vom Wortleitungstreibersignal und einem Ausgangssignal des Zeilendecoders verbunden ist.
Halbleiterspeicherbauelement nach Anspruch 19, weiter dadurch gekennzeichnet, dass der Wortleitungstreiber folgende Elemente enthält: – einen Zwischenspeicherschaltkreis (921) zum Zwischenspeichern des Ausgangssignals des Zeilendecoders und – einen Ausgangstreiber (941) mit mehreren Transistoren (971, 972), die seriell zwischen einen Anschluss, der das Wortleitungstreibersignal empfängt, und einen Masseanschluss eingeschleift sind, wobei jeder Transistor von dem Ausgangssignal des Zeilendecoders oder einem Ausgangssignal des Zwischenspeicherschaltkreises gesteuert wird und der Ausgangstreiber die Wortleitung in Abhängigkeit vom Ausgangssignal des Zeilendecoders aktiviert oder deaktiviert.