DE19753495A1 - Halbleiterspeichereinrichtung - Google Patents

Halbleiterspeichereinrichtung

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Description

Die vorliegende Erfindung betrifft eine Halbleiterspeichereinrichtung.
Speziell betrifft sie eine Halbleiterspeichereinrichtung, die eine interne Versor­ gungsspannungserzeugungsschaltung zum Erzeugen einer Mehrzahl von inter­ nen Versorgungsspannungen auf verschiedenen Spannungspegeln aufweist.
Fig. 17 zeigt schematisch eine gesamte Struktur einer der Anmelderin bekann­ ten Halbleiterspeichereinrichtung. In Fig. 17 weist eine Halbleiterspeicherein­ richtung ein Speicherzellenfeld 900 auf, das eine Mehrzahl von Speicherzellen MC, die in einer Matrixform angeordnet sind, aufweist. In diesem Speicher­ zellenfeld 900 ist eine Wortleitung entsprechend jeder Zeile von Speicherzellen MC angeordnet und ist ein Bitleitungspaar BLP entsprechend jeder Spalte von Speicherzellen MC angeordnet. Jede Wortleitung WL ist mit den Speicherzellen MC in der entsprechenden Zeile verbunden und jedes Bitleitungspaar BLP ist mit den Speicherzellen in der entsprechenden Spalte verbunden. Wie später im Detail beschrieben wird, weist jedes Bitleitungspaar BLP Bitleitungen BL und /BL auf, die zueinander komplementäre Datensignale übertragen.
Die Halbleiterspeichereinrichtung weist weiterhin einen Adreßpuffer 902, der ein extern angelegtes Adreßsignal empfängt und ein internes Adreßsignal er­ zeugt, eine Zeilenauswahlschaltung 904, die die Wortleitung entsprechend einer adressierten Zeile in dem Speicherzellenfeld 900 entsprechend einem von dem Adreßpuffer 902 erzeugten internen Zeilenadreßsignal in den ausgewählten Zustand treibt, eine Spaltenauswahlschaltung 906, die ein Spaltenauswahlsignal zum Auswählen der adressierten Spalte in dem Speicherzellenfeld 900 ent­ sprechend einem von dem Adreßpuffer 902 erzeugten internen Spaltenadreß­ signal erzeugt, Leseverstärker, die entsprechend den entsprechenden Bitlei­ tungspaaren BLP in dem Speicherzellenfeld 900 zum differentiellen Verstärken der Potentiale auf den Bitleitungspaaren vorgesehen sind, wenn sie aktiviert sind, und I/O-Gatter, die ein Bitleitungspaar entsprechend einer adressierten Spalte in dem Speicherzellenfeld 900 mit einer internen I/O-Busleitung 907 entsprechend dem von der Spaltenauswahlschaltung erzeugten Spaltenauswahl­ signal verbinden, auf. In Fig. 17 sind die Leseverstärker und die I/O-Gatter durch einen Block 908 dargestellt.
Die Halbleiterspeichereinrichtung weist weiterhin einen I/O-Puffer 910 zum Durchführen einer Eingabe eines Datenwertes in die Einrichtung bzw. einer Ausgabe des Datenwertes aus der Einrichtung und eine Lese-/Schreibschaltung 912 zum Übertragen eines internen Datenwertes zwischen dem I/O-Puffer 910 und der internen I/O-Leitung 907 auf. Die Lese-/Schreibschaltung 912 weist einen Vorverstärker, der einen von dem Speicherzellenfeld 900 gelesenen Datenwert zum Übertragen zu einem Ausgabepuffer, der in dem I/O-Puffer 910 enthalten ist, verstärkt, und einen Schreibtreiber, der einen Schreibdatenwert erzeugt und ihn zu dem internen I/O-Bus 907 in einem vorbestimmten Zeitab­ lauf entsprechend dem von einem Eingabepuffer, der in dem I/O-Puffer 910 enthalten ist, empfangenen internen Schreibdatenwert überträgt, auf.
Weiterhin weist die Halbleiterspeichereinrichtung eine Zeitablaufsteuerschal­ tung 914, die extern angelegte Steuersignale, d. h. ein Zeilenadreßauslösesignal /RAS, ein Spaltenadreßauslösesignal /CAS und ein Schreibfreigabesignal /WE, empfängt und Steuersignale zum Steuern des Betriebes, der mit der Zeilenaus­ wahl und der Eingabe/Ausgabe eines Datenwertes verbunden ist, erzeugt und eine ATD-Schaltung 916, die entsprechend dem internen Signal von der Zeitablaufsteuerschaltung 914 arbeitet und einen Übergang in dem internen Spaltenadreßsignal von dem Adreßpuffer 902 erfaßt, auf. Ein Adressenüber­ gangserfassungssignal ATD, das von der ATD-Schaltung 916 erzeugt ist, wird an die Zeitablaufsteuerschaltung 914 zum Bestimmen von Betriebszeitabläufen der Schaltungen, die mit der Spaltenauswahl verbunden sind, angelegt.
Das Zeilenadreßauslösesignal /RAS bestimmt einen Bereitschaftszustandszyklus und einen aktiven Zyklus dieser Halbleiterspeichereinrichtung. Wenn das Zeilenadreßauslösesignal /RAS aktiviert ist und einen L-Pegel erreicht, kommt die Halbleiterspeichereinrichtung in den aktiven Zustand und führt den Speicherzellenauswahlbetrieb durch. Das Spaltenadreßauslösesignal /CAS be­ stimmt den Zeitablauf zum Halten des Spaltenadreßsignales und den Zeitablauf für die Eingabe/Ausgabe eines Datenwertes. Das Schreibfreigabesignal /WE bestimmt den Modus zum Schreiben/Lesen eines Datenwertes. Der Zeitablauf des Auslesens eines Datenwertes wird durch Aktivieren des Spaltenadreßaus­ lösesignales /CAS bestimmt. Der Zeitablauf der Dateneingabe wird durch die Aktivierung von beiden, dem Spaltenadreßauslösesignal /CAS und dem Schreibfreigabesignal /WE, bestimmt.
Die ATD-Schaltung 916 wird in einem vorbestimmten Zeitablauf, nach dem das Zeilenadreßauslösesignal /RAS aktiviert ist, aktiviert und bestimmt den Betrieb der Zeitabläufe der Spaltenauswahlschaltung 906 und der Lese- /Schreibschaltung 912 sowie den Zeitablauf des internen Auslesens eines Datenwertes an dem I/O-Puffer 910.
In der folgenden Beschreibung stellt der Ausdruck "zeilenbezogener Betrieb" eine Reihe von einzelnen Betrieben bzw. Schritten dar, startend von einer Ein­ gabe einer Zeilenadresse bis zu einer Verstärkung eines gespeicherten Daten­ wertes in den entsprechenden Speicherzellen durch die Leseverstärker. Der Ausdruck "spaltenbezogener Betrieb" stellt einzelne Betriebe bzw. Schritte dar, startend von einer Eingabe einer Spaltenadresse bis zu einer Verbindung eines adressierten Bitleitungspaares mit dem internen I/O-Leitungspaar und einem nachfolgenden Lesen/Schreiben eines Datenwertes von oder in die Spei­ cherzelle. Der zeilenbezogene Betrieb wird durch das Zeilenadreßauslösesignal /RAS getrieben. Der spaltenbezogene Betrieb wird durch das Adreß­ übergangserfassungssignal ATD getriggert. Normalerweise treibt das Spal­ tenadreßauslösesignal /CAS den spaltenbezogenen Betrieb. Die Adreßzugriffs­ zeit von dem Anlegen des Adreßsignales zu einem Datenwertlesen hängt jedoch von Spezifikationen ab und das Auslösen durch das Adreßübergangserfas­ sungssignal ATD wird zum Durchführen des Betriebes, der genau auf dieser Zugriffszeit basiert, verwendet.
Fig. 18 zeigt schematisch eine Struktur eines Abschnittes in dem Speicherzel­ lenfeld 900 und in dem Block 908, der zu einer Spalte in der in Fig. 17 gezeig­ ten Halbleiterspeichereinrichtung bezogen ist. In Fig. 18 weist das Bitleitungs­ paar BLP Bitleitungen BL und /BL auf, die zueinander komplementär sind. Das Bitleitungspaar BLP ist mit den Speicherzellen MC einer Spalte verbunden. Fig. 18 zeigt repräsentativ eine Speicherzelle MC, die entsprechend einer Kreuzung zwischen einer Wortleitung WL und einer Bitleitung BL angeordnet ist. Die Speicherzelle MC weist einen Speicherzellenkondensator MQ zum Speichern einer Information und einen Zugriffstransistor MT, der aus einem n-Kanal-MOS-Transistor gebildet ist, der derart eingeschaltet wird, daß der Speicherzellenkondensator MQ mit der entsprechenden Bitleitung BL als Reaktion auf ein Signalpotential auf der Wortleitung WL verbunden wird, auf.
Der Speicherzellenkondensator MQ wird an einem Elektrodenknoten, d. h. einem Zellplattenelektrodenknoten, mit einer Zellplattenspannung Vcp eines konstanten Wertes, der einer Hälfte der Versorgungsspannung entspricht, ver­ sorgt. Basierend auf dieser Zellplattenspannung Vcp werden positive oder negative elektrische Ladungen an dem anderen Elektrodenknoten, d. h. dem Speicherknoten, des Speicherzellenkondensators MQ angesammelt.
Für die Bitleitungen BL und /BL ist eine Ausgleichs-/Vorladeschaltung 901 zum Ausgleichen der Bitleitungen BL und /BL zu einer Zwischenspannung Vb1 als Reaktion auf ein Bitleitungsausgleichsanweisungssignal ΦBQ angeordnet. Diese Bitleitungsvorladespannung Vb1 ist ebenfalls auf dem Zwischenspan­ nungspegel, der einer Hälfte der Versorgungsspannung Vcc entspricht. Das Bitleitungsausgleichsanweisungssignal ΦBQ ist während dem Bereitschaftszu­ standszyklus aktiv und ist während dem aktiven Zyklus inaktiv.
Der Block 908 der Leseverstärker und I/O-Gatter weist eine Leseverstärker­ schaltung 908a, die für jedes Bitleitungspaar BL und /BL vorgesehen ist und die derart aktiviert ist, daß Potentiale auf den Bitleitungen BL und /BL als Reaktion auf die Aktivierung eines Leseverstärkeraktivierungssignales ΦSA differentiell verstärkt werden, und eine I/O-Gatterschaltung 908b, die ent­ sprechend einem Spaltenauswahlsignal CSL von der Spaltenauswahlschaltung 906 (siehe Fig. 17) eingeschaltet wird und die die Bitleitungen BL und /BL mit einem internen Datenleitungspaar 907a, das in dem internen I/O-Bus 907 ent­ halten ist, verbindet, auf. Die I/O-Gatterschaltung 908b weist n-Kanal-MOS- Transistoren auf, die für die Bitleitung BL bzw. /BL vorgesehen sind. Ein Be­ trieb der in Fig. 17 und 18 gezeigten Halbleiterspeichereinrichtung wird im fol­ genden mit Bezug zu einem Wellenformdiagramm von Fig. 19 beschrieben.
Vor dem Zeitpunkt t1 ist das Zeilenadreßauslösesignal /RAS in einem H-Pegel und inaktiv und die Halbleiterspeichereinrichtung ist in dem Bereitschafts­ zustandszyklus. In diesem Zustand ist das Bitleitungsausgleichsanweisungs­ signal ΦBQ auf dem H-Pegel und inaktiv, so daß die Ausgleichs- /Vorladeschaltung 901 aktiviert ist, und Bitleitungen BL und /BL werden zu dem Zwischenpegel von Vb1 vorgeladen. Die Wortleitung WL ist in einem nicht-ausgewählten Zustand und auf dem L-Pegel und das Spaltenauswahlsignal CSL ist ebenfalls in dem nicht-ausgewählten Zustand des L-Pegels.
Zum Zeitpunkt t1 fällt das Zeilenadreßauslösesignal /RAS auf den L-Pegel, so daß der aktive Zyklus startet, und der Speicherzellenauswahlbetrieb beginnt. Entsprechend dem Fallen des Zeilenadreßauslösesignales /RAS wird ein extern angelegtes Adreßsignal AD übernommen und an die Zeilenauswahlschaltung 904 als ein Zeilenadreßsignal X angelegt. Die Zeilenauswahlschaltung 904 wird unter der Steuerung der Zeitablaufsteuerschaltung 914 aktiviert und treibt die Wortleitung WL, die entsprechend zu der Zeile entsprechend dem Zeilenadreß­ signal X vorgesehen ist, in den ausgewählten Zustand. Als Reaktion auf das Fallen des Zeilenadreßauslösesignales /RAS wird das Bitleitungsausgleichsan­ weisungssignal ΦBQ derart in den inaktiven Zustand des L-Pegels gesetzt, daß die Ausgleichs-/Vorladeschaltung 901 deaktiviert wird, und die Bitleitungen BL und /BL werden elektrisch schwebend auf der Vorladespannung Vb1.
Wenn die Wortleitung WL derart ausgewählt wird, daß sie ein angehobenes Potential aufweist, wird der in Fig. 18 gezeigte Zugriffstransistor MT einge­ schaltet und die in dem Speicherzellenkondensator MQ angesammelten Ladun­ gen werden zu der Bitleitung BL übertragen. Fig. 19 zeigt als ein Beispiel eine Änderung des Potentials auf der Bitleitung BL in dem Fall, bei dem die Speicherzelle MC einen Datenwert des H-Pegels gespeichert hat. Wenn ein Potentialunterschied zwischen den Bitleitungen BL und /BL ausreichend erhöht ist, wird das Leseverstärkeraktivierungssignal ΦSA aktiviert und die Lesever­ stärkerschaltung 908a (siehe Fig. 18) verstärkt die Potentiale auf den Bitlei­ tungen BL und /BL differentiell. Dadurch erreicht das Potential auf der Bitlei­ tung BL den Versorgungsspannungspegel Vcc, d. h. den H-Pegel, und das Potential auf der Bitleitung /BL erreicht den Massespannungspegel, d. h. den L-Pegel.
Parallel zu diesem Lesebetrieb des Leseverstärkers wird das Adreßsignal als ein Spaltenadreßsignal Y entsprechend dem Spaltenadreßauslösesignal /CAS auf­ genommen und der Spaltenauswahlbetrieb beginnt. Dieser Spaltenauswahlbe­ trieb wird aktuell nach Beendigung des Lesebetriebs des Leseverstärkers durchgeführt. Nachdem der Lesebetrieb zum Zeitpunkt t2 beendet ist, wird der Spaltenauswahlbetrieb entsprechend dem Spaltenadreßauslösesignal /CAS durchgeführt. Zum Zeitpunkt t3 erreicht das Spaltenauswahlsignal CSL den H-Pegel oder den ausgewählten Zustand, so daß die I/O-Gatterschaltung 908 b eingeschaltet wird und Bitleitungen BL und /BL mit dem internen I/O-Lei­ tungspaar 907a verbunden werden. Das interne I/O-Leitungspaar 907a wurde durch eine Ausgleichsschaltung (nicht gezeigt) ausgeglichen und die Potentiale auf dem internen Datenleitungspaar 907a werden durch die Leseverstärker­ schaltung 908a auf den H- bzw. L-Pegel getrieben. Danach ist ein Schrei­ ben/Lesen eines Datenwertes für die ausgewählte Spalte durchgeführt.
Dann wird das Zeilenadreßauslösesignal /RAS derart deaktiviert, daß der H-Pegel erreicht wird, so daß das Potential auf der Wortleitung WL sich zu dem L-Pegel verringert, und das Leseverstärkeraktivierungssignal ΦSA wird deak­ tiviert. Dann erreicht das Bitleitungsausgleichsanweisungssignal ΦBQ den akti­ ven Zustand des H-Pegels. Dadurch werden das Bitleitungspaar BL und /BL wieder auf den Zwischenspannungspegel, d. h. den Vorladespannungspegel Vb1, vorgeladen und ausgeglichen. Wenn ein Spaltenadreßauslösesignal /CAS derart deaktiviert wird, daß es den H-Pegel erreicht, fällt das Spaltenauswahlssignal CASL auf den L-Pegel.
Fig. 20 zeigt schematisch eine Struktur, die die Zeitablaufsteuerschaltung, die Zeilenauswahlschaltung und die Spaltenauswahlschaltung in der in Fig. 17 ge­ zeigten Halbleiterspeichereinrichtung aufweist. In Fig. 20 sind die Wortleitung WL, das Bitleitungspaar BLP und die I/O-Gatterschaltung 908b, die mit dem Bitleitungspaar BLP verbunden ist, repräsentativ als Komponenten in dem Speicherzellenfeld 900 dargestellt.
Die Zeitablaufsteuerschaltung 914 weist einen RAS-Puffer 914a, der ein extern angelegtes Zeilenadreßauslösesignal /RAS empfängt und ein internes Zeilen­ adreßauslösesignal int/RAS erzeugt, eine Adreßsteuerschaltung 914b, die Signale RAL, RADE und CAI zum Steuern der Adreßübernahmezeitablauf­ steuerung entsprechend dem internen Zeilenadreßauslösesignal int/RAS er­ zeugt, eine Bitleitungsausgleichssteuerschaltung 914c, die das Bitleitungsaus­ gleichsanweisungssignal ΦBQ entsprechend dem internen Zeilenadreßauslöse­ signal int/RAS von dem RAS-Puffer 914a erzeugt, eine Wortleitungstreiber­ steuerschaltung 914d, die ein Wortleitungstreibersignal RX, das einen Zeitab­ lauf des Treibens der Wortleitung in den ausgewählten Zustand entsprechend dem internen Zeilenadreßauslösesignal int/RAS bestimmt, erzeugt und eine Leseverstärkerschaltung 914e, die das Leseverstärkeraktivierungssignal ΦSA entsprechend dem internen Zeilenadreßauslösesignal int/RAS und dem Bit­ leitungsausgleichsanweisungssignal ΦBQ, das von der Bitleitungsausgleichs­ steuerschaltung 914c erzeugt ist, erzeugt, auf.
Die Zeitablaufsteuerschaltung 914 weist weiterhin eine spaltenbezogene Ver­ riegelungssteuerschaltung 914f auf, die das Spaltenadreßfreigabesignal CADE und das Spaltenfreigabesignal /CE zum Steuern des Betriebes der spaltenbezo­ genen Schaltungen erzeugt. Die spaltenbezogene Verriegelungssteuerschaltung 914f treibt das Spaltenfreigabesignal /CE und das Spaltenadreßfreigabesignal CADE in den aktiven Zustand, wenn eine vorbestimmte Zeit abgelaufen ist, nachdem das Leseverstärkeraktivierungssignal ΦSA aktiviert ist. Entsprechend der Aktivierung des Spaltenadreßfreigabesignales /CE werden die spaltenbezo­ genen Schaltungen freigegeben. Entsprechend der Aktivierung des Spalten­ adreßauslösesignales CADE wird die Erzeugung der internen Spaltenadresse zugelassen.
Die Zeitablaufsteuerschaltung 914 weist weiterhin einen CAS-Puffer 914g, der ein extern angelegtes Spaltenadreßauslösesignal /CAS empfängt und ein Spal­ tenadreßhalteanweisungssignal CAL erzeugt eine Ausgabesteuerschaltung 914i, die ein Datenübertragungsanweisungssignal DT zum Steuern der Übertra­ gung eines Datenwertes zu einem Ausgabepuffer von einer Leseschaltung (Vorverstärker), die in einer Lese-/Schreibschaltung enthalten ist, entsprechend dem Schreibfreigabesignal /WE und dem internen Spaltenadreßauslösesignal von dem CAS-Puffer 914g erzeugt, und eine spaltenbezogene Steuerschaltung 914h, die Steuersignale für spaltenbezogene Schaltungen entsprechend dem Adreßübergangserfassungssignal von der ATD-Schaltung 916 erzeugt, auf. Als die Signale, die von der spaltenbezogenen Steuerschaltung 914h erzeugt sind, zeigt Fig. 20 ein Spaltendekoderfreigabesignal CDE für einen Spaltendekoder (Spaltenauswahlschaltung) 906a und ein Ausgleichsanweisungssignal IOEQ zu der I/O-Ausgleichsschaltung 920, die an dem internen Datenleitungspaar 907a vorgesehen sind.
Der Spaltendekoder 906a ist in der Spaltenauswahlschaltung 906, die in Fig. 17 gezeigt ist, enthalten. Die Spaltenauswahlschaltung 906 kann einen Spalten­ vordekoder aufweisen. Der Spaltendekoder 906a erzeugt das Spaltenauswahl­ signal CSL zu der I/O-Gatterschaltung 908b. Die I/O-Ausgleichsschaltung 920 gleicht Potentiale auf den internen Datenleitungspaaren 907 aus, wenn das Datenleitungsausgleichsanweisungssignal IOEQ aktiviert ist.
Der Adreßpuffer 902 weist einen Zeilenadreßpuffer 902r, der das extern ange­ legte Adreßsignal empfängt und das internen Zeilenadreßsignal erzeugt, und einen Spaltenadreßpuffer 902c, der das extern angelegte Adreßsignal empfängt und das interne Spaltenadreßsignal erzeugt, auf.
Der Zeilenadreßpuffer 902r weist eine Adreßhalteschaltung 902ra, die das extern angelegte Adreßsignal entsprechend dem Zeilenadreßhalteanweisungs­ signal RAL von der Adreßsteuerschaltung 914b aufnimmt und hält, und eine interne Adreßerzeugungsschaltung 902rb, die komplementäre interne Zeilen­ adreßsignale entsprechend dem internen Zeilenadreßsignal von der Zeilen­ adreßhalteschaltung 902ra als Reaktion auf das Zeilenadreßfreigabesignal RADE von der Adreßsteuerschaltung 914b erzeugt, auf.
Die von der internen Adreßerzeugungsschaltung 902rb erzeugten komplemen­ tären Zeilenadreßsignale werden an einen Zeilendekoder/Treiber 904a, der in der Zeilenauswahlschaltung enthalten ist, angelegt. Der Zeilendekoder/Treiber 904a dekodiert das Adreßsignal von der internen Adreßerzeugungsschaltung 902rb und treibt die zu der adressierten Zeile entsprechenden Wortleitung zu dem ausgewählten Zustand entsprechend dem Wortleitungstreibersignal RX von der Wortleitungstreiberschaltung 902d. Die Zeilenauswahlschaltung 904 kann einen Zeilenvordekoder zusätzlich zu dem Dekoder/Treiber 904a aufweisen.
Die ATD-Schaltung 916 wird als Reaktion auf die Aktivierung des Spaltenfrei­ gabesignales /CE von der spaltenbezogenen Verriegelungssteuerschaltung 914f aktiviert. Nun wird ein Betrieb der in Fig. 20 gezeigten Zeitablaufsteuerschal­ tung im folgenden mit Bezug zu Signalwellenformdiagrammen von Fig. 21 und 22 beschrieben.
Mit Bezug zu Fig. 21 wird zuerst die Beschreibung eines Betriebes in dem Fall, bei dem das Spaltenadreßauslösesignal /CAS vor der Aktivierung des Spalten­ freigabesignales /CE aktiviert wird, angegeben.
Vor dem Zeitpunkt t1 sind das Zeilenadreßauslösesignal /RAS und das Spal­ tenadreßauslösesignal /CAS in dem H-Pegel oder inaktiv. Die Halbleiterspei­ chereinrichtung ist in dem Bereitschaftszustand bzw. Standby-Zustand. Das Zeilenadreßhalteanweisungssignal RAL von der Adreßsteuerschaltung 914b ist inaktiv und das Spaltenadreßsperrsignal CAI ist aktiv. In diesem Zustand er­ zeugt die Zeilenadreßhalteschaltung 902ra das interne Adreßsignal entspre­ chend dem extern angelegten Adreßsignal. Der Spaltenadreßpuffer 902c ist vom Aufnehmen des extern angelegten Adreßsignales entsprechend der Aktivie­ rung des Spaltenadreßsperrsignales CAI gesperrt. Die I/O-Ausgleichsschaltung 920 gleicht das interne Datenleitungspaar 907a auf einen vorbestimmten Span­ nungspegel entsprechend der Aktivierung des Datenleitungsausgleichsanwei­ sungssignales IOEQ aus.
Wenn das Zeilenadreßauslösesignal /RAS auf den L-Pegel fällt und zum Zeit­ punkt t1 aktiviert wird, beginnt der aktive Zyklus. Als Reaktion auf das Fallen des Zeilenadreßauslösesignales /RAS erreicht das von der Bitleitungsaus­ gleichssteuerschaltung 914c erzeugte Bitleitungsausgleichsanweisungssignal ΦBQ den L-Pegel, so daß das Ausgleichen des Bitleitungspaares gestoppt wird. Als Reaktion auf das Fallen des Zeilenadreßauslösesignales /RAS steigt das Zeilenadreßhalteanweisungssignal RAL auf den H-Pegel und die Adreßhalte­ schaltung 902ra erreicht den Haltezustand. Dann wird das Zeilenadreßfrei­ gabesignal RADE aktiviert und die komplementären internen Zeilenadreß­ signale von der internen Adreßerzeugungsschaltung 902rb erreichen Zustände entsprechend dem durch die Adreßhalteschaltung 902ra gehaltenen Adreß­ signal.
Wenn die Adreßhalteschaltung 902ra das Halten der Zeilenadresse ausführt bzw. beendet, wird das Spaltenadreßsperrsignal CAI deaktiviert und der Spal­ tenadreßpuffer 902c wird derart freigegeben, daß ein extern angelegtes Adreß­ signal aufgenommen wird.
Der Zeilenauswahlbetrieb wird entsprechend dem Adreßsignalen X, das ent­ sprechend dem Fallen des Zeilenadreßauslösesignals /RAS aufgenommen wird und gehalten wird, durchgeführt. Genauer erzeugt die Wortleitungstreiber­ steuerschaltung 914d das Wortleitungstreibersignal RX mit einem vorbestimm­ ten Zeitablauf und der Zeilendekoder/Treiber 904a treibt die adressierte Wort­ leitung in den ausgewählten Zustand entsprechend dem Wortleitungstreiber­ signal RX. Dann wird das von der Leseverstärkersteuerschaltung 914e erzeugte Leseverstärkeraktivierungssignal ΦSA zum Zeitpunkt t2 aktiviert, so daß das Lesen und Verstärken der Daten der Speicherzellen, die mit der ausgewählten Wortleitung verbunden sind, durchgeführt wird.
Zum Zeitpunkt t2, nach einer Verzögerung von der Aktivierung des Lesever­ stärkeraktivierungssignales ΦSA, erreicht das Spaltenadreßauslösesignal /CAS den aktiven Zustand des L-Pegels und folglich erreicht das Spaltenadreßhalte­ anweisungssignal CAL den aktiven Zustand des H-Pegels. Dadurch hält der Spaltenadreßpuffer 902c das extern angelegte Adreßsignal. In diesem Zustand ist das Spaltenfreigabesignal /CE noch inaktiv und die ATD-Schaltung 916 ist ebenfalls inaktiv. Weiterhin ist das Spaltenadreßfreigabesignal CADE inaktiv. Alle internen Spaltenadreßsignale von dem Spaltenadreßpuffer 902c sind in­ aktiv, so daß der Spaltenauswahlbetrieb nicht durchgeführt wird.
Zum Zeitpunkt t3, nach Ablauf einer vorbestimmten Zeitdauer von der Aktivie­ rung des Leseverstärkeraktivierungssignales ΦSA, erreicht das Spaltenfrei­ gabesignal /CE von der spaltenbezogenen Verriegelungssteuerschaltung 914f den aktiven Zustand des L-Pegels und das Spaltenadreßfreigabesignal CADE erreicht ebenfalls den aktiven Zustand des H-Pegels. Obwohl das Adreßsignal seinen Pegel vor dem Zeitpunkt t2 ändert, wird das Spaltenfreigabesignal /CE in dem inaktiven Zustand des H-Pegels gehalten und das Adreßübergangserfas­ sungssignal ATD hält den H-Pegel. Entsprechend der Aktivierung dieses Spal­ tenadreßfreigabesignals CADE erreicht das interne Zeilenadreßsignal von dem Spaltenadreßpuffer 902c den Zustand entsprechend dem Adreßsignal, das schon gehalten wird. Die ATD-Schaltung 916 wird derart aktiviert, daß das Adreß­ übergangserfassungssignal ATD zum Anlegen an die spaltenbezogene Steuer­ schaltung 914h als Reaktion auf die Aktivierung des Spaltenfreigabesignals /CE auf den L-Pegel verringert wird. Die spaltenbezogene Steuerschaltung 914h treibt das Spaltendekoderfreigabesignal CDE in den aktiven Zustand als Reaktion auf das Fallen des Adreßübergangserfassungssignales ATD. Als Reaktion dekodiert der Spaltendekoder 906a die komplementären internen Spaltenadreßsignale von dem Spaltenadreßpuffer 902c und treibt das Spalten­ auswahlsignal CSL in den ausgewählten Zustand zum Treiben der adressierten Spalte in den ausgewählten Zustand.
Zur selben Zeit treibt die spaltenbezogene Steuerschaltung 914h das interne Datenleitungsausgleichsanweisungssignal IOEQ in den inaktiven Zustand, so daß die I/O-Ausgleichsschaltung 920 deaktiviert wird und den Ausgleich der internen Datenleitung stoppt. Dadurch wird der Datenwert auf dem Bitlei­ tungspaar BLP über die I/O-Gatterschaltung 908b auf das interne Datenlei­ tungspaar 907a übertragen und wird weiter zu der Lese-/Schreibschaltung übertragen, wodurch der Datenwert in die ausgewählte Speicherzelle einge­ schrieben wird oder von ihr ausgelesen wird.
Zum Zeitpunkt t4 steigt das Zeilenadreßauslösesignal /RAS auf den H-Pegel an, so daß die Halbleiterspeichereinrichtung in den Bereitschaftszustand zu­ rückkehrt. Als Reaktion auf den Anstieg des Zeilenadreßauslösesignals /RAS erreicht das Zeilenadreßfreigabesignal RADE den inaktiven Zustand des L-Pegels und danach erreicht das Zeilenadreßhalteanweisungssignal RAL den inaktiven Zustand des L-Pegels. Dadurch wird die Adreßhalteschaltung 902 ra in den Zustand zum Aufnehmen des extern angelegten Adreßsignales gesetzt. Die interne Adreßerzeugungsschaltung 902rb treibt ebenfalls das interne Adreßsignal zusammen mit seinem komplementären internen Adreßsignal in den nicht-ausgewählten Zustand.
Als Reaktion auf den Anstieg des Zeilenadreßauslösesignals /RAS werden das Wortleitungstreibersignal RX und das Leseverstärkeraktivierungssignal ΦSA in den inaktiven Zustand getrieben. Als Reaktion auf die Deaktivierung des Lese­ verstärkeraktivierungssignales ΦSA werden das Spaltenadreßfreigabesignal CADE und das Spaltenfreigabesignal /CE deaktiviert.
Als Reaktion auf den Anstieg des Zeilenadreßauslösesignals /RAS steigt das Spaltenadreßsperrsignal CAI auf den H-Pegel an, so daß der Spaltenadreßpuf­ fer 902c vom Aufnehmen des extern angelegten Adreßsignales gesperrt ist. Das Spaltenfreigabesignal /CE wird ebenfalls in den inaktiven Zustand des H-Pegels gesetzt und als Reaktion steigt das Adreßübergangserfassungssignal ATD von der ATD-Schaltung 916 auf den H-Pegel an. Das Spaltendekoderfreigabesignal CDE wird deaktiviert und die I/O-Ausgleichsschaltung 920 wird derart akti­ viert, daß das interne Datenleitungspaar 907 a auf einen vorbestimmten Span­ nungspegel als Reaktion auf die Aktivierung des internen Datenleitungsaus­ gleichsanweisungssignales IOEQ ausgeglichen wird.
Dann steigt das Spaltenadreßauslösesignal /CAS auf den H-Pegel an und das Spaltenadreßhalteanweisungssignal CAL erreicht den L-Pegel. Weiterhin wird das Bitleitungsausgleichsanweisungssignal ΦBQ in den aktiven Zustand des H-Pegels gesetzt und die Potentiale auf dem Bitleitungspaar BLP werden vorge­ laden und ausgeglichen.
Bei dem in Fig. 21 gezeigten Betrieb startet der Spaltenauswahlbetrieb ent­ sprechend der Aktivierung des Spaltenfreigabesignales /CE, so daß auf die ausgewählte Speicherzelle zugegriffen wird, wenn das Spaltenadreßfreigabe­ signal /CAS vor der Aktivierung des Spaltenfreigabesignales /CE aktiviert wird.
Mit Bezug zu Fig. 22 wird eine Beschreibung eines Betriebes in dem Fall, bei dem das Spaltenadreßauslösesignal /CAS in den aktiven Zustand des L-Pegels nach dem Aktivieren des Spaltenfreigabesignals /CE gesetzt ist, angegeben.
Zum Zeitpunkt t0 wird das Zeilenadreßauslösesignal /RAS in den aktiven Zu­ stand des L-Pegels gesetzt. Entsprechend der Aktivierung des Zeilenadreßaus­ lösesignals /RAS wird das gerade angelegte Adreßsignal AD als Zeilenadreß­ signal (X) zum Durchführen des Zeilenauswahlbetriebs aufgenommen. Ent­ sprechend diesem Auswahlbetrieb werden die Daten der Speicherzellen, die mit der ausgewählten Wortleitung verbunden sind, auf die entsprechenden Bitlei­ tungen ausgelesen. Fig. 22 zeigt repräsentativ zwei Bitleitungspaare BLP0 und BLP1. Fig. 22 zeigt speziell als Beispiel Wellenformen in einem solchen Fall, bei dem ein Datenwert des H-Pegels auf dem Bitleitungspaar BLP0 ausgelesen wird und ein Datenwert des L-Pegels auf dem Bitleitungspaar BLP1 ausgelesen wird.
In diesem Zustand werden das Spaltenfreigabesignal /CE und das Spalten­ adreßfreigabesignal CADE beide inaktiv und die Erzeugung des internen Spal­ tenadreßsignales und der Spaltenauswahlbetrieb werden gesperrt.
Wenn der Leseverstärker aktiviert wird und die Datensignale auf jedem Bitlei­ tungspaar in dem H- bzw. L-Pegel entsprechend dem ausgewählten Speicher­ zellendatenwert fixiert sind, werden das Spaltenadreßfreigabesignal CADE und das Spaltenfreigabesignal /CE von der in Fig. 20 gezeigten spaltenbezogenen Verriegelungssteuerschaltung zum Zeitpunkt t1 aktiviert. Da das Zeilenadreß­ auslösesignal /RAS in dem aktiven Zustand des L-Pegels ist und das Spalten­ adreßauslösesignal /CAS in einem H-Pegel ist, nimmt der Spaltenadreßpuffer 902 c das angelegte Adreßsignal auf und erzeugt die komplementären Spal­ tenadreßsignale entsprechend dem Spaltenadreßfreigabesignal CADE. Das interne Spaltenadreßsignal von dem Spaltenadreßpuffer 902c hat schon seinen Zustand geändert und die ATD-Schaltung 916 erniedrigt das Adreßüber­ gangserfassungssignal ATD zu dem L-Pegel als Reaktion auf das Fallen des Spaltenfreigabesignals /CE.
Als Reaktion auf das Fallen des Adreßübergangserfassungssignales ATD wird das Spaltendekoderfreigabesignal CDE aktiviert und das interne Datenleitungs­ ausgleichsanweisungssignal IOEQ wird deaktiviert. Dann führt der Spalten­ dekoder 906a den Spaltenauswahlbetrieb entsprechend dem gerade angelegten Adreßsignal Y0 durch. Fig. 22 zeigt eine Wellenform in einem solchen Fall, daß das Bitleitungspaar BLP0 entsprechend dem Spaltenadreßsignal Y0 ausge­ wählt ist und ein Datenwert des H-Pegels auf dem Bitleitungspaar BLP0 ausge­ lesen wird.
Zum Zeitpunkt t2 ändert das Adreßsignal seinen Zustand. Sogar in diesem Zu­ stand ist das Spaltenadreßauslösesignal /CAS noch in dem H-Pegel und die ATD-Schaltung 916 erzeugt das Adreßübergangserfassungssignal ATD eines Pulses. Als Reaktion auf die Aktivierung (Anstieg) des Adreßübergangserfas­ sungssignales ATD wird das Spaltendekoderfreigabesignal CDE in den inakti­ ven Zustand des L-Pegels gesetzt und das interne Datenleitungsausgleichsan­ weisungssignal IOEQ wird in den aktiven Zustand des H-Pegels gesetzt. Da­ durch stoppt der Spaltenauswahlbetrieb entsprechend dem internen Spaltena­ dreßsignal Y0. Das Bitleitungspaar BLP0 wird von dem internen Daten­ leitungspaar 907a getrennt und die I/O-Ausgleichsschaltung 920 gleicht das interne Datenleitungspaar 907a auf einem vorbestimmten Spannungspegel aus.
Dieses Adreßübergangserfassungssignal ATD ist ein Pulssignal eines Pulses mit einer vorbestimmten Zeitbreite. Wenn das Adreßübergangserfassungssignal ATD wieder auf den L-Pegel fällt, wird das Spaltendekoderfreigabesignal CDE aktiviert und das interne Datenleitungsausgleichsanweisungssignal IOEQ wird in den inaktiven Zustand des L-Pegels gesetzt. Dadurch ist der Betrieb des Ausgleichens des internen Datenleitungspaares 907a abgeschlossen und der Spaltenauswahlbetrieb wird entsprechend dem Adreßsignal Y1 durchgeführt.
Das Bitleitungspaar BLP1 wird ebenfalls mit dem internen Datenleitungspaar 907a verbunden.
Zum Zeitpunkt t3 soll das Ausgleichen des internen Datenleitungspaares 907a abgeschlossen sein. Sogar wenn das Ausgleichen des internen Datenleitungs­ paares 907a noch nicht zu diesem Zeitpunkt t3 abgeschlossen ist, arbeitet die an den Bitleitungspaar BLP1 vorgesehene Leseverstärkerschaltung derart, daß der Datenwert auf dem internen Datenleitungspaar 907a entsprechend dem Datenwert des L-Pegels auf dem Bitleitungspaar BLP1 geändert wird.
Zum Zeitpunkt t4 fällt das Spaltenadreßauslösesignal /CAS auf den L-Pegel. Dadurch wird das in Fig. 19 gezeigte Spaltenadreßhalteanweisungssignal CAL aktiviert und der Spaltenadreßpuffer 902c erreicht den Adreßhaltezustand. Während dieser Zustand gehalten wird, ändert sich das interne Spaltenadreß­ signal nicht.
Wie in Fig. 22 gezeigt ist, kann das Spaltenadreßauslösesignal /CAS nach dem Aktivieren des Spaltenfreigabesignales /CE aktiviert werden. In diesem Fall wird der Spaltenadreßpuffer 902c aktiviert, sogar wenn sich das interne Zeilenadreßsignal X des Adreßsignales AD nicht ändert. Der so aktivierte Spaltenadreßpuffer 902c erzeugt die komplementären internen Spaltenadreß­ signale entsprechend dem gerade angelegten Adreßsignal und verringert das Adreßübergangserfassungssignal ATD zu dem L-Pegel zur Spaltenauswahl ent­ sprechend der Aktivierung des Spaltenfreigabesignals /CE. Wenn sich das Adreßsignal danach ändert, wird das Adreßübergangserfassungssignal ATD von der ATD-Schaltung 916 aktiviert, so daß der Spaltenauswahlbetrieb durchge­ führt wird. Dieser Betrieb wird entsprechend dem Übergang des Adreßsignales wiederholt und die spaltenbezogenen Schaltungen arbeiten bis das Spalten­ adreßauslösesignal /CAS aktiviert wird. Das Spaltenadreßauslösesignal /CAS dient nur dazu, die Zeitabläufe zum externen Eingeben und Ausgeben von Datenwerten und einen Zeitablauf zum Halten des Spaltenadreßsignales vorzu­ sehen.
In diesem Fall hängt eine Zeitdauer zum Ausgleichen des internen Datenlei­ tungspaares 907a von einer Pulsbreite des Adreßübergangserfassungssignales ATD ab. Wenn das Adreßübergangserfassungssignal ATD eine ausreichend große Pulsbreite aufweist, d. h., wenn das interne Datenleitungsausgleichsan­ weisungssignal IOEQ eine ausreichend große Pulsbreite aufweist, wird das interne Datenleitungspaar zuverlässig auf einen vorbestimmten Spannungspegel ausgeglichen. In diesem Fall beginnt jedoch der Spaltenauswahlbetrieb mit einer Verzögerung, so daß ein schneller Zugriff nicht erreicht werden kann. Daher ist es unmöglich, die Zeitdauer zum Ausgleichen des internen Datenleitungspaares (der Spaltendekoder wird nach der Deaktivierung des internen Datenleitungspaarausgleichssignales aktiviert) zu erhöhen. Der Spal­ tenauswahlbetrieb, der oben beschrieben wurde, tritt normalerweise in dem schnellen seriellen Zugriffsmodus, wie z. B. einen Seitenmodus, auf und es ist notwendig, eine Gegenmaßnahme zum zuverlässigen Lesen des Speicherzellen­ datenwertes, sogar in dem Fall des ungenügenden Ausgleichens des internen Datenleitungspaares, vorzusehen.
Fig. 23 zeigt eine Struktur eines Abschnittes, der in der Leseverstärkerschal­ tung und der I/O-Gatterschaltung enthalten ist. In Fig. 23 weist die Lesever­ stärkerschaltung SA (908a) einen p-Kanal-MOS-Transistor P1, der einen mit einem Leseknoten SNDa verbundenen Leitungsknoten und ein mit einem Lese­ knoten SNDb verbundenes Gate aufweist, einen p-Kanal-MOS-Transistor P2, der einen mit dem Leseknoten SNDb verbundenen Leitungsknoten und ein mit dem Leseknoten SNDa verbundenes Gate aufweist, und einen p-Kanal-MOS- Transistor P3, der auf die Aktivierung des Leseverstärkeraktivierungssignales ΦSP zum Übertragen der Versorgungsspannung Vcc zu dem anderen Leitungs­ knoten (Source) von jedem der p-Kanal-MOS-Transistoren P1 und P2 reagiert, auf. Der Leseknoten SNDa ist auf der Bitleitung BL angeordnet und der Lese­ knoten SNDb ist auf der Bitleitung /BL angeordnet.
Die Leseverstärkerschaltung SA weist weiterhin einen n-Kanal-MOS-Transistor N1, der einen mit dem Leseknoten SNDa verbundenen Leitungsknoten und ein mit dem Leseknoten NDb verbundenes Gate aufweist, einen n-Kanal-MOS- Transistor N2, der einen mit dem Leseknoten SNDb verbundenen Leitungs­ knoten und ein mit dem Leseknoten SNDa verbundenes Gate aufweist, und ein n-Kanal-MOS-Transistor N3, der als Reaktion auf die Aktivierung des Lese­ verstärkeraktivierungssignales ΦSN derart eingeschaltet wird, daß eine Masse­ spannung Vss zu dem anderen Leitungsknotenanschluß (Source) von jedem der n-Kanal-MOS-Transistoren N1 und N2 übertragen wird, auf.
Diese Leseverstärkerschaltung SA treibt einen der Leseverstärkerknoten SNDa und SNDb, der auf einem höheren Potential ist, zu dem Versorgungsspan­ nungspegel Vcc und treibt ebenfalls den anderen, der auf einem niedrigeren Potential ist, zu dem Massespannungspegel.
Die I/O-Gatterschaltung 908b weist Übertragungsgatter Ta und Tb auf, die je­ weils aus einem n-Kanal-MOS-Transistor gebildet sind und derart als Reaktion auf die Aktivierung des Spaltenauswahlsignales CSLa eingeschaltet werden, daß die Bitleitungen BL und /BL mit den internen Datenbusleitungen 907aa bzw. 907 ab verbunden werden. Die I/O-Ausgleichsschaltung 920 ist für die internen Datenbusleitungen 907aa und 907ab vorgesehen. Die I/O-Ausgleichs­ schaltung 920 weist einen n-Kanal-MOS-Transistor auf, der als Reaktion auf die Aktivierung des internen Datenleitungsausgleichsanweisungssignales IOEQ derart eingeschaltet wird, daß die internen Datenleitungen 907aa und 907ab elektrisch kurzgeschlossen werden. Ein Betrieb der Leseverstärkerschaltung und der I/O-Gatterschaltung, die in Fig. 23 gezeigt sind, wird im folgenden kurz beschrieben.
Bei dem folgenden Betrieb wird angenommen, daß, wie in Fig. 23 gezeigt ist, daß Potential auf der Bitleitung BL auf dem Massespannungspegel Vss oder dem L-Pegel ist und die Bitleitung /BL auf dem Versorgungsspannungspegel Vcc oder dem H-Pegel ist. Ein Datenwert des H-Pegels wurde auf die internen Datenleitungen 907aa und 907ab von einem nicht-dargestellten anderen Bitlei­ tungspaar gelesen, so daß die internen Datenleitungen 907aa und 907ab auf dem H- bzw. dem L-Pegel sind. Weiterhin ist eine parasitäre Kapazität Cp an jeder der internen Datenleitungen 907aa und 907ab vorhanden.
Wie in Fig. 24 gezeigt ist, ist ein Datenwert von dem nicht-dargestellten Bitlei­ tungspaar auf die internen Datenleitungen 907aa und 907ab gelesen, so daß die Potentiale auf den internen Datenleitungen 907aa und 907ab auf dem H- bzw. dem L-Pegel sind. Wenn sich das Adreßsignal ändert, wird das interne Daten­ leitungsausgleichsanweisungssignal IOEQ derart aktiviert, daß es zum Zeit­ punkt ta den H-Pegel erreicht, so daß die internen Datenleitungen 907aa und 907ab elektrisch kurzgeschlossen werden und sich die Potential darauf zu dem Zwischenpotentialpegel ändern. Diese Änderung des Potentials wird durch Übertragung von elektrischen Ladungen, die in der parasitären Kapazität Cp gespeichert sind, verursacht. Wenn das interne Datenleitungsausgleichsanwel­ sungssignal IOEQ zum Zeitpunkt tb deaktiviert wird, stoppt das Ausgleichen der internen Datenleitungen 907aa und 907ab. Zum Zeitpunkt tb sind die Potentiale auf den internen Datenleitungen 907aa und 907ab nicht vollständig ausgeglichen und das Potential auf der internen Datenleitung 907aa ist auf einem Pegel, der etwas höher ist als der auf der internen Datenleitung 907ab.
In diesem Zustand wird das Spaltenauswahlsignal CSLa in den ausgewählten Zustand zum Zeitpunkt tb getrieben und die I/O-Gatterschaltung 908b wird eingeschaltet, so daß die Bitleitungen BL und /BL elektrisch mit den internen Datenleitungen 907aa und 907 ab verbunden werden. Die Leseverstärkerschal­ tung SA hält die Potentiale auf den Bitleitungen BL und /BL auf dem L- bzw. dem H-Pegel über die Leseknoten SNDa und SNDb. Wenn die Leseknoten SNDa und SNDb in diesem Zustand schnell elektrisch mit dem internen Daten­ leitungen 907a und 907b verbunden werden, ändern sich die Potentiale auf dem Leseknoten SNDa und SNDb. Die Leseverstärkerschaltung SA wird benötigt, die neu hinzugefügte parasitäre Kapazität Cp, die auf dem entgegengesetzten Datenpotential (logisch invertierter Datenwert) geladen ist, zu treiben. Daher verringert sich der Spannungspegel des Leseverstärkers von dem Versorgungs­ spannungspegel Vcc und folglich verringert sich die Treiberfähigkeit des Lese­ verstärkers. Wenn sich die Potentiale auf dem Leseknoten SNDa und SNDb aufgrund des entgegengesetzten Datenwertes schnell ändern, kann die Lese­ verstärkerschaltung SA den ursprünglichen Datenwert nicht halten und ihr Haltezustand wird invertiert, so daß die Potentialpegel auf den Bitleitungen BL und /BL sich zu den H- bzw. L-Pegel ändern und der Speicherzellendatenwert invertiert wird.
Zum Verhindern des Invertierens des Datenwertes, das durch diesen Konflikt oder Kollision von Datenwerten verursacht wird, muß die Änderung der Po­ tentialpegel der Leseknoten SNDa und SNDb des Leseverstärkers relativ lang­ sam sein und es ist ebenfalls notwendig eine Balance zwischen der Treiber­ fähigkeit der Übertragungsgatter Ta und Tb, die in der I/O-Gatterschaltung 908b enthalten sind, und der Treiberfähigkeit der MOS-Transistoren P1-P3 und N1-N3, die den Leseverstärker bilden, zu halten. Wenn die Potentiale an dem Leseknoten SNDa und SNDb sich schnell ändern, wie in Fig. 25 gezeigt ist, wird der Haltezustand des Leseverstärkers invertiert entsprechend dieser schnellen Potentialänderung. Im Gegensatz dazu wird der ursprüngliche Halte­ zustand gehalten, wenn sich die Potentiale an dem Leseknoten langsam ändern.
Daher ist es, sogar wenn die Datenkollision aufgrund der ungenügenden Aus­ gleichung der internen Datenleitung 907aa und 907ab auftritt, notwendig, die Inversion des Haltezustandes der Leseverstärkerschaltung zu verhindern. Wenn die Treiberfähigkeit der Übertragungsgatter Ta und Tb ausreichend zum Redu­ zieren einer Geschwindigkeit der Spannungsänderung an den Leseknoten SNDa und SNDb reduziert ist, ändern sich die Potentiale an dem Leseknoten SNDa und SNDb in dem Datenschreibbetrieb langsam, so daß ein schnelles Daten­ schreiben unmöglich ist. Die internen Datenleitungen 907aa und 907ab können ebenfalls entsprechend den Spannungen an dem Leseknoten SNDa und SNDb nicht schnell getrieben werden und ein schnelles Datenlesen ist unmöglich. Zum Durchführen eines schnellen und stabilen Schreibens und Lesens von Daten wird eine extrem feine Einstellung der Größen zwischen den MOS-Transistoren P1-P3 und N1-N3, die die Leseverstärkerschaltung bilden, und den Übertra­ gungsgatter Ta und Tb benötigt.
Entsprechend dem Anstieg der Speicherkapazität der Halbleiterspeichereinrich­ tung wurden die Komponenten miniaturisiert, so daß die Halbleiterspeicherein­ richtung eine niedrige Betriebsversorgungsspannung zum Sicherstellen einer Zuverlässigkeit der Komponenten, zum Reduzieren eines Leistungsverbrauchs und zum Erreichen eines schnellen Betriebes verwenden muß. Dies ist deshalb, da der Leistungsverbrauch proportional zum Quadrat der Versorgungsspannung ist und eine kleinere Signalamplitude ein schnelleres Laden und Entladen einer Signalleitung erlaubt.
MOS-Transistoren, die Komponenten von Prozessoren in einem System sind, wurden jedoch verglichen mit den Halbleiterspeichereinrichtungen nicht minia­ turisiert und können nicht die niedrige Versorgungsspannung, die in der Halb­ leiterspeichervorrichtung benötigt wird, verwenden. Die Betriebsversorgungs­ spannung der Halbleiterspeichereinrichtung hängt von der Systemversorgungs­ spannung, die durch die Prozessoren und andere benötigt wird, ab. Daher ver­ wendet die Halbleiterspeichereinrichtung eine interne Versorgungsspannungs­ erzeugungsschaltung, die intern eine extern angelegte Versorgungsspannung auf einen gewünschten Versorgungsspannungspegel zum Erzeugen einer inter­ nen Versorgungsspannung ab senkt. Die Schaltung, die die interne Versor­ gungsspannung in der obigen Art erzeugt, wird eine interne Spannungs­ herunterkonvertierschaltung genannt.
Fig. 26 zeigt schematisch eine gesamte Struktur einer Halbleiterspeicherein­ richtung mit einer internen Spannungsherunterkonvertierschaltung wie sie der Anmelderin bekannt ist. In Fig. 26 weist die Halbleiterspeichereinrichtung eine interne Spannungsherunterkonvertierschaltung 950, die eine externe Versor­ gungsspannung extVcc empfängt und eine Feldversorgungsspannung VccA (d. h. eine Versorgungsspannung für ein Feld) erzeugt, und eine interne Herun­ terkonvertierschaltung 952, die die externe Versorgungsspannung extVcc empfängt und eine interne Peripherversorgungsspannung VccP (d. h. eine in­ terne Versorgungsspannung für eine periphere Schaltungsanordnung) erzeugt, auf. Die interne Spannungsherunterkonvertierschaltung 950 liefert interne Feldversorgungsspannung VccA an eine feldbezogene Schaltung 954. Die interne Spannungsherunterkonvertierschaltung 952 liefert die interne periphere Versorgungsspannung VccP an die periphere Schaltungsanordnung 956. Die feldbezogene Schaltung 954 weist die Leseverstärker auf. Die periphere Schaltungsanordnung 956 weist eine Lese-/Schreibschaltung, eine Zeilenaus­ wahlschaltung, eine Spaltenauswahlschaltung und eine Zeitablaufsteuerschal­ tung auf. Alle Bitleitungsamplituden in dem Speicherzellenfeld werden auf dem Spannungspegel der internen Feldversorgungsspannung VccA gehalten.
Die interne periphere Versorgungsspannung VccP, die zu der peripheren Schaltung geliefert wird, ist auf einem höheren Pegel als die interne Feldver­ sorgungsspannung VccA. Unter Verwendung dieser relativ hohen internen Ver­ sorgungsspannung VccP wird die Gatespannung der MOS-Transistoren, die Komponenten der peripheren Schaltungsanordnung sind, erhöht und ein schneller Betrieb der peripheren Schaltungsanordnungen 956 wird zugelassen. Für die feldbezogene Schaltung 954 wird der Spannungspegel auf einem etwas niedrigen Pegel gehalten, um eine Zuverlässigkeit eines dielektrischen Filmes eines Speicherzellenkondensators sicherzustellen, eine Zuverlässigkeit eines Gateisolierfilmes eines Zugriffstransistors sicherzustellen und einen Stromver­ brauch während des Betriebes des Leseverstärkers zu reduzieren.
Speziell in einer dynamischen Halbleiterspeichereinrichtung wird eine ver­ stärkte Spannung VPP, die höher ist als die Feldversorgungsspannung VccA und die fast 3.VccA/2 entspricht, an die ausgewählte Wortleitung zum Schrei­ ben eines Datenwertes des H-Pegels in einen Speicherzellenkondensator ohne einen Spannungsverlust durch eine Schwellenspannung eines Zugriffstransistors angelegt. Aus dem obigen Grund und zum Sicherstellen der Zuverlässigkeit des Gateisolierfilmes des Zugriffstransistors wird die Betriebsversorgungsspannung der feldbezogenen Schaltung 954 auf einen niedrigen Wert gesetzt.
Fig. 27 zeigt schematisch Spannungspegel, die an Abschnitten, die zu einem Bitleitungspaar bezogen sind, angelegt sind. In Fig. 27 ist eine Speicherzelle MC entsprechend einer Kreuzung zwischen einer Wortleitung WL und einer Bitleitung BL angeordnet. Die Speicherzelle MC weist einen Speicherzellen­ kondensator MQ, der eine Information speichert, und einen Zugriffstransistor MT, der den Speicherzellenkondensator MQ mit der Bitleitung BL als Reaktion auf das Potential auf der Wortleitung WL verbindet, auf. Ein Zellplattenelek­ trodenknoten CP des Speicherzellenkondensators MQ wird mit einer Zwischen­ spannung Vcp versorgt. Die Zellplattenspannung Vcp ist auf einem Pegel einer Hälfte der internen Feldversorgungsspannung VccA. Obwohl es nicht gezeigt ist, ist die Bitleitungsausgleichsspannung Vb1 auf einem Pegel einer Hälfte der internen Feldversorgungsspannung VccA.
Die Leseverstärkerschaltung SA wird mit der internen Feldversorgungsspan­ nung VccA und der Massespannung Vss als eine Leseverstärkerstromversor­ gung versorgt. Daher sind die Amplituden der Bitleitungen BL und /BL zwischen der internen Feldversorgungsspannung VccA und der Massespannung Vss. Die Spannung über dem Speicherknoten SN und der Zellplattenelektro­ denknoten CP des Speicherzellkondensators MQ ist gleich zu VccA/2 und da­ her kann der dielektrische Film des Kondensators eine ausreichend hohe Iso­ lierdurchbruchsspannung aufweisen.
Das Gate des Zugriffstransistors MT wird mit der verstärkten Spannung von 3.VccA/2 versorgt. Die interne Feldversorgungsspannung VccA ist jedoch relativ niedrig. Daher kann der Gateisolierfilm des Zugriffstransistors MT zu­ verlässig gewünschte Isoliereigenschaften aufweisen.
Die Spaltenauswahlschaltung wird mit der internen peripheren Versorgungs­ spannung VccP versorgt und die peripheren Schaltungen führen einen schnellen Betrieb durch. In diesem Fall erreicht das Spaltenauswahlsignal CSL den Span­ nungspegel, der gleich zu der internen peripheren Versorgungsspannung VccP ist, wenn es aktiviert ist, und das Spaltenauswahlsignal CSL auf dem Span­ nungspegel der internen peripheren Versorgungsspannung VccP wird an die Gates der Übertragungsgatter Ta und Tb, die in der I/O-Gatterschaltung 908 b enthalten sind, angelegt. In diesem Fall tritt die folgende Schwierigkeit auf.
Fig. 28 zeigt eine Beziehung zwischen einer Gatespannung und einem Drain­ strom eines MOS-Transistors. Die Abszisse gibt eine Drain-Source-Spannung Vds an und die Ordinate gibt einen Drainstrom Ids an. Eine Kurve I stellt eine Beziehung zwischen dem Drainstrom und der Drainspannung in dem Fall dar, bei dem die Gate-Source-Spannung gleich einer Spannung Vds1 ist, und eine Kurve II stellt eine Beziehung zwischen dem Drainstrom und der Drainspan­ nung in dem Fall dar, bei dem die Gate-Source-Spannung gleich zu einer Span­ nung Vgs2 ist. Die Spannung Vgs1 ist größer als die Spannung Vgs2.
Wie in Fig. 28 gezeigt ist, erhöht eine höhere Gate-Source-Spannung einen Drainstrom Ids, wenn die Drainspannung Vds mit Bezug zu dem Source kon­ stant ist. Genauer erhöht sich die Stromtreiberfähigkeit der Übertragungsgatter Ta und Tb so wie der Spannungspegel des Spaltenauswahlsignales CSL, das die Gates der Übertragungsgatter Ta und Tb, die in Fig. 25 gezeigt ist, angelegt ist, sich erhöht. Wenn das Spaltenauswahlsignal CSL in den ausgewählten Zu­ stand getrieben ist, wobei in einem solchen Zustand das interne Datenleitungs­ paar 907 a ungenügend ausgeglichen ist, wie schon mit Bezug zu Fig. 25 be­ schrieben ist, wird daher das interne Datenbusleitungspaar 907a schnell mit dem Bitleitungspaar BL und /BL verbunden und eine Potentialänderung tritt aufgrund der entgegengesetzten Datenwerte auf, was in einer Schwierigkeit resultiert, das der gehaltene Datenwert der Leseverstärkerschaltung SA inver­ tiert wird.
Zum Erhalten einer Balance zwischen den Abmessungen der Übertragungs­ gattertransistoren Ta und Tb und der Abmessungen der MOS-Transistoren, die in der Leseverstärkerschaltung SA enthalten sind, in einem solchen Fall, bei dem das Spaltenauswahlsignal CSL auf den Pegel der internen peripheren Ver­ sorgungsspannung VccP getrieben wird, ist es notwendig, die Abmessungen der Übertragungsgattertransistoren Ta und Tb und der MOS-Transistoren, die in der Leseverstärkerschaltung SA enthalten sind, entsprechend dem Spannungs­ pegel der internen peripheren Versorgungsspannung VccP einzustellen. Daher kann die Beziehung der Abmessungen, die schon eingestellt wurden, nicht ver­ wendet werden, und ein neues Entwerfen wird benötigt. Speziell die Span­ nungspegel der internen Versorgungsspannungen VccP und VccA wurden ent­ sprechend dem Anstieg der Integrationsdichte der Halbleiterspeichereinrich­ tungen allmählich verringert und können nicht auf einen festgelegten Wert ein­ gestellt werden. Daher ist es notwendig, die Abmessungen der MOS-Transisto­ ren, die in der Leseverstärkerschaltung SA enthalten sind, und der Übertra­ gungsgattertransistoren, die in der I/O-Gatterschaltung enthalten sind, jedes­ mal einzustellen, wenn der interne Versorgungsspannungspegel geändert wird. Dies benötigt einen komplizierten Entwurf und erhöht daher die Herstellungs­ kosten.
Es ist Aufgabe der Erfindung, eine Halbleiterspeichereinrichtung vorzusehen, die leicht ein akkurates Lesen eines Speicherzellendatenwertes durchführen kann, sogar in einem solchen Fall, bei dem interne Versorgungsspannungen von unterschiedlichen Spannungspegeln für eine Feldschaltungsanordnung und eine periphere Schaltungsanordnung verwendet werden.
Die Aufgabe wird durch die Halbleiterspeichereinrichtung des Anspruches 1 gelöst.
Weiterbildungen der Erfindung sind in den Unteransprüchen angegeben.
Die Halbleiterspeichereinrichtung ermöglicht immer einen schnellen Zugriff und ein genaues Lesen eines Datenwertes unabhängig von einem Spannungspegel einer internen Versorgungsspannung.
Kurz gesagt, stellt die Halbleiterspeichereinrichtung eine Struktur zur Verfü­ gung, die ein Spaltenauswahlsignal auf einem internen Versorgungsspannungs­ pegel für ein Feld erzeugt.
Genauer weist die Halbleiterspeichereinrichtung eine Mehrzahl von internen Versorgungsschaltungen zum entsprechenden Erzeugen einer Mehrzahl von internen Versorgungsspannungen auf unterschiedlichen Spannungspegeln, ein Speicherzellenfeld, das eine Mehrzahl von Speicherzellen, die in Zeilen und Spalten angeordnet sind, aufweist, eine Mehrzahl von Bitleitungspaaren, die entsprechend den Spalten angeordnet sind und mit den Speicherzellen in der entsprechenden Spalte entsprechend verbunden sind, eine Mehrzahl von Wort­ leitungen, die entsprechend der Zeilen angeordnet sind und mit den Speicher­ zellen in der entsprechenden Zeile entsprechend verbunden sind, und eine Mehrzahl von Leseverstärkern, die entsprechend der Mehrzahl von Bitleitungs­ paaren zum differentiellen Verstärken von Potentialen auf den entsprechenden Bitleitungspaaren, wenn sie aktiviert sind, angeordnet sind, aufweist. Jeder Leseverstärker weist einen Schaltungsabschnitt zum Übertragen einer ersten internen Versorgungsspannung, die von einer ersten internen Versorgungs­ schaltung, die in der Mehrzahl von internen Versorgungsschaltungen enthalten ist, erzeugt ist, zu einer der entsprechenden paarweise vorgesehenen Bitleitung auf einem höheren Potential auf, wenn er aktiviert ist.
Die Halbleiterspeichereinrichtung weist weiterhin eine Spaltenauswahlschaltung zum Erzeugen eines Spaltenauswahlsignales, das eine adressierte Spalte von der Mehrzahl von Spalten entsprechend einem Adreßsignal auswählt, auf. Diese Spaltenauswahlschaltung weist eine Schaltung zum Erzeugen des Spaltenaus­ wahlsignales auf einem Pegel der ersten internen Versorgungsschaltung auf.
Die Halbleiterspeichereinrichtung weist weiterhin ein Spaltenauswahlgatter zum elektrischen Verbinden des Bitleitungspaares, das entsprechend der adres­ sierten Spalte angeordnet ist, mit einem internen Datenleitungspaar ent­ sprechend mit dem Spaltenauswahlsignal und eine periphere Schaltung, die die zweite interne Versorgungsspannung, die größer ist als die erste interne Ver­ sorgungsspannung, als eine Betriebsversorgungsspannung empfängt und zumin­ dest einen Betrieb durchführt, der mit einem Zeilenauswählen zum Auswählen einer Zeile verbunden ist, auf.
Die zweite interne Versorgungsspannung wird von einer zweiten internen Ver­ sorgungsschaltung, die in der Mehrzahl von internen Versorgungsschaltungen enthalten ist, erzeugt.
Ein Spannungspegel des Spaltenauswahlsignales, das an das Spaltenauswahl­ gatter zum Verbinden des Bitleitungspaares mit dem internen Datenleitungs­ paar angelegt ist, kann gleich zu dem Pegel der ersten internen Versorgungs­ spannung der Versorgung des Leseverstärkers sein, wodurch die Stromtreiber­ fähigkeit des Spaltenauswahlgatters klein sein kann. Abmessungen von MOS-Transistoren, die den Leseverstärker bilden, und von Übertragungsgattertran­ sistoren, die in dem Spaltenauswahlgatter enthalten sind, können derart einge­ stellt sein, das sie eine Beziehung aufweisen, die eingestellt ist, bevor eine Schaltung verwendet wird, die eine intern herunterkonvertierte interne Ver­ sorgungsspannung erzeugt, und eine Inversion eines Datenwertes, der durch die Leseverstärker gehalten wird, kann verhindert werden, ohne einen Entwurf zu ändern, sogar wenn ein umgekehrter Datenwert auf der internen Datenlei­ tung auftritt, so daß ein Datenwertlesen akkurat durchgeführt werden kann. Es ist ebenfalls nicht notwendig, eine Ausgleichszeitdauer der internen Datenlei­ tung zu erhöhen und daher wird ein schneller Zugriff sichergestellt.
Weitere Merkmale und Zweckmäßigkeiten der Erfindung ergeben sich aus der folgenden Beschreibung von Ausführungsformen anhand der Figuren. Von den Figuren zeigen:
Fig. 1 schematisch eine Gesamtstruktur einer Halbleiterspeichereinrichtung entsprechend einer ersten Ausführungsform;
Fig. 2 ein Beispiel einer Struktur einer in Fig. 1 gezeigten internen Spannungs­ herunterkonvertierschaltung;
Fig. 3 ein Beispiel einer Struktur eines in Fig. 1 gezeigten Adreßpuffers;
Fig. 4 schematisch eine Struktur eines Spaltenadreßhalteanweisungssignal­ erzeugungsabschnitts, der in einer in Fig. 1 gezeigten Zeitablaufsteuer­ schaltung enthalten ist;
Fig. 5 schematisch eine Struktur eines spaltenbezogenen Betriebsfreigabe­ signalerzeugungsabschnittes, der in der in Fig. 1 gezeigten Zeitablauf­ steuerschaltung enthalten ist;
Fig. 6 ein Beispiel einer Struktur einer in Fig. 1 gezeigten ATD-Schaltung;
Fig. 7 schematisch eine Struktur, die eine Datenleitungsausgleichsschaltung und einen Spaltendekoderfreigabeschaltungsabschnitt, die in der in Fig. 1 gezeigten Zeitablaufssteuerschaltung enthalten sind, aufweist;
Fig. 8 schematisch eine Struktur, die eine Spaltenbestimmungssignalerzeu­ gungsschaltung und eine Spaltenauswahlsignalerzeugungsschaltung die in Fig. 1 gezeigt sind, aufweist;
Fig. 9 eine Struktur eines Feldes in der in Fig. 1 gezeigten Halbleiterspeicher­ einrichtung und Pegel von angelegten Spannungen;
Fig. 10 ein Signalwellenformdiagramm, das einen Betrieb der in Fig. 9 ge­ zeigten Halbleiterspeichereinrichtung darstellt;
Fig. 11 schematisch eine Struktur eines Hauptabschnittes einer Modifikation der ersten Ausführungsform;
Fig. 12 ein Signalwellenformdiagramm, das einen Betrieb der in Fig. 11 ge­ zeigten Struktur darstellt;
Fig. 13 schematisch eine Struktur eines Feldes einer Halbleiterspeichereinrich­ tung entsprechend einer zweiten Ausführungsform;
Fig. 14 schematisch eine Struktur eines Verbindungspfades von einem Bit­ leitungspaar zu einem globalen Datenleitungspaar der in Fig. 13 ge­ zeigten Halbleiterspeichereinrichtung;
Fig. 15 schematisch eine Struktur eines Abschnittes, der in Fig. 14 gezeigte Steuersignale erzeugt;
Fig. 16 schematisch eine Struktur einer Modifikation der zweiten Ausführungs­ form;
Fig. 17 schematisch eine Gesamtstruktur einer der Anmelderin bekannten Halbleiterspeichereinrichtung;
Fig. 18 schematisch eine Struktur eines Feldes der in Fig. 17 gezeigten Halb­ leiterspeichereinrichtung;
Fig. 19 ein Signalwellenformdiagramm, das einen Betrieb der der Anmelderin bekannten Halbleiterspeichereinrichtung zeigt;
Fig. 20 schematisch eine Struktur einer peripheren Schaltungsanordnung der der Anmelderin bekannten Halbleiterspeichereinrichtung;
Fig. 21 und 22 Wellenformdiagramme, die den Betrieb der peripheren Schal­ tungen, die in Fig. 20 gezeigt sind, darstellt;
Fig. 23 schematisch eine Struktur, die einen Leseverstärkerabschnitt und einen Spaltenauswahlgatterabschnitt in der der Anmelderin bekannten Halb­ leiterspeichereinrichtung aufweist;
Fig. 24 ein Signalwellenformdiagramm, das den Betrieb der in Fig. 23 ge­ zeigten Struktur darstellt;
Fig. 25 eine Schwierigkeit der in Fig. 23 gezeigten Struktur;
Fig. 26 schematisch eine Gesamtstruktur der der Anmelderin bekannten Halbleiterspeichereinrichtung;
Fig. 27 schematisch eine Struktur eines Feldes und von angelegten Span­ nungen in der in Fig. 26 gezeigten Struktur und
Fig. 28 schematisch eine Beziehung zwischen einer Gatespannung und einem Drainstrom eines MOS-Transistors.
1. Ausführungsform
Fig. 1 zeigt schematisch eine gesamte Struktur einer Halbleiterspeichereinrich­ tung entsprechend einer ersten Ausführungsform. In Fig. 1 weist die Halblei­ terspeichereinrichtung eine interne Feldspannungsherunterkonvertierschaltung 1 (d. h. eine interne Spannungsherunterkonvertierschaltung für ein Feld), die eine interne Feldversorgungsspannung VccA (d. h. eine Versorgungsspannung für ein Feld) von einer externen Versorgungsspannung extVcc erzeugt, und eine interne Peripherspannungsherunterkonvertierschaltung 2 (d. h. ein Span­ nungsherunterkonvertierschaltung für eine periphere Schaltungsanordnung), die aus der externen Versorgungsspannung bzw. Stromversorgungsspannung extVcc eine interne Peripherversorgungsspannung VccP (d. h. eine interne Versorgungsspannung für die periphere Schaltungsanordnung), die an die peri­ phere Schaltungsanordnung anzulegen ist, erzeugt, auf.
Der Spannungspegel der internen Peripherversorgungsspannung VccP ist höher als der der internen Feldversorgungsspannung bzw. Feldstromversorgungsspan­ nung VccA. Die interne Peripherspannungsherunterkonvertierschaltung 2 kann eine solche Struktur aufweisen, daß sie eine Mehrzahl von internen Peripher­ versorgungsspannungen auf unterschiedlichen Spannungspegeln in Abhängig­ keit von Funktionen der peripheren Schaltungen erzeugt. Fig. 1 zeigt als Bei­ spiel eine solche Struktur, die zwei Arten von internen Versorgungsspannungen erzeugt, d. h. die interne Feldversorgungsspannung VccA und die interne Peri­ pherversorgungsspannung bzw. Peripherstromversorgungsspannung VccP.
Die Halbleiterspeichereinrichtung weist weiterhin ein Speicherzellenfeld 3 mit einer Mehrzahl von Speicherzellen MC, die in einer Matrixform angeordnet sind, einen Adreßpuffer 4, der die interne Peripherversorgungsspannung VccP als eine Betriebsversorgungsspannung davon empfängt und das extern ange­ legte Adreßsignal derart aufnimmt, daß ein internes Adreßsignal erzeugt wird, und eine Zeilenauswahlschaltung 5, die die intern Peripherversorgungsspan­ nung VccP als eine Betriebsversorgungsspannung davon empfängt und die in dem Speicherzellenfeld 3 adressierte Zeile in den ausgewählten Zustand ent­ sprechend dem von dem Adreßpuffer 4 angelegten Zeilenadreßsignal treibt, auf.
In dem Speicherzellenfeld 3 sind Wortleitungen WL entsprechend den Zeilen der Speicherzellen MC angeordnet und sind Bitleitungspaare BLP entsprechend den Spalten von Speicherzellen MC angeordnet. Fig. 1 zeigt repräsentativ eine Wortleitung WL, ein Bitleitungspaar BLP und eine Speicherzelle MC, die ent­ sprechend der Kreuzung davon angeordnet ist. Die Zeilenauswahlschaltung 5 dekodiert ein internes Zeilenadreßsignal (komplementäre interne Zeilenadreß­ signale) von dem Adreßpuffer 4 und treibt die Wortleitung entsprechend der adressierten Zeile in den ausgewählten Zustand.
Die Halbleiterspeichereinrichtung weist weiterhin einen Leseverstärker 6, der die interne Feldversorgungsspannung VccA als eine Betriebsversorgungsspan­ nung davon empfängt und die Potentiale auf den entsprechenden Bitleitungs­ paaren BLP des Speicherzellenfeldes 3 differentiell verstärkt, eine Spaltenbe­ stimmungssignalerzeugungsschaltung 7, die die interne periphere Versorgungs­ spannung VccP als eine Betriebsversorgungsspannung davon empfängt und das Spaltenbestimmungssignal zum Bestimmen einer Spalte in dem Speicherzellen­ feld 3 entsprechend den von dem Adreßpuffer 4 angelegten komplementären Spaltenadreßsignalen erzeugt, eine Spaltenauswahlsignalerzeugungsschaltung 8, die die interne Feldversorgungsspannung VccA als eine Betriebsversor­ gungsspannung davon empfängt und das Spaltenauswahlsignal zum Auswählen einer Spalte entsprechend dem Spaltenbestimmungssignal von der Spaltenbe­ stimmungssignalerzeugungsschaltung 7 erzeugt, und ein I/O-Gatter 9, das das Bitleitungspaar entsprechend der ausgewählten Spalte in dem Speicherzellen­ feld 3 entsprechend dem Spaltenauswahlsignal CSL von der Spaltenauswahl­ signalerzeugungsschaltung 8 auswählt, auf.
Das Spaltenauswahlsignal CSL auf dem internen Feldversorgungsspannungs­ pegel wird an das I/O-Gatter 9 angelegt, wodurch die Gatespannung des Über­ tragungsgattertransistors in einer I/O-Gatterschaltung, die in dem I/O-Gatter 9 enthalten ist, auf den gleichen Spannungspegel wie die Betriebsversorgungs­ spannung von jeder Leseverstärkerschaltung in dem Leseverstärker 6 gesetzt werden kann und die Stromtreiberfähigkeit des Übertragungsgattertransistors reduziert werden kann, ohne eine Änderung in den Abmessungen zu benötigen. Es kann ebenfalls eine Balance zwischen der Treiberfähigkeit des MOS-Tran­ sistors, der die Leseverstärkerschaltung bildet, und der Stromtreiberfähigkeit des Übertragungsgattertransistors, der in dem I/O-Gatter 9 enthalten ist, ein­ gehalten werden, so daß die Inversion des Haltezustandes des Leseverstärkers 6 verhindert werden kann, sogar wenn das interne Datenleitungspaar ungenü­ gend ausgeglichen ist.
Die Halbleiterspeichereinrichtung weist weiterhin eine Lese-/Schreibschaltung 10, die die interne Peripherversorgungsspannung VccP als eine Betriebsversor­ gungsspannung davon empfängt und einen internen Datenwert von und zu dem durch das I/O-Gatter 9 ausgewählten Bitleitungspaar überträgt und eine I/O-Schaltung 11, die die interne Peripherversorgungsspannung VccP als eine Be­ triebsversorgungsspannung davon empfängt und die Übertragung eines exter­ nen Datenwertes von und zu der Lese-/Schreibschaltung 10 durchführt, auf. Die externe Versorgungsspannung extVcc kann als eine Betriebsversorgungs­ spannung der letzten Stufe der Ausgabeschaltung der I/O-Schaltung 11 (d. h. eine Ausgabepufferstufe, die mit einem externen Anschluß verbunden ist) ange­ legt werden.
Diese Halbleiterspeichereinrichtung weist weiterhin eine Zeitablaufsteuerschal­ tung 13, die die interne Peripherversorgungsspannung VccP als eine Betriebs­ versorgungsspannung davon empfängt und ein extern angelegtes Zeilenadreß­ auslösesignal /RAS, Spaltenadreßauslösesignale /CAS und Schreibfreigabe­ signal /WE derart empfängt, daß interne Steuersignale erzeugt werden, und eine ATD-Schaltung 12, die die interne Peripherversorgungsspannung VccP als eine Betriebsversorgungsspannung davon empfängt und einen Übergang in dem von dem Adreßpuffer 4 angelegten internen Spaltenadreßsignal erfaßt, auf. Ein Adreßübergangserfassungssignal ATD von der ATD-Schaltung 12 wird an die Zeitablaufsteuerschaltung 13 angelegt. Die ATD-Schaltung 12 wird aktiviert, wenn das Spaltenfreigabesignal /CE aktiv ist. Eine interne Struktur der Zeitablaufsteuerschaltung 13 ist die gleiche, wie die, die in Fig. 20 gezeigt ist, und jede Schaltung, die darin enthalten ist, empfängt die interne Peripherver­ sorgungsspannung VccP als eine Betriebsversorgungsspannung davon. Eine in Fig. 20 gezeigte Wortleitungstreibersteuerschaltung 914d erzeugt basierend auf der internen Feldversorgungsspannung VccA eine verstärkte Spannung VPP und treibt ein Wortleitungstreibersignal RX auf den verstärkten Spannungs­ pegel.
Fig. 2 zeigt ein Beispiel einer Struktur, die die in Fig. 1 gezeigten internen Spannungsherunterkonvertierschaltungen 1 und 2 aufweisen. Da die interne Feldspannungsherunterkonvertierschaltung 1 und die interne Peripherspan­ nungsherunterkonvertierschaltung 2 im wesentlichen die gleiche Schal­ tungsstruktur aufweisen, ist in Fig. 2 nur die Struktur von einer der internen Spannungsherunterkonvertierschaltungen repräsentativ gezeigt.
In Fig. 2 weist die internen Spannungsherunterkonvertierschaltung einen Diffe­ renzverstärker 21, der eine Referenzspannung Vref und eine interne Versor­ gungsspannung intVcc auf einer internen Versorgungsleitung 20 differentiell verstärkt, und einen Stromtreibertransistor 22, der aus einem p-Kanal-MOS- Transistor, der zwischen einem externen Versorgungsknoten und der internen Versorgungsleitung 20 geschaltet ist, gebildet ist und der einen Strom von dem externen Versorgungsknoten zu der internen Versorgungsleitung 20 ent­ sprechend dem Ausgabesignal des Differenzverstärkers 21 liefert, auf.
Wenn die interne Versorgungsspannung intVcc größer ist als die Referenzspan­ nung Vref, ist das Ausgabesignal des Differenzverstärkers 20 auf dem H-Pegel und der Stromtreibertransistor 28 ist aus. Wenn die interne Versorgungsspan­ nung intVcc kleiner ist als die Referenzspannung Vref, ist das Ausgabesignal des Differenzverstärkers 21 auf einem niedrigen Pegel entsprechend dem Unterschied zwischen ihnen und eine Leitfähigkeit bzw. Konduktanz des Stromtreibertransistors 22 erhöht sich, so daß ein Strom von dem externen Versorgungsknoten zu der internen Versorgungsleitung 20 fließt. Daher wird die interne Versorgungsspannung intVcc im wesentlichen auf dem Spannungs­ pegel der Referenzspannung Vref gehalten. Durch Einstellen des Spannungs­ pegels der Referenzspannung Vref auf einem geeigneten Wert können die interne Feldversorgungsspannung VccA und die interne Peripherversorgungs­ spannung VccP als interne Versorgungsspannungen intVcc auf unterschied­ lichen Spannungspegeln erzeugt werden.
Fig. 3 zeigt ein Beispiel einer Struktur des Spaltenadreßpuffers in Fig. 1. In Fig. 3 empfängt der Spaltenadreßpuffer 4c die interne Peripherversorgungs­ spannung VccP als eine Betriebsversorgungsspannung davon. Fig. 3 zeigt repräsentativ die Spaltenadreßpufferschaltung, die entsprechend dem Adreß­ signal von einem Bit vorgesehen ist.
Mit Bezug zu Fig. 3 weist der Spaltenadreßpuffer 4 c eine NOR-Schaltung 4ca, die ein extern angelegtes Adreßsignalbit extAi und ein Spaltensperrsignal CAI empfängt, einen Dreizustandsinverterpuffer 4cb, der ein Ausgabesignal der NOR-Schaltung 4ca entsprechend den Spaltenadreßhalteanweisungssignalen CAL und /CAL invertiert und weiterleitet, eine Inverterschaltung 4cc, die ein Ausgabesignal des Dreizustandsinverterpuffers 4cb invertiert, eine Inverter­ schaltung 4cd, die ein Ausgabesignal der Inverterschaltung 4cc zum Übertragen zu einem Eingang der Inverterschaltung 4cc invertiert, eine Inverterschaltung 4ce, die das Ausgabesignal der Inverterschaltung 4cc invertiert, eine NAND-Schaltung 4cf, die das Ausgabesignal der Inverterschaltung 4cc und das Spal­ tenadreßfreigabesignal CADE empfängt, und eine NAND-Schaltung 4cg, die ein Ausgabesignal der Inverterschaltung 4ce und das Spaltenadreßfreigabe­ signal CADE empfängt, auf. Die NAND-Schaltung 4cf erzeugt ein internes Spaltenadreßsignalbit CAi und die NAND-Schaltung 4cg erzeugt ein komple­ mentäres internes Spaltenadreßsignalbit /CAi. Ein Betrieb wird im folgenden kurz beschrieben.
Wenn das Zeilenadreßauslösesignal /RAS auf dem H-Pegel ist, ist das Spal­ tenadreßsperrsignal CAI auf dem H-Pegel und das Ausgabesignal der NOR-Schaltung 4ca ist auf dem L-Pegel fixiert. Der Dreizustandsinverterpuffer 4cb ist derart aktiv, daß das Ausgabesignal der NOR-Schaltung 4ca zum Über­ tragen invertiert wird, wenn das Spaltenadreßhalteanweisungssignal CAL auf dem H-Pegel ist. Wenn das Zeilenadreßauslösesignal /RAS aktiviert ist, wird das Zeilenadreßsignal intern aufgenommen. Danach erreicht das Spaltenadreß­ sperrsignal CAI den L-Pegel und die NOR-Schaltung 4ca arbeitet als ein Inver­ ter derart, daß das externe Adreßsignalbit extAi zum Ausgeben invertiert wird. Wenn das Spaltenadreßhalteanweisungssignal CAL auf den H-Pegel ist, inver­ tiert der Dreizustandinverterpuffer 4cb weiter und überträgt das Ausgabesignal der NOR-Schaltung 4ca. Das Ausgabesignal des Dreizustandsinverterpuffers 4cb wird durch eine Halteschaltung, die durch die Inverter 4dc und 4cd gebildet ist, gehalten.
Wenn das Spaltenadreßfreigabesignal CADE auf dem L-Pegel ist, sind beide von den NAND-Schaltungen 4cf und 4cg erzeugten Adreßsignalbits CAi und /CAi auf dem H-Pegel und komplementäre interne Spaltenadreßsignalbits wer­ den nicht erzeugt. Wenn das Spaltenadreßfreigabesignal CADE auf dem L-Pe­ gel ist, arbeiten die NAND-Schaltungen 4cf und 4cg als Inverter derart, daß die in diesem Zustand erzeugten internen Spaltenadreßbits CAi und /CAi den durch die Inverterschaltungen 4cc und 4cd gehaltenen Adreßsignalbits ent­ sprechen. Wenn das Spaltenadreßhalteanweisungssignal CAL den L-Pegel er­ reicht, erreicht der Dreizustandsinverterpuffer 4cb einen Ausgabezustand hoher Impedanz und das Aufnehmen eines externen Adreßsignalbits extAi wird ge­ sperrt.
Bei dieser Struktur des Spaltenadreßpuffers, der in Fig. 3 gezeigt ist, werden die komplementären internen Spaltenadreßsignalbits CAi und /CAi ent­ sprechend dem externen Adreßsignalbit extAi erzeugt, während das Spaltena­ dreßauslösesignal /CAS auf dem H-Pegel ist, nach dem das Zeilenadreßaus­ lösesignal /RAS derart aktiviert ist, daß es den L-Pegel erreicht, und das Spaltenfreigabesignal /CE derart aktiviert ist, daß es den L-Pegel erreicht. Da­ durch wird der Adressenübergang erfaßt.
Wenn der Spaltenadreßpuffer und das Zeilenadreßauslösesignal /RAS aktiviert werden und das Spaltenadreßsperrsignal CAI in dem inaktiven Zustand des L-Pegels gesetzt ist, ist das Aufnehmen des extern angelegten Adreßsignalbits extAi erlaubt. Daher ändern sich die internen Spaltenadreßsignalbits CAi und /CAi entsprechend dem externen Adreßsignalbit extAi bis das Spaltenadreß­ haltesignal CAL in den Zustand, der das Halten entsprechend der Aktivierung des Spaltenadreßauslösesignales /CAS (nur nachdem das Spaltenadreßfrei­ gabesignal CADE nach Ablaufen der Spaltensperrzeitdauer aktiviert ist) an­ weist, gesetzt ist.
In dem Fall, bei dem das Spaltenadreßauslösesignal /CAS nach Ablaufen der Spaltensperrzeitdauer aktiviert wird, führen daher die spaltenbezogenen Schaltungen intern spaltenbezogene Schritte entsprechend dem Adreßüber­ gangssignal durch und das interne Datenleitungspaar wird ebenfalls ausge­ glichen. Wie schon beschrieben wurde, wird jedoch die Datenwertinversion durch Einstellen des Spannungspegels des Spaltenauswahlsignals CSL auf den internen Versorgungsspannungspegel für das Feld verhindert.
Fig. 4 zeigt schematisch eine Struktur eines Abschnittes, der die in Fig. 3 ge­ zeigten Spaltenadreßhalteanweisungssignale CAL und /CAL erzeugt. In Fig. 4 weist der Spaltenadreßhalteanweisungssignalerzeugungsabschnitt eine Puffer­ schaltung 13a auf, die das extern angelegte Spaltenadreßauslösesignal /CAS empfängt und puffert. Die Pufferschaltung 13a ist in der Zeitablaufsteuerschal­ tung 13, die in Fig. 1 gezeigt ist, enthalten und empfängt die interne Peripher­ versorgungsspannung VccP als eine Betriebsversorgungsspannung von ihr. Wie in Fig. 4 gezeigt ist, werden die Spaltenadreßhalteanweisungssignale CAL und /CAL synchron mit dem Spaltenadreßauslösesignal /CAS erzeugt.
Fig. 5 zeigt eine Struktur des Abschnittes, der das in Fig. 3 gezeigte Spal­ tenadreßfreigabesignal CADE erzeugt. Das Spaltenadreßfreigabesignal CADE und das Spaltenfreigabesignal /CE werden von einer Abfallverzögerungsschal­ tung 13 ba bzw. einem Inverter 13bb erzeugt, wobei die Abfallverzögerungs­ schaltung 13ba und der Inverter 13bb jeweils die interne Peripherversorgungs­ spannung VccP als ihre Betriebsversorgungsspannung empfangen. Die Abfall­ verzögerungsschaltung 13ba verzögert ein Abfallen des Zeilenadreßauslöse­ signals /RAS um eine vorbestimmte Zeit. Der Inverter 13bb empfängt ein Aus­ gabesignal der Abfallverzögerungsschaltung 13 ba. Die Abfallverzögerungs­ schaltung 13ba und der Inverter 13bb sind in der Zeitablaufsteuerschaltung 13, die in Fig. 1 gezeigt ist, enthalten. Wenn eine vorbestimmte Zeit abgelaufen ist, nachdem der Leseverstärker entsprechend der Aktivierung des Zeilenadreßaus­ lösesignals /RAS aktiviert ist, wird zuerst das Spaltenadreßfreigabesignal CADE aktiviert und dann das Spaltenfreigabesignal /CE aktiviert, so daß der spaltenbezogene Betrieb ermöglicht wird.
Fig. 6 zeigt ein Beispiel einer Struktur der in Fig. 1 gezeigten ATD-Schaltung. In Fig. 12 sind CAT-Erfassungsschaltungen 12a0-12an entsprechend den Spal­ tenadreßsignalbits CA0-CAn von dem Spaltenadreßpuffer 4c zum Erfassen von Übergängen davon angeordnet. Jede der CAT-Erfassungsschaltungen 12a0-12an empfängt die interne Peripherversorgungsspannung VccP als ihre Be­ triebsversorgungsspannung. Die CAT-Erfassungsschaltungen 12a0-12an weisen die gleiche interne Struktur auf. Fig. 6 zeigt repräsentativ die Struktur der CAT-Erfassungsschaltung 12a0, die für das Spaltenadreßsignalbit CA0 vorge­ sehen ist.
Die CAT-Erfassungsschaltung 12a0 weist eine Inverterschaltung 12aa, die das Spaltenadreßsignalbit CA0 empfängt, ein NAND-Schaltung 12ab, die das Spaltenadreßsignalbit CA0 an einem ihrer Eingänge empfängt, eine NAND-Schaltung 12ac, die an einem Eingang ein Ausgabesignal der Inverterschaltung 12aa empfängt, und eine NAND-Schaltung 12ad, die die Ausgabesignale der NAND-Schaltungen 12ab und 12ac empfängt auf. Die Ausgänge und die ande­ ren Eingänge der NAND-Schaltungen 12ab und 12ac sind kreuzgekoppelt. Die NAND-Schaltung 12ad erzeugt ein Übergangserfassungssignal /CAT0.
Die ATD-Schaltung 12 weist weiterhin eine NAND-Schaltung 12b, die die Ausgabesignale /CAT0-/CATn der CAT-Erfassungsschaltungen 12a0-12an empfängt eine Inverterschaltung 12c, die ein Ausgabesignal der NAND-Schaltung empfängt, eine Inverterschaltung 12d, die das Spaltenfreigabesignal /CE empfängt, und eine NAND-Schaltung 12e, die die Ausgabesignale der Inverterschaltungen 12c und 12d empfängt, auf. Die NAND-Schaltung 12e er­ zeugt das Adreßübergangserfassungssignal ATD. Ein Betrieb wird im folgenden kurz beschrieben.
Wenn ein Spaltenadreßsignalbit CA0 auf dem L-Pegel ist, ist das Ausgabesignal der NAND-Schaltung 12ab auf dem H-Pegel und ist das Ausgabesignal der NAND-Schaltung 12ac auf dem L-Pegel, so daß das Ausgabesignal der NAND-Schaltung 12ad auf dem H-Pegel ist.
Wenn ein Spaltenadreßsignalbit CA0 auf den H-Pegel ansteigt, fällt das Aus­ gabesignal der Inverterschaltung 12aa nach Ablauf einer Verzögerungszeit, die durch die Inverterschaltung 12aa bestimmt ist, auf den L-Pegel. Nachdem eine Verzögerungszeit, die durch die NAND-Schaltung 12ac bestimmt ist, abgelau­ fen ist, steigt das Ausgabesignal der NAND-Schaltung 12ac auf den H-Pegel entsprechend mit dem Fallen des Ausgabesignals der Inverterschaltung 12aa an. Dadurch fällt das Ausgabesignal der NAND-Schaltung 12ad nach dem eine Gatterverzögerungszeit, die durch die NAND-Schaltung 12ab bestimmt ist, ab­ gelaufen ist, auf den L-Pegel. Während der Gatterverzögerungszeit der NAND-Schaltung 12ab sind daher beide Ausgabesignale der NAND-Schaltungen 12ab und 12ac auf dem H-Pegel und das von der NAND-Schaltung 12ad erzeugte CAT-Erfassungssignal /CAT fällt auf den L-Pegel.
Wenn das Spaltenadreßsignalbit CA0 von dem H-Pegel auf den L-Pegel fällt, steigt das Ausgabesignal der NAND-Schaltung 12ab nach Ablauf der Gatter­ verzögerungszeit der NAND-Schaltung 12ab auf den H-Pegel an. Nachdem die Gatterverzögerungszeit der Inverterschaltung 12aa und die Gatterverzöge­ rungszeit der NAND-Schaltung 12ac abgelaufen sind, fällt das Ausgabesignal der NAND-Schaltung 12ac von dem H-Pegel auf den L-Pegel. In diesem Fall erreichen daher die Signale an beiden Eingängen der NAND-Schaltung den H-Pegel und das Ausgabesignal /CAT0 fällt auf den L-Pegel.
Zu jedem der Zeitpunkte, wenn das Spaltenadreßsignalbit CA0 sich von dem L-Pegel zu dem H-Pegel ändert oder umgekehrt, wird das Übergangserfassungs­ signal /CAT0 in den aktiven Zustand des L-Pegels gesetzt. Die aktive Zeit­ dauer des CAT-Erfassungssignales wird basierend auf den Gatterverzögerungs­ zeiten der NAND-Schaltungen 12ab und 12ac und des Inverters 12aa einge­ stellt.
Die NAND-Schaltung 12b empfängt die Ausgabesignale /CAT0-/CATn der CAT-Erfassungsschaltungen 12a0- 12an. Wenn eine Änderung auftritt, sogar wenn sie in einem Bit auftritt, erreicht daher das Ausgabesignal der NAND-Schaltung 12b den H-Pegel, so daß das Ausgabesignal der Inverterschaltung 12c den L-Pegel erreicht. Wenn das Spaltenfreigabesignal /CE in dem inaktiven Zustand des H-Pegels ist, ist das Adreßübergangserfassungssignal ATD von der NAND-Schaltung 12e auf dem H-Pegel. Wenn das Spaltenfreigabesignal /CE derart aktiviert ist, daß es den L-Pegel erreicht, erreicht das Ausgabesignal des Inverters 12 d den H-Pegel, so daß die NAND-Schaltung 12e als ein Inverter arbeitet, und ein Adreßübergangserfassungssignal ATD wird jedesmal aktiviert, wenn sich die Spaltenadresse entsprechend des Ausgabesignals der Inverter­ schaltung 12c ändert, und wird für eine vorbestimmte Zeitdauer auf dem H-Pegel sein. Die ATD-Schaltung 12 verwendet ebenfalls die interne Peripherver­ sorgungsspannung VccP als ihre Versorgungsspannung.
Fig. 7 zeigt schematisch eine Struktur eines Abschnittes, der ein internes Datenleitungsausgleichssignal IOEQ und das Spaltendekoderfreigabesignal CDE erzeugt. In Fig. 7 wird das interne Datenleitungsausgleichssignal IOEQ von einer Datenleitungsausgleichssteuerschaltung 13c erzeugt, die als Reaktion auf das Adreßübergangserfassungssignal ATD arbeitet und die interne Peri­ pherversorgungsspannung VccP als ihre Betriebsversorgungsspannung emp­ fängt. Das Spaltendekoderfreigabesignal CDE wird von der Spaltendekoder­ steuerschaltung 13d erzeugt, die als Reaktion auf das Adreßübergangserfas­ sungssignal ATD arbeitet und die interne Peripherversorgungsspannung VccP als ihre Betriebsversorgungsspannung empfängt. Das interne Datenleitungs­ ausgleichssignal IOEQ wird als Reaktion auf das Fallen (Deaktivierung) des Adreßübergangserfassungssignales ATD derart deaktiviert, daß es den L-Pegel erreicht, und wird als Reaktion auf den Anstieg (Aktivierung) des Adreßüber­ gangserfassungssignales ATD aktiviert.
Das Spaltendekoderfreigabesignal CDE wird als Reaktion auf die Deaktivie­ rung des Adreßänderungserfassungssignales ATD aktiviert und wird als Reak­ tion auf die Aktivierung des Adreßübergangserfassungssignales ATD deakti­ viert.
Fig. 8 zeigt schematisch eine Struktur, die die Spaltenbestimmungssignalerzeu­ gungsschaltung 7 und die Spaltenauswahlsignalerzeugungsschaltung 8, die in Fig. 1 gezeigt sind, aufweist. In Fig. 8 weist die Spaltenbestimmungssignaler­ zeugungsschaltung 7 einen Vordekoder 7a, der die interne Peripherversor­ gungsspannung VccP als eine Betriebsversorgungsspannung empfängt und die Adreßsignalbits CA0-CAn und /CA0-/CAn von dem Spaltenadreßpuffer in ein Vordekodiersignal Y dekodiert, und eine Dekodierschaltung 7b, die die interne Peripherversorgungsspannung VccP als Betriebsversorgungsspannung empfängt und als Reaktion auf die Aktivierung des Spaltendekoderfreigabesignals CDE aktiviert wird und das Vordekodiersignal Y von dem Vordekodierer 7a zum Erzeugen des Spaltenbestimmungssignales dekodiert, auf. Fig. 8 zeigt reprä­ sentativ eine NAND-Schaltung 7ba, die entsprechend einem Spaltenausgabe­ signal vorgesehen ist.
Die NAND-Schaltung 7ba empfängt die interne Peripherversorgungsspannung VccP als eine Betriebsversorgungsspannung und wird derart aktiviert, daß die Vordekodiersignale Yi und Yj dekodiert werden, wenn das Spaltendekoderfrei­ gabesignal CDE aktiv ist. Das Spaltenbestimmungssignal von der Dekodier­ schaltung 7b ist auf dem Spannungspegel der internen Peripherversorgungs­ spannung VccP, wenn es ausgewählt ist.
Die Spaltenauswahlsignalerzeugungsschaltung 8 empfängt die interne Feldver­ sorgungsspannung VccA als eine Betriebsversorgungsspannung und puffert das Spaltenbestimmungssignal von der Dekodierschaltung 7b zum Ausgeben. Fig. 8 zeigt repräsentativ eine Inverterschaltung 8a zum Erzeugen des Spaltenaus­ wahlsignales CSL. Die Inverterschaltung 8a invertiert das Spaltenbestim­ mungssignal von der NAND-Schaltung 7ba und setzt den Spannungspegel da­ von auf den Spannungspegel der internen Feldversorgungsspannung VccA.
Die NAND-Schaltung 7ba erzeugt ein Signal auf dem Massespannungspegel, wenn sie ausgewählt ist. In diesem Zustand erzeugt die Spaltenauswahl­ signalerzeugungsschaltung 8 das Spaltenauswahlsignal CSL auf dem Pegel der internen Feldversorgungsspannung VccA. Wenn das Ausgabesignal der NAND-Schaltung 7ba auf dem Spannungspegel der Peripherversorgungsspannung VccP ist, ist das Spaltenauswahlsignal CSL, das von der Inverterschaltung 8a, die in dieser Spaltenauswahlsignalerzeugungsschaltung 8 enthalten ist, erzeugt ist, auf dem Massespannungspegel. Die Inverterschaltung 8a ist aus CMOS-Tran­ sistoren gebildet und ein p-Kanal-MOS-Transistor, der darin vorgesehen ist, wird zuverlässig ausgeschaltet, wenn er ein Signal auf dem Pegel der internen Peripherversorgungsspannung VccP empfängt. Daher kann, sogar in dem Fall, bei dem der Spannungspegel der Betriebsversorgungsspannung VccP der Spal­ tenbestimmungssignalerzeugungsschaltung 7 unterschiedlich von dem der Be­ triebsversorgungsspannung VccA der Spaltenauswahlsignalerzeugungsschaltung 8 ist, das Spaltenauswahlsignal auf dem Spannungspegel der internen Feldver­ sorgungsspannung VccA zuverlässig erzeugt werden, ohne eine andere Pegel­ konvertierschaltung zum Konvertieren eines Spannungspegels zu benötigen, da die periphere Versorgungsspannung VccP größer ist als die interne Feldversor­ gungsspannung VccA.
Fig. 9 zeigt eine Struktur eines Abschnittes, der mit einer Leseverstärkerschal­ tung SA verbunden ist. In Fig. 9 weist die Leseverstärkerschaltung SA kreuz­ gekoppelte p-Kanal-MOS-Transistoren P1 und P2, einen p-Kanal-MOS-Tran­ sistor P3, der als Reaktion auf die Aktivierung des Leseverstärkeraktivierungs­ signales ΦSP die interne Feldversorgungsspannung VccA zu den Source der MOS-Transistoren P1 und P2 überträgt, n-Kanal-MOS-Transistoren N1 und N2, deren Drains und Gates kreuzgekoppelt sind, und einen n-Kanal-MOS- Transistor N3, der als Reaktion auf die Aktivierung des Leseverstärkeraktivie­ rungssignales ΦSN derart eingeschaltet wird, daß die Massespannung Vss zu den Source der MOS-Transistoren N1 und N2 übertragen wird, auf.
Eine Leseverstärkerausgleichsschaltung SEQ ist für Signalleitungen 31 und 32, die die Leseverstärkeraktivierungssignale ΦSP bzw. ΦSN übertragen, vorgese­ hen. Die Leseverstärkerausgleichsschaltung SEQ weist n-Kanal-MOS-Transi­ storen N4 und N5, die als Reaktion auf ein Leseausgleichsanweisungssignal ΦBQS derart angeschaltet werden, daß eine Zwischenspannung Vb1 (=VccA/2) zu den Signalleitungen 31 bzw. 32 übertragen wird, und einen n-Kanal-MOS- Transistor N6, der als Reaktion auf die Aktivierung des Leseausgleichsanwei­ sungssignal ΦBQS derart eingeschaltet wird, daß die Signalleitungen 31 und 32 elektrisch kurzgeschlossen werden, auf.
Für die Signalleitungen 31 und 32 sind ein n-Kanal-MOS-Transistor N7, der als Reaktion auf die Aktivierung eines Leseverstärkertreibersignales ΦSAP derart eingeschaltet wird, daß die Massespannung Vss auf die Signalleitung 3 1 über­ tragen wird, und ein p-Kanal-MOS-Transistor P4, der als Reaktion auf die Ak­ tivierung eines Leseverstärkertreibersignals ΦSAN derart eingeschaltet wird, daß die interne Feldversorgungsspannung VccA auf die Signalleitung 32 über­ tragen wird, vorgesehen. Die Leseverstärkertreibersignale ΦSAP und ΦSAN weisen Amplituden von der internen Peripherversorgungsspannung VccP auf. Die Leseverstärkertreibersignale ΦSAP und ΦSAN werden, wenn sie inaktiv sind, auf den Spannungspegel der Zwischenspannung Vb1 (=VccA/2) vorge­ laden.
Für die Bitleitungen BL und /BL ist eine Bitleitungsausgleichsschaltung BEQ vorgesehen, die als Reaktion auf die Aktivierung des Bitleitungsausgleichsan­ weisungssignals ΦBQB derart eingeschaltet wird, daß die Zwischenspannung Vb1 (=VccA/2) auf die Bitleitungen BL und /BL übertragen wird. Die Bitlei­ tungsausgleichsschaltung BEQ weist die gleiche Struktur wie die Leseverstär­ kerausgleichsschaltung SEQ auf. Das Bitleitungsausgleichsanweisungssignal ΦBQB ist auf dem Spannungspegel der internen Feldversorgungsspannung VccA. Zum Sich 27684 00070 552 001000280000000200012000285912757300040 0002019753495 00004 27565erstellen der gewünschten Spannungseigenschaften der MOS-Transistoren in dem Feld wird der Spannungspegel des Bitleitungsaus­ gleichsanweisungssignals ΦBQB auf dem Spannungspegel der internen Versor­ gungsspannung VccA gehalten, wenn es aktiviert ist.
Für die Bitleitungen BL und /BL ist eine I/O-Gatterschaltung 9a vorgesehen, die als Reaktion auf das Spaltenauswahlsignal CSL derart eingeschaltet wird, daß die Bitleitungen BL und /BL mit den internen Datenleitungen 35a bzw. 35b verbunden werden. Die I/O-Gatterschaltung 9a weist Übertragungsgattertran­ sistoren Ta und Tb auf, die aus n-Kanal-MOS-Transistoren, die das Spalten­ auswahlsignal CSL an ihren Gates empfangen, gebildet sind.
Für die internen Datenleitungen 35a und 35 b ist eine Ausgleichsschaltung 40 vorgesehen, die derart eingeschaltet wird, daß das Potential auf den internen Datenleitungen 35a und 35b ausgeglichen wird. Das Ausgleichsanweisungs­ signal IOEQ ist auf dem Spannungspegel der internen Peripherversorgungs­ spannung VccP.
Wie in Fig. 9 gezeigt ist, empfangen die Übertragungsgattertransistoren Ta und Tb der I/O-Gatterschaltung 9a an ihren Gates das Spaltenauswahlsignal CSL auf dem Spannungspegel der internen Feldversorgungsspannung VccA. Die MOS-Transistoren P1-P3 und N1-N3, die die Leseverstärkerschaltung SA bil­ den, empfangen an ihren Gates, wenn sie aktiv sind, höchstens den Spannungs­ pegel der internen Feldversorgungsspannung VccA. Daher kann eine Balance zwischen der Stromtreiberfähigkeit dieser MOS-Transistoren P1-P3 und N1-N3 und der Stromtreiberfähigkeit der Übertragungsgattertransistoren Ta und Tb gehalten werden, ohne eine komplizierte Abmessungseinstellung, und es ist möglich, eine schnelle Potentialänderung an den Leseknoten (Bitleitungen BL und /BL) der Leseverstärkerschaltung SA zu unterdrücken, sogar wenn eine Datenkollision aufgrund einer ungenügenden Ausgleichung der internen Daten­ leitungen 35a und 35b auftritt. Daher tritt die Inversion eines gehaltenen Datenwertes der Leseverstärkerschaltung SA nicht auf.
Dies ist deshalb, da die Übertragungsgattertransistoren Ta und Tb an ihren Gates die Spannung auf einem Pegel der internen Feldversorgungsspannung VccA empfangen und ihre Stromtreiberfähigkeit kleiner gemacht werden kann als die in dem Fall, bei dem sie mit der internen Peripherversorgungsspannung VccP versorgt werden. Die Beziehung, die mit Bezug zu den Abmessungen der MOS-Transistoren, die die Leseverstärkerschaltung bilden, und der Über­ tragungsgattertransistoren, die die I/O-Gatterschaltung bilden, festgelegt ist, kann ähnlich zu der in dem Fall, bei dem die Versorgungsspannung auf dem abgesenkten Pegel gemeinsam der Schaltungsanordnung für das Feld und der peripheren Schaltungsanordnung bereitgestellt ist, ähnlich zu dem der Anmel­ derin bekannten Fall, gemacht werden. Daher können die internen Versor­ gungsspannungen auf optimale Spannungspegel eingestellt werden, ohne daß eine Änderung im Entwurf benötigt wird (siehe Fig. 10).
Genauer ist, wie in Fig. 10 gezeigt ist, die aktive Zeitdauer des internen Daten­ leitungsausgleichsanweisungssignales IOEQ kurz, so daß die Signalpotentiale eines Datenwerts auf den internen Datenleitungen 35a und 35b ausreichend ausgeglichen werden. Sogar wenn das Spaltenauswahlsignal CSL zum Zeit­ punkt t3 zu dem ausgewählten Zustand ansteigt, sind die Stromtreiberfähigkei­ ten der Transfergattertransistoren Ta und Tb relativ klein und ähnlich zu den Stromtreiberfähigkeiten der MOS-Transitoren, die die Leseverstärkerschaltung SA bilden. Sogar beim Verbinden mit den internen Datenleitungen, die einen umgekehrten Datenwert tragen, tritt eine Potentialänderung auf den Bitleitun­ gen BL und /BL langsam auf und eine Inversion des gehaltenen Datenwertes der Leseverstärkerschaltung SA, die durch den umgekehrten Datenwert auf den internen Datenleitungen verursacht werden kann, wird verhindert. Daher wird ein durch die Leseverstärkerschaltung SA gehaltener Datenwert zuverlässig zu den internen Datenleitungen 35a und 35b übertragen.
Bei der in Fig. 9 gezeigten Struktur können das Leseverstärkerausgleichsan­ weisungssignal ΦBQS und das Bitleitungsausgleichsanweisungssignal ΦBQB beide auf den Spannungspegel der internen Peripherversorgungsspannung VccP eingestellt werden und können alternativ auf den Spannungspegel der internen Feldversorgungsspannung VccA eingestellt werden. Diese Signale können ebenfalls die gleichen sein.
Eine Modifikation
Fig. 11 zeigt schematisch eine Struktur einer Modifikation der ersten Ausfüh­ rungsform. Die in Fig. 11 gezeigte Struktur ist mit Hochziehtransistoren N8, N9 für interne Datenleitungen 42a bzw. 42b vorgesehen. Die Hochziehtran­ sistoren N8 und N9 werden als Reaktion auf ein invertiertes Signal /WDE des Schreibanweisungssignales, das als Reaktion auf das Schreibfreigabesignal /WE erzeugt ist, eingeschaltet. Somit sind die Hochziehtransistoren N8 und N9 nur aus, wenn ein Datenwerteinschreiben durchgeführt wird. Wenn sie eingeschal­ tet sind, ziehen die Hochziehtransistoren N8 und N9 die internen Datenleitun­ gen 42a und 42b auf den Spannungspegel von (VccA-Vth) hoch, wobei Vth eine Schwellenspannung der Hochziehtransistoren N8 bzw. N9 darstellt.
Für die internen Datenleitungen 42a und 42 b ist eine Ausgleichsschaltung 40 vorgesehen, die als Reaktion auf das Ausgleichsanweisungssignal IOEQ auf dem Pegel der internen Peripherversorgungsspannung VccP die internen Daten­ leitungen 42a und 42b ausgleicht. Die Ausgleichsschaltung 40 in Fig. 11 ist die gleiche wie die, die in Fig. 9 gezeigt ist.
Die I/O-Gatterschaltung 9a, die als Reaktion auf die Aktivierung des Span­ nungsauswahlsignales CSL eingeschaltet wird, ist zwischen den internen Daten­ leitungen 42a und 42 b und den Bitleitungen BL und /BL angeordnet. Das Spaltenauswahlsignal CSL ist auf dem Spannungspegel der internen Feldversor­ gungsspannung VccA.
In Verbindung mit der in Fig. 1 1 gezeigten Struktur wird nun eine Beschrei­ bung eines solchen Falles angegeben, bei dem das Ausgleichsanweisungssignal IOEQ nur für eine kurze Zeitdauer von dem Zeitpunkt t0 bis zum Zeitpunkt t1 aktiv ist, die Spannungen der internen Datenleitungen 42a und 42b nicht aus­ reichend ausgeglichen sind und das Spaltenauswahlsignal CSL zum Zeitpunkt t3 auf den H-Pegel ansteigt. In dem in Fig. 12 gezeigten Zustand ist eine Span­ nung auf dem L-Pegel auf der Bitleitung BL ausgelesen und die Bitleitung /BL ist auf dem Spannungspegel der internen Feldversorgungsspannung VccA. So­ gar in diesem Fall ist das Spaltenauswahlsignal CSL auf dem Spannungspegel der internen Feldversorgungsspannung VccA, ist die Stromtreiberfähigkeit kleiner als die in dem Fall, bei der die interne Peripherversorgungsspannung VccP geliefert wird, und die internen Datenleitungen 42a und 42b können auf die Spannungspegel entsprechend den Spannungspegeln der Bitleitungen BL bzw. /BL getrieben werden, ohne eine Inversion der Spannungspegel der Bit­ leitungen BL und /BL.
In Fig. 12 ist jedoch aufgrund dem Vorsehen der Hochziehtransistoren N8 und N9 der L-Pegel höher als der des Massespannungspegels und die Signalampli­ tuden der internen Datenleitungen 42a und 42b während des Datenlesens sind kleiner als die während des Datenschreibens.
Entsprechend der ersten Ausführungsform, wie oben beschrieben wurde, ist der Spannungspegel des Spaltenauswahlsignals, das an die I/O-Gatterschaltung, die zum Verbinden des Bitleitungspaares mit dem internen Datenleitungspaar vor­ gesehen ist, angelegt ist, auf dem gleichen Spannungspegel wie die interne Feldversorgungsspannung, d. h. die Leseverstärkerbetriebsversorgungsspan­ nung, eingestellt, so daß eine Balance zwischen der Stromtreiberfähigkeit der I/O-Gatterschaltung und der Stromtreiberfähigkeit der Leseverstärkerschaltung eingehalten wird. Daher kann, sogar in dem Fall, daß eine Datenkollision auf­ grund einem ungenügenden Ausgleichen der Spannungen auf dem internen Datenleitungspaar auftritt, ein Datenlesen akkurat durchgeführt werden, ohne eine Inversion der Spannung auf der Bitleitung, die durch den Leseverstärker gehalten wird. In diesem Fall ist es nicht notwendig die interne Datenleitungs­ ausgleichszeitdauer zu verlängern und daher kann das Datenlesen akkurat durchgeführt werden, ohne die schnelle Zugriffsfähigkeit zu beeinträchtigen.
2. Ausführungsform
Fig. 13 zeigt eine Struktur eines Hauptabschnittes einer Halbleiterspeicherein­ richtung entsprechend einer zweiten Ausführungsform. In Fig. 13 ist ein Speicherzellenfeld in eine Mehrzahl von Speicherblöcken MB00-MBnn aufge­ teilt, die jeweils eine Mehrzahl von Speicherzellen MC aufweisen, die in einer Matrixform angeordnet sind. Die Speicherblöcke MBi0-MBin, die in jeder Zeile angeordnet sind, bilden einen Zeilenblock und Wortleitungen WL erstrecken sich durch die Speicherblöcke in dem Zeilenblock. Zum Beispiel bilden die Speicherblöcke MB00-MB0n einen Zeilenblock. Die Speicherblöcke MB0j-MBnj, die in einer Spalte angeordnet sind, bilden einen Spaltenblock. Die Spaltenauswahlleitung CSL wird gemeinsam für die Speicherblöcke in dem gleichen Spaltenblock angeordnet.
Spaltendekoderschaltungen CD0-CDn sind entsprechend den Spaltenblöcken angeordnet. Die Spaltendekoderschaltungen CD0-CDn empfangen die interne periphere Versorgungsspannung VccP und die interne Feldversorgungsspan­ nung VccA als Betriebsversorgungsspannungen. Ein Abschnitt, der das Spal­ tenbestimmungssignal erzeugt, empfängt die interne Peripherversorgungsspan­ nung VccP als seine Betriebsversorgungsspannung. Eine Ausgabestufe zum Übertragen des Spaltenauswahlsignales auf die Spaltenauswahlleitung empfängt die interne Feldversorgungsspannung VccA als ihre Betriebsversorgungsspan­ nung.
Es sind lokale I/O-Busse LIOP00-LIOPmn für die Speicherblöcke MB00-MBmn entsprechend angeordnet. Die lokalen I/O-Busse LIOP00-LIOPmn übertragen Daten zu und von nur dem entsprechenden Speicherblock. Jeder der lokalen I/O-Busse LIOP00-LIOPmn kann eine geeignete Busbreite (Bitbreite) aufwei­ sen.
Es sind globale I/O-Busse GIOP0-GIOPn entsprechend den Spaltenblöcken an­ geordnet. Die globalen I/O-Busse GIOP0-GIOPn übertragen Daten nur zu und von den Speicherblöcken, die in dem entsprechenden Spaltenblock enthalten sind.
Es sind Zeilenblockauswahlschalter RSW00-RSWmn, die als Reaktion auf das Zeilenblockauswahlsignal eingeschaltet werden, zwischen den lokalen I/O-Bussen und den entsprechenden globalen I/O-Bussen angeordnet. Die lokalen I/O-Busse des Zeilenblocks, der eine ausgewählte Wortleitung aufweist, sind mit den entsprechenden globalen I/O-Bussen GIOP0-GIOPn verbunden. Das Auswählen des Zeilenblockes wird durch Dekodieren von vorbestimmten Adressenbits (Blockadresse), die in dem Zeilenadreßsignal enthalten sind, durchgeführt. Daher wird die Verbindung zwischen dem lokalen I/O-Bus und dem globalen I/O-Bus entsprechend der Aktivierung des Zeilenadreßauslöse­ signals /RAS durchgeführt. Entsprechend dem globalen I/O-Bussen GIOP0-GIOPn sind Lese-/Schreibschaltungen RW0-RWn angeordnet, die eine Daten­ übertragung durchführen, wobei jede die interne Peripherversorgungsspannung VccP als ihre Betriebsversorgungsspannung empfängt.
Eine Struktur, die die lokalen I/O-Busse und die globalen I/O-Busse, die in Fig. 13 gezeigt sind, aufweist, wird eine hierarchische Datenleitungsstruktur genannt und kann eine Übertragung von Multibitdaten durchführen, ohne eine Erhöhung einer Fläche, die durch die Verbindungsleitungen belegt ist. Fig. 14 zeigt schematisch eine Verbindungsstruktur von einem Bitleitungspaar, dem lokalen I/O-Leitungspaar und dem globalen I/O-Leitungspaar bei den hier­ archischen Datenleitungen. Das globale I/O-Datenleitungspaar GIOP ist elek­ trisch mit dem lokalen I/O-Leitungspaar LIOP über den Zeilenblockauswahl­ schalter RSW verbunden. Der Zeilenblockauswahlschalter RSW empfängt ein Zeilenblockauswahlsignal ΦRB auf dem Spannungspegel der internen Peripher­ versorgungsspannung VccP.
Für das lokale I/O-Leitungspaar ist eine Datenleitungsausgleichs-/-vorlade­ schaltung PR, die auf ein Datenleitungsausgleichsanweisungssignal ΦBQ derart reagiert, daß sie derart aktiviert wird, daß die lokalen I/O-Leitungen, die in dem lokalen I/O-Leitungspaar LIOP enthalten sind, auf den Spannungspegel der Zwischenspannung Vb1 (=VccA/2) vorgeladen und ausgeglichen werden, und eine Ausgleichsschaltung LEQ, die zum Ausgleichen der Spannungspegel auf den I/O-Leitungen, die in dem lokalen I/O-Leitungspaar LIOP enthalten sind, auf ein Ausgleichsanweisungssignal LIEQ für eine lokale Datenleitung reagiert, vorgesehen.
Das Datenleitungsausgleichsanweisungssignal ΦBQ ist auf dem Spannungspegel der internen Peripherversorgungsspannung VccP und wird aktiviert und deak­ tiviert als Reaktion auf das Zeilenadreßauslösesignal /RAS. Das Datenleitungs­ ausgleichsanweisungssignal LIEQ wird aktiviert und deaktiviert als Reaktion auf das Adreßübergangserfassungssignal ATD. Daher ist das Ausgleichsanwei­ sungssignal LIEQ für die lokale I/O-Leitung äquivalent zu dem internen Daten­ leitungsausgleichsanweisungssignal IOEQ in der schon beschriebenen ersten Ausführungsform und kann derart aktiviert werden, daß es den Spannungspegel der internen Peripherversorgungsspannung VccP erreicht.
Das lokale I/O-Leitungspaar LIOP ist elektrisch mit dem Bitleitungspaar BLP über die I/O-Gatterschaltung IOG verbunden. Die I/O-Gatterschaltung IOG empfängt das Spaltenauswahlsignal CSL (d. h. das Signal auf der Spaltenaus­ wahlleitung) von der Spaltendekoderschaltung. Das Spaltenauswahlsignal CSL ist auf dem Spannungspegel der internen Feldversorgungsspannung VccA.
Für das Bitleitungspaar BLP ist eine Leseverstärkerschaltung SA vorgesehen, die auf die Aktivierung der Leseverstärkeraktivierungssignale ΦSP und ΦSN derart reagiert, daß sie zum differentiellen Verstärken der Potentiale auf den Bitleitungen des Bitleitungspaares BLP aktiviert wird. Das Leseverstärker­ aktivierungssignal ΦSN wird auf den Spannungspegel der internen Versor­ gungsspannung VccA für das Feld getrieben, wenn es aktiviert wird. Das Lese­ verstärkeraktivierungssignal ΦSP wird auf den Spannungspegel der Massespan­ nung Vss getrieben, wenn es aktiviert wird. Die Leseverstärkeraktivierungs­ signale ΦSP und ΦSN sind auf dem Pegel der Zwischenspannung Vb1 in einem Bereitschaftszustand. Die Leseverstärkeraktivierungssignale ΦSP und ΦSN sind äquivalent zu denen, die in der schon beschriebenen Fig. 9 gezeigt sind.
Wenn die Leseverstärkerschaltung SA aktiv ist, wird die interne Feldversor­ gungsspannung VccA zu der Bitleitung des Bitleitungspaares BLP auf einem höheren Potential übertragen.
Für das Bitleitungspaar BLP ist weiterhin eine Bitleitungsausgleichsschaltung BEQ vorgesehen, die, wenn das Bitleitungsausgleichsanweisungssignal ΦBQ aktiviert wird, derart aktiviert wird, daß die Zwischenspannung Vb1 auf jede Bitleitung des Bitleitungspaares BLP übertragen wird. Die Struktur der Bitlei­ tungsausgleichsschaltung BEQ ist die gleiche wie von einer lokalen I/O-Leitungspaarausgleichsschaltung LEPR. Das Bitleitungsausgleichsanweisungs­ signal ΦBQ ist auf dem Spannungspegel der internen Peripherversorgungsspan­ nung VccP und ist das gleiche wie das Ausgleichsanweisungssignal ΦBQ, das an die lokale I/O-Leitungsausgleichsschaltung angelegt ist. Das Ausgleichsan­ weisungssignal ΦBQ wird zum Vorladen und Ausgleichen der Lesever­ stärkeraktivierungssignale ΦSP und ΦSN auf den Zwischenspannungspegel in einem Bereitschaftszustand (siehe Fig. 9) verwendet.
Die in Fig. 13 und 14 gezeigten Strukturen unterscheiden sich von denen der ersten Ausführungsform nur darin, daß die internen I/O-Leitungen die hier­ archische Struktur mit den lokalen Datenbussen und globalen Datenbussen bil­ det. Die Auswahl der Zeilen- und Spaltenblöcke wird entsprechend den vor­ bestimmten Bits, die in dem Zeilenadreßsignal bzw. dem Spaltenadreßsignal ent­ halten sind, durchgeführt. Nur die Wortleitung in dem ausgewählten Zeilen­ block wird in den ausgewählten Zustand getrieben.
Entsprechend dieser hierarchischen Datenleitungsstruktur werden das globale I/O-Leitungspaar GIOP und das lokale I/O-Leitungspaar LIOP elektrisch mit­ einander verbunden, während das Zeilenadreßauslösesignal /RAS aktiv ist. Ent­ sprechend dem Übergang in dem Spaltenadreßsignal wird das Ausgleichsanwei­ sungssignal LIEQ für das lokale I/O-Leitungspaar aktiviert. Daher wird das lokale I/O-Leitungspaar LIOP mit dem globalen I/O-Leitungspaar GIOP ver­ bunden und folglich wird eine größere Last mit dem Bitleitungspaar BLP ver­ bunden. Das kann die Wahrscheinlichkeit erhöhen, daß eine Inversion des ge­ haltenen Datenwertes der Leseverstärkerschaltung SA aufgrund einer Daten­ kollision, die auftritt, während das Auswahlsignal CSL aktiv ist, wenn das lo­ kale Datenleitungspaar LIOP nicht ausreichend ausgeglichen ist, verursacht wird.
Durch Einstellen des Spaltenauswahlsignales CSL auf den Spannungspegel der internen Feldversorgungsspannung VccA kann eine Balance zwischen der Stromtreiberfähigkeit der MOS-Transistoren, die in der Leseverstärkerschal­ tung SA enthalten sind, und der der I/O-Gattertransistoren gehalten werden und daher tritt eine Inversion des Datenwertes der Leseverstärkerschaltung SA nicht auf.
Fig. 15 zeigt schematisch eine Struktur eines Abschnittes der verschiedene Steuersignale, die in Fig. 14 gezeigt sind, erzeugt. In Fig. 15 weist die Zeitab­ laufsteuerschaltung eine zeilenverbundene Ausgleichssteuerschaltung 50, die die interne Peripherversorgungsspannung VccP als ihre Betriebsversorgungs­ spannung empfängt und das Ausgleichsanweisungssignal ΦBQ als Reaktion auf das Zeilenadressauslösesignal /RAS erzeugt, eine Leseverstärkersteuerschal­ tung 52, die die interne Peripherversorgungsspannung VccP als ihre Betriebs­ versorgungsspannung empfängt und die Leseverstärkertreibersignale ΦSAP und ΦSAN entsprechend einem Ausgabesignal der zeilenverbundenen Aus­ gleichssteuerschaltung 50 erzeugt, und eine Spaltensperrsteuerschaltung 54, die die interne Peripherversorgungsspannung VccP als ihre Betriebsversor­ gungsspannung empfängt und das Spaltenfreigabesignal /CE und das Spalten­ adreßfreigabesignal CADE entsprechend einem Ausgabesignal der Lesever­ stärkersteuerschaltung 52 erzeugt, auf.
Die von der Leseverstärkersteuerschaltung 52 erzeugten Leseverstärkertrei­ bersignale ΦSAP und ΦSAN werden zum Treiben der Leseverstärkeraktivie­ rungssignale ΦSP und ΦSN in den aktiven Zustand verwendet. Diese Struktur ist die gleiche wie die Strukturen, die in Fig. 9 und 20 gezeigt sind. In dieser zweiten Ausführungsform wird jedoch nur der Leseverstärker, der für den aus­ gewählten Speicherblock vorgesehen ist, in den aktiven Zustand getrieben. Da­ her wird das aktuelle Leseverstärkertreibersignal durch Kombination des Lese­ verstärkeraktivierungssignals und der Zeilenblockbestimmungsadresse erzeugt.
Die Zeitablaufsteuerschaltung weist einen Spaltenadreßpuffer 56, der die interne Peripherversorgungsspannung VccP als Betriebsversorgungsspannung empfängt der ein Spaltenadreßsperrsignal CAI, das entsprechend dem Zeilenadreßauslösesignal /RAS erzeugt ist, empfängt und der das interne Adreßsignal basierend auf dem extern angelegten Adreßsignal entsprechend mit dem Spaltenadreßfreigabesignal CADE von der Spaltensperrsteuerschaltung 54 erzeugt, eine ATD-Schaltung 58, die die interne Peripherversorgungsspannung VccP als ihre Betriebsversorgungsspannung empfängt und den Zeitpunkt des Übergangs des internen Spaltenadreßsignales, das von dem Spaltenadreßpuffer 56 angelegt ist, erfaßt, und eine spaltenbezogene Steuerschaltung 60, die die interne Peripherversorgungsspannung VccP als ihre Betriebsversorgungsspan­ nung empfängt und das Ausgleichsanweisungssignal LIEQ für das lokale I/O-Leitungspaar und das Spaltendekoderfreigabesignal CDE entsprechend dem Adreßübergangserfassungssignal ATD von der ATD-Schaltung 58 erzeugt, auf. Das Spaltendekoderfreigabesignal CDE wird an die in Fig. 13 gezeigten Spal­ tendekoderschaltungen CD0-CDn angelegt.
Die Steuersignale für den ausgewählten Speicherblock werden aus Kombina­ tionen der Ausgabesignale der in Fig. 15 gezeigten Zeitablaufsteuerschaltung und des Zeilenblockbestimmungsadreßsignales erzeugt. Die nicht-ausgewählten Speicherblöcke, d. h. Blöcke, die keine ausgewählten Speicherzellen enthalten, werden in dem Vorladezustand gehalten.
Eine Modifikation
Fig. 16 zeigt eine Struktur eines Hauptabschnittes einer Modifikation einer zweiten Ausführungsform. Fig. 16 zeigt eine Struktur eines Abschnittes, der mit einem Bitleitungspaar BLP, dem lokalen I/O-Leitungspaar LIOP und dem globalen I/O-Leitungspaar GIOP verbunden ist. Die in Fig. 16 gezeigte Struk­ tur unterscheidet sich von der in Fig. 14 gezeigten in dem folgenden Punkt. Das Ausgleichsanweisungssignal ΦBQL der internen Datenleitung, das an die lokale I/O-Leitungspaarausgleichs-/-vorladeschaltung LEPR, die für das lokale I/O-Leitungspaar LIOP vorgesehen ist, angelegt ist, ist im Spannungspegel verschieden zu dem Bitleitungsausgleichsanweisungssignal ΦBQB, das an die Bitleitungsausgleichs-/-vorladeschaltung BEQ, die für das Bitleitungspaar BLP vorgesehen ist, angelegt ist.
Das Bitleitungsausgleichsanweisungssignal ΦBQB ist auf dem Spannungspegel der internen Feldversorgungsspannung VccA und das Ausgleichsanweisungs­ signal ΦBQL des lokalen I/O-Leitungspaares ist auf dem Spannungspegel der internen peripheren Versorgungsspannung VccP. Das Ausgleichsanweisungs­ signal ΦBQL des lokalen I/O-Leitungspaares wird ebenfalls zum Vorladen und Ausgleichen der Leseverstärkeraktivierungssignale ΦSP und ΦSN auf den Zwischenspannungspegel während dem Standby verwendet. Andere Strukturen als die obigen sind die gleichen wie die, die in Fig. 14 gezeigt sind. Ent­ sprechende Abschnitte tragen die gleichen Bezugszeichen und werden im fol­ genden nicht beschrieben.
Bei der in Fig. 16 gezeigten Struktur werden zwei Signale, d. h. das Bitlei­ tungsausgleichsanweisungssignal ΦBQB und das Ausgleichsanweisungssignal ΦBQL des lokalen I/O-Leitungspaares, als die Ausgleichsanweisungssignale verwendet. Diese Signale werden aktiviert und deaktiviert in im wesentlichen gleichen Zeitabläufen als Reaktion auf das Zeitauslösesignal /RAS. Das Bitlei­ tungsausgleichsanweisungssignal ΦBQB für die Bitleitungsausgleichs-/-vorlade­ schaltung BEQ kann jedoch auf dem Spannungspegel der internen Feldversor­ gungsspannung VccA sein, wodurch es möglich wird, die Zuverlässigkeit der Gateisolierfilme der MOS-Transistoren, die in der Bitleitungsausgleichsschal­ tung BEQ enthalten sind, sicherzustellen, und alle Signale, die in dem Speicherzellenfeld übertragen werden, können Signale auf Spannungspegel die zwischen der internen Versorgungsspannung VccA und der Massespannung Vss variieren (außer für das Wortleitungstreibersignal mit dem Spannungspegel von 3/2 mal höher als die Versorgungsspannung VccA) sein.
Bei der in Fig. 16 gezeigten Struktur ist das an die I/O-Gatterschaltung IOG angelegte Spaltenauswahlsignal CSL auf dem Spannungspegel der internen Feldversorgungsspannung VccA und die Inversion eines Datenwertes der Lese­ verstärkerschaltung SA tritt nicht auf, sogar wenn eine Datenkollision aufgrund eines ungenügenden Ausgleichens des lokalen I/O-Leitungspaares LIOP auf­ tritt.
Die in Fig. 13 gezeigte Lese-/Schreibschaltung RW kann die interne Feldver­ sorgungsspannung VccA als ihre Versorgungsspannung empfangen.
Entsprechend der zweiten Ausführungsform kann die Halbleiterspeichereinrich­ tung mit der hierarchischen Datenleitungsstruktur, die globale Datenbusse und lokale Datenbusse aufweist, eine Inversion eines Datenwertes der Leseverstär­ kerschaltung verhindern, sogar wenn eine Datenkollision aufgrund eines unge­ nügenden Ausgleichens des lokalen I/O-Leitungspaares LIOP auftritt, da der Spannungspegel des Spaltenauswahlsignales, das an die I/O-Gatterschaltung zum Verbinden zwischen dem lokalen I/O-Bus und dem ausgewählten Bitlei­ tungspaar angelegt ist, auf dem Spannungspegel der internen Feldversorgungs­ spannung ist. Daher kann ein Datenwertlesen akkurat durchgeführt werden. Es ist ebenfalls nicht notwendig, die Ausgleichszeitdauer zum Verhindern eines ungenügenden Ausgleichens zu erhöhen, so daß ein schneller Zugriff erreicht werden kann.
Es wird nur benötigt, daß der Spannungspegel des Spaltenauswahlsignals auf den internen Steuerversorgungsspannungspegel gesetzt wird. Es ist nicht not­ wendig, die Abmessungen der MOS-Transistoren, die in der Leseverstärker­ schaltung enthalten sind, und der Übertragungsgattertransistoren, die das I/O-Gatter bilden, entsprechend ihrer internen Peripherversorgungsspannung neu einzustellen und es ist leicht sich an eine Änderung der Versorgungsspannung anzupassen.
Bei der obigen ersten und zweiten Ausführungsform werden die internen Datenleitungen und die lokalen I/O-Leitungen ausgeglichen, wenn sich die Spaltenadresse ändert. Alternativ kann eine solche Struktur verwendet werden, daß die interne Datenleitungen und die lokalen I/O-Leitungen nicht ausge­ glichen werden, wenn sich die Spaltenadresse ändert.
Entsprechend den Ausführungsformen, wie oben beschrieben wurde, ist der Spannungspegel des Spaltenauswahlsignals, das an die I/O-Gatterschaltung, die zum Verbinden des Bitleitungspaares mit dem internen Datenleitungspaar vor­ gesehen ist, angelegt ist, auf dem gleichen Spannungspegel wie die interne Feldversorgungsspannung, die der Leseverstärker als seine Betriebsversor­ gungsspannung verwendet. Daher kann eine Balance zwischen der Strom­ treiberfähigkeit der I/O-Gatterschaltung und der der MOS-Transistoren der Leseverstärkerschaltung eingehalten werden, so daß eine Inversion des gehal­ tenen Datenwertes der Leseverstärkerschaltung nicht auftritt, sogar wenn eine Datenkollision aufgrund eines ungenügenden Ausgleichens des internen Daten­ leitungspaares auftritt, und daher kann ein akkurates Datenlesen durchgeführt werden, ohne die Zugriffszeit zu erhöhen.

Claims (6)

1. Halbleiterspeichereinrichtung mit
einer Mehrzahl von internen Versorgungsschaltungen (1, 2) zum Erzeugen,
einer Mehrzahl von internen Versorgungsspannungen (VccA, VccP) mit je­ weils einem unterschiedlichen Spannungspegel,
einem Speicherzellenfeld (3) mit einer Mehrzahl von Speicherzellen (MC), die in Zeilen und Spalten angeordnet sind,
einer Mehrzahl von Bitleitungspaaren (BLP, BL, /BL), die entsprechend den Spalten angeordnet sind und entsprechend mit den Speicherzellen (MC) der entsprechenden Spalten verbunden sind,
einer Mehrzahl von Wortleitungen (WL), die entsprechend den Zeilen angeord­ net sind und entsprechend mit den Speicherzellen (MC) in den entsprechenden Zeilen verbunden sind,
einer Mehrzahl von Leseverstärker (6, SA), die entsprechend der Mehrzahl von Bitleitungspaaren (BLP, BL, /BL) zum differentiellen Verstärken von Potentia­ len auf den entsprechenden Bitleitungspaaren (BLP, BL, /BL), wenn sie akti­ viert sind, angeordnet sind,
wobei jeder der Leseverstärker einen ersten Schaltungsabschnitt (p1, p2, p3) zum Übertragen einer ersten internen Versorgungsspannung (VccA), die von der ersten internen Versorgungsschaltung (1), die in der Mehrzahl von internen Versorgungsschaltungen (1) enthalten ist, erzeugt ist, zu einer Bitleitung (BL, /BL) eines entsprechenden Bitleitungspaares (BLP) auf einem höheren Poten­ tial, wenn er aktiviert ist, aufweist,
einem Spaltenauswahlmittel (7, 8, CD0-CDn) zum Erzeugen eines Spaltenaus­ wahlsignales (CSL), das eine adressierte Spalte von der Mehrzahl von Spalten entsprechend einem Adreßsignal erzeugt, wobei das Spaltenauswahlmittel ein Mittel (7 , 8) zum Erzeugen des Spaltenauswahlsignals (CSL) auf dem Pegel der ersten internen Versorgungsspannung (VccA) aufweist,
einem Spaltenauswahlgatter (9, 9a, IOG) zum elektrischen Verbinden des Bit­ leitungspaares (BLP), das entsprechend der adressierten Spalte angeordnet ist,
mit einem internen Datenleitungspaar (35a, 35b, 42a, 42b, /LOP) entsprechend dem Spaltenauswahlsignal (CSL) und
einer peripheren Schaltung (4, 5, 10, 11, 12, 13, RW0-RWn), die eine zweite interne Versorgungsspannung (VccP), die größer ist als die erste interne Ver­ sorgungsspannung (VccA), als ihre Betriebsversorgungsspannung empfängt und einen Betrieb durchführt, der zumindest mit einem Zeilenauswählen für die Mehrzahl von Zeilen entsprechend einem extern angelegten Signal (/RAS, Adresse) verbunden ist.
2. Halbleiterspeichereinrichtung nach Anspruch 1, bei der
das Mittel (7, 8) zum Erzeugen des Spaltenauswahlsignales (CSL)
ein Mittel (7a, 7b), das die zweite interne Versorgungsspannung (VccP) als ihre Betriebsversorgungsspannung empfängt und ein Spaltenbestimmungssignal durch Dekodieren des Adreßsignals erzeugt, und
ein Mittel (8, 8a), das die erste interne Versorgungsspannung (VccA) als ihre Betriebsversorgungsspannung empfängt und das Spaltenauswahlsignal (CSL) entsprechend dem Spaltenbestimmungssignal erzeugt, aufweist.
3. Halbleiterspeichereinrichtung nach Anspruch 1 oder 2,
bei der das Speicherzellenfeld (3) in eine Mehrzahl von Speicherblöcken (MBD0-MBmn), die zumindest in einer Zeile angeordnet sind und jeweils eine Mehrzahl von Speicherzellen (MC), die in Zeilen und Spalten angeordnet sind, aufweisen, aufgeteilt ist,
das interne Datenleitungspaar eine Mehrzahl von lokalen Datenleitungspaaren (LIOP0-LIOPmn), die entsprechend der Mehrzahl von Speicherblöcken (MB00-MBmn) vorgesehen sind, aufweist, und bei der
die Halbleiterspeichereinrichtung weiter ein Ausgleichsmittel (LEPR) einer lokalen Datenleitung zum Ausgleichen von Potentialen auf dem lokalen Datenleitungspaar (LIOP00-LIOPmn) als Reaktion auf einen Übergang eines Spaltenadreßsignales (/CAS), das eine Spalte be­ zeichnet und in dem Adreßsignal enthalten ist, und
ein globales Datenleitungspaar (GIOP0-GIOPn), das gemeinsam für die Speicherblöcke (MB00-MBmn), die in einer Zeile angeordnet sind, vorgesehen ist und selektiv mit einem lokalen Datenleitungspaar (LIOP00-LIOPmn), das entsprechend einem Speicherblock (MB00-MBmn), der die ausgewählte Speicherzelle (MC) aufweist, vorgesehen ist, verbunden ist, aufweist.
4. Halbleiterspeichereinrichtung nach einem der Ansprüche 1 bis 3, weiter mit einem Datenleitungsausgleichsmittel (40 ) zum Ausgleichen von Potentialen auf dem internen Datenleitungspaar als Reaktion auf einen Übergang eines Spal­ tenadreßsignales (/CAS), das eine Spalte von den Spalten bezeichnet und in dem Adreßsignal enthalten ist.
5. Halbleiterspeichereinrichtung nach einem der Ansprüche 1 bis 4, weiter mit einem Heraufziehmittel (N8, N9), das für das interne Datenleitungspaar (42a, 42b) vorgesehen ist, zum Heraufziehen von Potentialen auf dem internen Datenleitungspaar (42a, 42b) als Reaktion auf eine Deaktivierung eines Daten­ schreibanweisungssignales (/WDE), wenn es aktiviert ist.
6. Halbleiterspeichereinrichtung nach Anspruch 5, bei der das Herauf­ ziehmittel (N8, N9) die Potentiale auf dem internen Datenleitungspaar (42a, 42b) auf die erste interne Versorgungsspannung (VccA) heraufzieht.
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