DE19636743B4

DE19636743B4 - Halbleiterspeichervorrichtung mit Datenausgabewegen für einen schnellen Zugriff

Info

Publication number: DE19636743B4
Application number: DE19636743A
Authority: DE
Inventors: Sang-Gil Shin; Kyung-Woo Suwon Kang
Original assignee: Samsung Electronics Co Ltd
Current assignee: Samsung Electronics Co Ltd
Priority date: 1995-09-11
Filing date: 1996-09-10
Publication date: 2006-06-14
Anticipated expiration: 2016-09-11
Also published as: GB9618991D0; DE19636743A1; IT1285218B1; FR2738660A1; FR2738660B1; GB2304948A; JPH09106679A; ITMI961860A1; CN1155151A; JP3778381B2; GB2304948B; KR970017616A; CN1096683C; KR0167687B1; US5737276A

Abstract

Halbleiterspeichervorrichtung mit einem zweidimensionalen Speicherfeld und Datenausgabewegen für den Zugriff auf Daten des Speicherfeldes sowie einem Eingang für ein Adresssignal und einem Eingang für ein Spaltenadresspulssignal (CASB), wobei jeder der Datenausgabewege zwischen einem Datenausgang des Speicherfeldes und einem Datenausgang der Halbleiterspeichervorrichtung in serieller Abfolge die folgenden Bestandteile umfasst:
eine erste Schaltereinheit (36, 38);
eine erste Halteeinheit (40), um Daten vom Speicherfeld zu empfangen und zeitweise zu halten;
einen Zwischenverstärker (42);
eine zweite Schaltereinheit (46);
eine zweite Halteeinheit (48), um Daten von der ersten Halteeinheit (40) zu empfangen und zeitweise zu halten; und
einen Datenausgabepuffer (44),
gekennzeichnet durch
eine Steuerung, um in Erwiderung auf ein Adresssignal die erste Schaltereinheit (36, 38) so zu schalten, dass Daten aus dem Speicherfeld vor dem Eintreffen eines Spaltenadresspulssignals CASB) in die erste Halteeinheit (40) übertragen werden, des weiteren um eine Betriebsart festzustellen, und um gemäß einer EDO-Betriebsart,...

Description

Die Erfindung bezieht sich auf eine Halbleiterspeichervorrichtung der im Oberbegriff des Patentanspruchs 1 genannten Art.

Eine derartige Halbleiterspeichervorrichtung ist in der DE 41 30 205 A1 beschrieben. Diese Halbleiterspeichervorrichtung weist eine seriell les- und beschreibbare Speicherzeile und eine Aus-/Eingangsschaltung auf. Die Aus-/Eingangsschaltung enthält eine erste und eine zweite Halteschaltung, eine erste und zweite Übergabeschaltung und eine Ausgabeschaltung. Ein Taktgenerator erhält von außen ein Taktsignal und erzeugt Taktsignale für die erste und zweite Übergabeschaltung und die Ausgabeschaltung. Darüber hinaus weist die Halbleiterspeichervorrichtung ein zweidimensionales Speicherzellenfeld auf, wobei Lese- und Schreibvorgänge des zweidimensionalen Speicherfelds unter anderem durch ein Zeilen- und Spaltenadreßpulssignal gesteuert werden.

Eine ähnliche Halbleiterspeichervorrichtung ist in der US-5 282 166 beschrieben. Diese Halbleiterspeichervorrichtung umfaßt eine Unterbrechungsschaltung, die zwischen einem seriellen Busleitungspaar und einem Vorverstärker angeordnet ist. Auf die Unterbrechungsschaltung folgt eine Ausgleichsschaltung, die Daten über eine Leitung ausgibt. Der zeitliche Ablauf wird von einem externen Taktsignal gesteuert, das neben einem Zeilen- und Spaltenadreßpulssignal dem Halbleiterbaustein zugeführt wird.

Ein wichtiges Qualitätsmerkmal von Halbleiterspeichervorrichtungen besteht darin, Daten mit hoher Geschwindigkeit auszugeben, und gleichzeitig einen hohen Integrationsgrad zu erreichen. Dies wird dadurch erreicht, daß der Ausgangsweg möglichst kurz gehalten wird.

Durch die Übernahme von Mischfunktionen wurde der Aufbau von Halbleiterspeichervorrichtungen immer komplizierter. Der kompliziertere Aufbau führt wiederum zu einer Verlangsamung der Datenausgabe. Um diesen Nachteil zu überwinden, versuchte man Halbleiterspeicherbausteine zu entwickeln, die eine Vielzahl von Betriebsmodi unterstützen, beispielsweise einen Nibble-Modus, einen Seitenmodus (page-mode) und einen erweiterten Datenausgabemodus (EDO-Modus, extended data output mode). In einer konventionellen Betriebsweise bestehen die Schritt zur Ausgabe der Daten darin, die Daten in einem vorgeladenen Gebiet eines Spaltenadreßpuls- (CASB) Signals in einem Tristate zu plazieren, um eine Adresse zu empfangen, die durch das Spaltenadreßpulssignal aktiviert wird, um somit die empfangene Adresse auszugeben.

Auf diese Weise bleibt während des erweiterten Datenausgabemoduses, während vorherige Daten gehalten werden, selbst im vorgeladenen Gebiet des Spaltenadreßpulssignals, im Falle daß der Zustand der Ausgabedaten, die in einem nächsten Zyklus erzeugt werden, der gleiche ist wie der der vorhergehenden Daten, der Zustand des Signals intakt. Andererseits machen im Falle, daß der Zustand der Ausgabedaten, die hierin erzeugt werden, sich von dem der vorhergehenden Daten unterscheidet, die Ausgangsdaten einen vollen Übergang. Somit hat die erweiterte Datenausgabemodus EDO den Vorteil der Reduzierung eines Seitenzykluses, da die Ausgabedaten so gehalten werden wie die vorhergehenden Daten, sogar im vorgeladenen Gebiet des Spaltenadreßpulssignals.

1 ist ein Diagramm, das die Schritte für die Ausgabe der Daten gemäß dem Stand der Technik zeigt.

Unter Bezug auf 1, wenn man passenderweise annimmt, daß ein Speicher 12 gewählt wurde, wenn Steuersignale für die Durchführung einer Leseoperation von einem (nicht gezeigten) System, beispielsweise ein Zeilenadreßpuls- (RASB) Signal oder das Spaltenadreßpulssignal auf einen logisch "niedrigen" Pegel gekippt werden, um eingeschaltet zu werden, werden alle Arten interner Steuersignale, die mit den obigen Steuersignalen synchronisiert sind, erzeugt und somit durch eine vorgegebene Zeitgebung sequentiell betrieben, um somit die Leseoperation auszuführen. In einer allgemeinen Halbleiterspeichervorrichtung wird grundsätzlich ein Adreßmultiplexsystem verwendet, um die Chip-Größe zu vermindern, wobei dieselben Adressenleitung als Zeilenadreßpuls-RASB-Signal oder als Spaltenadreßpulssignal gesteuert werden und die eingegebene Adresse jeweils als Zeilenadresse oder als Spaltenadresse erkannt wird. Wenn somit eine Zeilenadresse bestimmt wird, so wird eine vorgegebene Wortleitung, die der Zeilenadresse entspricht, ausgewählt und eine verstärkte Wortleitungsspannung wird an die Wortleitung gelegt, um somit die Ladungsteilung zwischen Zelldaten und Bitleitung durchzuführen. Wenn eine willkürliche Wortleitung ausgewählt wird, und die Ladungsteilung dazwischen durchgeführt wird, so wird eine Spannungsdifferenz eines vorgegeben Pegels zwischen einem Paar Bitleitungen BL und BL erzeugt. Meßverstärker (P-S/A) und N-S/A) 14 und 16 messen und verstärken die obige Spannungsdifferenz zwischen den Bitleitungen und die Spannung dazwischen wird dann ausgebildet. Das heißt, nach der Ladungsteilungsoperation arbeiten ein Paar Bitleitungen BLi beziehungsweise BLi in Form einer negativen Verstärkung im Meßverstärker des N-Typs und positiver Verstärkung im Verstärker des P-Typs und werden jeweils zu einem Versorgungsspannungs-VCC-Pegel beziehungsweise einem Erdspannungs-VSS-Pegel entwickelt. Nachdem die Spannung zwischen den Bitleitungen BLi und BLi genügend auf einen CMOS-Pegel entwickelt wurde, wird, wenn eine willkürliche Spaltenadresse in einem (nicht gezeigten) Spaltendekodier dekodiert wurde, werden Pegel und eine entsprechende Spaltenauswahlleitung (nachfolgend als CSL bezeichnet) eingeschaltet, wodurch vorgegebenen Spaltenauswahl-Gates 18 und 20 hierdurch ausgewählt werden, die Spannung zwischen dem Paar Bitleitungen BLi und BLi zu einem Paar Eingabe/Ausgabeleitungen IOi und IOi übertragen, und so kann die übertragene Spannung in einen ersten Datenweg geladen werden. Die Spannung des ersten Datenweges wird einmal mehr gemessen und verstärkt in einem Eingabe/Ausgabe-Leitungs-Meßverstärker (IO S/A) 34, um zu einem zweiten Datenweg gesendet zu werden. Hier sind jeweils PMOS-Transistoren P1 bis P2 vorgesehen, um die zweiten und die dritten Datenwege vorzuladen. An diesem Punkt werden, wenn die Steuersignale AiO und AiO zu einem Gate eines Übertragungsgates 38 übertragen werden, die Daten, die zum zweiten Datenweg geladen werden, gleichzeitig zu einem dritten Datenweg übertragen und vorübergehend in einer Halteschaltung 40 gespeichert. Danach wird die Spannung des dritten Datenweges über einen Zwischenverstärker 42 zu einem vierten Datenweg übertragen und die Spannung des vierten Datenweges wird zu einem Datenausgabepuffer 44 übertragen. Der Datenausgabepuffer 44 gibt Ausgabedaten DOUT aus, die den Daten entsprechen, die in den vierten Datenweg geladen wurden, in Erwiderung auf eine Eingabe eines Steuersignals PTRST. Die obigen Ausgabedaten DOUT werden über eine (nicht gezeigte) Anschlußfläche vom Chip nach außen geleitet. Somit ist die Leseoperation zum Lesen der Daten von einem Bit beendet.

Bei der in der 1 gezeigten Schaltung des Standes der Technik ist der Datenausgabepuffer jedoch abgeschaltet, wenn das Steuersignal PTRST eingeschaltet ist, unabhängig vom Spaltenadreßpulssignal und dem Zeilenadreßpulssignal und das Spaltenadreßpulssignal hält seinen vorgeladenen Zustand zur selben Zeit. Während des erweiterten Datenausgabemoduses der obigen Schaltung, sollte das Spaltenadreßpulssignal so gehalten werden, wie es den vorherigen Daten entspricht, ohne aufzuhören, sogar wenn das Spaltenadreßpulssignal in den Vorladungszustand geht. Aus diesem Grund werden, obwohl das Spaltenadreßpulssignal zum Übertragungsgate 38 und der Halteschaltung 40, die beide zwischen dem zweiten Datenpfad und dem dritten Datenpfad angeordnet sind, vorgeladen ist, durch Verwendung des Steuersignals, das mit dem Spaltenadreßpulssignal synchronisiert ist, die vorhergehenden Daten kontinuierlich gehalten und es werden die gültigen Daten gehalten. In der obigen Schaltung besteht, wenn die nächsten Daten durch das Steuersignal, das mit dem Spaltenadreßpulssignal synchronisiert ist, das Problem, daß die Zugriffszeit verlängert wird. Es werden nämlich die gültigen Daten in den vierten Datenweg durch das Übertragungsgate zwischen dem zweiten Datenweg und dem dritten Datenweg geladen. In diesem Moment kann, verglichen mit der normalen Betriebsweise, das Verzögerungsintervall erweitert werden.

Eine Halbleiterspeicheranordnung ist in der US-A-S 436 865 beschrieben. Daten aus einer Speicherzelle werden mittels eines Messverstärkers und eines Leseverstärkers an einen Ausgabepuffer übertragen. Die Datenübertragung von der Speicherzelle in den Ausgabepuffer wird durchgeführt, nachdem ein Spaltenadreßpulssignal empfangen wurde. In Abhängigkeit von dem Spaltenadreßpulssignal wird der Ausgabepuffer zwischen einer Puffer- und einer Durchgangsbetriebsart umgeschaltet.

Es ist Aufgabe der Erfindung, eine Halbleiterspeichervorrichtung anzugeben, die einen schnellen Zugriff auf Daten und eine vereinfachte Ansteuerung ermöglicht.

Diese Aufgabe wird durch die Lehre des Anspruchs 1 gelöst.

Bevorzugte Ausführungsformen sind Gegenstand der Unteransprüche.

Vorteilhaft an der Erfindung ist, daß sie neben einem Zeilen- und Spaltenadreßpulssignal kein weiteres Taktsignal erfordert, um Daten schnell auszulesen.

Im folgenden wird eine bevorzugte Ausführungsform der Erfindung unter Bezugnahme auf die beiliegenden Zeichnungen näher erläutert. Dabei zeigen:

1 ein Diagramm, das die Schritte für die herkömmliche Ausgabe der Daten zeigt,

2 ein Diagramm, das die Schritte für die Ausgabe der Daten gemäß der vorliegenden Erfindung zeigt,

3 ein Zeitdiagramm, das den Lesezyklus in einem erweiterten Datenausgabemodus (EDO-Modus) zeigt, und

4 ein Zeitdiagramm, das die Datenausgabebeziehung, die durch das OEB (Ausgabeermöglichungstakt) Signal gesteuert wird, darstellt.

2 ist ein Diagramm, das die Schritte für die Ausgabe der Daten gemäß der vorliegenden Erfindung zeigt.

Mit der Ausnahme, daß ein Übertragungsgate 46 und eine Halteschaltung 48, die die Leitfähigkeitsexistenz/Nichtexistenz in Erwiderung auf ein vorgegebenes Steuersignal bestimmten, zwischen einem vierten Datenweg und einem Datenausgabepuffer geschaltet sind, beispielsweise einem Spaltenadreßpulssignal, ist die Konstruktion der 2 die gleiche wie die der 2. Die Halteschaltung 48 umfaßt Invertierer 11, 12 und 13 zum Empfang eines Signals PDOPD und einen NMOS-Transistor 1, dessen Gate mit einem Ausgang des Inverters 13 verbunden ist.
Auch der Betrieb der Schaltung, wie sie in 2 gezeigt ist, ist ähnlich dem des Datenausgabeweges des Standes der Technik, wie er in 1 gezeigt ist. Hier werden, wenn man annimmt, daß Speicher 12 ausgewählt wird, verschiedene Steuersignale in Erwiderung auf das Zeilenadreßpuls-RASB-Signal und das Spaltenadreßpulssignal erzeugt, um somit die gewünschte Leseoperation durchzuführen. Wenn die Zeilenadresse bezeichnet wird, so wird eine vorgegebene Wortleitung, die der Zeilenadresse entspricht, ausgewählt und eine verstärkte Wortleitungsspannung wird der Wortleitung zugeführt, um somit ein Ladungsteilen zwischen Zelldaten und der Bitleitung durchzuführen. Wenn eine beliebige Wortleitung ausgewählt wird, und die Ladungsteilung dazwischen durchgeführt wird, so wird eine Spannungsdifferenz mit einem vorgegeben Pegel zwischen einem Paar Bitleitungen BL und BL erzeugt. Meßverstärker (P-S/A und N-S/A) 14 und 16 messen und verstärken die obige Spannungsdifferenz zwischen den Bitleitungen, und die Spannung dazwischen wird dann entwickelt. Das heißt, nach der Ladungsteilungsoperation arbeiten jeweils ein Paar Bitleitungen BLi und BLi mit negativer Verstärkung im N-Typ Meßverstärker und mit positiver Verstärkung im P-Typ Meßverstärker und sie werden auf eine Leistungsversorgungsspannungspegel VCC beziehungsweise einen Erdspannungs-VSS-Pegel entwickelt. Nachdem die Spannung zwischen den Bitleitungen BLi und BLi bis zu einem CMOS-Pegel genügend entwickelt wurde, werden, wenn eine beliebige Spaltenadresse in einem (nicht gezeigten) Spaltendekodierer dekodiert wurde, der Pegel und die entsprechende Spaltenauswahlleitung (nachfolgend als CSL bezeichnet) eingeschaltet, vorgegebene Spaltenauswahlgates 18 und 20 hierdurch ausgewählt, so daß die Spannung zwischen dem Paar Bitleitungen BLi und BLi zu einem Paar Eingabe/Ausgabeleitungen IOi und IOi übertragen werden kann, und somit die übertragene Spannung in einen ersten Datenweg geladen werden kann. Die Spannung des ersten Datenweges wird nochmal gemessen und verstärkt in einem Eingabe/Ausgabe-Leitungs-Meßverstärker (IO S/A) 34, um so zu einem zweiten Datenweg gesendet zu werden. An diesem Punkt werden, wenn die Steuersignale AiO und AiO zu einem Gate des Übertragungsgates 38 übertragen werden, die Daten, die in den zweiten Datenpfad geladen wurden, gleichzeitig zu einem dritten Datenweg übertragen und zeitweilig in einer Halteschaltung 40 gespeichert. Danach wird die Spannung des dritten Datenweges über einen Zwischenverstärker 42 zu einem vierten Datenweg übertragen und die Spannung des vierten Datenweges wird zu einem Datenausgabepuffer 44 übertragen. Der Datenausgabepuffer 44 gibt Ausgabedaten DOUT aus, die den Daten entsprechen, die in den vierten Datenpfad geladen wurden, in Erwiderung auf die Eingabe eines Steuersignals PTRST. Die obigen Ausgabedaten DOUT werden über eine (nicht gezeigte) Anschlußfläche vom Chip nach außen übertragen. Somit ist die Leseoperation für das Lesen der Daten von einem Bit beendet.
Der erste Datenweg dient dazu die Daten auf der Bit-Leitung auf die IO-Leitung zu übertragen, der zweiten Datenweg wird durch die Verstärkereinheit geladen, der dritte Datenweg wird durch den ersten Schalter gewählt, der vierte Datenweg entspricht dem Weg durch den Zwischenverstärker des OUT Puffers, die Signale PDOPi und PDOPiP sind DO Leitungsvorladungssignale, ein Signal PFDBSi wählt den 20-Leitungsblock als Schaltsignal für das Übertragen der DO-Leitung zum DO-Treiber, die Signale PCD und PCDB haben die CASB-Information und ein Signal PDOPD hat eine OEB-Information.
3 ist Zeitdiagramm, das den Lesezyklus in der EDO-Betriebsart zeigt. Wie in 3 dargestellt ist, wird, da das Übertragungsgate 46 für die Durchführung der Übertragungsoperation des vierten Datenweges durch das Signal PCD, das auf den Übergang des CASB-Signals erzeugt wird, gesteuert wird, die Leseoperation um ein Intervall E schneller durchgeführt als bei der DOUT Zeiteinteilung des Standes der Technik.
4 ist ein Zeitdiagramm, das die Datenausgabebeziehung, die durch das OEB (Ausgabeermöglichungstakt) Signal gesteuert wird, darstellt. In einem Intervall, in dem das Signal PDOPD auf einem logischen "H" Pegel ist, wird DOUT ausgegeben. Im Gegensatz dazu wird im Intervall T1, in dem sich das Signal PDOPD auf einem logischen "L" Pegel befindet, das Signal PDOPD ausgegeben. Das ist der Grund, warum der NMOS-Transistor 1 eingeschaltet wird und ein Ausgabeknoten des Invertierers I2 auf Erdniveau geht.
In einer bevorzugten Ausführungsform der vorliegenden Erfindung, wie sie vorher erwähnt wurde, übertragen die Übertragungsgates 36 und 38 die Daten auf dem ersten Datenweg zum vierten Datenweg, vor dem Einschalten des Spaltenadreßpulssignals, in Erwiderung auf das Adreßsignal und das Übertragungsgate 46 wird durch das Spaltenadreßpulssignal nur in der EDO-Betriebsart geschaltet, um somit die Daten an den Datenausgabepuffer zu legen. Somit wird im Gegensatz zum Stand der Technik ein Zeitgewinn von 3 oder 4, 5 Nanosekunden bei der Zugriffsoperation während der EDO-Betriebsart erzielt. Somit wird das Übertragungsgate 46 während des normalen Betriebes mit Ausnahme des EDO-Betriebes in einem leitenden Zustand gehalten.

Claims

Halbleiterspeichervorrichtung mit einem zweidimensionalen Speicherfeld und Datenausgabewegen für den Zugriff auf Daten des Speicherfeldes sowie einem Eingang für ein Adresssignal und einem Eingang für ein Spaltenadresspulssignal (CASB), wobei jeder der Datenausgabewege zwischen einem Datenausgang des Speicherfeldes und einem Datenausgang der Halbleiterspeichervorrichtung in serieller Abfolge die folgenden Bestandteile umfasst: eine erste Schaltereinheit (36, 38); eine erste Halteeinheit (40), um Daten vom Speicherfeld zu empfangen und zeitweise zu halten; einen Zwischenverstärker (42); eine zweite Schaltereinheit (46); eine zweite Halteeinheit (48), um Daten von der ersten Halteeinheit (40) zu empfangen und zeitweise zu halten; und einen Datenausgabepuffer (44), gekennzeichnet durch eine Steuerung, um in Erwiderung auf ein Adresssignal die erste Schaltereinheit (36, 38) so zu schalten, dass Daten aus dem Speicherfeld vor dem Eintreffen eines Spaltenadresspulssignals CASB) in die erste Halteeinheit (40) übertragen werden, des weiteren um eine Betriebsart festzustellen, und um gemäß einer EDO-Betriebsart, in der sich ein Datenausgabezeitintervall und ein darauf folgendes Adresseingabezeitintervall überlappen, die zweite Schaltereinheit (46) basierend auf dem Spaltenadresspulssignal (CASB) zu schalten.
Halbleiterspeichervorrichtung nach Anspruch 1, in der das zweidimensionale Speicherfeld eine Vielzahl von Speicherzellen (12, 22) umfasst, von denen jede zwischen einem entsprechenden Paar Bitleitungen (BLi, BLj) und einer entsprechenden Wortleitung (WL) geschaltet ist.
Halbleiterspeichervorrichtung nach Anspruch 2, wobei jedes Paar Bitleitungen (BLi, BLj) einen Bitleitungsmessverstärker (14, 16) für die Verstärkung der Spannung des Paares von Bitleitungen auf einen vorgegebenen Pegel umfasst.
Halbleiterspeichervorrichtung nach Anspruch 2 oder 3, umfassend eine Vielzahl von Spaltenauswahlgates (18, 20) für das selektive Anschließen von Bitleitungen an Eingabe-/Ausgabe-Leitungen in Erwiderung auf ein Spaltenauswahlsignal (CSL).
Halbleiterspeichervorrichtung nach Anspruch 4, in der jedes Paar von Eingabe-/Ausgabe-Leitungen einen Eingabe-/Ausgabe-Leitungsmessverstärker (32, 34) zur Verstärkung der Spannung des Paares von Eingabe/Ausgabe-Leitungen auf einen vorgegebenen Spannungspegel umfasst.
Halbleiterspeichervorrichtung nach Anspruch 5, in der die Eingabe/Ausgabe-Leitungsmessverstärker (32, 33) mit den Datenausgabewegen verbunden sind, und wobei die erste Schaltereinheit (36, 38) ein Übertragungsgate umfasst.
Halbleiterspeichervorrichtung nach Anspruch 6, in der die zweite Schaltereinheit (46) ein zweites Übertragungsgate umfasst.
Halbleiterspeichervorrichtung nach Anspruch 7, wobei der Datenausgabepuffer (44) dazu dient, Daten, die durch das zweite Übertragungsgate durchgelassen wurden, in Erwiderung auf ein vorgegebenes Steuersignal aus der Vorrichtung heraus zu übertragen.
Vorrichtung nach Anspruch 1, wobei die zweite Halteeinheit (48) eine Eingabesteuereinheit enthält, um die Ausgabe der Daten durch Steuerung eines Eingangs des Datenausgabepuffers (44) in Erwiderung auf ein Ausgabeermöglichungsantwortsignal (PDOPD), das in einer normalen Betriebsart, die nicht der EDO-Betriebsart entspricht, zur Verfügung gestellt wird, zu veranlassen.