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Die Erfindung bezieht sich auf ein Halbleiterspeicherbauelement und auf ein Bitleitungsabtastverfahren für ein Halbleiterspeicherbauelement.
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In Halbleiterspeicherbauelementen wird häufig eine Ladungstransfer-Vorabtastfunktion (CTPS-Funktion) verwendet, um die Abtasttoleranz bei niedriger Speisespannung zu verbessern. 1 veranschaulicht im Schaltbild ein herkömmliches Halbleiterspeicherbauelement mit einem solchen Ladungstransfer-Vorabtastschema. Wie daraus ersichtlich, umfasst dieses herkömmliche Halbleiterspeicherbauelement eine Zellenbitleitungs-Vorladeschaltung 10, einen PMOS-Abtastverstärker 12, eine Abtastverstärker-Bitleitungsvorladeschaltung 16, einen NMOS-Abtastverstärker 18, eine erste und zweite Bitleitungsisolationsschaltung 14, 20 sowie Speicherzellen MCi und MCj.
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Die Speicherzelle MCi repräsentiert eine von mehreren Speicherzellen, die in einem Speicherzellenfeldblock BLK1 einer Anzahl n von Speicherzellenfeldblöcken BLK1 bis BLKn angeordnet sind. In gleicher Weise repräsentiert die Speicherzelle MCj eine von mehreren Speicherzellen, die im Speicherzellenfeldblock BLK2 angeordnet sind. Ein Kondensator Cb1 repräsentiert einen Zellenbitleitungs-Lastkondensator, und ein Kondensator Csa repräsentiert einen Abtastverstärkerbitleitungs-Lastkondensator.
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NMOS-Transistoren N1, N2 und N3 der Zellenbitleitungs-Vorladeschaltung 10 werden in Reaktion auf einen hohen Logikpegel eines Steuersignals BLPRE leitend geschaltet, um ein Zellenbitleitungspaar BLcelli und BLBcelli auf eine Spannung Vcca/2 vorzuladen. PMOS-Transistoren P1 und P2 des PMOS-Abtastverstärkers 12 werden in Reaktion auf einen niedrigen Logikpegel einer Spannung eines Zellenbitleitungspaars BLBcelli und BLcelli leitend geschaltet, um die Spannung des Bitleitungspaares BLcelli und BLBcelli auf den hohen Logikpegel einer Spannung Vcca zu verstärken. NMOS-Transistoren N4 und N5 der ersten Bitleitungsisolationsschaltung 14 werden in Reaktion auf ein Steuersignal SG1 leitend geschaltet, um das Zellenbitleitungspaar BLcelli und BLBcelli elektrisch mit einem Abtastverstärker-Bitleitungspaar BLsa bzw. BLBsa zu verbinden.
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NMOS-Transistoren N6, N7 und N8 der Abtastverstärkerbitleitungs-Vorladeschaltung 16 werden in Reaktion auf ein Steuersignal SAPRE mit hohem Logikpegel leitend geschaltet, um das Abtastverstärker-Bitleitungspaar BLsa und BLBsa auf die Spannung Vcca vorzuladen. NMOS-Transistoren N9 und N10 des NMOS-Abtastverstärkers 18 werden in Reaktion auf eine Spannung des Abtastverstärker-Bitleitungspaares BLsa und BLBsa mit niedrigem Logikpegel leitend geschaltet, um das Abtastverstärker-Bitleitungspaar BLsa und BLBsa auf Massespannung zu setzen. NMOS-Transistoren N11 und N12 der zweiten Bitleitungsisolationsschaltung 20 werden in Reaktion auf ein Steuersignal SG2 leitend geschaltet, um das Zellenbitleitungspaar BLcellj und BLBcellj mit dem Abtastverstärker-Bitleitungspaar BLsa bzw. BLBsa elektrisch zu verbinden.
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Nachfolgend wird auf die Betriebsweise des Halbleiterspeicherbauelements von 1 unter Bezugnahme auf 2 näher eingegangen, die diese im Zeitablaufdiagramm veranschaulicht. Wie aus 2 ersichtlich, werden in diesem Beispiel Daten aus einem Speicherzellenfeldblock gelesen, wobei die Zellenfeldspannung Vcca gleich 0,8 V ist.
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Ein Vorladevorgang wird durch Anwenden der Steuersignale BLPRE, SAPRE, SG1 und SG2 ausgelöst. Der aktivierende Spannungspegel für die Steuersignale SG1 und SG2 beträgt 0 V. Die NMOS-Transistoren N4 und N5 werden sperrend geschaltet, um das Abtastverstärker-Bitleitungspaar BLsa und BLBsa elektrisch vom Bitleitungspaar BLcelli und BLBcelli der Speicherzelle MCi zu trennen, und die NMOS-Transistoren N11 und N12 werden sperrend geschaltet, um das Abtastverstärker-Bitleitungspaar BLsa und BLBsa vom Bitleitungspaar BLcelli und BLBcelli der Speicherzelle MCj elektrisch zu trennen. Die NMOS-Transistoren N1 bis N3 werden leitend geschaltet, um das Zellenbitleitungspaar BLcelli und BLBcelli auf eine Spannung von Vcca/2 und damit in diesem Beispiel auf 0,4 V vorzuladen. Die NMOS-Transistoren N6, N7 und N8 werden leitend geschaltet, um das Abtastverstärker-Bitleitungspaar BLsa und BLBsa auf eine Spannung Vcca(1 + γ), d. h. in diesem Fall auf 1,6 V, vorzuladen.
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Wenn dann ein Lesebefehl zum Auswählen einer Wortleitung WLi angelegt wird, wird der mit der Wortleitung WLi verbundene NMOS-Transistor NM der Speicherzelle MCi leitend geschaltet, und es wird ein Ladungsteilungsvorgang zwischen einem Kondensator C und dem Zellenbitleitungspaar BLcelli und BLBcelli durchgeführt. Dies hat eine Spannungsdifferenz ΔVBLcelli zwischen dem Zellenbitleitungspaar BLcelli, BLBcelli zur Folge.
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Wenn das Steuersignal SG1 mit einer Spannung von 0,9 V aktiviert wird, werden die NMOS-Transistoren N4 und N5 leitend geschaltet, und es wird ein Ladungstransfervorgang zwischen dem Zellenbitleitungspaar BLcelli und BLBcelli und dem Abtastverstärker-Bitleitungspaar BLsa und BLBsa durchgeführt. Dadurch wird die Spannung des Abtastverstärker-Bitleitungspaares BLsa und BLBsa verringert, und es tritt eine Spannungsdifferenz ΔVBLsa zwischen dem Abtastverstärker-Bitleitungspaar BLsa und BLBsa gemäß folgender Gleichung (1) auf: ΔVBLsa = ΔV × (Cb1 + Csa)/Csa. (1)
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Mit fallender Spannung des Abtastverstärker-Bitleitungspaares BLsa und BLBsa steigt die Spannung des Zellenbitleitungspaares BLcelli und BLBcelli, und die Spannungsdifferenz ΔVBLcelli zwischen dem Zellenbitleitungspaar BLcelli und BLBcelli wird stetig auf 0 V verringert. Wenn danach die Spannungsdifferenz ΔVBLsa zwischen dem Abtastverstärker-Bitleitungspaar BLsa und BLBsa auftritt, bewirkt die Funktion des PMOS-Abtastverstärkers 12 und des NMOS-Abtastverstärkers 18 eine Verstärkung der Spannung der Zellenbitleitung BLcelli und der Abtastverstärker-Bitleitung BLsa auf Vcca sowie der Spannung der Zellenbitleitung BLBcelli und der Abtastverstärker-Bitleitung BLBsa auf 0 V.
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Das Halbleiterbauelement von
4 weist jedoch eine Schwierigkeit beim Festlegen des Pegels der Steuerspannung SG1 auf, der durch die nachfolgende Ungleichung (2) bestimmt ist:
wobei VSG1 die Spannung des Steuersignals SG1 und Vth eine Schwellenspannung der NMOS-Transistoren N4 und N5 bezeichnen.
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Die linke Seite der Ungleichung stelle eine untere Grenze für die Spannung VSG1 des Steuersignals SG dar, während die rechte Seite der Ungleichung eine obere Grenze für diese Steuerspannung VSG1 darstellt. Die Spannung VSG1 des Steuersignals SG1 ist um mindestens die Schwellenspannung Vth höher als ein unterer Grenzwert und niedriger als die Schwellenspannung Vth zuzüglich eines oberen Grenzwertes. Mit anderen Worten bilden die linke und rechte Seite der Ungleichung (2) die obere bzw. die untere Grenze, wenn die NMOS-Transistoren N4 und N5 in einem Sättigungsbereich und nicht in einem linearen Bereich arbeiten, um einen Ladungstransfervorgang durchzuführen.
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Um die Spannungstoleranz des Steuersignals SG1 zu erhöhen, muss die Vorladespannung größer als die Spannung Vcca mit einem Wert γ von etwa gleich eins sein. Mit der Annahme, dass der Kondensator C eine Kapazität von 20 fF aufweist, besitzt der Kondensator Cb1 eine Kapazität von 120 fF, so dass die Spannung Vcca gleich 0,8 V und die Schwellenspannung Vth gleich 0,4 V ist. Wenn diese Werte in die obige Ungleichung (2) eingesetzt werden, ist die Spannung VSG1 des Steuersignals SG1 auf 0,85 V oder mehr und 0,95 V oder weniger begrenzt, d. h. sie hat einen sehr niedrigen Spielraum von 0,1 V. Es ist daher ziemlich schwierig, den Pegel der Steuerspannung SG1 genau festzulegen.
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Außerdem weist das Halbleiterspeicherbauelement von 1 die Schwierigkeit auf, dass der PMOS-Abtastverstärker 12 nicht von jeweiligen Speicherzellenfeldblöcken gemeinsam genutzt wird, sondern separat konfiguriert ist, was die Entwurfsfläche vergrößert. Außerdem ist der Stromverbrauch relativ hoch, da das Abtastverstärker-Bitleitungspaar BLsa und BLBsa während des Vorladevorgangs auf eine Spannung höher als die Spannung Vcca vorgeladen werden muss.
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3 veranschaulicht im Schaltbild ein weiteres herkömmliches Halbleiterspeicherbauelement mit einem Ladungstransfer-Vorabtastschema. Das Halbleiterspeicherbauelement von 3 beinhaltet eine erste und zweite Bitleitungsisolationsschaltung 30, 38, eine Vorladeschaltung 32, einen PMOS-Abtastverstärker 34, einen NMOS-Abtastverstärker 36 sowie Speicherzellen MCi und MCj. Wie im Speicherbauelement von 1 repräsentieren die Speicherzellen MCi und MCj solche aus einer Mehrzahl von Speicherzellen, die in einem jeweiligen Speicherzellenfeldblock BLK1 bzw. BLK2 einer Anzahl n von Speicherzellenfeldblöcken BLK1 bis BLKn angeordnet sind. Der Kondensator Cb1 repräsentiert einen Zellenbitleitungs-Lastkondensator, und der Kondensator Csa repräsentiert einen Abtastverstärkerbitleitungs-Lastkondensator.
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NMOS-Transistoren N13 und 14 der ersten Bitleitungsisolationsschaltung 30 werden in Reaktion auf ein Steuersignal Vot leitend geschaltet, um das Zellenbitleitungspaar BLcelli und BLBcelli mit dem Abtastverstärker-Bitleitungspaar BLsa bzw. BLBsa elektrisch zu verbinden. NMOS-Transistoren N15 bis N17 der Vorladeschaltung 32 werden in Reaktion auf ein Steuersignal BLPRE leitend geschaltet, um das Zellenbitleitungspaar BLcelli und BLBcelli und das Abtastverstärker-Bitleitungspaar BLsa und BLBsa auf eine Spannung VBL vorzuladen. Wenn ein Abtastverstärker-Freigabesignal SAP mit einem Spannungspegel Vcc angelegt wird, werden PMOS-Transistoren P3 und P4 des PMOS-Abtastverstärkers 34 in Reaktion auf einen niedrigen Logikpegel eines Signals des Abtastverstärkers-Bitleitungspaares BLsa und BLBsa leitend geschaltet, um das Signal des Abtastverstärker-Bitleitungspaares BLsa, BLBsa auf den hohen Logikpegel der Spannung Vcc zu verstärken. Wenn ein Abtastverstärker-Freigabesignal SAN mit einem Spannungspegel von 0 V angelegt wird, werden NMOS-Transistoren N18 und N19 des NMOS-Abtastverstärkers 36 in Reaktion auf einen hohen Logikpegel des Signals des Abtastverstärker-Bitleitungspaares BLsa und BLBsa leitend geschaltet, um das Signal des Abtastverstärker-Bitleitungspaares BLsa und BLBsa mit niedrigem Logikpegel auf eine Spannung von 0 V zu verstärken. NMOS-Transistoren N20 und N21 der zweiten Bitleitungsisolationsschaltung 38 werden in Reaktion auf ein Steuersignal SG2 leitend geschaltet, um das Zellenbitleitungspaar BLcellj und BLBcellj elektrisch mit dem Abtastverstärker-Bitleitungspaar BLsa bzw. BLBsa zu verbinden.
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Nachfolgend wird auf die Betriebsweise des Halbleiterspeicherbauelements von 3 unter Bezugnahme auf zugehörige Zeitablaufdiagramme (A) und (B) gemäß 4 eingegangen. Das Teilbild (A) von 4 zeigt ein Zeitablaufdiagramm, das sich auf den Betrieb eines Zellenbitleitungspaarteils des Halbleiterspeicherbauelements von 3 bezieht, während das Teilbild (B) ein Zeitablaufdiagramm zeigt, das sich auf den Betrieb eines Abtastverstärker-Bitleitungspaares des Halbleiterspeicherbauelements von 3 bezieht. Dabei ist in 4 der Fall angenommen, dass Daten aus dem Speicherzellenfeldblock BLK1 gelesen werden.
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Während einer Zeitspanne t1 nach Anlegen des Steuersignals Vot mit einem Spannungspegel Vcc + Vtn, des Steuersignals BLPRE mit hohem Logikpegel und der Spannung VBL mit einem Pegel von Vcc/2 werden die NMOS-Transistoren N15, N16 und N17 leitend geschaltet, um das Abtastverstärker-Bitleitungspaar BLsa und BLBsa auf eine Spannung von Vcc/2 vorzuladen. Die NMOS-Transistoren N13 und N14 werden leitend geschaltet, um Ladungen vom Abtastverstärker-Bitleitungspaar BLsa und BLBsa zum Zellenbitleitungspaar BLcelli und BLBcelli zu übertragen und so das Zellenbitleitungspaar BLcelli und BLBcelli auf eine Spannung von Vcc/2 vorzuladen.
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Während einer Zeitspanne t2 werden die NMOS-Transistoren N13 und N14, wenn die Steuerspannung Vot mit einem Spannungspegel von 0 V und die Spannung VBL mit einem Spannungspegel von Vcc(1 + γ) angelegt werden, sperrend geschaltet, so dass das Abtastverstärker-Bitleitungspaar BLsa und BLBsa auf eine Spannung von Vcc(1 + γ) vorgeladen wird.
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Während einer Zeitspanne t3, in der eine hohe Spannung VPP an die Wortleitung WLi angelegt wird, wird ein NMOS-Transistor NM der Speicherzelle MCi leitend geschaltet, so dass eine Spannungsdifferenz ΔVBLcell zwischen den beiden Bitleitungen des Zellenbitleitungspaares BLcelli und BLBcelli auftritt.
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Während einer Zeitspanne t4, in der das Steuersignal Vot mit einem Spannungspegel von β + Vtn anliegt, werden die NMOS-Transistoren N13 und N14 leitend geschaltet. Die Spannung des Zellenbitleitungspaares BLcelli und BLBcelli wird auf den Spannungswert β = Vot – Vtn angehoben, so dass die Spannungsdifferenz zwischen dem Zellenbitleitungspaar BLcelli und BLBcelli auf 0 V gelangt. Die Spannung des Abtastverstärker-Bitleitungspaares BLsa und BLBsa nimmt stetig ab, wobei eine Spannungsdifferenz ΔVBLsa auftritt.
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Während einer Zeitspanne t5, in der die Spannungsdifferenz des Zellenbitleitungspaares BLcelli und BLBcelli und des Abtastverstärker-Bitleitungspaares BLsa und BLBsa unter die Schwellenspannung Vtn der NMOS-Transistoren N13 und N14 abnimmt, werden die NMOS-Transistoren N13 und N14 sperrend geschaltet, was die Verbindung zwischen dem Zellenbitleitungspaar BLcelli und BLBcelli und dem Abtastverstärker-Bitleitungspaar BLsa und BLBsa unterbricht.
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Während einer Zeitspanne t6, in der die Abtastverstärker-Freigabesignale SAP und SAN mit einer Spannung von Vcc bzw. 0 V anliegen, arbeiten der NMOS-Abtastverstärker 34 und der PMOS-Abtastverstärker 36 dahingehend, die Spannung des Abtastverstärker-Bitleitungspaares BLsa und BLBsa auf eine Spannung von Vcc bzw. 0 V zu verstärken.
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Wenn hierbei das Steuersignal Vot auf einen Spannungspegel von Vcc + Vtn übergeht, werden NMOS-Transistoren N13 und N14 leitend geschaltet, und die Spannung des Abtastverstärker-Bitleitungspaares BLsa und BLBsa wird auf das Zellenbitleitungspaar BLcelli und BLBcelli übertragen. Daher wird auch die Spannung des Zellenbitleitungspaares BLcelli und BLBcelli auf die Spannung von Vcc bzw. 0 V verstärkt.
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Das Halbleiterspeicherbauelement von 3 hat zwar eine kleinere Entwurfsfläche als dasjenige von 3, jedoch muss der an die NMOS-Transistoren der Bitleitungsisolationsschaltung angelegte Spannungspegel des Steuersignals Vot von Vcc + Vtn auf 0 V, von 0 V auf β + Vtn und dann β + Vtn wieder auf Vcc + Vtn geändert werden, und der Spannungspegel der Spannung VBL muss ebenso von Vcc/2 auf Vcc(1 + γ) und von Vcc(1 + γ) wieder auf Vcc/2 geändert werden. Es ist folglich auch bei diesem Bauelement ungünstigerweise relativ schwierig, solche Spannungspegel genau zu steuern.
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Bei einem weiteren herkömmlichen Halbleiterspeicherbauelement, wie es in der Patentschrift
US 6.049.493 offenbart ist, wird das Abtastverstärker-Bitleitungspaar auf eine erste Spannung und das Zellenbitleitungspaar auf eine demgegenüber niedere zweite Spannung vorgeladen, und das Abtastverstärker-Bitleitungspaar wird in Reaktion auf ein jeweiliges Freigabesignal von einem PMOS-Abtastverstärker auf die erste Spannung und von einem NMOS-Abtastverstärker auf die zweite Spannung verstärkt.
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Der Erfindung liegt als technisches Problem die Bereitstellung eines Halbleiterspeicherbauelements der eingangs genannten Art und eines zugehörigen Bitleitungsabtastverfahrens zugrunde, mit denen sich Bitleitungsabtastvorgänge ohne Vergrößerung der Entwurfsfläche des Bauelements in verbesserter Weise steuern lassen.
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Die Erfindung löst dieses Problem durch die Bereitstellung eines Halbleiterspeicherbauelements mit den Merkmalen des Anspruchs 1 und eines Bitleitungsabtastverfahrens mit den Merkmalen des Anspruchs 13.
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Vorteilhafte Weiterbildungen der Erfindung sind in den Unteransprüchen angegeben.
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Vorteilhafte, nachfolgend beschriebene Ausführungsformen der Erfindung sowie die zu deren besserem Verständnis oben erläuterten, herkömmlichen Ausführungsbeispiele sind in den Zeichnungen dargestellt, in denen zeigen:
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1 ein Schaltbild eines repräsentativen Teils eines herkömmlichen Halbleiterspeicherbauelements mit Ladungstransfer-Vorabtastschema,
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2 ein Zeitablaufdiagramm zur Veranschaulichung der Betriebsweise des Halbleiterspeicherbauelements von 1,
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3 ein Schaltbild eines weiteren herkömmlichen Halbleiterspeicherbauelements mit Ladungstransfer-Vorabtastschema,
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4 Zeitablaufdiagramme zur Veranschaulichung der Betriebsweise des Halbleiterspeicherbauelements von 3,
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5 ein Schaltbild eines erfindungsrelevanten Teils eines erfindungsgemäßen Halbleiterspeicherbauelements,
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6 ein Schaltbild einer Steuersignalerzeugungsschaltung zur Erzeugung eines in 5 verwendeten Steuersignals,
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7 ein Blockschaltbild einer Signalerzeugungsschaltung zur Erzeugung von Eingangssignalen für die Steuersignalerzeugungsschaltung von 6 und
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8 Zeitablaufdiagramme zur Veranschaulichung der Betriebsweise des Halbleiterspeicherbauelements von 5.
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5 veranschaulicht ein erfindungsgemäßes Halbleiterspeicherbauelement mit einer Zellenbitleitungs-Vorladeschaltung 40, die zwischen ein Zellenbitleitungspaar BLcelli und BLBcelli eingeschleift ist, einer Abtastverstärkerbitleitungs-Vorladeschaltung 44, einem PMOS-Abtastverstärker 46 und einem NMOS-Abtastverstärker 48, die zwischen ein Abtastverstärker-Bitleitungspaar BLsa und BLBsa eingeschleift sind, sowie Ladungstransfer- oder Bitleitungsisolationsschaltungen 42 und 50, die zwischen das Abtastverstärker-Bitleitungspaar BLsa, BLBsa und je eines von zwei Zellenbitleitungspaaren BLcelli, BLBcelli und BLcellj, BLBcellj eingeschleift sind.
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Speicherzellen MCi und MCj repräsentieren stellvertretend eine Mehrzahl von Speicherzellen, die in Speicherzellenfeldblöcken BLK1 bzw. BLK2 einer Anzahl n von Speicherzellenfeldblöcken BLK1 bis BLKn angeordnet sind. Ein Kondensator Cb1 repräsentiert einen Zellenbitleitungs-Lastkondensator, und ein Kondensator Csa repräsentiert einen Abtastverstärkerbitleitungs-Lastkondensator.
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Die Zellenbitleitungs-Vorladeschaltung 40 beinhaltet NMOS-Transistoren N22, N23 und N24. Der NMOS-Transistor N22 ist zwischen das Zellenbitleitungspaar BLcelli und BLBcelli eingeschleift und empfängt an einer Gate-Elektrode ein Steuersignal BLPRE. Die NMOS-Transistoren N23 und N24 sind seriell zwischen das Zellenbitleitungspaar BLcelli und BLBcelli eingeschleift, empfangen an einer Gate-Elektrode das Steuersignal BLPRE und an einer gemeinsamen Source-Elektrode eine Vorladespannung Vcca/2.
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Die Abtastverstärkerbitleitungs-Vorladeschaltung 44 weist PMOS-Transistoren P5 und P6 auf, die seriell zwischen das Abtastverstärker-Bitleitungspaar BLsa und BLBsa eingeschleift sind, an einer Gate-Elektrode ein Steuersignal SAPRE empfangen und an einer gemeinsamen Source-Elektrode eine erste Spannung Vcca empfangen.
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Der PMOS-Abtastverstärker 46 weist PMOS-Transistoren P7 und P8 auf, die seriell zwischen das Abtastverstärker-Bitleitungspaar BLsa und BLBsa eingeschleift sind und an einer gemeinsamen Source-Elektrode die Spannung des Steuersignals SAPRE oder eine externe Speisespannung empfangen, vorzugsweise jedoch, wie in 5 gezeigt, die erste Spannung Vcca. Eine Gate-Elektrode des PMOS-Transistors P7 ist mit der Abtastverstärker-Bitleitung BLBsa verbunden, und eine Gate-Elektrode des PMOS-Transistors P8 ist mit der Abtastverstärker-Bitleitung BLsa verbunden.
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Der NMOS-Abtastverstärker 48 weist NMOS-Transistoren N27 und N28 auf, die seriell zwischen das Abtastverstärker-Bitleitungspaar BLsa und BLBsa eingeschleift sind und an einer gemeinsamen Source-Elektrode ein Signal SAN empfangen. Eine Gate-Elektrode des NMOS-Transistors N27 ist mit der Abtastverstärker-Bitleitung BLBsa verbunden, und eine Gate-Elektrode des NMOS-Transistors N28 ist mit der Abtastverstärker-Bitleitung BLsa verbunden.
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Die Bitleitungsisolationsschaltung 42 weist NMOS-Transistoren N25 und N26 auf, von denen je einer zwischen eine Bitleitung des Zellenbitleitungspaares BLcelli und BLBcelli einerseits und des Abtastverstärker-Bitleitungspaares BLsa und BLBsa andererseits eingeschleift ist. Die Bitleitungsisolationsschaltung 50 weist NMOS-Transistoren N29 und N30 auf, von denen je einer zwischen eine Bitleitung des Zellenbitleitungspaares BLcellj und BLBcellj und eine Bitleitung des Abtastverstärker-Bitleitungspaares BLsa und BLBsa eingeschleift ist. Jede Speicherzelle MCi und MCj beinhaltet einen NMOS-Transistor NM, der mit einer Gate-Elektrode an Wortleitungen WLi und WLj und mit einer Drain-Elektrode an die jeweilige Zellenbitleitung BLcelli, BLBcellj angeschlossen ist, und einen Kondensator C, der zwischen eine Source-Elektrode des NMOS-Transistors NM und eine Massespannung eingeschleift ist.
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Die NMOS-Transistoren N22, N23 und N24 der Zellenbitleitungs-Vorladeschaltung 40 werden in Reaktion auf einen hohen Logikpegel des Steuersignals BLPRE leitend geschaltet, um das Zellenbitleitungspaar BLcelli und BLBcelli auf die Spannung Vcca/2 vorzuladen. Die NMOS-Transistoren N25 und N26 der Bitleitungsisolationsschaltung 42 werden in Reaktion auf ein Steuersignal ISOi leitend geschaltet, um das Zellenbitleitungspaar BLcelli und BLBcelli mit dem Abtastverstärker-Bitleitungspaar BLsa und BLBsa elektrisch zu verbinden und Ladungen zu übertragen. Die PMOS-Transistoren P5 und P6 der Abtastverstärker-bitleitungs-Vorladeschaltung 44 werden in Reaktion auf einen niedrigen Logikpegel des Steuersignals SAPRE leitend geschaltet, um das Abtastverstärker-Bitleitungspaar BLsa und BLBsa auf die erste Spannung Vcca vorzuladen. Die PMOS-Transistoren P7 und P8 des PMOS-Abtastverstärkers 46 werden in Reaktion auf einen niedrigen Logikpegel des Signals des Abtastverstärker-Bitleitungspaares BLsa und BLBsa leitend geschaltet, um das Signal des Zellenbitleitungspaares BLcelli und BLBcelli und des Abtastverstärker-Bitleitungspaares BLsa und BLBsa mit hohem Logikpegel auf die erste Spannung Vcca zu verstärken. Wenn das Signal SAN, das ein Abtastverstärker-Freigabesignal darstellt, mit 0 V angelegt wird, werden die NMOS-Transistoren N27 und N28 des NMOS Abtastverstärkers 48 in Reaktion auf ein Signal des Abtastverstärker-Bitleitungspaares BLsa und BLBsa leitend geschaltet, um ein Signal des Zellenbitleitungspaares BLcellj und BLBcellj und des Abtastverstärker-Bitleitungspaares BLsa und BLBsa mit niedrigem Logikpegel auf eine zweite Spannung von 0 V zu verstärken. Die NMOS-Transistoren N29 und N30 der Bitleitungsisolationsschaltung 50 werden in Reaktion auf ein Steuersignal ISOj leitend geschaltet, um das Zellenbitleitungspaar BLcellj und BLBcellj mit dem Abtastverstärker-Bitleitungspaar BLsa und BLBsa elektrisch zu verbinden und Ladungen zu übertragen.
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Im Beispiel von 5 ist der PMOS-Abtastverstärker 46 vorzugsweise so konfiguriert, dass er direkt an die erste Spannung Vcca angeschlossen ist. Alternativ kann er jedoch wie der NMOS-Abtastverstärker 48 so konfiguriert sein, dass ein Abtastverstärkerfreigabesignal, wie das Steuersignal SAPRE, an die gemeinsame Source-Elektrode der PMOS-Transistoren P7 und P8 angelegt wird. Wenn in diesem Fall das Abtastverstärker-Freigabesignal SAPRE mit dem Pegel der ersten Spannung Vcca angelegt wird, werden die PMOS-Transistoren P7 und P8 in Reaktion auf einen niedrigen Logikpegel des Signals des Abtastverstärker-Bitleitungspaares BLsa und BLBsa leitend geschaltet, um das Signal des Zellenbitleitungspaares BLcelli und BLBcelli und des Abtastverstärker-Bitleitungspaares BLsa und BLBsa mit hohem Logikpegel auf die erste Spannung Vcca zu verstärken.
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6 veranschaulicht eine Steuersignalerzeugungsschaltung zur Erzeugung des Steuersignals ISOi von 5. Wie aus 6 ersichtlich, weist diese Schaltung vorzugsweise Inverter I1 bis I3, einen NMOS-Transistor N31 und einen PMOS-Transistor P9 auf. Die Inverter I1 und I2 puffern ein Steuersignal P1 mit hohem Logikpegel, um eine dritte Spannung Vpp auf hohem Pegel zu erzeugen. Der Inverter I3 invertiert ein Steuersignal P2 mit hohem Logikpegel, um eine zweite Spannung von 0 V zu erzeugen. Der NMOS-Transistor N31 empfängt die erste Spannung Vcca, um das Steuersignal ISOi in Reaktion auf ein Ausgangssignal des Inverters I2 mit dem dritten, hohen Spannungspegel Vpp zu erzeugen. Der PMOS-Transistor P9 empfängt die dritte, hohe Spannung Vpp, um das Steuersignal ISOi in Reaktion auf ein Ausgangssignal des Inverters I3 auf Massespannungspegel, d. h. auf dem Pegel der zweiten Spannung von 0 V, zu erzeugen.
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7 veranschaulicht eine Signalerzeugungsschaltung zur Erzeugung der Eingangssignale P1 und P2 der Steuersignalerzeugungsschaltung von 6. Wie aus 7 ersichtlich, umfasst diese Signalerzeugungsschaltung vorzugsweise eine Wortleitungsfreigabesignalerzeugungsschaltung 60 sowie eine erste, zweite und dritte Verzögerungsschaltung 62, 64 und 66. Die erste Verzögerungsschaltung 62 ist darauf ausgelegt, dass sie die gleiche Leitungslast aufweist wie die Wortleitungsfreigabesignalerzeugungsschaltung 60. Die Wortleitungsfreigabesignalerzeugungsschaltung 60 realisiert eine vorgegebene Zeitverzögerung nach Empfangen und Dekodieren einer Zeilenadresse RA in Reaktion auf ein invertiertes Zeilenadressenbestätigungssignal RASB vor Erzeugung eines Wortleitungsfreigabesignals WL.
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Die erste Verzögerungsschaltung 62 erzeugt ein Signal RWL in Reaktion auf das invertierte Zeilenadressenbestätigungssignal RASB zum Zeitpunkt der Erzeugung des Wortleitungsfreigabesignals WL. Die zweite Verzögerungsschaltung 64 verzögert das Signal RWL um eine erste vorgegebene Zeitdauer zur Erzeugung des Signals P1. Die dritte Verzögerungsschaltung 66 verzögert das Signal RWL um eine zweite vorgegebene Zeitdauer zur Erzeugung des Signals P2. Da die erste Verzögerungsschaltung 62 vorzugsweise die gleiche Konfiguration wie die Wortleitungsfreigabesignalerzeugungsschaltung 60 aufweist, können die Signale RWL, P1 und P2 mit exakter Zeitsteuerung erzeugt werden.
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8 veranschaulicht in Zeitablaufdiagrammen die erfindungsgemäße Betriebsweise des erfindungsgemäßen Halbleiterspeicherbauelements von 5. Dabei veranschaulicht das Zeitablaufdiagramm im oberen Teilbild (A) den Betrieb eines Bauelementteils, der das Zellenbitleitungspaar BLcelli, BLBcelli umfasst, und das im unteren Teilbild B gezeigte Zeitablaufdiagramm veranschaulicht die Betriebsweise des Bauelementteils, der das Abtastverstärker-Bitleitungspaar BLsa, BLBsa enthält. Dabei ist in 8 eine Situation dargestellt, in der Daten aus dem Speicherzellenfeldblock BLK1 gelesen werden.
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Während einer Zeitspanne t1 wird das Steuersignal ISOi auf der zweiten Spannung von 0 V gehalten, und das Steuersignal BLPRE wird mit hohem Logikpegel angelegt, während das Steuersignal SAPRE mit niedrigem Logikpegel angelegt wird, so dass die NMOS-Transistoren N25 und N26 sperrend geschaltet sind. Die NMOS-Transistoren N22, N23 und N24 sind leitend geschaltet und laden das Zellenbitleitungspaar BLcelli BLBcelli auf die Spannung Vcca/2 vor. Die PMOS-Transistoren P5 und P6 sind leitend geschaltet und laden das Abtastverstärker-Bitleitungspaar BLsa und BLBsa auf die erste Spannung Vcca vor.
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Während einer Zeitspanne t2 wird die Ruhespannung Vpp an die Wortleitung WLi angelegt, so dass der NMOS-Transistor NM der Speicherzelle MCi leitend geschaltet wird und einen Ladungsteilungsvorgang zwischen dem Kondensator C und dem Zellenbitleitungspaar BLcelli und BLBcelli ausführt. Dadurch tritt eine Spannungsdifferenz zwischen dem Zellenbitleitungspaar BLcelli und BLBcelli auf.
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Während einer Zeitspanne t3 wird das Steuersignal ISOi mit der ersten Spannung Vcca angelegt, wodurch die NMOS-Transistoren N25 und N26 leitend geschaltet sind und folglich ein Ladungstransfer zwischen dem Zellenbitleitungspaar BLcelli und BLBcelli und dem Abtastverstärker-Bitleitungspaar BLsa und BLBsa auftritt. Die Spannung des Zellenbitleitungspaares BLcelli und BLBcelli steigt stetig an, wobei eine Spannungsdifferenz ΔVBLcelli auftritt, während die Spannung des Abtastverstärker-Bitleitungspaares BLsa und BLBsa stetig abnimmt und dort eine zugehörige Spannungsdifferenz ΔVBLsa auftritt.
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Während einer Zeitspanne t4 ist die Spannungsdifferenz zwischen dem Zellenbitleitungspaar BLcelli und BLBcelli und dem Abtastverstärker-Bitleitungspaar BLsa und BLBsa niedriger als eine Schwellenspannung der NMOS-Transistoren N25 und N26, die folglich sperrend geschaltet sind. Dadurch ist die Verbindung zwischen dem Zellenbitleitungspaar BLcelli und BLBcelli und dem Abtastverstärker-Bitleitungspaar BLsa und BLBsa unterbrochen und der Ladungstransfer zwischen diesen Bitleitungspaaren stoppt. Dementsprechend werden das Zellenbitleitungspaar BLcelli und BLBcelli und das Abtastverstärker-Bitleitungspaar BLsa und BLBsa auf einem gewissen Pegel gehalten.
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Während einer Zeitspanne t5 wird das Abtastverstärker-Freigabesignal SAN mit 0 V angelegt, und der NMOS-Abtastverstärker 46 und der PMOS-Abtastverstärker 48 arbeiten dahingehend, die Spannung des Abtastverstärker-Bitleitungspaares BLsa und BLBsa auf 0 V bzw. auf die Spannung Vcca zu verstärken. Wenn während dieser Zeitspanne das Steuersignal ISOi auf den hohen Pegel der dritten Spannung Vpp übergeht, werden die NMOS-Transistoren N25 und N26 leitend geschaltet, so dass der verstärkte Pegel des Abtastverstärker-Bitleitungspaares BLsa und BLBsa auf das Zellenbitleitungspaar BLcelli und BLBcelli übertragen wird. Mit anderen Worten werden während dieser Zeitspanne das Zellenbitleitungspaar BLcelli, BLBcelli ebenso wie das Abtastverstärker-Bitleitungspaar BLsa, BLBsa verstärkt.
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Das erfindungsgemäße Halbleiterspeicherbauelement ist vorzugsweise so konfiguriert, dass eine Spannung Vcca, die einem Zwischenspannungspegel des Steuersignals ISOi entspricht, als Vorladespannung für das Zellenbitleitungspaar BLcelli, BLBcelli und das Abtastverstärker-Bitleitungspaar BLsa, BLBsa angelegt wird. Alternativ kann es so konfiguriert sein, dass statt der Spannung Vcca eine externe Speisespannung angelegt wird.
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Wie oben erläutert, teilen sich beim erfindungsgemäßen Halbleiterspeicherbauelement die Speicherzellenfeldblöcke den PMOS-Abtastverstärker und den NMOS-Abtastverstärker zur Durchführung eines Ladungstransfer-Vorabtastvorgang, wodurch die Entwurfsfläche merklich reduziert werden kann. Außerdem ist es durch Verwenden des erfindungsgemäßen Halbleiterbauelements und des erfindungsgemäßen Bitleitungsabtastverfahrens einfacher als bei herkömmlichen Implementierungen, den Spannungspegel des an die Bitleitungsisolationsschaltung angelegten Steuersignals zu steuern.
