JP2001084791A - 半導体記憶装置 - Google Patents

半導体記憶装置

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JP2001084791A
JP2001084791A JP32538199A JP32538199A JP2001084791A JP 2001084791 A JP2001084791 A JP 2001084791A JP 32538199 A JP32538199 A JP 32538199A JP 32538199 A JP32538199 A JP 32538199A JP 2001084791 A JP2001084791 A JP 2001084791A
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signal
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Naoya Watanabe
直也 渡邊
Akira Yamazaki
彰 山崎
Kazutami Arimoto
和民 有本
Takeshi Fujino
毅 藤野
Isamu Hayashi
勇 林
Hideyuki Noda
英行 野田
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Original Assignee
Mitsubishi Electric Corp
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Abstract

(57)【要約】 【課題】 消費電力を低減できかつ動作周波数を高くす
ることのできるロジック混載に適した半導体記憶装置を
提供する。 【解決手段】 メモリセルアレイ上にわたってリードデ
ータ線対（ＩＯＲ０−ＩＯＲ３１）およびライトデータ
線対（ＩＯＷ０−ＩＯＷ３１）ならびにスペアリードデ
ータ線対（ＳＩＲ）およびスペアライトデータ線対（Ｓ
ＩＷ）を列方向に延在して配設する。スペアビットの救
済はデータ線対の置換により行なう。コラム冗長制御回
路（ＣＲＣ）は、データ書込モード時とデータ読出モー
ド時とで、スペア判定結果出力タイミングを変更する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は半導体記憶装置に
関し、特に、ロジックデバイスおよびマイクロプロセッ
サなどのロジックとの混載に適した半導体記憶装置に関
する。より特定的には、ロジック混載ＤＲＡＭ（ダイナ
ミック・ランダム・アクセス・メモリ）のデータ書込／
読出部の構成に関する。
【０００２】
【従来の技術】近年、ＤＲＡＭとロジックデバイスまた
はマイクロプロセッサとを同一半導体基板上に集積化す
るＤＲＡＭ内蔵システムＬＳＩ（大規模集積回路装置）
が普及してきている。このＤＲＡＭ内蔵システムＬＳＩ
は、従来の個別のＤＲＡＭとロジックデバイスとをプリ
ント基板上にはんだ付けしたシステムと比べて以下のよ
うな利点がある。
【０００３】（１） 個別ＤＲＡＭのピン端子を考慮す
る必要がないため、ＤＲＡＭとロジックとの間のデータ
バス幅を大きくとることができ、データ転送速度を向上
することができ、システム性能が向上する、（２） 半
導体基板上に形成されるデータバスは、プリント基板上
の配線と比べて寄生容量が小さく、信号線の充放電電流
を少なくすることができ、データ転送時に消費される動
作電流を小さくすることができる、および（３） パッ
ケージが単一化されること、およびプリント基板上のデ
ータバス配線および制御信号配線を削減することがで
き、プリント基板上の占有面積を小さくすることができ
る。
【０００４】図５８は、従来のＤＲＡＭ内蔵システムＬ
ＳＩの構成の一例を示す図である。図５８において、こ
のＤＲＡＭ内蔵システムＬＳＩは、ロジック回路ＬＧと
ＤＲＡＭマクロが同一半導体基板ＣＨ上に集積化され
る。
【０００５】このＤＲＡＭマクロは、各々が行列状に配
列される複数のメモリセルを有するメモリアレイＭＡ０
およびＭＡ１と、メモリアレイＭＡ０およびＭＡ１それ
ぞれに対応して設けられ、対応のメモリアレイＭＡ０お
よびＭＡ１のアドレス指定された行を選択するためのロ
ウデコーダＸＤ０およびＸＤ１と、メモリアレイＭＡ０
およびＭＡ１それぞれに対応して設けられ、メモリアレ
イＭＡ０およびＭＡ１のアドレス指定された列を選択す
るためのコラムデコーダＹＤ０およびＹＤ１と、コラム
デコーダＹＤ０およびＹＤ１により選択されたメモリセ
ル列とデータの授受を行なうためのデータパスＤＰ０お
よびＤＰ１と、メモリセルアレイＭＡ０およびＭＡ１へ
のデータアクセス動作を制御するための制御回路ＣＧを
含む。
【０００６】データパスＤＰ０およびＤＰ１は、データ
バスＤＢ０およびＤＢ１を介してロジック回路ＬＧに結
合され、また制御回路ＣＧは、制御バスＣＴＢを介して
ロジック回路ＬＧに結合される。図５８において、デー
タバスＤＢ０およびＤＢ１の各々は、１２８ビットの書
込データおよび１２８ビットの読出データ（Ｑ）を別々
に伝達する。
【０００７】この図５８に示すＤＲＡＭ内蔵システムＬ
ＳＩにおいては、ロウデコーダＸＤ０およびＸＤ１とコ
ラムデコーダＹＤ０およびＹＤ１は、直交するように配
置される。コラムデコーダＹＤ０およびＹＤ１によりメ
モリセルアレイＭＡ０およびＭＡ１の列を選択すること
により、最短距離で、データパスＤＰ０およびＤＰ１と
メモリアレイＭＡ０およびＭＡ１の選択列とを結合する
ことができる。また、ＤＲＡＭマクロとロジック回路Ｌ
Ｇが、同一の半導体チップＣＨ上に集積化されているた
め、データバスＤＢ０およびＤＢ１は、何らピン端子の
ピッチ条件およびピン端子数の制限を受けないため、幅
の広いバスを実現することができる。
【０００８】図５９は、図５８に示すメモリアレイＭＡ
０およびＭＡ１の構成を概略的に示す図である。これら
のメモリアレイＭＡ０およびＭＡ１は、同一構成を有す
るため、図５９においては、これらを、１つのメモリア
レイＭＡで総称的に示す。メモリアレイＭＡは、行列状
に配列される複数のメモリセルブロックＭＣＢを含む。
これらのメモリセルブロックＭＣＢには、明確には示さ
ないが、メモリセルが行列状に配列される。
【０００９】メモリセルブロックＭＣＢそれぞれに対応
して、対応のメモリセルブロックとデータの授受を行な
うためのローカルＩＯ線対群ＬＩＯｓが設けられる。ロ
ーカルＩＯ線対ＬＩＯは、互いに相補な信号を伝達す
る。また、メモリセルブロックＭＣＢそれぞれに対応し
てセンスアンプ群ＳＡｓが配置される。センスアンプ群
ＳＡｓは、シェアードセンスアンプ構成を有し、列方向
において隣接するメモリセルブロックにより共有され
る。これらのセンスアンプ群ＳＡｓは、対応のメモリセ
ルブロックの各列に対応して設けられるセンスアンプ回
路ＳＡを含み、活性化時対応のメモリセルブロックの列
のデータの検知、増幅およびラッチを行なう。センスア
ンプ群ＳＡｓは、対応のローカルＩＯ線対群ＬＩＯｓと
選択的に結合される。
【００１０】行方向に整列して配置されるメモリセルブ
ロックＭＣＢに共通に、ワード線群ＷＬｓが配置され
る。動作時においては、１つの行ブロック（行方向に整
列して配置されるメモリセルブロックで構成されるブロ
ック）に含まれるワード線群ＷＬｓのうち１つのワード
線ＷＬが選択状態へ駆動される。
【００１１】行方向において隣接するメモリセルブロッ
クの間の領域およびメモリセルブロック外の領域（これ
らの領域をブロック間領域と称す）に、列方向に延在す
るグローバルＩＯ線対ＧＩＯ０−ＧＩＯ１２７が配置さ
れる。列方向に整列するメモリセルブロックに共通に４
つのグローバルＩＯ線対が配置される。各メモリセルブ
ロックに対しては４対のローカルＩＯ線対ＬＩＯが配置
されており、１つの行ブロックにおいて各メモリセルブ
ロックＭＣＢに対応して設けられる４対のローカルＩＯ
線対群ＬＩＯｓがそれぞれ、ＩＯスイッチＩＯＳＷを介
して対応のグローバルＩＯ線対に結合される。
【００１２】グローバルＩＯ線対ＧＩＯ０−ＧＩＯ１２
７の各々は、相補信号を伝達し、かつ、図５９に示すデ
ータパスに結合され、データパス内の書込／読出回路を
介してロジック回路ＬＧに結合される。
【００１３】グローバルＩＯ線対ＧＩＯ０−１２７と同
一配線層に、メモリセルアレイＭＡ上にわたって列方向
に延在して列選択線ＣＳＬが配置される。列選択線群Ｃ
ＳＬｓは、列方向に整列して配置されるメモリセルブロ
ックＭＣＢにより共有される。ＩＯスイッチＩＯＳＷに
より、選択行ブロックのローカルＩＯ線対群ＬＩＯｓが
グローバルＩＯ線対ＧＩＯ０−１２７に結合されてお
り、非選択行ブロックのローカルＩＯ線対群ＬＩＯｓ
は、グローバルＩＯ線対ＧＩＯ０−１２７から分離され
る。したがって、各列ブロック（列方向に整列して配置
されるメモリセルブロックにより構成されるブロック）
において４列が同時に選択され、４つのローカルＩＯ線
対ＬＩＯがそれぞれ、対応のグローバルＩＯ線対に結合
される。
【００１４】この図５９に示すアレイ構成の場合、グロ
ーバルＩＯ線対ＧＩＯ０−１２７がデータパスを介して
ロジック回路ＬＧに結合されている。したがって、この
ＤＲＡＭマクロとロジック回路間のデータバスＤＢ０お
よびＤＢ１のバス幅を大きくすることは、グローバルＩ
Ｏ線対の数を大きくすることである。グローバルＩＯ線
対ＧＩＯの数を増加させるためには、ブロック間領域の
数を増加させる必要がある。グローバルＩＯ線対は、相
補信号線対であり、ブロック間領域の数の増加により、
メモリセルアレイにおけるグローバルＩＯ線対が占める
面積およびグローバルＩＯ線対とＧＩＯとローカルＩＯ
線対ＬＩＯを接続するトランスファゲートの占める領域
の面積が増大し、チップ面積が増大する。
【００１５】図６０は、従来のＤＲＡＭ内蔵システムＬ
ＳＩの他の構成を概略的に示す図である。この図６０に
示す構成は、たとえば、１９９８ ＩＥＥＥ ＩＳＳＣ
Ｃ、ダイジェスト・オブ・テクニカル・ペーパーズの第
７２頁から第７３頁および第４１５頁にヤベ等により示
されている。
【００１６】この図６０に示すＤＲＡＭ内蔵システムＬ
ＳＩの配置においては、メモリアレイＭＡ０およびＭＡ
１の間の領域に、ロウデコーダＸＤ０およびＸＤ１とコ
ラムデコーダＹＸ０およびＹＸ１が配置される。すなわ
ち、同一領域内に、ロウデコーダおよびコラムデコーダ
が設けられる。
【００１７】メモリアレイＭＡ０およびＭＡ１とデータ
パスＤＰ０およびＤＰ１の間には、コラムデコーダは配
置されない。制御回路ＣＧは、データパスＤＰ０および
ＤＰ１の間の領域に配置される。
【００１８】図６１は、図６０に示すメモリアレイＭＡ
０およびＭＡ１の構成を概略的に示す図である。図６１
において、メモリアレイＭＡ（ＭＡ０，ＭＡ１）は、行
方向および列方向それぞれに整列して配置されるメモリ
セルブロックＭＣＢを含む。これらのメモリセルブロッ
クＭＣＢに対応して、センスアンプ回路を含むセンスア
ンプ帯ＳＡＢが配置される。このセンスアンプ帯ＳＡＢ
の領域に列方向に延在して列選択線群ＣＳＬＧが配置さ
れる。列選択線群ＣＳＬＧは、８ビットの列選択線ＣＳ
ＬＡｉ〜ＣＳＬＡ（ｉ＋７）またはＣＳＬＢｉ〜ＣＳＬ
Ｂ（ｉ＋７）を含む。これらの列選択線群ＣＳＬＧと平
行してワード線群ＷＬＧが配設される。このワード線群
ＷＬＧは、５１２本のワード線ＷＬＡｊ〜ＷＬＡ（ｊ＋
５１１）またはＷＬＢｊ〜ＷＬＢ（ｊ＋５１１）を含
む。ここで、ｉ＝８Ｎであり、ｊ＝５１２Ｎである。た
だし、Ｎは０または自然数である。この列方向に整列す
るメモリセルブロックＭＣＢ上にわたって、３２ビット
のＩＯ線対群ＩＯＧが列方向に延在して配設される。こ
のＩＯデータ線対群ＩＯＧと平行に、各列ブロックに対
して１つのスペアＩＯデータ線対ＳＩＯが配設される。
行ブロックが４つのメモリセルブロックＭＣＢを含むた
め、４つのスペアＩＯデータ線対ＳＩＯ０−ＳＩＯ３が
設けられる。
【００１９】ここで、図６１において、列選択線が、列
選択線ＣＳＬＡ０−ＣＳＬＡ７１およびＣＳＬＢ０−Ｃ
ＳＬＢ７１の２つのグループに分割されているのは、ペ
ージ動作により、このメモリセルアレイにおいて、２本
のワード線を同時に選択状態へ駆動することがあり、こ
の２本のワード線のうち、一方のワード線に接続するメ
モリセルのデータを読出すためである。したがって、ワ
ード線ＷＬＡ３５８４−ＷＬＡ４０９５のうちの１つの
ワード線と、ワード線ＷＬＢ０−ＷＬＢ５１１のうちの
１つのワード線を同時に選択状態へ駆動することができ
るように、列選択線ＣＳＬＡ６４−ＣＳＬＡ７１が通過
するセンスアンプ帯と、列選択線ＣＳＬＢ０−ＣＳＬＢ
７が通過するセンスアンプ帯とが別々に設けられる。
【００２０】この図６１に示す構成においては、ＩＯデ
ータ線対ＩＯ０−ＩＯ１２７のそれぞれには、１つのメ
モリセルブロックＭＣＢについて１６個のセンスアンプ
が列選択ゲートを介して接続される。列選択線により１
つの列選択ゲート（１ＩＯ当り）が導通する。列選択ゲ
ートがＩＯデータ線対に結合されるため、ローカルＩＯ
線対とグローバルＩＯ線対とを接続するためのＩＯスイ
ッチは不要となる。また列選択線とＩＯデータ線対を交
差する方向に配設し、ＩＯデータ線対をメモリセルアレ
イ上にわたって延在して配置させることにより、このＩ
Ｏデータ線対は、特別に配線領域を設ける必要がなく、
チップ面積の増加を小さくすることができる。
【００２１】図６２は、１つのメモリセルブロックＭＣ
Ｂに対するセンスアンプ帯の構成を概略的に示す図であ
る。図６２においては、列選択線ＣＳＬＡ０−ＣＳＬＡ
１５が配設されるメモリセルブロックを示す。１つのＩ
Ｏデータ線対ＩＯに対し、１つのセンスアンプ帯におい
て８個のセンスアンプ回路ＳＡが配置される。各センス
アンプ回路ＳＡは、列選択ゲートＹＧを介して対応のＩ
Ｏデータ線対に接続される。図６２においては、ＩＯデ
ータ線対ＩＯ０、ＩＯ１を示す。メモリセルブロックＭ
ＣＢに対しては、３２ビットのＩＯデータ線対ＩＯ０−
ＩＯ３１が配設される。３２ビットのＩＯデータ線対に
対し、１つのスペアＩＯデータ線対ＳＩＯが配置され
る。このスペアＩＯデータ線対ＳＩＯに対しても、１つ
のセンスアンプ帯において８個のスペアセンスアンプ回
路が配設される。
【００２２】列選択線ＣＳＬＡ０−７は、１つが選択状
態へ駆動され、単位となる８個のセンスアンプ回路の組
から１つのセンスアンプ回路を選択し、該選択されたセ
ンスアンプ回路が列選択ゲートＹＧを介して対応のＩＯ
データ線対に結合される。１つのメモリセルブロックに
おいては、２つのセンスアンプ帯が配置されている。１
６個の列選択線ＣＳＬＡ０−ＣＳＬＡ１５のうち１つが
選択状態へ駆動されるため、１つのＩＯデータ線対に対
し１６個のセンスアンプ回路が対応して設けられる。ス
ペアセンスアンプ回路も同様である。したがって、列選
択線により、メモリセルブロックＭＣＢにおいて、５１
２列のうち３２列が同時に選択されて対応のＩＯデータ
線対に接続される。不良ビット救済は、ＩＯデータ線対
に関して行なわれ、したがって、１６個のセンスアンプ
回路の組が、１６個のスペアセンスアンプ回路の組によ
り置換される。
【００２３】列選択線ＣＳＬＡ０−ＣＳＬＡ１５は、図
６２に示すように、ノーマルセンスアンプ回路およびス
ペアセンスアンプ回路を同時に選択し、ノーマルセンス
アンプ回路のデータおよびスペアセンスアンプ回路の保
持するデータが同時にＩＯデータ線対およびスペアＩＯ
データ線対に伝達される。
【００２４】この図６２に示すように、センスアンプ回
路が列選択ゲートＹＧを介してＩＯデータ線対に結合さ
れるため、ローカルＩＯ線とグローバルＩＯ線の間のト
ランスファゲート配置領域が不要となり、またＩＯデー
タ線対ＩＯがメモリセルアレイ上にわたって延在して列
方向に配置されているため、このＩＯデータ線対の数は
増加させても、何らＩＯデータ線対の占有面積を増加さ
せる必要がない。
【００２５】図６３は、図６０に示すＤＲＡＭマクロの
データパスの構成を概略的に示す図である。図６３にお
いては、３２ビットのデータパスの構成すなわち、１つ
の列ブロックに対応する構成を示す。
【００２６】データパスは、３２ビットのＩＯデータ線
対ＩＯ０−ＩＯ３１それぞれに対応して設けられるプリ
アンプＰＡ０−ＰＡ３１およびライトドライバＷＤＶ０
−ＷＤＶ３１と、スペアＩＯデータ線対ＳＩＯに対応し
て設けられるスペアプリアンプＳＰＡおよびスペアライ
トドライバＳＷＤＶを含む。
【００２７】プリアンプＰＡ０−ＰＡ３１およびＳＰＡ
はＩＯデータ線対ＩＯ０−ＩＯ３１およびスペアＩＯデ
ータ線対ＳＩＯ上のデータを増幅して出力する。
【００２８】ライトドライバＷＤＶ０−ＷＤＶ３１およ
びスペアライトドライバＳＷＤＶは、ライトドライバイ
ネーブル信号ＷＤＥに従って活性化され、与えられた書
込データに従って対応のＩＯデータ線対ＩＯ０−ＩＯ３
１およびスペアＩＯデータ線対ＳＩＯを駆動する。
【００２９】ライトドライバＷＤＶ０−ＷＤＶ３１へ
は、またデータ書込を禁止する書込データマスク信号／
ＤＭ０−ＤＭ３が与えられる。これらの書込データマス
ク信号／ＤＭ０−／ＤＭ３の各々は、８ビット単位でデ
ータの書込を禁止する。データマスク信号／ＤＭ０−／
ＤＭ３および／ＤＭＳが活性状態となりデータ書込にマ
スクをかけることを示しているときには、対応のライト
ドライバは出力ハイインピーダンス状態となる。
【００３０】プリアンプＰＡ０−ＰＡ３１およびスペア
プリアンプＳＰＡならびにライトドライバＷＤＶ０−Ｗ
ＤＶ３１およびスペアライトドライバＳＷＤＶは、それ
ぞれ、ＩＯイコライズ指示信号／ＩＯＥＱに従って対応
のデータ線対をイコライズする回路を含んでいる。
【００３１】データパスは、さらに、選択状態の行ブロ
ックを指定する行ブロックアドレス信号ＲＢＡ０−ＲＢ
Ａ３に従って、不良列がノーマルメモリセルアレイにお
いてアドレス指定されたか否かを判定し、その判定結果
に従ってスペアＩＯデータ線対で置換すべきＩＯデータ
線対を指定する選択信号ＳＩＯＳＥＬ０−ＳＩＯＳＥＬ
３１を出力し、かつデータ書込時データマスク信号に従
ってスペアメモリセルデータにマスクをかけるか否かを
示す信号ＳＤＭＳＥＬ０−ＳＤＭＳＥＬ３を生成するコ
ラム冗長制御回路ＣＲＣと、選択信号ＳＩＯＳＥＬ０−
ＳＩＯＳＥＬ３１に従って対応のプリアンプＰＡ０−Ｐ
Ａ３１およびスペアプリアンプＳＰＡの出力信号の一方
を選択する２：１マルチプレクサＭＵＸ０−ＭＵＸ３１
と、２：１マルチプレクサＭＵＸ０−ＭＵＸ３１それぞ
れに対応して設けられ、クロック信号ＣＬＫに同期して
マルチプレクサＭＵＸ０−ＭＵＸ３１の出力信号ＲＤＦ
０−ＲＤＦ３１を取込みかつ出力するリードデータラッ
チＲＤＬ０−ＲＤＬ３１と、リードデータラッチＲＤＬ
０−ＲＤＬ３１それぞれに対応して設けられ、クロック
信号ＣＬＫに同期してリードデータラッチＲＤＬ０−Ｒ
ＤＬ３１の出力データＲＤ０−ＲＤ３１を取込み出力デ
ータＱ０−Ｑ３１として出力する出力バッファＱＢ０−
ＱＢ３１を含む。
【００３２】リードデータラッチＲＤＬ０−ＲＤＬ３１
は、クロック信号ＣＬＫの立下がりで与えられたデータ
を取込み、クロック信号ＣＬＫの立上がりでラッチ状態
となる。出力バッファＱＢ０−ＱＢ３１は、このクロッ
ク信号ＣＬＫの立上がりに応答してリードデータラッチ
ＲＤＬ０−ＲＤＬ３１の出力データを取込み出力する。
【００３３】データパスは、さらに、外部からの書込デ
ータＤ０−Ｄ３１それぞれに対応して設けられ、クロッ
ク信号ＣＬＫに同期して与えられた書込データを取込む
入力バッファＤＢ０−ＤＢ３１と、コラム冗長制御回路
ＣＲＣからのスペアＩＯ選択信号ＳＩＯＳＥＬ０−ＳＩ
ＯＳＥＬ３１に従って、入力バッファＤＢ０−ＤＢ３１
の出力する内部書込データＷＤ０−ＷＤ３１の１つを選
択する３２：１スペアマルチプレクサＳＭＵＸと、ライ
トドライバイネーブル信号ＷＤＥに応答して、入力バッ
ファＤＢ０−ＤＢ３１からの内部書込データＷＤ０−Ｗ
Ｄ３１を取込むライトデータラッチＷＤＬ０−ＷＤＬ３
１と、ライトドライバイネーブル信号ＷＤＥに応答して
スペアマルチプレクサＳＭＵＸからの内部書込データＷ
ＤＳを取込んで出力するスペアライトデータラッチＳＷ
ＤＬと、ライトドライバイネーブル信号ＷＤＥの活性化
に応答してライトデータラッチＷＤＬ０−ＷＤＬ３１の
出力データＷＤＤ０−ＷＤＤ３１に従ってＩＯデータ線
対ＩＯ０−ＩＯ３１を駆動するライトドライバＷＤＶ０
−ＷＤＶ３１と、ライトドライバイネーブル信号ＷＤＥ
に応答してスペアライトデータラッチＳＷＤＬからの書
込データＷＤＤＳに従ってスペアＩＯデータ線対ＳＩＯ
を駆動するスペアライトドライバＳＷＤＶを含む。ライ
トドライバＷＤＶ０−ＷＤＶ３１およびスペアライトド
ライバＳＷＤＶは、ライトドライバイネーブル信号ＷＤ
Ｅの非活性化時、出力ハイインピーダンス状態に設定さ
れる。
【００３４】次に、図６３に示すデータパスの動作を、
図６４に示すタイミングチャート図を参照して説明す
る。以下の説明では、ＤＲＡＭマクロはマルチバンク構
成とする。
【００３５】時刻Ｔ０またはＴ１のクロック信号ＣＬＫ
の立上がりエッジで、データ書込を示すライトコマンド
ＷＲＩＴＥが、コラムアクセスを行なうバンクを示すコ
ラムバンクアドレスＣＢＫとともに取込まれる。このと
きまた、図示しない選択列を示すコラムアドレス信号も
同時に取込まれる。図示しない内部回路が、活性状態に
ある行ブロックを示す行ブロックアドレス信号ＲＢＡ０
−ＲＢＡ３を格納しており、ライトコマンドＷＲＩＴＥ
が与えられると、その格納した行ブロックアドレス信号
ＲＢＡ０−ＲＢＡ３をコラム冗長制御回路ＣＲＣへ与え
る。コラム冗長制御回路ＣＲＣにおいては、各行ブロッ
クごとに不良メモリセルが接続するＩＯデータ線対を示
すアドレスがプログラムされている。この行ブロックア
ドレス信号ＲＢＡ０−ＲＢＡ３に従って、該行ブロック
の不良ＩＯデータ線対を示すアドレス信号がデコードさ
れ、スペアＩＯ選択信号ＳＩＯＳＥＬ０−ＳＩＯＳＥＬ
３１が生成される。
【００３６】一方、このスペア判定結果確定に先立っ
て、入力バッファＤＢ０−ＤＢ３１が活性化され、外部
からの書込データＤ０−Ｄ３１を取込み、内部書込デー
タＷＤ０−ＷＤ３１を生成し、ライトデータラッチＷＤ
Ｌ０−ＷＤＬ３１にラッチされる。スペアマルチプレク
サＳＭＵＸがコラム冗長制御回路ＣＲＣからのスペアＩ
Ｏ選択信号ＳＩＯＳＥＬ０−ＳＩＯＳＥＬ３１に従っ
て、入力バッファＤＢ０−ＤＢ３１の出力データの１つ
を選択してスペアライトデータラッチＳＷＤＬへ与え
る。
【００３７】ライトデータラッチＷＤＬ０−ＷＤＬ３１
およびスペアライトデータラッチＳＷＤＬの出力データ
の確定後、ライトドライバイネーブル信号ＷＤＥが活性
状態のＨレベルへ駆動され、またＩＯイコライズ指示信
号ＩＯＥＱが非活性状態のＬレベルとなり、ＩＯデータ
線対ＩＯ０−ＩＯ３１およびスペアＩＯデータ線対ＳＩ
Ｏのプリチャージ／イコライズ動作が完了し、これらの
データ線対ＩＯ０−ＩＯ３１およびＳＩＯへ書込データ
が伝達される。
【００３８】また、このとき、図示しないコラムデコー
ダにより列選択動作が行なわれ、アドレス指定された列
に対応する列選択線ＣＳＬが選択状態のＨレベルへ駆動
される。これにより、ＩＯデータ線対ＩＯ０−ＩＯ３１
およびスペアＩＯデータ線対ＳＩＯを介してメモリセル
にデータが書込まれる。
【００３９】データ書込が十分行なわれたタイミングで
コラム選択線ＣＳＬを非活性状態とし、続いてライトド
ライバイネーブル信号ＷＤＥを非活性状態とするととも
に、ＩＯイコライズ指示信号ＩＯＥＱを活性化すること
により、ＩＯデータ線対ＩＯ０−ＩＯ３１およびスペア
ＩＯデータ線対ＳＩＯが再び電源電圧レベルにイコライ
ズされプリチャージされる。
【００４０】時刻Ｔ２またはＴ３においてデータ読出を
示すリードコマンドＲＥＡＤが与えられると、データ書
込時と同様にして、コラムバンクアドレスＣＢＫおよび
図示しないコラムアドレス信号がクロック信号ＣＬＫの
立上がりエッジで取込まれる。このリードコマンドＲＥ
ＡＤとコラムバンクアドレスＣＢＫに従って、データ書
込時と同様にしてコラム冗長制御回路ＣＲＣへ、行ブロ
ックアドレス信号ＲＢＡ０−ＲＢＡ３が与えられ、この
コラム冗長制御回路ＣＲＣにより、スペアＩＯ線選択信
号ＳＩＯＳＥＬ０−ＳＩＯＳＥＬ３１の１つが選択状態
へ駆動される。このコラム冗長制御回路ＣＲＣにおける
スペア判定動作と並行して、イコライズ信号ＩＯＥＱが
非活性化され、ＩＯデータ線対ＩＯ０−ＩＯ３１および
スペアＩＯデータ線対ＳＩＯに対するイコライズ動作が
完了する。コラム選択線ＣＳＬがコラムデコーダにより
選択状態へ駆動されると、これらのＩＯ線対ＩＯ０−Ｉ
Ｏ３１およびスペアＩＯデータ線対ＳＩＯにメモリセル
データが読出される。
【００４１】ＩＯデータ線対ＩＯ０−ＩＯ３１およびス
ペアＩＯデータ線対ＳＩＯの電位が十分に変化し、プリ
アンプＰＡ０−ＰＡ３１およびスペアプリアンプＳＰＡ
が十分に増幅することのできる電圧レベルに到達する
と、プリアンプ活性化信号ＰＡＥが活性化され、プリア
ンプＰＡ０−ＰＡ３１およびスペアプリアンプＳＰＡが
これらのＩＯデータ線対ＩＯ０−ＩＯ３１およびスペア
ＩＯデータ線対ＳＩＯ上の信号を増幅しかつラッチす
る。プリアンプＰＡ０−ＰＡ３１およびスペアプリアン
プＳＰＡは、フリップフロップを内蔵しており、プリア
ンプ活性化信号ＰＡＥの非活性化後も有効データを維持
し出力する。
【００４２】プリアンプＰＡ０−ＰＡ３１およびスペア
プリアンプＳＰＡの出力ＰＡＯ０−ＰＡＯ３１およびＰ
ＡＯＳが確定すると、プリアンプ活性化信号ＰＡＥが非
活性化され、またコラム選択信号線ＣＳＬも非活性状態
へ駆動される。一方、イコライズ信号ＩＯＥＱが活性化
され、ＩＯデータ線対が再び所定の電源電圧レベルにプ
リチャージされかつイコライズされる。
【００４３】２：１マルチプレクサＭＵＸ０−ＭＵＸ３
１が、コラム冗長制御回路ＣＲＣからのスペアＩＯ選択
信号ＳＩＯＳＥＬ０−ＳＩＯＳＥＬ３１に従って選択動
作を行ない、プリアンプＰＡ０−ＰＡ３１の出力信号Ｐ
ＡＯ０−ＰＡＯ３１の１つが、スペアプリアンプＳＰＡ
からの出力信号ＰＡＯＳにより置換される。
【００４４】次いでリードデータラッチＲＤＬ０−ＲＤ
Ｌ３１が、マルチプレクサＭＵＸ０−ＭＵＸ３１の出力
信号ＲＤＦ０−ＲＤＦ３１を、クロック信号ＣＬＫの立
上がりに応答して、ラッチする。出力バッファＱＢ０−
ＱＢ３１は、リードデータラッチＲＤＬ０−ＲＤＬ３１
からのデータＲＤ０−ＲＤ３１をクロック信号に同期し
て取込んでロジック回路ＬＧに対する出力データＱ０−
Ｑ３１を出力する。
【００４５】
【発明が解決しようとする課題】コラム選択線ＣＳＬ
（ＣＳＬＡ０−ＣＳＬＡ７１およびＣＳＬＢ０−ＣＳＬ
Ｂ７１）をワード線と平行にセンスアンプ帯に配置する
構成では、１つのＩＯデータ線対に対するコラム冗長構
成となり、すなわちＩＯデータ線対をスペアＩＯデータ
線対で置換する構成となる。データ書込時においては、
このスペア判定を行なった後に、ＩＯデータ線対がライ
トドライバＷＤＶ０−ＷＤＶ３１およびスペアライトド
ライバＳＷＤＶにより駆動される。逆に、データ読出を
行なうリード動作モード時においては、まずコラム選択
線ＣＳＬが選択状態へ駆動されてＩＯデータ線対がセン
スアンプ回路により駆動される。この後、スペア判定結
果に従ってＩＯデータ線対の置換が実行される。スペア
判定結果確定タイミングは、データ書込モードおよび読
出モードで同じであり、データ書込モード時において
は、コラム選択線ＣＳＬが選択状態へ駆動されるタイミ
ングが、データ読出を行なうリード動作モード時よりも
遅くなる。したがって、ライト動作の次のサイクルでリ
ード動作を行なった場合、図６４に示すように、ＩＯデ
ータ線対のイコライズ期間ΔＴｅｑ（ｗｒ）は、リード
動作の次のサイクルでデータリードを行なったときのイ
コライズ時間ΔＴｅｑ（ｒｒ）と比較して短くなる。
【００４６】サイクル時間を短くした場合、ＩＯデータ
線対ＩＯ０−ＩＯ３１およびスペアＩＯデータ線対ＳＩ
Ｏが十分にプリチャージされかつイコライズされる前に
データ読出が行なわれ、正確にプリアンプにより増幅動
作を行なうことができなくなるという、いわゆる「ライ
トリカバリー」の問題が生じる。このため、サイクル時
間を短くすることができず、高速動作させることができ
ないという問題があった。
【００４７】データ読出動作モード時におけるコラム選
択線ＣＳＬの活性化タイミングを遅らせることにより、
このイコライズ時間ΔＴｅｑ（ｗｒ）を確保する手法が
考えられる。しかしながら、この場合、プリアンプ活性
化信号ＰＡＥの活性化タイミングも応じて遅れ、マルチ
プレクサＭＵＸ０−ＭＵＸ３１の出力データＲＤＦ０−
ＲＤＦ３１の確定タイミングも遅れる。したがって、リ
ードデータラッチＲＤＬ０−ＲＤＬ３１は、クロック信
号ＣＬＫの立上がりに応答してラッチ状態となっている
ため、このリードデータラッチＲＤＬ０−ＲＤＬ３１に
対する入力信号ＲＤＦ０−ＲＤＦ３１のクロック信号Ｃ
ＬＫに対するセットアップ時間ΔＴｓのマージンがなく
なり、正確なデータの読出を保証することができなくな
る。
【００４８】以上のように、従来のＤＲＡＭマクロにお
いてメモリセルへのデータの書込および読出を共通のＩ
Ｏデータ線を用いて行なう場合、いわゆる「ライトリカ
バリー」の問題により、サイクル時間を短くすることが
できない。コラムレイテンシＣＬ＝２でデータ読出動作
を行なうためには、クロック信号ＣＬＫの周波数を低く
低減する必要があり、高速動作を行なうことができなく
なるという問題があった。
【００４９】一般に、このロジック混載ＤＲＡＭにおい
ては、用いられる用途に応じて、データビット幅が異な
る。製造コストの観点からは、種々のデータビット幅の
ＤＲＡＭマクロに対し、共通の部分を作成し、データビ
ット幅に応じて入出力回路の構成をマスク配線により変
更するのが好ましい。したがって、この場合には、デー
タビット幅にかかわらず、共通にライトドライバおよび
入力バッファが用いられる。実際に使用される入力バッ
ファの数が、データビット幅に応じて変更され、この使
用される入力バッファに対し、ライトドライバが選択的
に結合される。
【００５０】図６５は、図６３に示すＤＲＡＭマクロ
を、１／４のデータビット幅に低減した場合のデータ書
込部の構成を概略的に示す図である。図６５において
は、入力バッファＤＢ０−ＤＢ７が、書込データビット
Ｄ０−Ｄ７に対しそれぞれ設けられる。３２ビットのラ
イトドライバＷＤＶ０−ＷＤＶ３１は、４つのライトド
ライバを単位として、１つの入力バッファに対応付けら
れる。また、入力バッファＤＢ０は、ライトドライバＷ
ＤＶ０−ＷＤＶ３に結合され、入力バッファＤＢ７が、
ライトドライバＷＤＶ２８−ＷＤＶ３１に結合される。
これらのライトドライバＷＤＶ０−ＷＤＶ３１は、それ
ぞれＩＯデータ線対ＩＯ０−ＩＯ３１に結合される。
【００５１】ライトドライバＷＤＶ０，ＷＤＶ４，…Ｗ
ＤＶ２８は、ライトドライバイネーブル信号ＷＤＥ０に
応答して活性化される。ライトドライバＷＤＶ３，ＷＤ
Ｖ７，…ＷＤＶ３１は、ライトドライバイネーブル信号
ＷＤＥ３に応答して活性化される。書込データマスク指
示信号／ＤＭ０がライトドライバＷＤＶ０−ＷＤＶ７に
与えられる。書込データマスク指示信号／ＤＭ３は、ラ
イトドライバＷＤＶ２４−ＷＤＣ３１に与えられる。
【００５２】すなわち、書込データマスク指示信号／Ｄ
Ｍ０−／ＤＭ３は、８ＩＯデータ線対単位で書込データ
にマスクをかける。この状態でデータ書込動作を考え
る。今、ライトドライバイネーブル信号ＷＤＥ０が活性
状態とされ、ライトドライバＷＤＶ０，ＷＤＶ（４ｋ）
…ＷＤＶ２８が非活性化される状態を考える。書込デー
タマスク指示信号／ＤＭ１−／ＤＭ３はすべて非活性状
態となり、データ書込が実行される状態を想定する。
【００５３】ＩＯデータ線対ＩＯ０−ＩＯ３１は、選択
された列選択ゲートＣＳＧ０−ＣＳＧ３１をそれぞれ介
してセンスアンプ回路（Ｓ．Ａ）ＳＡ０−ＳＡ３１に結
合される。
【００５４】非選択のライトドライバは、出力ハイイン
ピーダンス状態である。この場合、センスアンプＳＡ
０，ＳＡ（４ｋ）…ＳＡ２８に対し、ライトドライバＷ
ＤＶ０，…ＷＤＶ（４ｋ）…ＷＤＶ２８により、書込デ
ータビットＤ０−Ｄ７に応じたデータが転送される。一
方、ＩＯデータ線対ＩＯ０，…ＩＯ（４ｋ）…ＩＯ２８
を除くＩＯデータ線対は、電源電圧Ｖｃｃレベルにプリ
チャージされている（図６４参照）。したがってこの場
合、対応の列選択ゲートＣＳＧが列選択信号ＣＳＬに従
って導通状態にあり、非選択のセンスアンプ回路（Ｓ．
Ａ）が、このプリチャージ電圧Ｖｃｃを受け、この非選
択センスアンプ回路（Ｓ．Ａ）のラッチデータが反転す
る可能性がある。したがって、従来のデータ書込マスク
指示信号に従ってライトドライバを非活性状態に設定す
る構成の場合、複数のデータビット幅に対応する内部デ
ータ書込回路を実現することができず、共通のチップを
用いて複数のデータビット幅に対応することができなく
なり、個々にデータビット幅に応じてチップを設計する
必要があり、製造コストが高くなるという問題が生じ
る。
【００５５】それゆえ、この発明の目的は、高速クロッ
ク信号に同期して動作することのできるロジック内蔵用
ＤＲＡＭを提供することである。
【００５６】この発明の他の目的は、高速でデータ書込
を行なうことのできるロジック内蔵用ＤＲＡＭを提供す
ることである。
【００５７】この発明のさらに他の目的は、データビッ
ト幅にかかわらず正確にデータ書込マスクを行なうこと
のできる書込データマスク機能を備えるロジック内蔵用
ＤＲＡＭを提供することである。
【００５８】この発明のさらに他の目的は、共通のチッ
プで複数のデータビット幅に対応することのできる書込
データマスク機能を備える半導体記憶装置を提供するこ
とである。
【００５９】
【課題を解決するための手段】請求項１に係る半導体記
憶装置は、行列状に配列されるノーマルメモリセルとこ
れらのノーマルメモリセルのうちの不良ノーマルメモリ
セルを置換するためのスペアメモリセルとが行列状に配
列される複数のメモリセルを有するメモリアレイと、不
良ノーマルメモリセルのアドレスを記憶するための不良
アドレスプログラム回路と、与えられたアドレス信号と
不良アドレスプログラム回路の不良アドレスとの一致／
不一致を判定するためのスペア判定回路とを備える。こ
のスペア判定回路は、データ書込モード時とデータ読出
モード時とで判定結果出力タイミングが異なる。
【００６０】請求項２に係る半導体記憶装置は、請求項
１のスペア判定回路が、データ書込モード時の判定結果
出力タイミングを、データ読出モード時の判定結果出力
タイミングよりも早くするための回路を含む。
【００６１】請求項３に係る半導体記憶装置は、複数の
ノーマルメモリセルへ書込データを伝達するための複数
のノーマルライトデータ線とスペアメモリセルへ書込デ
ータを伝達するためのスペアライトデータ線とを含み、
メモリセルアレイ上にわたって延在して配設されて選択
メモリセルへ書込データを伝達するための書込データバ
スと、メモリセル上にわたって延在して配設され、選択
メモリセルから読出されたデータを伝達するための読出
データバスとを備える。この読出データバスは複数のノ
ーマルメモリセルからの読出データを伝達するための複
数のノーマルリードデータバス線と、スペアメモリセル
からの読出データを伝達するためのスペアリードデータ
線とを含む。
【００６２】請求項３に係る半導体記憶装置は、さら
に、データ書込指示に応答してイネーブルされ、与えら
れたアドレス信号に従って選択メモリセルの列を複数の
書込データバスの各データ線に接続するための書込列選
択回路を含む。この書込列選択回路は、スペアメモリセ
ルの列も同時に選択してスペアライトデータ線に接続す
る。
【００６３】請求項３に係る半導体記憶装置は、さら
に、データ読出指示に応答してイネーブルされ、与えら
れたアドレス信号に従って選択メモリセル列のデータを
読出データバスに並列に読出す読出列選択回路を備え
る。この読出列選択回路も、ノーマルメモリセルおよび
スペアメモリセルのデータを同時に読出す。
【００６４】請求項３に係る半導体記憶装置は、さら
に、ノーマルリードデータ線それぞれに対応して設けら
れ、スペア判定回路からの判定結果に従って対応のノー
マルリードデータ線からの読出データとスペアリードデ
ータ線からの読出データの一方を選択する複数のリード
救済選択回路と、これら複数のリード救済選択回路各々
からのデータを受けて並列に出力する読出回路と、ノー
マルライトデータ線それぞれに対応して設けられ、活性
化時対応のライトデータ線へ書込データを伝達するため
の複数のノーマル書込回路と、スペアライトデータ線に
対応して設けられ、活性化時スペアライトデータ線へ書
込データを伝達するスペア書込回路と、スペア判定回路
からのスペア判定結果に従って、複数のノーマル書込回
路に与えられる書込データのうちの１つを選択してスペ
ア書込回路へ与える書込救済選択回路を含む。
【００６５】スペア判定回路は、不良メモリセル位置
（アドレス）を記憶する回路と、与えられたアドレス信
号と記憶した不良アドレスとに従って置換すべきリード
データ線およびライトデータ線を指示する置換指示信号
とスペアメモリセルを使用するか否かを示す信号とをス
ペア判定結果として出力する回路を含む。
【００６６】請求項４に係る半導体記憶装置は、請求項
３の書込データバスと読出データバスが別々に設けられ
る。
【００６７】請求項５に係る半導体記憶装置は、請求項
３のスペア判定回路に格納される不良アドレスは、不良
メモリセルに結合するリードデータ線およびライトデー
タ線の位置を特定する。
【００６８】請求項６に係る半導体記憶装置は、請求項
３のメモリセルアレイが列方向に沿って複数の行ブロッ
クに分割される。スペア判定回路の不良アドレス記憶回
路は、１または複数の所定数の行ブロックごとに置換す
べきノーマルリード／ライトデータ線の位置を示すアド
レスを記憶する。
【００６９】請求項７に係る半導体記憶装置は、請求項
３のメモリセルアレイが列方向に沿って複数の行ブロッ
クに分割される。
【００７０】この請求項７に係る半導体記憶装置は、さ
らに、複数の行ブロックに対応して配置され、各々が対
応の行ブロックの列に対応して設けられる複数のセンス
アンプ回路を含むセンスアンプ帯を備える。書込列選択
回路は、各行ブロックの各列に配設される書込ゲート
と、センスアンプ帯に列方向に沿って延在して配設され
る列選択線を含む。この書込列選択線は、ノーマルメモ
リセルおよびスペアメモリセルの列両者を同時に選択す
る。読出回路は、このセンスアンプ帯に列方向に沿って
延在して配置される読出列選択線と、各行ブロックの各
列について配設され、読出列選択線上の信号に従って対
応の列をリードデータバス線に電気的に結合する読出ゲ
ートを含む。この読出列選択線も、ノーマルメモリセル
列およびスペアメモリセル列両者を同時に選択する。
【００７１】請求項８に係る半導体記憶装置は、請求項
１の装置がさらに、メモリセル列各々に対応して設けら
れ、導通時対応の列を書込データ線に電気的に接続する
複数の書込列選択回路を備える。これら複数の書込列選
択回路の各々は、データ書込マスク指示信号を受ける書
込マスクゲートと、書込マスクゲートと直列に接続さ
れ、列選択信号に応答して導通する書込列選択ゲートを
含む。
【００７２】請求項９に係る半導体記憶装置は、請求項
８の装置がさらに、各メモリセル列に対応して配置さ
れ、活性化時対応の列のデータを検知し増幅するための
複数のセンスアンプ回路を備える。書込列選択回路は、
対応のセンスアンプ回路と書込データ線との間に配置さ
れ、書込マスクゲートは対応のセンスアンプ回路に接続
し、また書込列選択ゲートは書込データ線に接続するよ
うに配置される。
【００７３】請求項１０に係る半導体記憶装置は、請求
項９の書込データ線は複数本メモリセルアレイ上に列方
向に延在して配設され、メモリセルアレイは列延在方向
に沿って複数の行ブロックに分割される。書込列選択回
路の各々は各行ブロックの各列に対応して配置される。
列選択信号は、行ブロック指定信号と列アドレス信号と
から生成される。
【００７４】請求項１１に係る半導体記憶装置は、請求
項１０の装置が書込マスク指示信号を伝達するライトマ
スクデータ線をさらに備える。このライトマスクデータ
線は、メモリセルアレイ上にわたって列方向に延在する
第１の部分と、行延在方向に沿って延在して配置されか
つ第１の部分に接続する第２の部分とを有する。この第
２の部分が書込マスクゲートに結合される。
【００７５】請求項１２に係る半導体記憶装置は、請求
項１１の装置において、行ブロックが行延在方向に沿っ
て複数のメモリセルブロックに分割される。これら複数
のメモリセルブロックの各々は、メモリセル行各々に対
応して配置され、各々に対応の行のメモリセルが接続す
る複数のサブワード線を含む。行ブロックは、メモリセ
ルブロックに共通に設けられるメインワード線と、サブ
ワード線に対応して配置され、対応のメインワード線の
信号に少なくとも従って、対応のサブワード線を選択状
態へ駆動するための複数のサブワード線ドライバとを含
む。ライトマスクデータ線の第１の部分はサブワード線
ドライバ配置領域に配設される。
【００７６】請求項１３に係る半導体記憶装置は、請求
項１２のセンスアンプ回路が行ブロックの列に対応して
配置され、センスアンプ活性化信号に応答して活性化さ
れる。
【００７７】この請求項１３に係る半導体記憶装置は、
さらに、ライトマスクデータ線の第１の部分上の信号と
対応のセンスアンプ回路のセンスアンプ活性化信号とに
従って第２の部分へ書込マスク指示信号を伝達する論理
ゲートを備える。
【００７８】請求項１４に係る半導体記憶装置は、請求
項３のノーマル書込回路およびスペア書込回路の各々
は、対応のライトデータ線に結合され、活性化時対応の
ライトデータ線を書込データに従って２値駆動するライ
トドライバを含む。ライトドライバは２値信号を出力す
る２ステートバッファを備え、ライトデータバスは常時
この２ステートバッファにより駆動される。
【００７９】請求項１５に係る半導体記憶装置は、請求
項８の装置がさらに、メモリセル列に対応して配置さ
れ、活性化時対応の列のメモリセルデータを検知し増幅
する複数のセンスアンプ回路を備える。これら複数のセ
ンスアンプ回路は活性化時センス電源からの電圧を動作
電源電圧として受ける。マスク指示信号の振幅は、この
センス電源の電圧値に実質的に等しい。
【００８０】請求項１６に係る半導体記憶装置は、請求
項１５の書込データ線が、メモリセルアレイ上にわたっ
て延在して配置される複数のグローバルライトデータ線
対を含む。
【００８１】この請求項１６に係る半導体記憶装置は、
さらに、データ書込モード時複数のグローバルライトデ
ータ線対を、書込データに従って駆動する書込回路をさ
らに備える。この書込回路はセンス電源とは別の電源か
らの電圧を動作電源電圧として受けて動作する。
【００８２】請求項１７に係る半導体記憶装置は、請求
項１３の論理ゲートが、センスアンプ回路の動作電源電
圧と同じレベルの電圧を動作電源電圧として受けて動作
し、センスアンプ回路の動作電源電圧の振幅の信号を書
込マスク指示信号として出力する。
【００８３】請求項１８に係る半導体記憶装置は、請求
項１のメモリセルアレイが、列延在方向に沿って複数の
行ブロックに分割される。
【００８４】この請求項１８に係る半導体記憶装置は、
さらに、メモリセルアレイ上にわたって列方向に沿って
延在して配置され、書込データを伝達する複数のグロー
バルライトデータ線対と、メモリセルアレイ上にわたっ
て列方向に沿って延在してグローバルライトデータ線対
とは別に設けられる読出データを伝達するための複数の
グローバルリードデータ線対と、複数の行ブロックに対
応して配置され、各々が、対応の行ブロックの列に対応
して配置され、かつ対応の列のデータを検知し増幅する
ための複数のセンスアンプ回路を含む複数のセンスアン
プ帯と、複数のセンスアンプ帯各々において行方向に延
在して配置され、各々が対応の行ブロックの列を選択す
る列選択信号を伝達する複数の列選択線と、複数の行ブ
ロックの行方向について一方側に配置され、列アドレス
信号に従って複数の列選択線のうちアドレス指定された
列に対応する列選択線を選択状態へ駆動する列選択信号
発生回路を備える。
【００８５】請求項１９に係る半導体記憶装置は、請求
項１６の別の電源からの電圧が、この半導体記憶装置外
部から与えられる電圧である。
【００８６】請求項２０に係る半導体記憶装置は、請求
項７の書込ゲートへ与えられる書込列選択信号は、セン
スアンプ回路の動作電源電圧の値と実質的に同じ振幅を
有する。
【００８７】請求項２１に係る半導体記憶装置は、行列
状に配列される複数のメモリセルと、メモリセルの列に
対応して配され、各々が対応の列のメモリセルのデータ
の検知および増幅を行なうための複数のセンスアンプ回
路とを含む。これら複数のセンスアンプ回路は、各々が
所定数のセンスアンプ回路を含む複数のセンスアンプユ
ニットに分割される。
【００８８】請求項２１に係る半導体記憶装置は、さら
に、複数のセンスアンプユニット各々に対応して設けら
れ、列選択信号に応答して対応のセンスアンプユニット
から１つのセンスアンプ回路を選択する複数の列選択ユ
ニットと、各々が予め定められた数のセンスアンプユニ
ットを含むセンスブロックに対応して設けられ、各々が
対応のデータマスク指示信号に応答して対応のセンスブ
ロックのセンスアンプ回路と対応の内部データ線との接
続を禁止する複数の書込マスク回路と、複数の内部書込
データ線各々に対応して設けられ、活性化時対応の内部
データ線へ内部書込データを伝達する複数の書込ドライ
バとを備える。これら複数の書込ドライバは、書込マス
ク回路に対応して複数の書込ドライバブロックに分割さ
れる。
【００８９】請求項２１に係る半導体記憶装置は、さら
に、複数の書込マスク回路各々に対応して設けられ、デ
ータマスク指示信号に応答して対応の書込マスク回路へ
データマスク指示信号を与える複数のマスクゲート回路
とを備える。マスクゲート回路の各々は、対応の書込ド
ライバブロックが非活性状態のとき、対応のデータマス
ク指示信号を活性状態として対応の書込マスク回路を接
続禁止状態とするためのゲート回路を含む。
【００９０】請求項２２に係る半導体記憶装置は、請求
項２１の装置において各列選択ユニットが対応のセンス
アンプユニットのセンスアンプ回路各々に対応して設け
られ、各々が対応の選択列指定信号に応答して導通する
列選択ゲートを含む。互いに異なる選択列指定信号が各
列選択ユニットの列選択ゲートへ与えられる。列選択信
号は、互いに異なる選択列指定信号により構成される。
【００９１】書込マスク回路は、対応のセンスブロック
のセンスアンプユニット各々のセンスアンプ回路各々に
対応して設けられかつ対応の列選択ゲートと直列に接続
されかつ対応のデータマスク指示信号のマスク指示時に
非導通となる書込マスクゲートを備える。
【００９２】請求項２３に係る半導体記憶装置は、請求
項２１の装置において、書込ドライバブロック各々に対
応して設けられ、データ線選択信号に応答して対応の書
込ドライバブロックの書込ドライバを活性化してデータ
入力回路からのデータを対応の内部データ線へ伝達する
ための書込ドライバ制御回路をさらに含む。データ線選
択信号は、書込ドライバブロックの単位で活性化され、
活性化される書込ドライバブロックの数は、入力データ
ビット幅に応じて決定される。
【００９３】請求項２４に係る半導体記憶装置は、請求
項２３の装置において、データ線選択信号は、書込ドラ
イバ活性化信号と所定の少なくとも１ビットの列アドレ
ス信号との組合せで与えられる。データマスク指示信号
は、データマスク指示と所定の少なくとも１ビットの列
アドレス信号との組合せで生成される。
【００９４】請求項２５に係る半導体記憶装置は、請求
項２１の装置において複数の内部データ線は、メモリセ
ルからの読出データを伝達するための内部読出データバ
スと別に設けられ、書込データを伝達する内部書込デー
タ線を備える。書込ドライバの各々は、対応の内部書込
データ線を２値駆動する２ステートバッファを備える。
この２ステートバッファは、与えられたデータをラッチ
しかつラッチデータに応じて対応の内部書込データ線を
２値駆動するラッチ回路を含む。
【００９５】スペア判定結果出力タイミングをデータ読
出モード時とデータ書込モード時とで異ならせることに
より、データ書込時とデータ読出時それぞれに対し、列
選択タイミングを最適化することができ、高速アクセス
を実現することができる。
【００９６】特に、リードデータバスおよびライトデー
タバスを別々に設けることにより、読出データと書込デ
ータのデータバス上での衝突が防止され、いわゆる「ラ
イトリカバリー」の問題が生じず、よりサイクル時間を
短縮することができる。
【００９７】書込ドライバを、書込マスク回路各々に対
応してブロックに分割し、かつこの書込マスク回路によ
り、センスアンプ回路と内部データ線との接続を禁止す
る構成とすることにより、入力データビット幅が変更さ
れても、書込ドライバブロックが非活性状態のときに
は、対応の書込マスク回路が活性化されデータ書込を禁
止するため、センスアンプ回路の保持データが変更され
るのを防止でき、正確にデータの書込を行なうことがで
きる。
【００９８】
【発明の実施の形態】［実施の形態１］図１は、この発
明に従うＤＲＡＭ内蔵システムＬＳＩの全体の構成を概
略的に示す図である。図１において、このＤＲＡＭ内蔵
システムＬＳＩは、ロジック回路ＬＧと、このロジック
回路ＬＧに対するデータを記憶するＤＲＡＭマクロを含
む。ＤＲＡＭマクロは、それぞれが、３２個の行ブロッ
クＲ♯０−Ｒ♯３１に分割される２つのメモリセルアレ
イＭＡ０およびＭＡ１を含む。メモリセルアレイＭＡ０
およびＭＡ１の行ブロックＲ♯０−Ｒ♯１５がバンクＢ
Ａ♯０を構成し、メモリセルアレイＭＡ０およびＭＡ１
の行ブロックＲ♯１６−Ｒ♯３１がバンクＢＡ♯１を構
成する。
【００９９】メモリセルアレイＭＡ０およびＭＡ１上に
わたって列方向に延在して、選択メモリセルからのデー
タを伝達するリードデータ線対ＩＯＲと、選択メモリセ
ルへの書込データを伝達するライトデータ線対ＩＯＷが
配置される。これらのリードデータ線対ＩＯＲおよびラ
イトデータ線対ＩＯＷは、メモリセルアレイＭＡ０およ
びＭＡ１それぞれに対して設けられるデータパスＤＰ０
およびＤＰ１に結合される。データパスＤＰ０およびＤ
Ｐ１は、それぞれデータバスＤＢ０およびＤＢ１を介し
てロジック回路ＬＧに結合される。データバスＤＢ０お
よびＤＢ１も、書込データおよび読出データを別々のバ
スを介して伝達する。
【０１００】メモリセルアレイＭＡ０およびＭＡ１の間
に、メモリセルアレイＭＡ０に対するデコーダを配置す
るデコーダ配置領域ＸＹＤ０が設けられ、またメモリセ
ルアレイＭＡ１に対するデコーダ配置領域ＸＹＤ１が設
けられる。これらのデコーダ配置領域ＸＹＤ０およびＸ
ＹＤ１においては、対応の行ブロックそれぞれに対応し
て設けられ、対応の行ブロックのメモリセル行を選択す
るためのロウデコーダと、各行ブロックに対応して設け
られ、対応の行ブロックのデータ読出を行なう列を選択
するためのリードコラムデコーダと、各行ブロックに対
応して設けられ、対応の行ブロックのデータ書込を行な
うメモリセル列を選択するライトコラムデコーダを含
む。
【０１０１】データパスＤＰ０およびＤＰ１の間の領域
に、メモリセル選択動作を制御するための制御回路ＣＧ
が設けられる。
【０１０２】この図１に示すように、読出データを伝達
するリードデータ線対ＩＯＲと、書込データを伝達する
ライトデータ線対ＩＯＷを別々に設けることにより、ラ
イトデータ線対ＩＯＷの電圧レベルがプリチャージ状態
に復帰する前に、リードデータ線対ＩＯＲにデータを読
出すことができ、サイクル時間を短縮することができ
る。なお、ロジック回路ＬＧは一例として、データバス
ＤＢ０およびＤＢ１により伝達されたデータの積和演算
処理を行なう積和演算回路を含む。
【０１０３】図２は、図１に示すＤＲＡＭマクロの１つ
のメモリセルアレイにおける１つのバンクＢＡの構成を
概略的に示す図である。図２において、バンクＢＡは、
それぞれが８個の行ブロックで構成されるページ“０”
および“１”を含む。ページ“０”および“１”それぞ
れにおいて、ワード線が同時に選択状態へ駆動される。
コラムアクセス時においては、ページアドレスラッチＰ
ＧＬにページアドレスを与え、このページアドレスラッ
チＰＧＬからのページ選択信号ＰＧＳに従って、ページ
“０”および“１”の一方が選択される。２つのワード
線を同時に選択状態に駆動することにより、１つのバン
ク内におけるページ切換時のオーバーヘッドを低減す
る。
【０１０４】図３は、１つの行ブロックに関連する部分
の構成を概略的に示す図である。この行ブロックＲ♯に
は、ワード線ＷＬが行方向に延在して配設される。行ブ
ロックＲ♯の両側に、センスアンプ帯ＳＢ♯ａおよびＳ
Ｂ♯ｂが配置される。１つのページ内においては、セン
スアンプ帯ＳＢ♯ａおよびＳＢ♯ｂは、それぞれ列方向
において隣接する行ブロックにより共有される。ページ
境界の行ブロックにおいては、センスアンプ帯は、その
境界領域の行ブロックそれぞれに対して別々に設けられ
る。
【０１０５】センスアンプ帯ＳＢ♯ａおよびＳＢ♯ｂに
おいて、ワード線ＷＬと平行に、読出列選択線群ＲＣＳ
Ｌｓおよび書込列選択線群ＷＣＳＬｓが配設される。
【０１０６】読出列選択線群ＲＣＳＬｓから読出列選択
線を選択するために、センスアンプ帯ＳＢ♯ａに対して
リードコラムデコーダＲＹＤａが設けられ、またセンス
アンプ帯ＳＢ♯ｂに対してはリードコラムデコーダＲＹ
Ｄｂが設けられる。書込列選択線群ＷＣＳＬｓに対して
は、書込列選択線を選択するために、センスアンプ帯Ｓ
Ｂ♯ａおよびＳＢ♯ｂそれぞれに対応してライトコラム
デコーダＷＹＤａおよびＷＹＤｂが設けられる。
【０１０７】リードコラムデコーダＲＹＤａおよびＲＹ
Ｄｂは、読出列アドレス信号ＹＲとページ選択信号ＰＧ
Ｓと行ブロック活性化指示信号ＲＢａｃｔ１およびＲＢ
ａｃｔ２とを受けてデコード動作を実行する。ライトコ
ラムデコーダＷＹＤａおよびＷＹＤｂは、書込列アドレ
ス信号ＹＷとページ選択信号ＰＧＳと行ブロック活性化
指示信号ＲＢａｃｔ１およびＲＢａｃｔ２とに従ってデ
コード動作を実行する。行ブロック活性化指示信号ＲＢ
ａｃｔ１（ＲＢａｃｔ２）は、この行ブロックＲ♯およ
び上側（下側）に隣接する行ブロックの一方が活性状態
にあり、いずれかの行ブロックにおいて１つのワード線
ＷＬが選択状態に維持されてセンスアンプ帯ＳＢ♯ａ
（ＳＢ♯ｂ）が活性状態にあることを示す。
【０１０８】ワード線ＷＬを選択するために、行ブロッ
ク指定信号ＲＢＳとＸアドレス信号ＸＡを受けるロウデ
コーダＸＤが設けられる。行ブロック選択信号ＲＢＳ
は、行ブロックアドレス信号およびバンクアドレス信号
から生成され、ロウデコーダＸＤは、内部にラッチ回路
を有し、この行ブロック指定信号ＲＢＳが非選択状態へ
駆動された後においても、プリチャージ指示信号が与え
られるまで、選択状態のワード線ＷＬを選択状態に維持
する。図３に示すデコーダが、図１に示すデコーダ配置
領域ＸＹＤ０およびＸＹＤ１において各行ブロックに対
応して配置される。
【０１０９】行ブロック活性化指示信号ＲＢａｃｔ１
は、図３に示す行ブロックＲ♯を示す行ブロック指定信
号ＲＢＳ♯およびこの行ブロックＲ♯の上側に隣接する
行ブロックに対する行ブロック指定信号ＲＢＳにより活
性化される。行ブロック活性化指示信号ＲＢａｃｔ２
は、この行ブロックＲ♯およびこの行ブロックＲ♯の下
側に隣接する行ブロックに対する行ブロック指定信号に
基づいて生成される。行ブロック指定信号ＲＢＳは、ロ
ウアクセス（アクティブコマンド印加時）に活性状態へ
駆動される。したがって、センスアンプ帯ＳＢ♯ａおよ
びＳＢ♯ｂそれぞれにコラムデコーダを設け、そのセン
スアンプ帯を共有する行ブロックが活性状態にあるか否
かに従って対応のコラムデコーダを活性化する。
【０１１０】なお、図３においては明確に示していない
が、列アクセス時に与えられるコラムバンクアドレスに
従ってこのコラムデコーダが活性化され、列選択動作が
行なわれるように構成される。
【０１１１】また、図２においては、１つのバンクＢＡ
のページが、それぞれ上半分のブロックおよび下半分の
ブロックに分割されるように示される。しかしながら、
このページ“０”および“１”は、行ブロック毎に交互
に配置されてもよい。この場合、１つのページにおいて
２つのワード線が選択状態へ駆動される。この場合に
は、ページアドレス信号（ページ指定信号ＰＧＳに相当
するアドレス信号）と行ブロック指定信号との論理積に
より対応のセンスアンプ帯が活性状態にあるか否かの検
出が行なわれ、対応のセンスアンプ帯が活性状態のとき
にコラムデコーダが活性化されて、列選択信号に従って
列選択線を選択状態へ駆動する。この場合においても、
各センスアンプ帯に対して設けられたコラムデコーダに
対し、対応のセンスアンプ帯が活性状態にあるか否かに
従って列選択動作を活性化することができる。
【０１１２】図４は、メモリアレイの構成を概略的に示
す図である。図４においては、１つのメモリアレイＭＡ
の構成を概略的に示す図である。図４においては、１つ
のバンクに含まれる１６個の行ブロックＲ♯０−Ｒ♯１
５を示す。行ブロックＲ♯０−Ｒ♯１５それぞれの列方
向についての両側にセンスアンプ帯ＳＢ♯が配置され
る。ページ境界においては、行ブロックＲ♯７およびＲ
♯８それぞれに対しセンスアンプ帯ＳＢ♯８およびＳＢ
♯９が配置される。センスアンプ帯ＳＢ♯０−ＳＢ♯１
９それぞれにおいて、８ビットの読出列選択線ＣＳＬＲ
および８ビットの書込列選択線ＣＳＬＷが配置される。
１ページにおいて、７２本の読出列選択線ＣＳＬＲＡ０
−ＣＳＬＲＡ７１（ＣＳＬＲＢ０−ＣＳＬＲＢ７１）と
７２本の書込列選択線ＣＳＬＷＡ０−ＣＳＬＷＡ７１
（ＣＳＬＷＢ０−ＣＳＬＷＢ７１）が配置される。
【０１１３】行ブロックＲ♯０−Ｒ♯１５それぞれにお
いて、５１２本のワード線ＷＬＡ（またはＷＬＢ）が配
置される。
【０１１４】列方向に沿って延在してメモリセルアレイ
上にわたって、リードデータ線対ＩＯＲ０−ＩＯＲ１２
７とライトデータ線対ＩＯＷ０−ＩＯＷ１２７が配設さ
れる。３２ビットのデータ線対に対して１つのスペアリ
ードデータ線対ＳＩＲおよびスペアライトデータ線対Ｓ
ＩＯＷが配置される。列方向に整列するメモリセルブロ
ックＭＣＢ（列ブロック）に対し３２ビットのデータ線
対ＩＯＲおよびＩＯＷが配置される。各列ブロック単位
でデータ線対の置換が実行される。
【０１１５】図５は、１つのデータ線対に関連する部分
の構成を概略的に示す図である。図５において、リード
データ線対ＩＯＲおよびライトデータ線対ＩＯＷに対し
て、メモリセルブロックＭＣＢの上側において８個のセ
ンスアンプ回路ＳＡが配置され、またメモリセルブロッ
クＭＣＢの下側において８個のセンスアンプ回路ＳＡが
配置される。これらのセンスアンプ回路ＳＡのそれぞれ
に対応して、対応のセンスアンプ回路ＳＡをリードデー
タ線対ＩＯＲに結合するためのリードゲートＲＧと、対
応のセンスアンプ回路をライトデータ線対ＩＯＷに結合
するためのライトゲートＷＧが配置される。
【０１１６】メモリセルブロックＭＣＢの上側におい
て、８ビットの列選択線群ＲＣＳＬａｓおよび８ビット
の書込列選択線群ＷＣＳＬａｓが配設され、またメモリ
セルブロックＭＣＢの下側において、８ビットの読出列
選択線群ＲＣＳＬｂｓおよび８ビットの書込列選択線群
ＷＣＳＬｂｓが配設される。１６ビットの読出列選択線
群ＲＣＳＬａｓおよびＲＣＳＬｂｓのうち１つが選択状
態へ駆動され（メモリセルブロックＭＣＢへのアクセス
時）、または１６ビットの書込列選択線群ＷＣＳＬａｓ
およびＷＣＳＬｂｓのうち１つが選択状態へ駆動され
る。
【０１１７】すなわち、１つのリードデータ線対ＩＯＲ
および１つのライトデータ線対ＩＯＷに対し１６個のセ
ンスアンプ回路ＳＡが配置される。スペアリードデータ
線対およびスペアライトデータ線対にも、同様の構成に
より、１６個のスペアセンスアンプ回路が設けられる。
不良ビット存在時においては、１６個のセンスアンプ回
路ＳＡを単位として置換が行なわれる（データ線対の置
換）。
【０１１８】図６は、１つのセンスアンプ回路に関連す
るセンスアンプ帯の構成を示す図である。図６におい
て、センスアンプ回路ＳＡは、ビット線分離ゲートＢＧ
Ｕを介して上側のメモリセルブロックのビット線ＢＬＵ
および／ＢＬＵに結合され、またビット線分離ゲートＢ
ＧＬを介して下側のメモリセルブロックのビット線ＢＬ
Ｌおよび／ＢＬＬに結合される。ビット線分離ゲートＢ
ＧＵおよびＢＧＬは、スタンバイ状態時、ビット線分離
指示信号ＢＬＩＵおよびＢＬＩＬに従って導通状態にあ
り、アクティブサイクル時、選択メモリセルを含むメモ
リセルブロックのみが、センスアンプ回路ＳＡに結合さ
れる。
【０１１９】センスアンプ回路ＳＡは、交差結合される
ＰチャネルＭＯＳトランジスタＰＱ１およびＰＱ２と、
センスアンプ活性化信号／ＳＯＰの活性化に応答してＭ
ＯＳトランジスタＰＱ１およびＰＱ２のソースにセンス
電源電圧ＶｃｃＳを伝達するＰチャネルＭＯＳトランジ
スタＰＱ３と、交差結合されるＮチャネルＭＯＳトラン
ジスタＮＱ１およびＮＱ２と、センスアンプ活性化信号
ＳＯＮの活性化に応答して導通し、接地電圧をこれらの
ＭＯＳトランジスタＮＱ１およびＮＱ２のソースへ伝達
するＮチャネルＭＯＳトランジスタＮＱ３を含む。セン
スアンプ回路ＳＡは、活性化時、センスノードＳＮａお
よびＳＮｂ上のメモリセルデータを検知し増幅しかつラ
ッチする。
【０１２０】書込ゲートＷＧは、書込列選択線ＣＳＬＷ
上の列選択信号に応答して導通し、センスノードＳＮａ
およびＳＮｂをライトデータ線ＩＯＷＬおよび／ＩＯＷ
Ｌに電気的に結合するトランスファゲートＴＧａおよび
ＴＧｂを含む。
【０１２１】リードゲートＲＧは、センスノードＳＮａ
およびＳＮｂがそれぞれのゲートに接続されるＮチャネ
ルＭＯＳトランジスタＴＧｅおよびＴＧｆと、読出列選
択線ＣＳＬＲ上の信号に従って導通し、これらのＭＯＳ
トランジスタＴＧｅおよびＴＧｆのドレインノードをリ
ードデータ線／ＩＯＲＬおよびＩＯＲＬに電気的に結合
するＮチャネルＭＯＳトランジスタＴＧｃおよびＴＧｄ
を含む。このリードゲートＲＧは、センスノードＳＮａ
およびＳＮｂ上の信号電位に応答して一方が導通し、リ
ードデータ線ＩＯＲＬおよび／ＩＯＲＬの一方を接地電
圧レベル方向に放電する。
【０１２２】センスノードＳＮａおよびＳＮｂに対して
さらに、ビット線イコライズ指示信号ＢＬＥＱに応答し
て活性化され、センスノードＳＮａおよびＳＮｂを中間
電圧ＶＢＬ（＝ＶｃｃＳ／２）にプリチャージしかつイ
コライズするプリチャージ／イコライズ回路Ｐ／Ｅが設
けられる。このビット線プリチャージ／イコライズ回路
Ｐ／Ｅは、ビット線イコライズ指示信号ＢＬＥＱの活性
化時導通してセンスノードＳＮａおよびＳＮｂを短絡す
るＮチャネルＭＯＳトランジスタＴＧｇと、ビット線イ
コライズ指示信号ＢＬＥＱの活性化時導通してセンスノ
ードＳＮａおよびＳＮｂそれぞれに中間電圧ＶＢＬを伝
達するＮチャネルＭＯＳトランジスタＴＧｈおよびＴＧ
ｉを含む。
【０１２３】リードゲートＲＧを、ＭＯＳトランジスタ
ＴＧｅおよびＴＧｆの差動段で構成することにより、セ
ンスアンプ回路ＳＡのセンス動作完了前に、列選択線Ｃ
ＳＬＲを選択状態へ駆動することができ、高速のデータ
読出が実現される（リードゲートＲＧのデータ読出動作
が、センスアンプ回路ＳＡのセンス動作には何ら影響を
及ぼさないため）。
【０１２４】図７は、データパスの構成を概略的に示す
図である。図７においては、３２ビットのデータ入出力
を行なうデータパスの構成を示す。
【０１２５】図７において、リードデータ線対ＩＯＲ０
−ＩＯＲ３１それぞれに対応してプリアンプＰＡ０−Ｐ
Ａ３１が設けられ、ライトデータ線対ＩＯＷ０−ＩＯＷ
３１それぞれに対応してライトドライバＷＤＶ０−ＷＤ
Ｖ３１が設けられる。また、スペアリードデータ線対Ｓ
ＩＯＲに対してスペアプリアンプＳＰＡが設けられ、ス
ペアライトデータ線対ＳＩＯＷに対してスペアライトド
ライバＳＷＤＶが設けられる。
【０１２６】コラム冗長制御回路ＣＲＣは、データ書込
時とデータ読出時とで、異なるタイミングで、スペアデ
ータ線対選択信号ＳＩＯＳＥＬを生成して、マルチプレ
クサＭＵＸ０−ＭＵＸ３１およびＳＭＵＸへ与える。
【０１２７】プリアンプＰＡ０−ＰＡ３１およびスペア
プリアンプＳＰＡへは、リードデータ線対イコライズ指
示信号ＩＯＲＥＱが与えられ、またライトドライバＷＤ
Ｖ０−ＷＤＶ３１およびスペアライトドライバＳＷＤＶ
に対して、ライトデータ線対イコライズ指示信号ＩＯＷ
ＥＱが与えられる。後に詳細に説明するように、これら
のプリアンプＰＡ０−ＰＡ３１およびスペアプリアンプ
ＳＰＡならびにライトドライバＷＤＶ０−ＷＤＶ３１お
よびスペアライトドライバＳＷＤＶは、対応のデータ線
対をプリチャージしかつイコライズする機能を有する。
リードデータ線対をイコライズするのは以下の理由によ
る。
【０１２８】リードデータ線対ＩＯＲ０−ＩＯＲ３１お
よびスペアリードデータ線対ＳＩＯＲは、相補信号線対
であり、データ読出時においては、その電位変化は小さ
い。プリアンプＰＡ０−ＰＡ３１およびスペアプリアン
プＳＰＡは、対応のリードデータ線対ＩＯＲの微少電位
差を増幅している。したがって、コラム選択線が活性化
する前にリードデータ線対を等電位にして、正確にメモ
リセルデータに応じた電位変化をリードデータ線対に生
じさせる必要がある。列選択線を活性化した後、所定の
タイミングでプリアンプを活性化するとき、既にプリア
ンプの増幅動作にとって十分な大きさの電位差を、リー
ドデータ線対に生じさせる必要がある。
【０１２９】一方、ライトドライバＷＤＶ０−ＷＤＶ３
１およびスペアライトドライバＳＷＤＶにイコライズ指
示信号ＩＯＷＥＱを与えているのは、以下の理由によ
る。ライトデータ線対ＩＯＷ０−ＩＯＷ３１およびスペ
アライトデータ線対ＳＩＯＷも相補信号線対である。デ
ータ書込時において、データ書込にマスクをかけるライ
トマスクためのデータ／ＤＭ０−／ＤＭ３および／ＤＭ
ｓが利用される。データ書込にマスクをかけるライトデ
ータ線対を等電位に維持しないでおいた場合、たとえラ
イトドライバがライトマスクデータに従って出力ハイイ
ンピーダンス状態に設定されても、相補ライトデータ線
に電位差が生じた場合、ライトコラム選択線が活性化さ
れており、対応のセンスアンプ回路が電位差のあるライ
トデータ線対と接続され、大きな寄生容量を有するライ
トデータ線対からの電荷の流入により、センスアンプ回
路の保持データが反転する可能性がある。これを防止す
るため、データ書込前において、ライトデータ線対を等
電位に設定する。
【０１３０】コラム冗長制御回路ＣＲＣが、データ書込
時およびデータ読出時別々のタイミングで、スペアデー
タ線選択信号ＳＩＯＳＥＬを出力するのは、スペア判定
結果出力タイミングを、データ読出時とデータ書込時と
で変更するためである。これにより、データ書込時、ス
ペア判定結果を早く出力して、書込列選択線活性化タイ
ミングを早くし、一方、データ読出動作モード時には、
このデータ書込時に比べて、スペア判定結果出力タイミ
ングを遅くすることにより、早いタイミングで読出列選
択線ＲＣＳＬが活性化された後、十分にプリアンプの出
力データが確定したときにスペア判定結果に従ってメモ
リセルデータの選択を行なう。データ書込時の書込列選
択線活性化タイミングを早くすることにより、サイクル
時間を短縮する。
【０１３１】プリアンプＰＡ０−ＰＡ３１にはそれぞれ
マルチプレクサＭＵＸ０−ＭＵＸ３１が設けられてお
り、リード時のスペアデータ線選択信号ＳＩＯＳＥＬ０
−ＳＩＯＳＥＬ３１に従って選択動作を行なう。これら
のマルチプレクサＭＵＸ０−ＭＵＸ３１に対応して、ク
ロック信号ＣＬＫに同期して与えられた信号を取込み出
力するリードデータラッチＲＤＬ０−ＲＤＬ３１が設け
られる。これらのリードデータラッチＲＤＬ０−ＲＤＬ
３１それぞれに対応して、クロック信号ＣＬＫに同期し
てデータ出力動作を行なう出力バッファＱＢ０−ＱＢ３
１が設けられる。
【０１３２】書込データに対して入力バッファＤＢ０−
ＤＢ３１が設けられ、これらの入力バッファＤＢ０−Ｄ
Ｂ３１それぞれに対応して、ライトデータラッチＷＤＬ
０−ＷＤＬ３１が設けられる。また、入力バッファＤＢ
０−ＤＢ３１に対して、コラム冗長制御回路ＣＲＣから
のスペアデータ線選択信号ＳＩＯＳＥＬに従って選択動
作を行なうマルチプレクサＳＭＵＸが設けられる。この
マルチプレクサＳＭＵＸに対応して、スペアライトデー
タラッチＳＷＤＬが設けられる。
【０１３３】これらのライトデータラッチＷＤＬ０−Ｗ
ＤＬ３１およびスペアライトデータラッチＳＷＤＬは、
ライトドライバイネーブル信号ＷＤＥの活性化に応答し
てラッチ状態となる。次に、この図７に示すデータパス
の動作を、図８に示すタイミングチャート図を参照して
説明する。
【０１３４】時刻Ｔ０またはＴ１においてデータ書込を
示すライトコマンドＷＲＩＴＥが与えられる。このライ
トコマンドＷＲＩＴＥと同時に、コラムアクセス（列選
択動作を行なう）バンクを指定するコラムバンクアドレ
スＣＢＫおよびページアドレスならびに列アドレスが与
えられる。このコラムバンクアドレスＣＢＫおよび図示
しないページアドレスに従って、図示しない回路（後に
説明する）から、アクセスする行ブロックを特定する行
ブロックアドレス信号ＲＢＡ０−ＲＢＡ３が生成され、
コラム冗長制御回路ＣＲＣへ与えられる。コラム冗長制
御回路ＣＲＣは、ライトコマンドＷＲＩＴＥが与えられ
たときには、比較的早いタイミングでスペア判定動作を
行ない、スペアＩＯ線選択信号ＳＩＯＳＥＬのうち、不
良ライトデータ線対を示すスペアＩＯ線選択信号を活性
状態へ駆動する。
【０１３５】コラム冗長制御回路ＣＲＣのスペア判定動
作と並行して、入力バッファＤＢ０−ＤＢ３１が、外部
から与えられる書込データＤ０−Ｄ３１をクロック信号
ＣＬＫに同期して取込み、内部書込データＷＤ０−ＷＤ
３１を生成する。入力バッファＤＢ０−ＤＢ３１からの
内部書込データＷＤ０−ＷＤ３１のうち、１つが、コラ
ム冗長制御回路ＣＲＣからのスペアデータ線選択信号Ｓ
ＩＯＳＥＬ０−ＳＩＯＳＥＬ３１に従ってマルチプレク
サＳＭＵＸにより選択され、スペアライトデータラッチ
ＳＷＤＬへ与えられる。ライトデータラッチＷＤＬ０−
ＷＤＬ３１およびスペアライトデータラッチＳＷＤＬが
与えられたデータを取込み、それらの出力データＷＤＤ
０−ＷＤＤ３１およびＷＤＤＳが確定状態となると、イ
コライズ指示信号ＩＯＷＥＱが非活性状態となり、また
同時にライトドライバイネーブル信号ＷＤＥが活性化さ
れる。このライトドライバイネーブル信号ＷＤＥの活性
化とほぼ同期して、書込列選択線ＣＳＬＷが列アドレス
信号に従って活性状態へ駆動される。これにより、ライ
トドライバＷＤＶ０−ＷＤＶ３１およびスペアライトド
ライバＳＷＤＶが与えられたデータに従ってライトデー
タ線対ＩＯＷ０−ＩＯＷ３１およびスペアライトデータ
線対ＳＩＯＷを駆動する。ライトデータ線対ＩＯＷ０−
ＩＯＷ３１およびスペアライトデータ線対ＳＩＯＷ上の
信号電位が十分に変化し、選択行ブロックの選択列上の
センスアンプ回路のデータが書込データに応じて変化す
ると、書込列選択線ＣＳＬＷおよびライトドライバイネ
ーブル信号ＷＤＥが非活性化される。一方、イコライズ
指示信号ＩＯＷＥＱが活性化され、ライトデータ線対Ｉ
ＯＷ０−ＩＯＷ３１およびスペアライトデータ線対ＳＩ
ＯＷが所定電圧レベルにプリチャージされかつイコライ
ズされる。
【０１３６】一方、データ読出時においては、時刻Ｔ２
またはＴ３において、データ読出を指示するリードコマ
ンドＲＥＡＤが与えられる。このリードコマンドＲＥＡ
Ｄが与えられると、コラムアクセスを示すコラムバンク
を指定するコラムバンクアドレスＣＢＫと図示しないペ
ージアドレスとに従って、アクセスすべき行ブロックを
指定する行ブロックアドレス信号ＲＢＡ０−ＲＢＡ３が
生成される。この行ブロック特定用のアドレス信号ＲＢ
Ａ０−ＲＢＡ３に従って、コラム冗長制御回路ＣＲＣが
スペア判定動作を行なう。一方、列アドレス信号および
コラムバンクアドレスＣＢＫおよびページアドレス信号
に従って、コラムアクセスする行ブロックにおいて読出
列選択線ＣＳＬＲが活性化され、選択列上のメモリセル
のデータ（センスアンプ回路によりラッチされたデー
タ）が、それぞれ対応のリードデータ線対ＩＯＲ０−Ｉ
ＯＲ３１およびスペアリードデータ線対ＳＩＯＲ上に読
出される。リード列選択線ＣＳＬＲの活性化の直前に、
リードデータ線対のイコライズが停止されている（イコ
ライズ指示信号ＩＯＲＥＱの非活性化）。これにより、
リードデータ線対ＩＯＲ０−ＩＯＲ３１およびスペアリ
ードデータ線対ＳＩＯＲの電位が読出データに応じて変
化する。この電位変化が十分な大きさになると、プリア
ンプ活性化信号ＰＡＥが活性化され、プリアンプＰＡ０
−ＰＡ３１およびスペアプリアンプＳＰＡが動作し、対
応のリードデータ線対上の信号電位を増幅し、内部読出
データＰＡＯ０−ＰＡＯ３１およびＰＡＯＳが確定状態
となる。
【０１３７】プリアンプＰＡ０−ＰＡ３１およびスペア
プリアンプＳＰＡからの読出データＰＡＯ０−ＰＡＯ３
１およびＰＡＯＳが確定すると、コラム冗長制御回路Ｃ
ＲＣからのスペアＩＯ線選択信号ＳＩＯＳＥＬ０−ＳＩ
ＯＳＥＬ３１に従ってマルチプレクサＭＵＸ０−ＭＵＸ
３１が選択動作を実行する。マルチプレクサＭＵＸ０−
ＭＵＸ３１からのデータＲＤＦ０−ＲＤＦ３１が、リー
ドデータラッチＲＤＬ０−ＲＤＬ３１によりクロック信
号ＣＬＫの立上がり時でラッチされ、次いで出力バッフ
ァＱＢ０−ＱＢ３１を介してクロック信号ＣＬＫの立上
がりに同期して出力データＱ０−Ｑ３１として出力され
る。
【０１３８】リードデータ線対とライトデータ線対とを
別々に設けることにより、ライトデータ線対ＩＯＷ０−
ＩＯＷ３１およびスペアライトデータ線対ＳＩＯＷの信
号電位が所定のプリチャージ電圧に復帰していない状態
においても、時刻Ｔ２においてリードコマンドＲＥＡＤ
を与えて読出列選択動作を行なうことができる。リード
データ線対ＩＯＲ０−ＩＯＲ３１およびスペアリードデ
ータ線対ＳＩＯＲは、所定のプリチャージ状態に設定さ
れているため、正確に、所定のプリチャージ電圧からメ
モリセルデータに応じて信号電位を変化させる。
【０１３９】したがって、ライトリカバリーの問題を全
く考慮する必要がなく、すなわちライト／リード時のデ
ータ線上のプリチャージに必要とされる時間ΔＴｅｑ
（ｗｒ）を全く考慮する必要がなく、この時間差ΔＴｅ
ｑ（ｗｒ）分、サイクル時間を短くすることができる。
【０１４０】また、スペア判定結果を、書込動作時に早
いタイミングで出力することにより、スペアマルチプレ
クサＳＭＵＸからのデータＷＤＳを早いタイミングで確
定状態に駆動することができ、応じて、ライトドライバ
イネーブル信号ＷＤＥの活性化タイミングを早くするこ
とができる。すなわち、図８において斜線で示すデータ
ＷＤＤＳが不確定状態になる期間を前倒しにすることが
でき、ライトドライバイネーブル信号ＷＤＥの活性化期
間を、図８に示す期間より前倒しにすることができる。
これにより、従来、スペア判定結果がデータ書込時およ
びデータ読出時同一であったために、遅くする必要のあ
った列選択線の書込時の活性化タイミングを早くするこ
とができ、書込サイクル時間を短くすることができる。
【０１４１】読出モード時においては、単に、メモリセ
ルから読出されたデータがプリアンプに到達するまでの
固有の時間を確保する必要があり、この期間を過ぎた
後、スペア判定結果を確定してマルチプレクサによる選
択動作が行なわれればよい。読出時においては、リード
データラッチＲＤＬ０−ＲＤＬ３１に対するマルチプレ
クサＭＵＸ０−ＭＵＸ３１からのデータＲＤＦ０−ＲＤ
Ｆ３１のセットアップ時間ΔＴｓが確保されればよい。
したがって、データ書込をより高速化することができる
ため、書込列選択線ＣＳＬＷを早いタイミングで活性化
することができ、書込サイクル時間を短くすることがで
き、動作周波数を高速化することができる。
【０１４２】各部の構成 ［ライトドライバの構成］図９は、図７に示すライトド
ライバＷＤＶ０−ＷＤＶ３１およびスペアライトドライ
バＳＷＤＶの構成の一例を示す図である。これらのライ
トドライバＷＤＶ０−ＷＤＶ３１およびスペアライトド
ライバＳＷＤＶは、同一構成を有するため、図９におい
ては１つのライトドライバＷＤＶを代表的に示す。
【０１４３】図９において、ライトドライバＷＤＶは、
ライトデータラッチからの内部書込データＷＤＤを反転
するインバータ１と、ライトドライバイネーブル信号Ｗ
ＤＥとデータマスク指示信号／ＤＭとインバータ１の出
力信号を受けるＮＡＮＤ回路２ａと、ライトドライバイ
ネーブル信号ＷＤＥとデータマスク指示信号／ＤＭと内
部書込データＷＤＤを受けるＮＡＮＤ回路２ｂと、ＮＡ
ＮＤ回路２ａおよび２ｂの出力信号に従って互いに相補
なライトデータ線ＩＯＷＬおよび／ＩＯＷＬを駆動する
ドライブ回路３と、補のライトデータ線イコライズ指示
信号／ＩＯＷＥＱの活性化に応答して活性化され、ライ
トデータ線ＩＯＷＬおよび／ＩＯＷＬを電源電圧Ｖｃｃ
Ｓレベルにイコライズしかつプリチャージするデータ線
イコライズ／プリチャージ回路４を含む。ライトデータ
線イコライズ指示信号／ＩＯＷＥＱは、信号ＩＯＷＥＱ
の反転信号である。
【０１４４】ドライブ回路３は、ＮＡＮＤ回路２ａおよ
び２ｂの出力信号をそれぞれ反転するインバータ３ａお
よび３ｂと、ＮＡＮＤ回路２ｂの出力信号がＬレベルの
とき導通し、ライトデータ線ＩＯＷＬへ電源電圧Ｖｃｃ
Ｓを伝達するＰチャネルＭＯＳトランジスタ３ｃと、イ
ンバータ３ａの出力信号がＨレベルのとき導通し、ライ
トデータ線ＩＯＷＬを接地電圧レベルに放電するＮチャ
ネルＭＯＳトランジスタ３ｄと、ＮＡＮＤ回路２ａの出
力信号がＬレベルのとき導通し、ライトデータ線／ＩＯ
ＷＬへ電源電圧ＶｃｃＳを伝達するＰチャネルＭＯＳト
ランジスタ３ｅと、インバータ３ｂの出力信号がＨレベ
ルのとき導通し、ライトデータ線／ＩＯＷＬを接地電圧
レベルに放電するＮチャネルＭＯＳトランジスタ３ｆを
含む。
【０１４５】データ線イコライズ／プリチャージ回路４
は、イコライズ指示信号／ＩＯＷＥＱがＬレベルの活性
状態のとき導通するＰチャネルＭＯＳトランジスタ４ａ
−４ｃを含む。ＭＯＳトランジスタ４ａは、導通時ライ
トデータ線ＩＯＷＬおよび／ＩＯＷＬを短絡し、ＭＯＳ
トランジスタ４ｂおよび４ｃは、それぞれ導通時、電源
電圧ＶｃｃＳをライトデータ線ＩＯＷＬおよび／ＩＯＷ
Ｌに伝達する。
【０１４６】電源電圧ＶｃｃＳは、センスアンプ回路Ｓ
Ａに与えられる電源電圧ＶｃｃＳと同じ電圧レベルであ
り、たとえば２．０Ｖである。この電源電圧ＶｃｃＳ
は、たとえば２．５Ｖの外部電源電圧を内部降圧回路
（ＶＤＣ）で降圧して生成される。メモリセルアレイの
周辺回路（ロウデコーダ等）およびデータパスの回路
は、外部電源電圧を一方動作電源電圧として受けて動作
する。
【０１４７】この図９に示すライトドライバＷＤＶにお
いては、ライトドライバイネーブル信号ＷＤＥがＬレベ
ルのときまたはデータマスク指示信号／ＤＭがＬレベル
のときには、ＮＡＮＤ回路２ａおよび２ｂの出力信号は
ともにＨレベルであり、ドライブ回路３のインバータ３
ａおよび３ｂの出力信号がともにＨレベルとなる。した
がって、この状態においては、ドライブ回路３において
は、ＭＯＳトランジスタ３ｃ−３ｆがすべて非導通状態
にあり、このドライブ回路３は、出力ハイインピーダン
ス状態となる。
【０１４８】一方、ライトドライバイネーブル信号ＷＤ
ＥがＬレベルのときには、ライトデータ線イコライズ指
示信号／ＩＯＷＥＱがＬレベルの活性状態にあり、デー
タ線イコライズ／プリチャージ回路４により、これらの
ライトデータ線ＩＯＷＬおよび／ＩＯＷＬは、電源電圧
ＶｃｃＳの電圧レベルに維持される。
【０１４９】ライトドライバイネーブル信号ＷＤＥがＨ
レベルの活性状態となり、かつデータマスク指示信号／
ＤＭがＨレベルのときには、ＮＡＮＤ回路２ａおよび２
ｂはインバータバッファとして動作し、内部書込データ
ＷＤＤに応じた内部信号を生成する。したがって、この
状態においては、この書込データＷＤＤに応じてドライ
ブ回路３が、ライトデータ線ＩＯＷＬおよび／ＩＯＷＬ
を駆動する。
【０１５０】［スペアライトドライバの変更例］図１０
は、スペアライトドライバＳＷＤＶの変更例を概略的に
示す図である。この図１０に示すスペアライトドライバ
ＳＷＤＶにおいては、スペアイネーブル信号ＳＰＥＮと
ライトドライバイネーブル信号ＷＤＥとデータマスク指
示信号／ＤＭｓが、ドライブ回路３を駆動するＮＡＮＤ
回路２ｃおよび２ｄへ与えられる。ドライブ回路３およ
びデータ線イコライズ／プリチャージ回路４は、図９に
示す構成と同様の構成を備える。
【０１５１】スペアイネーブル信号ＳＰＥＮは、不良ビ
ットを救済するためにスペアメモリセルが使用される場
合、コラム冗長制御回路ＣＲＣが、このスペアイネーブ
ル信号ＳＰＥＮを活性状態へ駆動する。不良ビットがア
ドレス指定されていない場合、すなわちスペアライトデ
ータ線対を使用しない場合には、スペアイネーブル信号
ＳＰＥＮは、非活性状態のＬレベルに保持される。
【０１５２】スペアイネーブル信号ＳＰＥＮが非活性状
態のＬレベルに駆動された場合には、ＮＡＮＤ回路２ｃ
および２ｄの出力信号はともにＨレベルとなり、ドライ
ブ回路３は出力ハイインピーダンス状態となる。したが
って、このスペア未使用時において、スペアライトドラ
イバを出力ハイインピーダンス状態に保持することによ
り、スペアライトドライバの消費電流を低減することが
できる。
【０１５３】図１１は、書込制御信号を発生する部分の
構成を概略的に示す図である。図１１において、書込制
御信号発生部は、クロック信号ＣＬＫに同期して外部か
らのライトコマンドＷＲＩＴＥを取込み、書込動作指示
信号φｗｒを生成するコマンドデコーダ５と、このコマ
ンドデコーダ５からの書込動作指示信号φｗｒとコラム
バンクアドレスＣＢＫとに従って、指定されたバンクに
対する制御信号／ＩＯＷＥＱ、ＷＤＥ、およびＷＣＤＥ
をクロック信号ＣＬＫに同期して生成するバンク書込制
御回路６を含む。ライトコラムデコーダイネーブル信号
ＷＣＤＥは、ライトコラムデコーダへ与えられ、その活
性化に従ってライトコラムデコーダがデコード動作を行
ない、また、ライト列選択線ＣＳＬＷの活性化タイミン
グを決定する。
【０１５４】［ライトマスクデータ信号発生回路の構
成］図１２は、データマスク指示信号発生部の構成を概
略的に示す図である。図１２において、データマスク指
示信号発生部は、クロック信号ＣＬＫに同期して外部か
ら与えられるデータマスク信号Ｍ０−Ｍ３をそれぞれ含
むマスク入力（Ｍｉｎ）バッファ７ａ−７ｄと、これら
のマスクそれぞれに対応して設けられ、データマスクラ
ッチ指示信号ＤＭＬに従って、マスク入力バッファ７ａ
−７ｄの出力信号をラッチするデータマスク（ＤＭ）ラ
ッチ８ａ−８ｄと、図７に示すコラム冗長制御回路ＣＲ
Ｃからのデータマスク選択信号ＳＤＭＳＥＬ０−ＳＤＭ
ＳＥＬ３に従ってマスク入力バッファ７ａ−７ｄの出力
信号の１つを選択する４：１マルチプレクサ９と、デー
タマスクラッチ指示信号ＤＭＬに従って、このマルチプ
レクサ９の出力信号をラッチするＤＭラッチ８ｓを含
む。ＤＭラッチ８ａ−８ｄからデータマスク指示信号／
ＤＭ０−／ＤＭ３が出力され、ＤＭラッチ８ｓからスペ
アデータマスク指示信号／ＤＭｓが出力される。
【０１５５】データマスクラッチ指示信号ＤＭＬは、デ
ータ書込動作時、クロック信号ＣＬＫに同期して所定の
タイミングで生成される。
【０１５６】図１３（Ａ）は、データマスク指示信号／
ＤＭ０−／ＤＭ３とライトデータバス線対ＩＯＷ０−Ｉ
ＯＷ３１の対応関係を示す図である。この図１３（Ａ）
に示すように、データマスク指示信号／ＤＭ０−／ＤＭ
３は、それぞれ８ビットずつデータに対しマスクをかけ
る。データマスク指示信号／ＤＭ０、／ＤＭ１、／ＤＭ
２、および／ＤＭ３は、それぞれライトデータバス線対
ＩＯＷ０〜ＩＯＷ７、ＩＯＷ８〜ＩＯＷ１５、ＩＯＷ１
６〜ＩＯＷ２３、およびＩＯＷ２４〜ＩＯＷ３１に対応
する。この対応関係を利用することにより、データマス
ク選択信号ＳＤＭＳＥＬ０−ＳＤＭＳＥＬ３を生成す
る。
【０１５７】図１３（Ｂ）は、コラム冗長制御回路ＣＲ
Ｃに含まれるスペアデータマスク選択信号発生部の構成
を概略的に示す図である。図１３（Ｂ）において、スペ
アデータマスク選択信号発生部は、隣接する８つのスペ
アデータ線選択信号をそれぞれ受けるＯＲゲートＯＧ０
〜ＯＧ３を含む。ＯＲゲートＯＧ０は、スペアデータ線
選択信号ＳＩＯＳＥＬ０〜ＳＩＯＳＥＬ７を受けて、ス
ペアデータマスク選択信号ＳＤＭＳＥＬ０を生成する。
同様にして、ＯＲゲートＯＧ３は、スペアデータ線選択
信号ＳＩＯＳＥＬ２４〜ＳＩＯＳＥＬ３１を受けて、ス
ペアデータマスク選択信号ＳＤＭＳＥＬ３を生成する。
この図１３（Ｂ）に図示しないＯＲゲートにおいても、
スペアデータ線選択信号を８ビット単位で受けて対応の
スペアデータマスク選択信号を生成する。
【０１５８】なお、この図１３（Ｂ）に示す構成におい
ては、８入力ＯＲゲートが利用されている。しかしなが
ら、このスペアデータ線選択信号ＳＩＯＳＥＬ０−３１
を生成する際に置換データ線を示すアドレスのデコード
動作が行なわれており、このデコード動作を利用して、
スペアデータマスク選択信号が生成されてもよい。
【０１５９】［行ブロックアドレス発生部の構成］図１
４は、コラム冗長制御回路へ与えられる行ブロックアド
レス信号を発生する部分の構成を概略的に示す図であ
る。図１４において、行ブロックアドレス発生部は、ア
レイ活性化指示信号φＡＣＴとロウバンクアドレスＲＢ
Ｋとを受けるＡＮＤ回路１０ｂと、このＡＮＤ回路１０
ｂの出力信号の活性化時、与えられた行ブロックアドレ
ス信号ＲＢを取込みラッチする行ブロックアドレスラッ
チ回路１０ａと、コラムアクセス動作指示信号φＣＯＬ
Ａとコラムバンクアドレス信号ＣＢＫを受けるＡＮＤ回
路１１ｂと、このＡＮＤ回路１１ｂの出力信号の活性化
時、行ブロックアドレスラッチ回路１０ａから与えられ
て取込んだ行ブロックアドレス信号をページ選択信号Ｐ
ＧＳとともに行ブロックアドレス信号ＲＢＡ０−ＲＢＡ
３として出力する行ブロックアドレスラッチ出力回路１
１ａを含む。
【０１６０】アレイ活性化指示信号φＡＣＴは、行アク
セスコマンドが与えられたときに一定期間活性化され
る。ロウバンクアドレス信号ＲＢＫは、ロウアクセス時
にアクセスすべきバンクを指定する。本実施の形態にお
いては、バンクは２つであり、この制御信号発生部が対
象とするバンクが特定されたときに、ＡＮＤ回路１０ｂ
の出力信号が活性状態となる。
【０１６１】行ブロックアドレスラッチ回路１０ａへ与
えられる行ブロックアドレス信号ＲＢＡは、８個の行ブ
ロックのうちの１つを指定する。これは、２ページが存
在し、たとえば各ページにおいて同じ位置の行ブロック
が指定されるためである。ページ単位でロウアクセスさ
れる場合、ページアドレスと行ブロックアドレスとが与
えられ、各ページにおいて独立にワード線選択が行なわ
れる。
【０１６２】コラムアクセス指示信号φＣＯＬＡは、リ
ードコマンドまたはライトコマンドが与えられたときに
活性状態へ駆動される。コラムバンクアドレスＣＢＫ
は、このリードコマンドまたはライトコマンドが与えら
れたときに同時に与えられ、２つのバンクのうちの１つ
を指定する。行ブロックアドレスラッチ出力回路１１ａ
は、このコラムアクセス指示が与えられかつ対象となる
バンクがコラムバンクアドレスにより指定されたときに
活性化され、行ブロックアドレスラッチ回路１０ａによ
りラッチされ出力されていた行ブロックアドレス信号Ｒ
ＢＡと、ページ選択信号ＰＧＳをともに出力する。この
行ブロックアドレスラッチ出力回路１１ａからの行ブロ
ックアドレス信号ＲＢＡ０−ＲＢＡ３は、４ビットであ
り、一方行ブロックアドレスラッチ回路１０ａへ与えら
れる行ブロックアドレス信号ＲＢは３ビットである（ペ
ージアドレスを除く）。行ブロックアドレスラッチ出力
回路１１ａは、ページ選択信号ＰＧＳを、この行ブロッ
クアドレス信号ＲＢＡの最上位ビット位置に追加して、
４ビットの行ブロックアドレス信号ＲＢＡ０−ＲＢＡ３
を生成する。これにより、１６個の行ブロックのうちの
１つの行ブロックが特定される。
【０１６３】［コラム冗長制御回路の構成］図１５は、
図７に示すコラム冗長制御回路のスペアデータ線選択信
号発生部の構成を概略的に示す図である。図１５におい
て、コラム冗長制御回路ＣＲＣは、スペアブロックデコ
ードイネーブル信号ＳＢＤＥに応答して活性化され、行
ブロックアドレス信号ＲＢＡ０−ＲＢＡ３をデコードし
てブロック選択信号ＢＳ＜０：１５＞を発生するブロッ
クデコーダ１２と、行ブロックそれぞれに対応して設け
られるヒューズ回路Ｈ０−Ｈ１５を含み、不良データ線
対のアドレスを格納するプログラム回路１３ａ−１３ｅ
と、プログラム回路１３ａ−１３ｅそれぞれに対応して
設けられ、ブロックデコーダ１２からのブロック選択信
号ＢＳ＜０：１５＞に従って対応のプログラム回路のヒ
ューズ回路の出力を選択するマルチプレクサ（ＭＵＸ）
１４ａ−１４ｅと、行ブロックそれぞれに対応して設け
られるヒューズ回路Ｈ０−Ｈ１５を含み、各行ブロック
について不良データ線の置換を行なうべきか否かを示す
情報を格納するプログラム回路１５と、ブロックデコー
ダ１２からのブロック選択信号ＢＳ＜０：１５＞に従っ
て、このプログラム回路１５の対応の行ブロックのヒュ
ーズ回路のプログラム内容を読出すマルチプレクサ（Ｍ
ＵＸ）１６と、このマルチプレクサ１６からのスペアイ
ネーブル信号ＳＰＥＮの活性化に応答して活性化され、
マルチプレクサ１４ａ−１４ｅからの５ビットの置換デ
ータ線アドレス信号ＲＰＡ０−ＲＰＡ４をデコードして
スペアデータ線選択信号ＳＩＯＳＥＬ０−ＳＩＯＳＥＬ
３１を出力するデコードラッチ回路１７を含む。
【０１６４】ヒューズ回路Ｈ０−Ｈ１５は、１ビットの
アドレスを格納する。プログラム回路１３ａ−１３ｅの
同じ行ブロックのヒューズ回路の記憶内容をデコードし
て、５ビットの不良データ線アドレス信号ＲＰＡ０−Ｒ
ＰＡ４が生成される。プログラム回路１５におけるヒュ
ーズ回路Ｈ０−Ｈ１５は、それぞれ対応の行ブロックに
おいて不良置換を行なうべきか否かを示す情報を格納す
る。
【０１６５】ヒューズ回路Ｈ０−Ｈ１５の具体的構成
は、単に、ヒューズプログラムにより、１ビットのアド
レスを記憶することができる構成であればよく、たとえ
ば、パッドの電位を固定して特定動作モードを示す信号
を発生するヒューズプログラム回路の周知の構成を利用
することができる。
【０１６６】コラム冗長制御回路ＣＲＣは、データ書込
時とデータ読出時とで、このスペアデータ線選択信号Ｓ
ＩＯＳＥＬ０−ＳＩＯＳＥＬ３１を確定状態に設定する
タイミングを異ならせる。
【０１６７】図１６は、図１５に示すスペアブロックデ
コードイネーブル信号ＳＢＤＥを発生する部分の構成を
概略的に示す図である。図１６において、スペアブロッ
クデコードイネーブル信号発生部は、クロック信号ＣＬ
Ｋに同期して外部から与えられるコマンドＲＥＡＤおよ
びＷＲＩＴＥを取込み、読出動作指示信号φｒｅおよび
書込動作指示信号φｗｒを生成するコマンドデコーダ１
８と、コマンドデコーダ１８からの読出動作指示信号φ
ｒｅを所定時間遅延する遅延回路１９と、遅延回路１９
の出力信号とコマンドデコーダ１８からの書込動作指示
信号φｗｒとを受けるＯＲ回路２０と、ＯＲ回路２０の
出力信号とコラムバンクアドレス信号ＣＢＫとに従っ
て、所定期間活性状態となるスペアブロックデコードイ
ネーブル信号ＳＢＤＥを生成するデコード制御回路２１
を含む。
【０１６８】コマンドデコーダ１８は、リードコマンド
ＲＥＡＤが与えられたときには、読出動作指示信号φｒ
ｅを活性状態へ駆動し、一方、ライトコマンドＷＲＩＴ
Ｅが与えられたときには、書込動作指示信号φｗｒを活
性状態へ駆動する。デコード制御回路２１は、コラムバ
ンクアドレス信号ＣＢＫが対応のバンクを指定している
ときに活性化され、ＯＲ回路２０の出力信号の活性化に
従って、スペアブロックデコードイネーブル信号ＳＢＤ
Ｅを所定時間活性状態に保持する。
【０１６９】この図１６に示す構成に従えば、データ読
出時においては、ブロックデコーダ１２からのブロック
選択信号ＢＳ＜０：１５＞が生成されるタイミングが書
込動作時のそれよりも遅らされる。書込動作時におい
て、早いタイミングでスペア判定を行なって、入力バッ
ファから与えられる内部書込データをスペアマルチプレ
クサＳＭＵＸ（図７参照）で選択し、これにより、ライ
トドライバの活性化タイミングを早くすることができ
る。読出動作時においては、プリアンプ出力が確定する
までに、このスペアデータ線選択信号ＳＩＯＳＥＬが確
定状態に駆動されていればよく、遅延回路１９を用いて
も十分余裕をもって、スペア判定およびその判定結果に
基づくスペアデータ線選択信号を生成することができ、
十分余裕をもって、不良救済を行なうことができる。
【０１７０】［コラム冗長制御回路の変更例］図１７
は、コラム冗長制御回路ＣＲＣの変更例を示す図であ
る。この図１７に示す構成においては、デコードラッチ
回路１７（図１５参照）からのスペアデータ線選択信号
ＳＩＯＳＥＬ０−３１がスペアライトデータ線選択信号
ＷＳＩＯＳＥＬ０−３１として、図７に示すスペアマル
チプレクサＳＭＵＸへ与えられる。一方、図１５に示す
デコードラッチ回路１７からのスペアデータ線選択信号
ＳＩＯＳＥＬ０−３１は、遅延回路２２を介して、スペ
アリードデータ線選択信号ＲＳＩＯＳＥＬ０−３１とし
て、図７に示すプリアンプ出力選択用のマルチプレクサ
ＭＵＸ０−ＭＵＸ３１へ与えられる。
【０１７１】この図１７に示す構成の場合、スペアブロ
ックデコードイネーブル信号ＳＢＤＥは、データリード
時およびデータライト時同じタイミングで活性化され、
図１６に示す回路の遅延回路１９が除去される。これに
より、データ書込動作時において、早いタイミングで置
換ライトデータ線の選択を行なうことができる。
【０１７２】図１８は、このスペア判定結果タイミング
を、読出モード時と書込モード時とで異ならせた場合の
動作波形の一例を示すタイミングチャート図である。
【０１７３】図１８に示すように、ライトコマンドＷＲ
ＩＴＥが時刻Ｔ０またはＴ１に与えられたときには、行
ブロックアドレス信号ＲＢＡ０−３がコラムバンクアド
レス信号ＣＢＫに従って確定状態へ駆動される。次い
で、書込モード時においては、コラム冗長制御回路ＣＲ
Ｃは、早いタイミングでデコード動作を行なって、スペ
アデータ線選択信号ＳＩＯＳＥＬ０−３１（ＷＳＩＯＳ
ＥＬ０−３１）を確定状態へ駆動する。
【０１７４】入力バッファからの内部書込データＷＤ０
−３１は、ライトデータラッチＷＤＬ０−ＷＤＬ３１に
よりラッチされて、内部書込データＷＤＤ０−３１が出
力される。このライトデータラッチの出力確定前に、ま
たはほぼ同時に、スペアデータ線選択信号ＳＩＯＳＥＬ
０−３１が確定状態に駆動されているため、早いタイミ
ングでスペアライトデータＷＤＤＳが確定状態となる。
したがって、早いタイミングで、ライトドライバイネー
ブル信号ＷＤＥの活性化および書込列選択線ＣＳＬＷの
活性化を行なうことができる。
【０１７５】したがって、データ書込動作を、図１８に
示すタイミング図（図１８において破線で示す）よりも
前倒しにすることができ、高速書込が実現される。書込
動作時においては、イコライズ時間ΔＴｅｑ（ｗｗ）が
確保されていればよく、または書込データと読出データ
の衝突は、リードデータバスおよびライトデータバスを
別々に設けているため存在しないため、このクロック信
号ＣＬＫのサイクル時間を短縮することができる。すな
わち、時刻Ｔ１におけるクロック信号ＣＬＫの立上がり
は、それより早い時刻Ｔ１′に設定することができ、ク
ロックサイクルを短縮することができ、動作周波数を高
くすることができる。
【０１７６】データ読出時においては、時刻Ｔ２および
Ｔ３においてリードコマンドＲＥＡＤが与えられる。こ
の状態においては、プリアンプからの出力データＰＡＯ
０−３１およびＰＡＯＳが出力されるまでの時間は、メ
モリアレイの構成により定められる。プリアンプ活性化
信号ＰＡＥが活性化されてプリアンプからの出力データ
ＰＡ０−ＰＡ３１およびＰＡＯＳが確定状態となる前
に、コラム冗長制御回路からのスペアデータ線選択信号
ＳＩＯＳＥＬ０−３１（ＲＳＩＯＳＥＬ０−３１）が確
定状態へ駆動される。したがって、マルチプレクサＭＵ
Ｘ０−ＭＵＸ３１の出力信号が不確定状態となる時間を
短くすることができ、内部回路が不定データ信号により
誤動作するのを防止することができ、また不定データに
よる信号線充放電による消費電流を低減することができ
る。
【０１７７】なお、スペア判定タイミングをデータ書込
時とデータ読出時とで異ならせる構成は、データ線が読
出データおよび書込データを共通して伝達する構成にお
いて、不良データ線を置換することにより不良ビット救
済を行なう構成に適用しても、同様の効果を得ることが
できる。
【０１７８】なお、図１５に示す構成においては、不良
（置換）リード／ライトデータ線アドレスが各行ブロッ
クに対して設けられたヒューズ回路によりプログラムさ
れている。しかしながら、複数（たとえば２）の行ブロ
ックの不良（置換）リード／ライトデータ線アドレスが
１つのヒューズ回路においてプログラムされてもよい。
また、ヒューズ回路をリードデータ線対およびライトデ
ータ線対に共通に設け、スペア判定回路（ＭＵＸ１６お
よびデコーダラッチ回路）をリードデータ線対およびラ
イトデータ線対に対し別々に設けてもよい。
【０１７９】以上のように、この発明の実施の形態１に
従えば、リードデータバスとライトデータバスとを別々
に設け、かつスペア判定動作をリード動作モード時およ
びライト動作モード時で異ならせるように設定している
ため、データ書込動作後データ線のイコライズ完了を待
たずにデータ読出動作を行なうことができ、またデータ
書込タイミングをも早くすることができるため、動作周
波数を高くすることができる。
【０１８０】［実施の形態２］図１９は、この発明の実
施の形態２に従うＤＲＡＭマクロのアレイ部の構成を概
略的に示す図である。この図１９に示す構成において
も、１６個の行ブロックが配置され、ワード線ＷＬＡ０
−４０９５およびワード線ＷＬＢ０−４０９５が、５１
２本ずつ各行ブロックに分散して配置される。各行ブロ
ックの間に、行方向に延在してセンスアンプ帯ＳＢ♯が
配置される。
【０１８１】このメモリセルアレイ上に列方向にわたっ
てリードデータ線対ＩＯＲおよびライトデータ線対ＩＯ
Ｗが平行に配設される。図１９においては、リードデー
タ線対およびライトデータ線対を同一の配線で示す。８
ビットのリードデータ線対およびライトデータ線対に対
応してライトデータマスク線／ＤＭ０−／ＤＭ１５が配
設される。３２ビットのリードデータ線対およびライト
データ線対に対し１つのスペアリードデータ線対ＳＩＯ
Ｒおよびスペアライトデータ線対ＳＩＯＷが配設され
る。データマスク線／ＤＭ０−／ＤＭ１５は、これらの
リードデータ線対ＩＯＲおよびライトデータ線対ＩＯＷ
と同一配線層またはこれより上層の配線層に配設され
て、列方向に沿って延在するグローバルマスク線ＧＭ
と、センスアンプ帯ＳＢ♯それぞれにおいて、８ビット
のセンスアンプ回路に対応して設けられるローカルデー
タマスク線ＬＭとを含む。列選択動作時においては、各
列ブロックにおいて、すべてのローカルデータマスク信
号が駆動される。すなわち、非選択行ブロックにおいて
も、データマスク信号が外部からのマスク指示信号Ｍに
従ってデータ書込禁止状態またはデータ書込許可状態に
設定される。
【０１８２】図２０は、１つのセンスアンプ回路に関連
する部分の構成を示す図である。この図２０に示す構成
においては、書込ゲートＷＧが、書込列選択線ＣＳＬＷ
上の信号に応答して導通するトランスファゲートＴＧａ
およびＴＧｂと、これらのトランスファゲートＴＧａお
よびＴＧｂと直列に接続され、それぞれのゲートにライ
トデータマスク信号／ＤＭを受けるトランスファゲート
ＴＭａおよびＴＭｂを含む。他の構成は、図６に示す構
成と同じであり、対応する部分には同一参照番号を付
し、詳細説明は省略する。
【０１８３】書込ゲートＷＧにおいては、トランスファ
ゲートＴＧａおよびＴＧｂが、書込データ線／ＩＯＷＬ
に接続され、データマスク信号／ＤＭをゲートに受ける
トランスファゲートＴＭａおよびＴＭｂがセンスアンプ
回路に接続される。ライトデータマスク信号／ＤＭは、
データ書込許可時においてはＨレベルであり、データ書
込禁止時においてはＬレベルである。したがって、この
データ書込を示す状態にライトデータマスク信号／ＤＭ
が設定されても、書込列選択線ＣＳＬＷが非選択状態に
あれば、トランスファゲートＴＧａおよびＴＧｂは非導
通状態にあり、ライトデータ線ＩＯＷＬおよび／ＩＯＷ
Ｌの負荷は、この書込ゲートＷＧのトランスファゲート
ＴＧａおよびＴＧｂのソース接合容量だけである。
【０１８４】一方、トランスファゲートＴＭａおよびＴ
Ｍｂをライトデータ線ＩＯＷＬおよび／ＩＯＷＬに接続
した場合、データ書込時においては、トランスファゲー
トＴＭａおよびＴＭｂの拡散容量およびトランスファゲ
ートＴＧａおよびＴＧｂのソース拡散容量がライトデー
タ線に接続されることになり、ライトドライバの負荷が
大きくなる。
【０１８５】より具体的に、図２１に示すように、ライ
トデータ線対ＩＯＷには、複数（１バンク当り２０個）
のセンスアンプ回路群ＳＡＧが対応して設けられる。セ
ンスアンプ回路群ＳＡＧそれぞれは、８個のセンスアン
プ回路を含む。書込列選択線により、８個のうちの１つ
のセンスアンプ回路が選択される。書込ゲートＷＧにお
いて、書込列選択信号ＣＳＬＷを受けるトランスファゲ
ートを書込データ線対ＩＯＷに接続する。この状態にお
いては、データマスク信号／ＤＭの状態にかかわらず、
非選択センスアンプ回路群においては、書込列選択線に
結合されるトランスファゲートのソース拡散容量Ｃｌ
が、書込データ線対ＩＯＷに接続されるだけである。書
込データ線対ＩＯＷには、配線容量Ｃｇが接続する。し
たがって、ライトドライバＷＤＶは、寄生容量Ｃｇおよ
びＣｌを駆動するだけであり、高速で書込データ線対Ｉ
ＯＷを駆動することができる。
【０１８６】書込ゲートにおいてデータマスク信号／Ｄ
Ｍを受けるトランスファゲートを書込データ線対に接続
した場合、書込許可時においては、容量Ｃｌとして、マ
スクデータを受けるトランスファゲートのソース拡散容
量およびドレイン拡散容量ならびに書込列選択線に結合
されるトランスファゲートのソース拡散容量が寄与する
ため、その容量値が大きくなり、書込ドライバＷＤＶの
駆動負荷が大きくなる。
【０１８７】したがって、図２０に示すように、データ
マスク信号／ＤＭを受けるトランスファゲートをセンス
アンプ回路に接続する配置においては、書込列選択線に
結合されるトランスファゲートにより非選択書込選択線
においてデータマスク信号を受けるトランスファゲート
の拡散容量をライトドライバＷＤから隠すことができ、
ライトドライバＷＤＶの負荷が軽減され、高速のデータ
書込が実現される。
【０１８８】また、この図２０に示す書込ゲートＷＧの
構成により、マスクライト動作時におけるバンク活性コ
マンド（ＡＣＴ）投入後コラム系コマンドが投入可能と
なるまでの期間ｔＲＣＤを以下に説明するように短縮す
ることができる。
【０１８９】図２２（Ａ）は、書込ゲートＷＧとして、
図６に示すトランスファゲートＴＧａおよびＴＧｂのみ
を含む場合の動作波形を示す図である。図２２（Ａ）に
おいて、ロウアクセスコマンドＲＯＷＡＣＴが与えられ
ると、時刻ｔＷＬにおいて、選択行ブロックにおいて選
択ワード線ＷＬの電圧レベルが上昇する。このワード線
ＷＬの電圧上昇により、メモリセルデータがビット線Ｂ
Ｌおよび／ＢＬに読出される。図２２（Ａ）において
は、ビット線ＢＬにＬレベルデータが読出された場合の
動作波形を示す。
【０１９０】時刻ｔＳＯＮにおいてセンスアンプ回路の
Ｎセンスアンプ（ＮチャネルＭＯＳトランジスタで構成
されるセンスアンプ）が活性化され、次いで、時刻ｔＳ
ＯＰにおいてＰセンスアンプ（ＰチャネルＭＯＳトラン
ジスタで構成されるセンスアンプ）が活性化され、ビッ
ト線ＢＬおよび／ＢＬの電圧レベルが、それぞれ、デー
タに応じてＬレベルおよびＨレベルに増幅される。
【０１９１】時間ｔＲＣＤが十分大きい場合、コラムア
クセスコマンドＣＯＬＡＣＴ（ライトコマンド）が与え
られると、時刻ｔＣＳＬＷにおいて書込列選択線ＣＳＬ
Ｗが活性化される。ライトデータ線ＩＯＷＬは、ライト
ドライバにより、センス電源電圧ＶｃｃＳレベルに既に
プリチャージされている。ライトマスク動作を行なう場
合、ライトドライバＷＤＶは出力ハイインピーダンス状
態に設定される（図９参照）。しかしながら、ライトデ
ータ線のプリチャージ電圧は、図２１に示す寄生容量Ｃ
ｇおよびＣｌに蓄えられており、書込ゲートが１対のト
ランスファゲートのみで構成される場合、書込列選択線
ＣＳＬＷが活性化された場合、このライトデータ線から
寄生容量に蓄えられた電荷が流入し、ビット線ＢＬの電
圧レベルが上昇する。しかしながら、センスアンプ回路
によるセンス動作は完了し、センスアンプはラッチ状態
にあるため、このＬレベル電位が上昇しても、センスア
ンプ回路により放電され、データが破壊されることはな
い。
【０１９２】一方、図２２（Ｂ）に示すように、ロウア
クセスコマンドＲＯＷＡＣＴが与えられてから、コラム
アクセスコマンドＣＯＬＡＣＴが与えられるまでの時間
ｔＲＣＤが最小時間ｔＲＣＤｍｉｎの場合には、センス
アンプ動作完了前に書込列選択線ＣＳＬＷが活性化され
る。センスアンプ動作が完了していないため、このセン
スアンプ回路のセンスノードの電圧レベルが、ライトデ
ータ線の寄生容量からの電荷流入が生じ、ビット線ＢＬ
および／ＢＬの電圧レベルが上昇する。Ｌレベルのビッ
ト線がセンスアンプ回路により放電されており、ライト
データ線から電荷が高速で注入され（Ｈレベル側ビット
線に比べて）、センスアンプ回路のセンスノード（ＳＮ
ａおよびＳＮｂ）の電圧レベルがほぼ同一電圧レベルに
なった場合、ビット線間電位差が、センスアンプ回路の
感度以下となる。この場合、図２２（Ｂ）に示すよう
に、データが反転したならば、メモリセルデータが破壊
される。センスアンプ回路が、プロセスの変動に起因し
て、センスアンプ回路のトランジスタのビット線へのコ
ンタクト抵抗値（センスノードにおけるコンタクト）が
ばらついた場合、特に、このデータ反転の問題が生じや
すい（センスマージンが小さくなるため）。
【０１９３】データが破壊されないように、センス動作
を完了するまでコラム選択動作を開始することができな
いことは、すなわち、バンク活性コマンド（ロウアクセ
スコマンド）投入後（ロウアドレスコマンド投入後）長
時間経過後でなければコラム系動作を開始することがで
きないことを意味し、いわゆるＲＡＳ−ＣＡＳ遅延時間
（ｔＲＣＤ）を短縮することができず、アクセス時間が
長くなり、システム性能が低下する。
【０１９４】図２０に示すトランスファゲートＴＭａお
よびＴＭｂならびにＴＧａおよびＴＧｂをシリアルに接
続する書込ゲートを利用することにより、データ書込マ
スクを行なう場合、データマスク信号／ＤＭがＬレベル
であり、トランスファゲートＴＭａおよびＴＭｂが非導
通状態となり、ライトデータ線からセンスアンプ回路の
センスノードへの電荷の流入は、生じない。
【０１９５】また、マスクライト動作後、同一アドレス
に対しデータの読出を行なった場合でも（たとえばライ
トベリファイリード）、マスクライト動作時におけるラ
イトデータ線からの電荷注入によるビット線の電圧レベ
ルが上昇した状態でデータの読出を行なうことはなく、
正確に、データを読出すことができる。
【０１９６】［変更例１］図２３は、この発明の実施の
形態２の変更例１を示す図である。図２３において、メ
モリセル行ブロックは、行方向に沿って複数のメモリセ
ルブロックに分割され、これらのメモリセルブロックの
間にサブワードドライバＳＷＤＲが配置される。メモリ
セルブロックＭＣＢそれぞれには、センスアンプ回路群
ＳＡＧが配置される。
【０１９７】すなわち、この図２３に示すアレイ構成に
おいては、ワード線は、階層ワード線構成を有し、行ブ
ロックに共通にメインワード線が配設され、各メモリセ
ルブロックにはサブワード線が配設される。サブワード
線ドライバＳＷＤは、サブワード線ドライバ配置領域Ｓ
ＷＤＲに配置され、行方向において隣接する２つのメモ
リセルブロックにより共有される。階層ワード線構成に
おいては、サブワード線それぞれに対応してサブワード
線ドライバが配置され、また所定数のサブワード線に対
応してメインワード線が配置される。各サブワード線ド
ライバは、対応のメインワード線上の信号電位に少なく
とも従って対応のサブワード線を駆動する。この場合、
メインワード線上の信号とサブワード線選択信号とに従
ってサブワード線ドライバが対応のサブワード線を選択
状態へ駆動する構成が用いられてもよい（１つのメイン
ワード線に複数本のサブワード線が対応して配置される
場合）。
【０１９８】サブワード線ドライバ配置領域ＳＷＤＲに
おいては、サブワード線ドライバが配置されており、メ
モリセルは配置されておらず、また、センスアンプ回路
も配置されていない。このサブワード線ドライバ配置領
域ＳＷＤＲに、データマスク線／ＤＭ０−／ＤＭ１５を
それぞれ配置する。図２３においては、リードデータバ
スおよびライトデータバスをまとめて複合データバスＤ
ＢＬで示す。このデータマスク線／ＤＭ０−／ＤＭ１５
の各々は、８ビットのリード／ライトデータバスＤＢＬ
に対応して設けられる。これらを、サブワード線ドライ
バ配置領域ＳＷＤＲ上にわたって延在して配置させるこ
とにより、メモリセルブロックＭＣＢの上の領域におい
て空き領域が生じる。このメモリセルブロックの空き領
域に、リードデータバスおよびライトデータバスと同層
またはそれより上層に、センスアンプ電源電圧ＶｃｃＳ
および接地電圧Ｖｓｓを伝達するセンス電源線を配設
し、各センスアンプ回路に安定にセンス電源電圧を供給
する。
【０１９９】なお図２３において、データマスク信号／
ＤＭｓ０−／ＤＭｓ３を受ける領域がメモリセルブロッ
ク内において破線で示されているが、これはスペアコラ
ム領域を示す。
【０２００】［変更例２］図２４は、この発明の実施の
形態２に従う変更例２の構成を示す図である。図２４に
おいては、ライトドライバＷＤＶ（は、スペアライトド
ライバＳＷＤＶ）の構成を示す。この図２４に示す構成
においては、内部書込データＷＤＤを反転するインバー
タ２５と、インバータ２５の出力信号に従ってライトデ
ータ線ＩＯＷＬを駆動するＣＭＯＳインバータ回路２６
ａと、内部書込データＷＤＤに従って補のライトデータ
線／ＩＯＷＬを駆動するＣＭＯＳインバータ回路２６ｂ
を含む。図２４に示すライトドライバＷＤＶ（またはス
ペアライトドライバＳＷＤＶ）は、ライトデータ線ＩＯ
ＷＬおよびＩＯＷＬを２値駆動する２ステートバッファ
であり、出力ハイインピーダンス状態は存在しない。ラ
イトデータ線ＩＯＷＬおよび／ＩＯＷＬのイコライズ／
プリチャージ動作は行なわれない。すなわち、このライ
トドライバは、内部書込データＷＤＤに従ってスタティ
ックに動作する。ＣＭＯＳインバータ２６ａおよび２６
ｂは、センス電源電圧ＶｃｃＳと同一電圧レベルの電圧
を動作電源電圧として動作する。このような２値駆動す
るライトドライバを用いても、以下に図２５を参照して
示すように何ら問題は生じない。
【０２０１】データ書込が行なわれていないとき（リー
ド動作時またはスタンバイ状態時）においては、図２５
に示すように書込列選択線ＣＳＬＷは、非活性状態にあ
り、トランスファゲートＴＧａおよびＴＧｂは非導通状
態であり、センスアンプ回路ＳＡは、ライトデータ線Ｉ
ＯＷＬおよび／ＩＯＷＬと分離される。
【０２０２】データ書込時においてデータ書込にマスク
をかける場合においては、図２５に示すようにライトマ
スク信号／ＤＭが活性状態であり、トランスファゲート
ＴＭａおよびＴＭｂが非導通状態であり、センスアンプ
回路ＳＡは、ライトデータ線ＩＯＷＬおよび／ＩＯＷＬ
から分離される。したがって、このライトマスク時にお
いて、センスアンプ回路ＳＡがライトデータ線ＩＯＷＬ
および／ＩＯＷＬと分離されるため、ライトデータ線Ｉ
ＯＷＬおよび／ＩＯＷＬは電位をイコライズする必要は
ない。このイコライズ動作は、もともと、ライトドライ
バの出力ハイインピーダンス状態時において、ライトデ
ータ線の電位差がセンスアンプ回路に伝達されて、不定
データが書込まれるのを防止するために行なわれてい
る。しかしながら、データ書込が行なわれない場合に
は、センスアンプ回路ＳＡは、ライトデータ線ＩＯＷＬ
および／ＩＯＷＬと分離されている。したがって、イコ
ライズする必要がなく、２値駆動しても何ら問題は生じ
ない。
【０２０３】この図２４に示すように２ステートバッフ
ァをライトドライバＷＤＶおよびスペアライトドライバ
ＳＷＤＶに利用することにより、ライトドライバイネー
ブル信号ＷＤＥおよびイコライズ信号／ＩＯＷＥＱを使
用する必要がなく、図２６に示すようにデータ書込時間
は、書込列選択線ＣＳＬＷの活性化期間のみで決定され
る。ライトデータ線ＩＯＷＬおよび／ＩＯＷＬをイコラ
イズする期間すなわちプリチャージ期間が不要となり、
ライトサイクル時間を短くすることができ、データ書込
の動作周波数を高くすることができる。
【０２０４】［変更例３］図２７は、この発明の実施の
形態２の変更例３を示す図である。この図２７に示す構
成においては、ライトドライバは、動作電源電圧とし
て、外部電源電圧Ｖｃｃを受ける。図２７においては、
ＣＭＯＳインバータ回路２６ａおよび２６ｂを示すが、
図２４に示すインバータ２５も、外部電源電圧Ｖｃｃを
動作電源電圧として受ける。一方、データマスク信号／
ＤＭは、振幅がセンスアンプ電源電圧ＶｃｃＳと同じ電
圧レベルに設定される。すなわち、データマスク信号／
ＤＭは、接地電圧Ｖｓｓとセンス電源電圧ＶｃｃＳの間
で変化する。一方、書込列選択信号ＣＳＬＷは、その振
幅を外部電源電圧Ｖｃｃレベルとし、接地電圧Ｖｓｓと
外部電源電圧Ｖｃｃの間で変化させる。
【０２０５】書込ゲートＷＧにおいて、トランスファゲ
ートＴＧａおよびＴＧｂが活性化されるのは、データ書
込が行なわれるときである。データの書込が行なわれな
いときには、書込列選択線ＣＳＬＷは非活性状態にあ
り、トランスファゲートＴＧａおよびＴＧｂは非導通状
態にある。またデータ書込にマスクをかけるライトマス
ク時においては、データマスク信号／ＤＭが接地電圧Ｖ
ｓｓレベルであり、トランスファゲートＴＭａおよびＴ
Ｍｂが非導通状態である。したがって、これらの状態に
おいてはセンスアンプ回路ＳＡとライトドライバＷＤＶ
またはスペアライトドライバは分離されている。またデ
ータ書込時においては、データマスク信号／ＤＭがセン
ス電源電圧ＶｃｃＳレベルに設定される。
【０２０６】いま、図２８に示すように、書込データ線
ＩＯＷＬに、書込データに従って外部電源電圧Ｖｃｃレ
ベルの電圧（２．５Ｖ）が伝達された場合を考える。こ
のときには、書込ゲートＷＧにおいて、トランスファゲ
ートＴＬａのゲートの電圧はセンス電源電圧ＶｃｃＳレ
ベルであり、２．０Ｖである。センスアンプ回路ＳＡの
センスノードＳＮａは、このライトドライバからのＨレ
ベルデータに従ってＨレベルとなり、トランスファゲー
トＴＭａのしきい値電圧損失により、電圧レベルが２．
０Ｖよりも低い電圧レベルの信号がセンスノードに伝達
された後センスアンプ回路ＳＡおよびセンスノードＳＮ
ａは、センス電源電圧２．０Ｖレベルに保持される。ト
ランスファゲートＴＭａのしきい値電圧が、０．５Ｖ以
上であれば、この状態において、トランスファゲートＴ
Ｍａを介して電流は流れない。すなわち、トランスファ
ゲートＴＭａはゲートとソースが相互接続され、逆バイ
アスされたＰＮダイオードと等価な状態となるため、非
導通状態となる。
【０２０７】このとき、ライトデータ線／ＩＯＷＬに
は、Ｌレベルデータが伝達され、接地電圧Ｖｓｓ（＝０
Ｖ）が伝達され、センスノードＳＮｂが接地電圧レベル
に駆動される。この場合には、トランスファゲートＴＭ
ｂが導通状態であるものの、両者の電圧レベルは等し
く、貫通電流は生じない。
【０２０８】したがって、ライトドライバを外部電源電
圧Ｖｃｃで駆動することにより、安定にデータの書込が
行なうことができる。
【０２０９】図２９は、電源配置の一例を示す図であ
る。この電源配置は、実施の形態１または２において利
用される。図２９においては、データパスＤＰにおける
ライトドライバ群ＷＤＧは、外部電源電圧Ｖｃｃ１を降
圧する降圧回路ＶＤＣからの電源電圧ＶｃｃＳを動作電
源電圧として受ける。この降圧回路ＶＤＣからの電源電
圧ＶｃｃＳは、またメモリセルアレイＭＡに含まれるセ
ンスアンプ回路を駆動するための電源電圧として利用さ
れる。
【０２１０】メモリセルアレイＭＡにおいてメモリセル
を選択するためのデコード回路ＸＹＤには、外部電源電
圧Ｖｃｃ１を昇圧する昇圧回路ＢＳＴからの昇圧電圧Ｖ
ｐｐと外部電源電圧Ｖｃｃ２とが与えられる。この昇圧
電圧Ｖｐｐは、ワード線駆動に利用される。外部電源電
圧Ｖｃｃ２は、たとえば２．５Ｖであり、外部電源電圧
Ｖｃｃ１はたとえば３．３Ｖである。
【０２１１】外部電源電圧Ｖｃｃ２はまた、制御回路Ｃ
ＧおよびデータパスＤＰに含まれるラッチ／バッファ群
およびロジック回路ＬＧへ動作電源電圧として与えられ
る。
【０２１２】図２９に示す構成の場合、ライトドライバ
は、ライトデータ線を、センス電源電圧レベルにまで駆
動するだけであり、必要以上のデータ線振幅を生じさせ
ることはない。
【０２１３】しかしながら、ライトドライバ群ＷＤＧに
おいては、１つのメモリセルアレイに対し１２８個のラ
イトドライバが設けられており、合計２５６ビットのラ
イトドライバが同時に動作する。降圧回路ＶＤＣからの
電源電圧ＶｃｃＳを利用した場合、このデータ書込動作
時において、センス電源電圧ＶｃｃＳが大きく低下し、
正確なデータ書込を行なうことができなくなる場合が生
じる（センス電源ノイズによるセンスアンプ回路の誤動
作による正常メモリセルデータの破壊）。センスアンプ
回路は、その動作時に大きな電流を消費するものの、あ
る一定の期間内においてその電源電圧が安定になれば、
正確なセンス動作によるメモリセルデータの検知増幅を
行なうことができる。このため、降圧回路ＶＤＣは、そ
の応答速度を比較的遅くされており、ライトドライバ群
の書込動作時において、その電源電圧ＶｃｃＳの低下
を、十分に補償することができないことが考えられる。
【０２１４】そこで、図２７に示すように、ライトドラ
イバに対し、外部電源電圧Ｖｃｃを利用する。
【０２１５】図３０は、この変更例３における電源分布
を示す図である。図３０に示す構成においては、外部電
源電圧Ｖｃｃ２が、データパスＤＰに与えられる。この
外部電源電圧Ｖｃｃ２に従ってデータパスＤＰに含まれ
る回路が動作する。ライトドライバ群が、この外部電源
電圧Ｖｃｃ２に従って動作する。他の電源配置は、図２
９に示す構成と同じである。
【０２１６】ライトドライバ群に対し外部電源電圧Ｖｃ
ｃ２を動作電源電圧として印加した場合、ライトドライ
バ動作時のライトデータ線の充放電の振幅が大きくなる
ため、動作電流が増加するものの、消費電力は低減する
ことができる。すなわち、センス電源電圧ＶｃｃＳを利
用した場合、センス電源電圧ＶｃｃＳは、外部電源電圧
Ｖｃｃ１から生成されており、その電流は、外部電源電
圧Ｖｃｃ１から与えられる。信号線の振幅が２．０Ｖで
あれば、消費電力は、２．０Ｖ・３．３Ｖに比例する。
一方、外部電源電圧Ｖｃｃ２のみを利用して、ライトデ
ータ線を駆動する場合、その消費電力が、２．５Ｖ・
２．５Ｖに比例する。したがって、外部電源電圧Ｖｃｃ
２を利用してライトデータ線を駆動する場合の方が、消
費電力が低減される。
【０２１７】図３１は、プリアンプの構成を示す図であ
る。図３１において、プリアンプＰＡは、プリアンプ活
性化信号ＰＡＥの非活性化時活性化され、リードデータ
線ＩＯＲＬおよび／ＩＯＲＬを外部電源電圧Ｖｃｃレベ
ルにプリチャージしかつイコライズするリードデータ線
イコライズ／プリチャージ回路３０と、プリアンプ活性
化信号ＰＡＥの活性化に応答して活性化され、与えられ
たデータを差動増幅するＣＭＯＳインバータラッチ３２
と、プリアンプ活性化信号ＰＡＥの活性化時非導通状態
となり、ＣＭＯＳインバータラッチ３２とリードデータ
線ＩＯＲＬおよび／ＩＯＲＬを分離するリードデータ線
分離ゲート３１と、プリアンプ活性化信号ＰＡＥの活性
化時ＣＭＯＳインバータラッチ回路３２の出力信号を取
込み、プリアンプ活性化信号ＰＡＥの非活性化時ラッチ
状態となるフリップフロップ３３を含む。このフリップ
フロップ３３からプリアンプ回路の出力データＰＡＯが
出力される。
【０２１８】ＣＭＯＳインバータラッチ回路３２は、外
部電源電圧Ｖｃｃ（たとえば２．５Ｖ）を一方動作電源
電圧として動作する。リードデータ線分離ゲート３１を
使用することにより、このＣＭＯＳインバータラッチ回
路３２の検知および増幅動作時におけるセンスノードの
負荷を軽減し、高速で検知増幅動作を行なうことができ
る。このＣＭＯＳインバータラッチ回路３２の構成は、
センスアンプ回路ＳＡと同じであり、リードデータ線Ｉ
ＯＲＬおよび／ＩＯＲＬから与えられた微小電位差を高
速で増幅する。フリップフロップ３３は、パスゲートと
して動作するＡＮＤ回路、およびラッチ回路を構成する
ＯＲ回路とで構成され、プリアンプ活性化信号ＰＡＥの
活性化時、ＣＭＯＳインバータラッチ回路３２の出力信
号をＡＮＤ回路を介して通過させ、ＯＲ回路よりラッチ
する。プリアンプ活性化信号ＰＡＥの非活性化時、ＯＲ
回路によりデータがラッチされる。
【０２１９】この図３１に示すように、プリアンプＰＡ
は、動作電源電圧が外部電源電圧Ｖｃｃであり、リード
データ線ＩＯＲＬおよび／ＩＯＲＬも、その振幅が外部
電源電圧Ｖｃｃレベルになる。プリアンプにおいても、
外部電源電圧を利用することにより、プリアンプ動作時
における消費電力の低減およびセンスアンプ電源の低下
を防止する。また、データパスにおける動作電源電圧を
外部電源電圧Ｖｃｃ２（Ｖｃｃ（＝２．５Ｖ））で統一
することができる。
【０２２０】以上のように、この発明の実施の形態２に
従えば、書込ゲートを、データマスク信号をゲートに受
けるトランスファゲートと、書込列選択信号を受けるト
ランスファゲートの直列接続により構成しているため、
ライトドライバの負荷が軽減され、高速のデータ書込が
可能となる。また、ライトドライバとして、２ステート
バッファを利用することにより、ライトデータ線のプリ
チャージ期間が不要となり、ライトサイクル時間を短縮
することができる。
【０２２１】また、ライトドライバの電源電圧として外
部電源電圧Ｖｃｃを利用することにより、センスアンプ
電源電圧の低下により、センスアンプ回路の誤動作およ
びライトドライバの誤動作を防止し、正確にデータの書
込を行なうことができかつ消費電力を低減することがで
きる。
【０２２２】［実施の形態３］図３２は、この発明の実
施の形態３の要部の構成を概略的に示す図である。この
図３２に示す構成においては、ライトドライバＷＤＶ
は、外部電源電圧Ｖｃｃを一方動作電源電圧として動作
する。このライトドライバＷＤＶは、先の図９に示す構
成と同様の構成を備え、トライステートバッファで構成
される。
【０２２３】書込ゲートＷＧは、書込列選択線ＣＳＬＷ
上の信号をゲートに受けるトランスファゲートＴＧａお
よびＴＧｂを含む。書込列選択線ＣＳＬＷの信号は、接
地電圧Ｖｓｓとセンスアンプ電源電圧ＶｃｃＳの間で変
化する。センスアンプ回路ＳＡは、センスアンプ電源電
圧ＶｃｃＳを動作電源電圧として動作し、センスノード
ＳＮａおよびＳＮｂの一方を、センスアンプ電源電圧Ｖ
ｃｃＳの電圧レベルに駆動する。
【０２２４】この図３２に示す構成の場合、マスクライ
ト動作時においては、ライトドライバＷＤＶは、出力ハ
イインピーダンス状態となり、データ線ＩＯＷＬおよび
／ＩＯＷＬは、外部電源電圧Ｖｃｃレベルにプリチャー
ジされかつイコライズされた状態を維持する。外部電源
電圧Ｖｃｃを、このセンスアンプ電源電圧ＶｃｃＳより
も低い電圧たとえば１．２Ｖに設定した場合において
も、ライトデータ線ＩＯＷＬおよび／ＩＯＷＬの寄生容
量からの充電電荷がセンスアンプ回路へ流れ込むが、こ
のときのライトデータ線の電圧レベルは同じであり、セ
ンスアンプ回路ＳＡが、センスアンプ動作を完了してい
る状態においては、安定にデータを保持する。また、た
とえセンス動作完了前でも、外部電源電圧はビット線プ
リチャージ電圧レベルであり、センスアンプデータの反
転は生じない。データ書込時においては、ライトデータ
線ＩＯＷＬおよび／ＩＯＷＬが、書込データＷＤＤに従
って駆動される。外部電源電圧Ｖｃｃがたとえば１．２
Ｖと低い場合でも、書込列選択信号ＣＳＬＷが、センス
アンプ電源電圧ＶｃｃＳの電圧レベルの２．０Ｖであれ
ば、この外部電源電圧ＶｃｃのレベルのＨレベルを、セ
ンスアンプ回路ＳＡへトランスファゲートＴＧａおよび
ＴＧｂのしきい値電圧分の損失を伴うことなく伝達する
ことができる。したがって、書込データ線の充放電電流
を低減することができ、消費電力をより低減することが
できる。
【０２２５】［変更例］図３３は、この発明の実施の形
態３の変更例の構成を概略的に示す図である。図３３に
示す構成においては、書込ゲートＷＧに対し、書込列選
択信号ＣＳＬＷとデータマスク信号／ＤＭを受けるＡＮ
Ｄ回路ＡＧが設けられる。このＡＮＤ回路ＡＧは、セン
スアンプ電源電圧ＶｃｃＳを一方動作電源電圧として動
作する。書込ゲートＷＧは、このＡＮＤ回路ＡＧの出力
信号をゲートに受けるトランスファゲートＴＧａおよび
ＴＧｂを含む。
【０２２６】ライトドライバＷＤＶは、２ステートバッ
ファであり、書込データＷＤＤに従って、書込データ線
ＩＯＷＬおよび／ＩＯＷＬを駆動する。データ書込を行
なうときには、データマスク信号ＤＭがＨレベルであ
り、また書込列選択信号ＣＳＬＷもＨレベルであり、Ａ
ＮＤ回路ＡＧの出力信号はＨレベルとなり、トランスフ
ァゲートＴＧａおよびＴＧｂが導通する。
【０２２７】書込列選択線ＣＳＬＷがＬレベルのときま
たはデータマスク信号／ＤＭがＬレベルのときには、Ａ
ＮＤ回路ＡＧの出力信号はＬレベルであり、トランスフ
ァゲートＴＧａおよびＴＧｂは非導通状態であり、ライ
トドライバＷＤＶは、センスアンプ回路（図示せず）か
ら分離される。したがって、この場合においても、ライ
トドライバの動作電源電圧Ｖｃｃとして、センスアンプ
電源電圧ＶｃｃＳよりも低い電圧を利用してデータの書
込を行なうことができる。したがって、ライトデータ線
のプリチャージ時間は不要となるとともに、さらにこの
外部電源電圧Ｖｃｃの低電圧化により、消費電力を低減
することができる。
【０２２８】なお、このＡＮＤ回路ＡＧは、データマス
ク信号ＤＭと書込列選択信号ＣＳＬＷ（信号線とその上
の信号を同じ符号で示す）を受けるように、配置する必
要がある。センスアンプ帯とたとえばサブワード線デコ
ーダとの交差する領域の空き領域に、ＡＮＤ回路ＡＧを
配置することにより、アレイ面積の増大を抑制して、セ
ンスアンプ電源電圧ＶｃｃＳレベルの書込列選択信号を
各書込ゲートＷＧに伝達することができる。
【０２２９】以上のように、この発明の実施の形態３に
従えば、列選択信号をセンスアンプ電源電圧レベルに駆
動しているため、ライトドライバの電源電圧をこのセン
スアンプ電源電圧よりも低い外部電源電圧レベルに設定
することができ、消費電力を大幅に低減することができ
る。
【０２３０】［実施の形態４］図３４は、この発明の実
施の形態４に従う半導体記憶装置の要部の構成を概略的
に示す図である。図３４においては、２つのメモリセル
ブロックＭＢａおよびＭＢｂと、これらのメモリセルブ
ロックの間に配設されるサブワード線ドライバ群ＳＷＤ
Ｇを示す。
【０２３１】メモリセルブロックＭＢａの列方向におい
ての両側に、センスアンプ群ＳＡＧａｕおよびＳＡＧａ
ｌが配設され、またメモリセルブロックＭＢｂの列方向
についての両側にセンスアンプ群ＳＡＧｂｕおよびＳＡ
Ｇｂｌが配設される。センスアンプ群ＳＡＧａｕおよび
ＳＡＧｂｕに含まれるセンスアンプ回路に対し、センス
アンプ活性化信号ＳＯＮｎ−１が与えられる。センスア
ンプ群ＳＡＧａｌおよびＳＡＧｂｌに含まれるセンスア
ンプ回路に対し、センスアンプ活性化信号ＳＯＮｎが与
えられる。
【０２３２】メモリセルブロックＭＢａ上には、リード
データ線対ＩＯＲ（ｍ・８＋６）およびＩＯＲ（ｍ・８
＋７）ならびにライトデータ線対ＩＯＷ（ｍ・８＋６）
およびＩＯＷ（ｍ・８＋７）が配設される。ここで、ｍ
＝０−１５である。
【０２３３】サブワード線ドライバＳＷＤが配設される
領域上にわたって、データマスク信号／ＤＭｍおよび／
ＤＭ（ｍ＋１）およびスペアデータマスク信号／ＤＭｓ
ｋを伝達する信号線が配設される。
【０２３４】メモリセルブロックＭＢｂ上には、スペア
リードデータ線対ＳＩＯＲｋおよびスペアライトデータ
線対ＳＩＯＷｋが配設され、またライトデータ線対ＩＯ
Ｗ（ｍ＋１）・８およびＩＯＷ（ｍ＋１）・８＋１が配
設され、またリードデータ線対ＩＯＲ（ｍ＋１）・８＋
ＩＯＲ（（ｍ＋１）・８＋１）が配設される。
【０２３５】サブワード線ドライバ群ＳＷＤＧとセンス
アンプ群の配置領域の交差部において、マスク指示信号
とセンスアンプ活性化信号を受けてローカルデータマス
ク信号を生成するＡＮＤ回路が設けられる。すなわち、
センスアンプ群ＳＡＧａｕに対し、センスアンプ活性化
信号ＳＯＮｎ−１とデータマスク信号／ＤＭｍを受ける
ＡＮＤ回路４０ａが配設され、センスアンプ群ＳＡＧａ
ｌに対し、センスアンプ活性化信号ＳＯＮｎとデータマ
スク信号／ＤＭｍを受けるＡＮＤ回路４０ｂが配設され
る。
【０２３６】センスアンプ群ＳＡＧｂｌに対し、センス
アンプ活性化信号ＳＯＮｎ−１とスペアデータマスク信
号／ＤＭｓｋを受けるＡＮＤ回路４０ｃが配設され、ま
たセンスアンプ活性化信号ＳＯＮｎ−１およびデータマ
スク信号／ＤＭ（ｍ＋１）を受けるＡＮＤ回路４０ｄが
設けられる。
【０２３７】センスアンプ群ＳＡＧｂｌに対しては、ス
ペアデータマスク信号／ＤＭｓｋとセンスアンプ活性化
信号はＳＯＮｎを受けるＡＮＤ回路４０ｅと、センスア
ンプ活性化信号ＳＯＮｎとデータマスク信号／ＤＭ（ｍ
＋１）を受けるＡＮＤ回路４０ｆが設けられる。
【０２３８】これらのＡＮＤ回路４０ａ−４０ｆの各々
は、センスアンプ電源電圧ＶｃｃＳを一方動作電源電圧
として受ける。また、これらのＡＮＤ回路４０ａ−４０
ｆからのローカルデータマスク信号が、対応のセンスア
ンプ群に配置される８ビットの書込データ線対ＩＯＷに
対応する書込ゲート（６４個の書込ゲート）へ与えられ
る。
【０２３９】データマスク信号／ＤＭ（データマスク信
号／ＤＭ０−／ＤＭ１５を総称的に示す）を伝達する信
号線は、列方向に延在して対応の列ブロックのメモリセ
ルブロックに共通に設けられる。
【０２４０】センスアンプ活性化信号ＳＯＮｎ−１およ
びＳＯＮｎは、対応の行ブロックの活性化時、活性状態
へ駆動される。列アクセス時においては、活性状態の行
ブロックに対して列アクセスが行なわれてデータの書込
が行なわれる。たとえば、センスアンプ活性化信号ＳＯ
Ｎｎ−１が非活性状態のときには、センスアンプ群ＳＡ
ＧａｕおよびＳＡＧｂｕは非活性状態にあり、メモリセ
ルブロックＭＢａおよびＭＢｂは、非選択状態（プリチ
ャージ状態）にある。したがって、この場合には、メモ
リセルブロックＭＢａおよびＭＢｂには、列アクセスが
行なわれない。このとき、データマスク信号の活性／非
活性状態は、センスアンプ群ＳＡＧａｕおよびＳＡＧｂ
ｕに配置される書込ゲートに対しては影響を及ぼさない
（書込列選択信号は非活性状態を維持するため）。した
がって、ＡＮＤ回路４０ａ，４０ｃおよび４０ｄを、セ
ンスアンプ活性化信号ＳＯＮｎ−１によりディスエーブ
ル状態とすることにより、非選択行ブロックに対しデー
タマスク信号を駆動する必要がなく、データマスク信号
を駆動するドライブ回路の消費電力を低減することがで
きる。
【０２４１】図３５は、１つのデータマスク信号／ＤＭ
に関連する部分の構成を概略的に示す図である。図３５
において、列方向に沿って整列して１６個のメモリセル
ブロックＭＣＢ０−ＭＣＢ１５が配置される。これらの
メモリセルブロックＭＣＢ０−ＭＣＢ１５の８個のデー
タライト線対（８ＩＯｓ）に対して共通にＤＭラッチ８
からのデータマスク信号／ＤＭが与えられる。ＤＭラッ
チ８は、センスアンプ電源電圧ＶｃｃＳを一方動作電源
電圧として動作する。メモリセルブロックＭＣＢ０−Ｍ
ＣＢ１５それぞれに対応して、ＡＮＤ回路４０−０〜４
０−１９が設けられる。これらのＡＮＤ回路４０−０〜
４０−１９それぞれに対しセンスアンプ活性化信号ＳＯ
Ｎ０−ＳＯＮ１９が与えられる。ＡＮＤ回路４０−０〜
４０−１９の各々は、対応のセンスアンプ活性化信号Ｓ
ＯＮｉ（ｉ＝０〜１９）とＤＭラッチ８からのデータマ
スク信号／ＤＭとに従って対応のメモリセルブロックに
対するローカルデータマスク信号／ＬＤＭｉを生成す
る。
【０２４２】今、メモリセルブロックＭＣＢ１を含む行
ブロックが選択状態にあり、このメモリセルブロックＭ
ＣＢ１の列選択を行なう動作を考える。この場合、メモ
リセルブロックＭＣＢ１の両側に設けられたセンスアン
プ帯に与えられるセンスアンプ活性化信号ＳＯＮ１およ
びＳＯＮ２が、活性状態にあり、残りのセンスアンプ活
性化信号ＳＯＮ０およびＳＯＮ３−ＳＯＮ１９は非活性
状態にある（ここで、１ページ動作のみを考える）。
【０２４３】したがって、ＡＮＤ回路４０−０，４０−
３〜４０−１９は、ディスエーブル状態とされ、ローカ
ルデータマスク信号／ＬＤＭ０，／ＬＤＭ３〜／ＬＤＭ
１９は、すべて非活性状態のＬレベルにあり、書込ゲー
トはすべて非導通状態にある。ＡＮＤ回路４０−１およ
び４０−２からのローカルデータマスク信号／ＬＤＭ１
および／ＬＤＭ２は、データマスク信号／ＤＭに従って
活性状態または非活性状態に駆動される。
【０２４４】したがって、この図３５に示す構成の場
合、ＤＭラッチ８は、列方向に存在するデータマスク信
号線（グローバルデータマスク線）を駆動することが要
求されるだけであり、その負荷が軽減される。
【０２４５】また、ＡＮＤ回路４０−０〜４０−１７
は、それぞれ、図３４に示すようにセンスアンプ電源電
圧ＶｃｃＳを一方動作電源電圧として動作しているもの
の、ローカルデータマスク信号においては、１つの行ブ
ロックに対して、２つのローカルデータマスク信号／Ｌ
ＤＭ１および／ＬＤＭ２が充放電されるだけであり、セ
ンスアンプ電源電圧ＶｃｃＳの消費電流を低減すること
ができる。また、ＤＭラッチ８は、全行ブロックに対し
配置されデータマスク信号線を駆動する必要がなく、列
方向のグローバルデータマスク線のみを駆動するだけで
あり、高速でデータマスク信号を確定状態に設定するこ
とができる。
【０２４６】なお、２ページモード動作においては、２
つの行ブロックが選択状態とされ、２つの行ブロックに
対するセンスアンプ活性化信号が活性状態へ駆動され
る。列選択動作は１つの行ブロックに対して行なわれる
が、データマスク信号については、したがってこれらの
２つの活性状態の行ブロックに対するローカルデータマ
スク線を駆動する必要がある。しかしながら、すべての
行ブロックに対してデータマスク信号を駆動する構成に
比べて、充放電電流は低減され、応じてセンスアンプ電
源電圧の消費電流は低減される。
【０２４７】この図３５に示す構成において、ライトド
ライバＷＤＶは、外部電源電圧Ｖｃｃを一方動作電源電
圧として受ける２ステートバッファで構成する。また、
ＤＭラッチ８の動作電源電圧として外部電源電圧Ｖｃｃ
を利用し（図３５において括弧内において示す）、ＡＮ
Ｄ回路４０−０〜４０−１９には、センスアンプ電源電
圧ＶｃｃＳを動作電源電圧として与えることにより、よ
りセンスアンプ電源電圧ＶｃｃＳの消費電流を低減する
ことができる。この構成の場合、外部電源電圧Ｖｃｃの
電圧レベルが、センスアンプ電源電圧ＶｃｃＳよりも低
い場合には、ＡＮＤ回路４０−０〜４０−１９にレベル
変換機能を持たせることにより、容易に対処することが
できる。
【０２４８】データマスク信号／ＤＭは、Ｈレベルのと
きにデータ書込を許可するとともに、Ｌレベルのときに
データ書込を禁止するライトマスク動作を指定してい
る。しかしながら、このデータマスク信号が、Ｈレベル
のときのデータ書込を禁止する構成の場合、ＡＮＤ回路
４０−０〜４０−１７に代えて、ＮＯＲゲートを用い、
センスアンプ活性化信号として、Ｐセンスアンプを活性
化するセンスアンプ活性化信号ＳＯＰを利用する。これ
により、データマスク信号が正論理の信号であっても、
データマスク信号伝達線をグローバルマスクデータ線お
よびローカルデータマスク線に分割することができ、同
様に高速でデータマスク信号を確定状態へ駆動すること
ができ、２ステートバッファを書込ドライバとして利用
する構成と併せて、高速かつ低消費電流で書込動作を行
なうことができる。
【０２４９】［実施の形態５］図１９に示すように、８
ＩＯデータ線対ごとに書込データにマスクをかける構成
の場合、図２０以降に示すように、列選択ゲートと直列
に書込マスクゲートを接続することにより、正確に、書
込データのマスクをかけることができ、書込ライトドラ
イバを２ステートドライバで実現でき、また内部書込デ
ータ線のプリチャージ動作も必要がない。この書込マス
クゲートを備える構成を、複数種類ののデータビット幅
に適用することを考える。
【０２５０】図３６は、この発明の実施の形態５に従う
半導体記憶装置の（ＤＲＡＭマクロ）の要部の構成を概
略的に示す図である。図３６においては、図面を簡略化
するため、データパスにおけるラッチ回路およびスペア
回路は示していない。図３６においては、３２ビットの
ＩＯデータ線対ＩＯ０−ＩＯ３１に対する部分の構成を
示す。図３６において、センスアンプ帯において、それ
ぞれが所定数のセンスアンプ回路を有するセンスブロッ
クＳＢ♯０−ＳＢ♯３が配置される。これらのセンスブ
ロックＳＢ♯０−ＳＢ♯３の各々には、１ＩＯデータ線
対あたり８個のセンスアンプ回路が配置され、したがっ
て合計６４個のセンスアンプ回路が配置される。８個の
センスアンプ回路が、後に説明するように、１つのセン
スアンプユニットを構成する。
【０２５１】センスブロックＳＢ♯０−ＳＢ♯３に対応
して、列選択線群上の列選択信号ＣＳＬＧに応答して、
対応のセンスアンプブロックＳＢ♯０−ＳＢ♯３に含ま
れるセンスアンプ回路を選択するための列選択ブロック
ＣＳＢ♯０−ＣＳＢ♯３が設けられる。この列選択ブロ
ックＣＳＢ♯０−ＣＳＢ♯３の各々は、列選択線群上の
列選択信号ＣＳＬＧに従って、対応のセンスアンプブロ
ックＳＢ♯０−ＳＢ♯３から、８個のセンスアンプ回路
を選択して対応の８ビットのＩＯデータ線対に結合す
る。
【０２５２】センスブロックＳＢ♯０−ＳＢ♯３と列選
択ブロックＣＳＢ♯０−ＣＳＢ♯３の間に、ライトマス
ク指示信号／ＤＭ０−／ＤＭ３それぞれに応答して、対
応のＩＯデータ線対とセンスブロックとの接続を禁止す
るライトマスク回路ＷＭ♯０−ＷＭ♯３が配置される。
このライトマスク回路ＷＭ♯０−ＷＭ３は、先の実施の
形態１と同様、８ＩＯデータ線対単位で、データの書込
を禁止する。
【０２５３】ＩＯデータ線対ＩＯ０−ＩＯ３１それぞれ
に対応して、活性化時与えられたデータＤに従って内部
書込データを生成して対応のＩＯデータ線対に伝達する
ライトドライバＷＤＶ０−ＷＤＶ３１が設けられる。こ
のＩＯデータ線対ＩＯ０−ＩＯ３１は、書込データおよ
び読出データ両者を伝達する内部データ線対であるが、
プリアンプ回路は、図面を簡略化するために示していな
い。
【０２５４】ライトドライバＷＤＶ０−ＷＤＶ３１は、
ライトマスク回路ＷＭ♯０−ＷＭ♯３に対応してライト
ドライバブロックに分割され、ブロック単位で、活性／
非活性の制御が行なわれる。ライトドライバＷＤＶ０−
ＷＤＶ７は、書込イネーブル信号ＷＤＥａの活性化時活
性化され、ライトドライバＷＤＶ８−ＤＷＶ１５は、ラ
イトドライバイネーブル信号ＷＤＥｂの活性化時活性化
され、ライトドライバＷＤＶ１６−ＷＤＶ２３は、ライ
トドライバイネーブル信号ＷＤＥｃの活性化時活性化さ
れ、ライトドライバＷＤＶ２４−ＷＤＶ３１は、ライト
ドライバイネーブル信号ＷＤＥｄの活性化時活性化され
る。ライトドライバイネーブル信号ＷＤＥａ−ＷＤＥｄ
は、入出力データビット幅に応じてデータ線選択アドレ
スに基づいて生成される。
【０２５５】ライトマスク回路ＷＭ♯０−ＷＭ♯３それ
ぞれに対応して、内部データ線選択信号ＹＤ０−ＹＤ３
を受けるインバータ回路ＶＧ０−ＶＧ３と、書込マスク
指示ＤＭａ−ＤＭｄとインバータ回路ＶＧ０−ＶＧ３の
出力信号をそれぞれ受けて書込マスク指示信号／ＤＭ０
−／ＤＭ３を生成するＮＯＲ（マスクゲート）回路ＭＧ
０−ＭＧ３が設けられる。データ線選択信号ＹＤ０−Ｙ
Ｄ３は、書込データビット幅に応じて列アドレス信号に
従って生成される。また書込マスク指示ＤＭａ−ＤＭｄ
も、書込データビット幅に応じて、外部から与えられる
書込マスク指示と内部マスク指示ＤＭａ−ＤＭｄとの対
応関係が変更される。
【０２５６】入力データビット幅変更時、これらのライ
トドライバＷＤＶ０−ＷＤＶ３１とデータ入力回路との
接続は、ライトマスク回路ＷＭ♯０−ＷＭ♯３それぞれ
に対応するライトドライバ群単位で変更される。内部デ
ータ線対選択信号ＹＤ０−ＹＤ３が、ＩＯデータ線対群
を選択する。対応のＩＯデータ線対群が非選択状態のと
きには、これらのＩＯデータ線対選択信号ＹＤ０−ＹＤ
３は非選択状態のＬレベルとなる。このときには、ＮＯ
Ｒ回路ＭＧ０−ＭＧ３の出力信号がＬレベルとなり、書
込マスク指示信号／ＤＭ０−／ＤＭ３が活性状態のＬレ
ベルとなり、ライトマスク回路ＷＭ♯０−ＷＭ♯３が書
込マスク状態となる。したがって非選択ＩＯデータ線対
がセンスブロックに接続されるのが禁止され、このＩＯ
データ線対のプリチャージ電圧がセンスブロックＳＢ♯
０−ＳＢ♯３に伝達されるのを防止することができ、正
確に、入力データビット幅変更時においても、書込デー
タを選択メモリセルへ書込むことができる。
【０２５７】図３７は、１つのセンスブロックＳＢ♯ｉ
に関連する部分の構成を概略的に示す図である。図３７
において、センスブロックＳＢ♯ｉは、８ビットのＩＯ
データ線対ＩＯ＜７ｉ＞−ＩＯ＜７ｉ＋７＞それぞれに
対応して設けられるセンスアンプユニットＳＵ♯０−Ｓ
Ｕ♯７を含む。センスアンプユニットＳＵ♯０−ＳＵ♯
７の各々は、ｎ個のセンスアンプ回路ＳＡ０−ＳＡ（ｎ
−１）を含む。センスブロックＳＢ♯ｉに対応して設け
られるライトマスク回路ＷＭ♯ｉは、センスアンプユニ
ットＳＵ♯０−ＳＵ♯７それぞれに含まれるセンスアン
プ回路ＳＡ０−ＳＡ（ｎ−１）に対応して設けられる書
込マスクゲートＴＧＭを含む。この書込マスクゲートＴ
ＧＭは、書込マスク指示信号／ＤＭｉの活性化時（Ｌレ
ベルのとき）非導通状態となり、列選択信号ＣＳＬＧの
状態にかかわらず、センスブロックＳＢ♯ｉとＩＯデー
タ線対ＩＯ＜７ｉ＞−ＩＯ＜７ｉ＋７＞を切離す。
【０２５８】列選択ブロックＣＳＢ♯ｉは、センスアン
プユニットＳＵ♯０−ＳＵ♯７それぞれに対応して設け
られる列選択ユニットＣＳＵ♯０−ＣＳＵ♯７を含む。
列選択ユニットＣＳＵ♯０−ＣＳＵ♯７の各々は、対応
のセンスアンプユニットに含まれるセンスアンプ回路Ｓ
Ａ０−ＳＡ（ｎ−１）それぞれに対応して設けられ、選
択列指定信号ＣＳＬ＜０＞−ＣＳＬ＜ｎ−１＞に応答し
て対応のセンスアンプ回路を対応のＩＯデータ線対に接
続する列選択ゲートＣＧ０−ＣＧ（ｎ−１）を含む。こ
れらの選択列指定信号ＣＳＬ＜０＞−ＣＳＬ＜ｎ−１＞
は、列選択信号ＣＳＬＧを構成し、センスアンプ帯に含
まれるセンスブロックに共通に与えられる。一方、デー
タマスク指示信号／ＤＭｉは、センスブロックＳＢ♯ｉ
に対応して設けられるライトマスク回路ＷＭ♯ｉに対し
てのみ与えられ、センスブロック単位での、データ書込
のマスク制御が実行される。
【０２５９】図３８は、ＩＯデータ線対ＩＯ０−ＩＯ３
１すべてに対し並列にデータの書込を行なう場合の構成
を概略的に示す図である。図３８において、ライトドラ
イバＷＤＶ０−ＷＤＶ３１それぞれに対応して、データ
入力回路ＤＩＫ０−ＤＩＫ３１が設けられる。マスクゲ
ート（ＮＯＲ）回路ＭＧ０−ＭＧ３それぞれに対応し
て、マスク入力回路ＭＩＫ０−ＭＩＫ３が設けられる。
これらの入力回路ＤＩＫ０−ＤＩＫ３１およびＭＩＫ０
−ＭＩＫ３は、クロック信号ＣＬＫに同期して与えられ
たデータＤ０−Ｄ３１およびデータマスク指示信号Ｍ０
−Ｍ３を取込む。
【０２６０】ライトドライバＷＤＶ０−ＷＤＶ７へは、
ライトドライバイネーブル信号ＷＤＥ０が与えられ、ラ
イトドライバＷＤＶ８−ＷＤＶ１５へは、ライトドライ
バイネーブル信号ＷＤＥ１が与えられる。ライトドライ
バＷＤＶ１６−ＷＤＶ２３へは、ライトドライバイネー
ブル信号ＷＤＥ２が与えられ、ライトドライバＷＤＶ２
４−ＷＤＶ３１へは、ライトドライバイネーブル信号Ｗ
ＤＥ３が与えられる。この図３８に示す構成において
は、ＩＯデータ線対ＩＯ０−ＩＯ３１が並列に同時に選
択される。したがって、内部データ線選択信号ＹＤ０−
ＹＤ３はすべて選択状態になり、インバータ回路ＶＧ０
−ＶＧ３の出力信号はＬレベルとなる。したがって、マ
スクゲート回路ＭＧ０−ＭＧ３は、マスク入力回路ＭＩ
Ｋ０−ＭＩＫ３から与えられる書込データマスク指示信
号Ｍ０−Ｍ３に従って書込データマスク指示信号／ＤＭ
０−／ＤＭ３を生成する。したがってこの図３８に示す
構成においては、データマスク指示信号／ＤＭ０−／Ｄ
Ｍ３が非選択状態のときには対応のライトマスク回路Ｗ
Ｍ♯０−ＷＭ♯３が導通状態にあり、ＩＯデータ線対Ｉ
Ｏ０−ＩＯ３１からそれぞれ列選択ブロックＣＳＢ♯０
−ＣＳＢ♯３を介してセンスブロックＳＢ♯０−ＳＢ♯
３に接続される。
【０２６１】ライトドライバイネーブル信号ＷＤＥ０−
ＷＤＥ３も、すべて、後に説明するように、ライトドラ
イバイネーブル信号ＷＤＥに従って活性状態へ駆動さ
れ、ライトドライバＷＤＶ０−ＷＤＶ３１が、同時に活
性化される。
【０２６２】図３９は、ライトドライバイネーブル信号
発生部の構成を概略的に示す図である。図３９におい
て、ＩＯデータ線対選択信号を生成するために、それぞ
れ、両入力に周辺電源電圧ＶｃｃＰをＡＮＤゲートＡＮ
Ｇ０−ＡＮＧ３が設けられる。ＡＮＤゲートＡＮＧ０
は、列アドレスビット／ＣＡ０および／ＣＡ１に対応
し、内部データ線選択信号ＹＤ０を生成する。ＡＮＤゲ
ートＡＮＧ１は、列アドレスビット／ＣＡ０および／Ｃ
Ａ１に対応し、内部データ線選択信号ＹＤ１を発生す
る。ＡＮＤゲートＡＮＧ２は、列アドレスビット／ＣＡ
０および／ＣＡ１に対応し、内部データ線選択信号ＹＤ
２を生成する。ＡＮＤゲートＡＮＧ３は、列アドレスビ
ット／ＣＡ０および／ＣＡ１に対応し、内部データ線選
択信号ＹＤ３を生成する。
【０２６３】ライトドライバイネーブル信号ＷＤＥ０−
ＷＤＥ３は、ＡＮＤゲートＡＮＧ０−ＡＮＧ３の出力す
る内部データ線選択信号ＹＤ０−ＹＤ３と、ライトドラ
イバイネーブル信号ＷＤＥをそれぞれ受けるＡＮＤゲー
トＡＮＧ４−ＡＮＧ７により生成される。
【０２６４】３２ビット構成の場合、ＡＮＤゲートＡＮ
Ｇ０−ＡＮＧ３からのデータ線選択信号ＹＤ０−ＹＤ３
はすべてＨレベルの選択状態となり、列アドレスビット
ＣＡ０およびＣＡ１は縮退状態となる。したがって、ラ
イトドライバイネーブル信号ＷＤＥ０−ＷＤＥ３は、メ
インのライトドライバイネーブル信号ＷＤＥに従って活
性状態へ駆動される。
【０２６５】図４０は、データビット幅を１／４倍に低
減した場合の構成を概略的に示す図である。図４０にお
いて、８ビットの書込データＤ０−ＤＤ７それぞれに対
応してデータ入力回路ＤＩＫ０−ＤＩＫ７が設けられ、
またマスク指示信号Ｍを受けるマスク入力回路ＭＩＫが
設けられる。データ入力回路ＤＩＫ０−ＤＩＫ７は、ラ
イトドライバＷＤＶ０−ＷＤＶ７に並列に結合され、ま
たライトドライバＷＤＶ８−ＷＤＶ１５にそれぞれ並列
に接続される。さらに、このデータ入力回路ＤＩＫ０−
ＤＩＫ７は、ライトドライバＷＤＶ１６−ＷＤＶ２３に
それぞれ結合され、さらにライトドライバＷＤＶ２４−
ＷＤＶ３１にそれぞれ結合される。
【０２６６】したがってたとえば、データ入力回路ＤＩ
Ｋ０は、ライトドライバＷＤＶ０、ＷＤＶ８、ＷＤＶ１
６およびＷＤＶ２４の４つのライトドライバに結合され
る。内部データ線選択信号ＹＤ０−ＹＤ３に従って、１
つのＩＯデータ線対のグループが選択されてデータの書
込が行なわれる。他の構成は、図３８に示す構成と同じ
であり、対応する部分には同一の参照番号を付し、その
詳細説明は省略する。次に、この図４０に示す書込回路
の動作を、図４１に示すタイミング図を参照して説明す
る。
【０２６７】時刻ｔａにおいて、クロック信号ＣＬＫの
立上がりエッジで、ライトコマンドが与えられ（ライト
イネーブル信号／ＷＥがＬレベルの活性状態に設定さ
れ）、このときの列アドレス信号Ｙａｄｄが取込まれ、
内部データ線選択信号ＹＤ０−ＹＤ３が生成される。
今、ＩＯデータ線対ＩＯ８−ＩＯ１５のグループが選択
された場合を考える。このときには、内部データ線選択
信号ＹＤ１はＨレベルを維持し、一方データ線選択信号
ＹＤ０、ＹＤ２およびＹＤ３が、非活性状態となる。こ
のときまた、データ入力回路ＤＩＫ０−ＤＩＫ７は、ク
ロック信号ＣＬＫの立上がりに応答して与えられたデー
タを取込み、内部書込データＷＤを生成する。今、図４
１においては、入力回路ＤＩＫ０に与えられたデータｄ
ａｔａ＜１＞から、書込データＷＤ＜０＞が生成される
場合の動作について示す。
【０２６８】書込マスク指示信号Ｍは、Ｈレベルに設定
されており、マスク入力回路ＭＩＫからの内部マスク指
示信号ＷＭ＜０；３＞はＨレベルである。一方、内部デ
ータ線選択信号ＹＤ０、ＹＤ２、およびＹＤ３の立下が
りに応答して、マスクゲート回路ＭＧ０、ＭＧ２および
ＭＧ３は、マスク指示信号／ＤＭ０、／ＤＭ２および／
ＤＭ３をすべてＬレベルの活性状態に設定する。したが
って、ライトマスク回路ＷＭ／０、ＷＭ／２およびＷＭ
／３が、すべて非導通状態となり、センスブロックＳＢ
♯０、ＳＢ♯２およびＳＢ♯３は、ＩＯデータ線対ＩＯ
−ＩＯ７およびＩＯ１６−ＩＯ３１から、それぞれ切離
される。
【０２６９】一方、マスクゲート回路ＭＧ１は、内部デ
ータ線選択信号ＹＤ１がＨレベルでありかつ書込マスク
指示信号ＷＭ１がＨレベルであり、書込データマスク指
示信号／ＤＭ１は、Ｈレベルを維持し、ライトマスク回
路ＷＭ♯１は、導通状態を維持する。
【０２７０】時刻ｔｂにおいてライトドライバイネーブ
ル信号ＷＤＥが活性化され、データ線選択信号ＹＤ１に
従って、ライトドライバＷＤＶ８−ＷＤＶ１５に対する
ライトドライバイネーブル信号ＷＤ１が活性化され、そ
れぞれデータ入力回路ＤＩＫ０−ＤＩＫ７から与えられ
たデータに従ってＩＯデータ線対ＩＯ８−ＩＯ１５を駆
動する。データ入力回路ＤＩＫ０からの書込データを受
けるライトドライバＷＤＶ８は、ＩＯデータ線対ＩＯ８
を書込データｄａｔａ＜１＞に従って駆動する。一方ラ
イトドライバＷＤＶ０、ＷＤＶ１６およびＷＤＶ２４は
非活性状態にあり、これらのＩＯデータ線対ＩＯ０、Ｉ
Ｏ１６およびＩＯ２４は、プリチャージレベル（電源電
圧Ｖｃｃｐレベル）を維持する。
【０２７１】時刻ｔｃにおいて、選択列指定信号ＣＳＬ
＜０＞が活性状態へ駆動され、列選択ブロックＣＳＢ♯
０−ＣＳＢ♯３それぞれにおいて、センスアンプユニッ
トＳＵ♯０−ＳＵ♯７それぞれに対して列選択ゲートＣ
Ｇ０が導通する。ライトマスク回路ＷＭ♯０、ＷＭ♯２
およびＷＭ♯３は非導通状態にあり、ライトマスク回路
ＷＭ♯１が、導通状態にある。したがって列選択ブロッ
クＣＳＢ♯１において、この選択列指定信号ＣＳＬ＜０
＞に従って、列選択ゲートＣＧ０が導通し、ＩＯデータ
線対ＩＯ８−ＩＯ１５上のデータが対応のセンスアンプ
回路上に伝達される。センスブロックＳＢ♯０、ＳＢ♯
２およびＳＢ♯３においては、ライトマスク回路ＷＭ♯
０、ＷＭ♯２およびＷＭ♯３により、センスアンプ回路
の各保持データが維持される。
【０２７２】したがって、このライトマスク回路ＷＭ♯
０−ＷＭ♯３の単位で、データ入力回路とライトドライ
バとの接続を設定することにより、非選択ライトドライ
バブロックに対するライトマスク回路を非導通状態に設
定して、プリチャージ状態のＩＯデータ線対が、センス
アンプ回路に接続されるのを防止でき、センスアンプ回
路の保持データが変化するのを防止することができる。
【０２７３】時刻ｔｄにおいて、書込動作が完了し、内
部データ線選択信号ＹＤ０、ＹＤ２およびＹＤ３がＨレ
ベルに復帰し、またデータマスク指示信号／ＤＭ０、／
ＤＭ２および／ＤＭ３がＨレベルに復帰し、また選択列
指定信号ＣＳＬ＜０＞がＬレベルに復帰する。
【０２７４】図４２は、この図４０に示す構成に対する
センスドライバイネーブル信号発生部の構成を示す図で
ある。この図４２に示すライトドライバイネーブル信号
発生部は、ＡＮＤゲートＡＮＧ０−ＡＮＧ３各々の両入
力に、周辺電源電圧Ｖｃｃｐに代えて対応の列アドレス
ビットが与えられる。他の構成は、図３９に示す構成と
同じであり、対応する部分には同一参照番号を付し、そ
れらの詳細説明は省略する。この図４２に示す構成の場
合、ＡＮＤゲートＡＮＧ０−ＡＮＧ３がデコーダとして
動作し列アドレスビットＣＡ０およびＣＡ１に従って、
ＩＯデータ線対選択信号ＹＤ０−ＹＤ３が生成される。
選択されたＩＯデータ線対群に対するライトドライバイ
ネーブル信号のみが活性化される。
【０２７５】図４３は、図７に示すスペア切換回路ＳＭ
Ｘの構成を概略的に示す図である。この図４３において
は、３２ビットデータが、８ビットデータに低減されて
おり、スペア切換回路ＳＭＸは、４つの切換回路ＳＸ０
−ＳＸ３を含む。これらの切換回路ＳＸ０−ＳＸ３それ
ぞれには、８ビットの内部書込データＷＤ＜０＞−ＷＤ
＜７＞が与えられる。切換回路ＳＸ０は、スペアＩＯ線
対選択信号ＳＩＯＳＥＬ０−ＳＩＯＳＥＬ７それぞれと
データ線選択信号ＹＤ０との論理積（ＡＮＤ）を取った
信号に従って選択動作を実行する。切換回路ＳＸ１は、
スペアＩＯ線対選択信号ＳＩＯＳＥＬ８−ＳＩＯＳＥＬ
１５それぞれと内部データ線選択信号ＹＤ１との論理積
（ＡＮＤ）を取った信号に従って選択動作を実行する。
切換回路ＳＸ２は、スペアＩＯ線対選択信号ＳＩＯＳＥ
Ｌ１６−ＳＩＯＳＥＬ２３それぞれと内部データ線選択
信号ＹＤ２との論理積を取った信号に従って選択動作を
実行する。切換回路ＳＸ３は、スペアＩＯ線対選択信号
ＳＩＯＳＥＬ２４−ＳＩＯＳＥＬ３１それぞれと内部デ
ータ線選択信号ＹＤ３との論理積を取った信号に従って
選択動作を実行する。
【０２７６】したがって、この図４３に示す構成の場
合、内部データ線選択信号により、選択ＩＯデータ線対
群が指定される。これらのスペアＩＯ線対選択信号ＳＩ
ＯＳＥＬ０−ＳＩＯＳＥＬ３１の各々は、列アドレスビ
ットＣＡ０およびＣＡ１を含んだ情報である。したがっ
て内部データ線選択信号ＹＤ０−ＹＤ３により選択され
るＩＯデータ線対に不良ＩＯデータ線対が含まれる場合
には、この切換回路ＳＸ０−ＳＸ３に従って、ＩＯデー
タ線対の切換が実行される。したがって内部データ線選
択信号ＹＤ０−ＹＤ３により選択されたＩＯデータ線対
のグループの中に、不良ＩＯデータ線対が存在しない場
合には、このスペア切換回路ＳＸの出力信号はハイイン
ピーダンス状態となる。この場合、この切換回路ＳＭＸ
からのスペア書込データＷＤＳが、対応のスペアライト
ドライバを出力ハイインピーダンス状態に設定する論理
状態に設定されればよい。図１０に示すように、スペア
イネーブル信号ＳＰＥＮが、ライトドライバに与えられ
ており、スペア不使用の場合には、ライトドライバは出
力ハイインピーダンス状態となる。
【０２７７】図４４は、スペアデータマスク指示信号を
発生する回路の構成を示す図である。この図４４に示す
構成は、図１２および図１５に示す構成に対応する。図
４４において、スペアデータマスク指示信号発生部は、
マスクデータ指示信号Ｍから生成される４ビットの内部
書込マスク指示信号ＷＭ０−ＷＭ３をスペアデータマス
ク選択信号ＳＤＭＳＥＬ０−ＳＤＭＳＥＬ３それぞれと
内部データ線選択信号ＹＤ０−ＹＤ３との論理積の信号
に従って選択する４：１選択回路９と、この４：１選択
回路９の出力信号を制御信号ＯＭＬに従ってラッチする
ラッチ回路８ｓｓと、スペアイネーブル信号ＳＰＥＮを
反転するインバータ回路ＶＧＳと、ラッチ回路８ｓｓの
出力データマスク指示信号ＤＭＦｓとインバータ回路Ｖ
ＧＳとの出力信号を受けてスペアデータマスク指示信号
／ＤＭｓを生成するスペアマスクゲート回路ＭＳＧを含
む。このスペアマスクゲート回路ＭＳＧからのライトデ
ータマスク指示信号／ＤＭｓが、スペア回路に設けられ
た書込マスクゲートを含む書込マスク回路へ与えられ
る。
【０２７８】また、この場合においても、選択回路９の
出力信号がハイインピーダンス状態になる場合が存在す
るものの、スペアイネーブル信号ＳＰＥＮがそのときに
は、非活性状態であり、スペアデータマスク指示信号／
ＤＭｓがＬレベルに固定され、スペア回路へのデータの
書込は禁止される。不良ＩＯデータ線対を含むＩＯデー
タ線対グループが選択されたときには、選択回路９は、
この内部書込マスク信号ＷＭ０−ＷＭ３のいずれかを選
択する。このときにはスペアイネーブル信号ＳＰＥＮが
Ｈレベルとなり、スペアマスクゲート回路ＭＳＧからの
スペアマスクデータ指示信号／ＤＭｓは、ラッチ回路８
ｓｓからのライトデータマスク指示信号ＤＭＦｓの状態
に対応した状態に設定される。したがって正確に、デー
タビット幅短縮時においても、スペア判定を行なって、
不良ビット救済を行なうことができる。
【０２７９】なお、この４：１選択回路９に対し、単に
スペアデータマスク指示信号ＳＤＭＳＥＬ０−ＳＤＭＳ
ＥＬ３が与えられてもよい。スペアイネーブル信号ＳＰ
ＥＮに従って、データ選択信号ＹＤ０−ＹＤ３が、不良
ＩＯデータ線を指定しているか否かの判定は行なわれる
（スペア判定回路においては、列アドレスビットＣＡ０
およびＣＡ１を有効状態として判定が行なわれているた
め）。
【０２８０】１つのライトマスク指示信号／ＤＭｍは、
８ビットのＩＯデータ線対を一括してマスクする。たと
えば、データ入力ノードＤ０に接続されるＩＯデータ線
対は、ＩＯデータ線対ＩＯ０、ＩＯ８、ＩＯ１６、およ
びＩＯ２４から選択される。すなわち、データ入力ノー
ドＤｎに接続されるＩＯデータ線対は、ＩＯデータ線対
ＩＯ（ｎ＋ｍ・ｐ）から選択される。ここで、ｎは、入
力データビット番号を示し、０、１、２、…Ｎｍａｘで
ある。ｍは、ライトマスク指示信号の番号を示し、０、
１、２、…Ｍｍａｘである。またｐは、ｐ＝（Ｎｍａｘ
＋１）／（Ｍｍａｘ＋１）の関係を満たす。
【０２８１】図４５は、データビットを、３２ビットか
ら１６ビットの１／２倍に低減した場合のデータ書込部
の構成を概略的に示す図である。図４５において、１６
ビットの入力データＤ０−Ｄ１５に対応して、データ入
力回路ＤＩＫ０−ＤＩＫ１５が設けられる。８ビットの
入力データＤ０−Ｄ７に対し、マスク指示信号Ｍ０を受
けるマスク入力回路ＭＩＫ０が設けられる。また８ビッ
トの入力データＤ８−Ｄ１５に対してデータマスクを指
示するマスク指示信号Ｍ１を受けるマスク入力回路ＭＩ
Ｋ１が設けられる。
【０２８２】データ入力回路ＤＩＫ０−ＤＩＫ７は、ラ
イトドライバＷＤＶ０−ＷＤＶ７それぞれに結合され、
かつライトドライバＷＤＶ８−ＷＤＶ１５にそれぞれ結
合される。データ入力回路ＤＩＫ８−ＤＩＫ１５は、ラ
イトドライバＷＤＶ１６−ＷＤＶ２３にそれぞれ結合さ
れかつさらにライトドライバＷＤＶ２４−ＷＤＶ３１に
それぞれ結合される。
【０２８３】マスク入力回路ＭＩＫ０からの内部マスク
指示信号は、マスクゲート回路ＭＧ０およびＭＧ１に共
通に与えられ、マスク入力回路ＭＩＫからの内部書込マ
スク指示信号は、マスクゲート回路ＭＧ２およびＭＧ３
へ共通に与えられる。他の構成は、図３８に示す構成と
同じであり、対応する部分には同一参照番号を付し詳細
説明は省略する。
【０２８４】この図４５に示す構成においては、ワード
ドライバＷＤＶ０−ＷＤＶ７のグループおよびライトド
ライバＷＤＶ８−ＷＤＶ１５のグループの一方が活性化
され、かつ同時に、ライトドライバＷＤＶ１６−ＷＤＶ
２３のグループおよびライトドライバＷＤＶ２４−ＷＤ
Ｖ３１のグループの一方が活性化される。すなわち、内
部データ線選択信号ＹＤ０およびＹＤ２が同時に活性化
されるかまたは内部データ線選択信号ＹＤ１およびＹＤ
３が同時に活性化される。非選択ワードドライバグルー
プに対しては、対応のマスクゲート回路によりライトマ
スク回路が非導通状態となり、ＩＯデータ線対が電源電
圧Ｖｃｃレベルにプリチャージされても、センスアンプ
回路のラッチデータが反転するのを確実に防止すること
ができる。
【０２８５】図４６は、図４５に示す構成に対する内部
データ線対選択信号およびライトドライバイネーブル信
号発生部の構成を概略的に示す図である。この図４６に
示す構成においては、ＡＮＤゲートＡＮＧ０−ＡＮＧ３
それぞれにおいて、列アドレスビット／ＣＡ１およびＣ
Ａ１に代えて周辺電源電圧Ｖｃｃｐが与えられる。また
これらのＡＮＤゲートＡＮＧ０−ＡＮＧ３のそれぞれの
第１の入力へは、列アドレスビットＣＡ０または／ＣＡ
０が与えられる。したがって、列アドレスビットＣＡ１
が縮退状態とされ、列アドレスビットＣＡ０に従って内
部データ線対のグループが指定される。
【０２８６】列アドレスビットＣＡ０がＨレベルのとき
には、内部データ線選択信号ＹＤ１およびＹＤ３が活性
状態へ駆動され、ＩＯデータ線対選択信号ＹＤ０および
ＹＤ２は非活性状態を維持する。一方、列アドレスビッ
トＣＡ０がＬレベルのときには、内部データ線選択信号
ＹＤ０およびＹＤ２が活性状態へ駆動され、内部データ
線選択信号ＹＤ１およびＹＤ３は非選択状態を維持す
る。
【０２８７】ＡＮＤゲートＡＮＧ４−ＡＮＧ７は、それ
ぞれ内部データ線選択信号ＹＤ０−ＹＤ３を第１の入力
に受け、第２の入力にライトドライバイネーブル信号Ｗ
ＤＥを受けている。したがって、ライトドライバイネー
ブル信号ＷＤＥ０−ＷＤＥ３は、それぞれ内部データ線
選択信号ＹＤ０−ＹＤ３に従って選択的に活性化するこ
とができる。
【０２８８】ライトドライバ群が非活性状態のときには
対応のライトマスク回路が非導通状態に設定され、たと
え列選択信号ＣＳＬＧに従って列選択回路が導通状態と
なっても、非選択センスアンプ回路とＩＯデータ線対と
の接続を禁止することができる。
【０２８９】なお、図４５に示す書込系の構成の場合、
スペア判定回路は、図４３および図４４に示す構成を利
用することができる。すなわち、図４７に示すように、
８：１切換回路ＳＸ０およびＳＸ１それぞれに対し、８
ビットの内部書込データ（入力バッファからの書込デー
タ）ＷＤ＜０＞−ＷＤ＜７＞を与える。一方８：１切換
回路ＳＸ２およびＳＸ３それぞれに対しては、８ビット
の内部書込データビットＷＤ＜８＞−ＷＤ＜１５＞を与
える。切換回路ＳＸ０−ＳＸ３の動作を制御する制御信
号は、スペアＩＯ線選択信号ＳＩＯＳＥＬ０−ＳＩＯＳ
ＥＬ３１と内部データ線選択信号ＹＤ０−ＹＤ３の組合
せにより生成することができる。
【０２９０】図４８は、スペアデータマスク指示信号発
生部の構成を概略的に示す図である。図４８において、
マスク指示信号Ｍ０から、内部マスク指示信号ＷＭ０お
よびＷＭ１が生成され、マスク指示信号Ｍ１から内部マ
スク指示信号ＷＭ２およびＷＭ３が生成される。４：１
選択回路９は、先の図４４に示す構成と同様、スペアデ
ータマスク選択信号ＳＤＭＳＥＬ０−ＳＤＭＳＥＬ３と
内部データ線選択信号ＹＤ０−ＹＤ３との論理積とによ
り生成された信号により選択動作を実行する。したがっ
て、この場合においても、正確にスペア回路に対しても
スペア非使用時において、スペアメモリセルのデータが
反転するのを防止することができる。
【０２９１】以上のように、この発明の実施の形態５に
従えば、データ書込マスクが制御するライトマスク回路
単位で内部ＩＯデータ線対とデータ入力ノードとの接続
を切換えるように構成しているため、非選択ＩＯデータ
線対が、強制的にマスク状態とすることができ、ライト
マスク機能を有しかつ入力データビット数を変更するこ
とのできる半導体記憶装置を容易に実現することができ
る。
【０２９２】［実施の形態６］図４９は、１つのＩＯデ
ータ線対に関連する部分の構成を概略的に示す図であ
る。図４９において、１つのセンスアンプ回路Ｓ．Ａを
代表的に示す。１つのＩＯデータ線対ＩＯに対し、ｎ個
のセンスアンプ回路Ｓ．Ａが設けられる。このセンスア
ンプ回路Ｓ．Ａは書込データマスク指示信号／ＤＭｉを
ゲートに受ける書込マスクゲートＴＧＭと、書込マスク
ゲートＴＧＭと直列に接続され、ゲートに選択列指定信
号ＣＳＬ＜ｊ＞を受ける列選択ゲートＣＧｊを介して内
部ＩＯデータ線対ＩＯに結合される。内部ＩＯデータ線
対ＩＯは、相補なＩＯデータ線ＩＯＬおよび／ＩＯＬを
含む。
【０２９３】このＩＯデータ線対ＩＯに対し、プリチャ
ージ指示信号ＺＰＲＣｉに応答して活性化され、ＩＯデ
ータ線ＩＯＬおよび／ＩＯＬを電源電圧レベルにプリチ
ャージするプリチャージ回路ＰＧと、このプリチャージ
回路ＰＧに並列に結合されるライトドライバＷＤＶおよ
びプリアンプＰＡが設けられる。ライトドライバＷＤＶ
は、ライトドライバイネーブル信号ＷＤＥｉの活性化時
活性化され、ＩＯデータ線ＩＯＬおよび／ＩＯＬを、内
部書込データＷＤＤに従って駆動する。プリアンプＰＡ
は、プリアンプイネーブル信号ＰＡＥｉの活性化時活性
化され、内部データ線ＩＯＬおよび／ＩＯＬ上に読出さ
れたデータを増幅して内部読出データＲＤを生成する。
【０２９４】先の図９、１０および図３１においては、
プリアンプ回路およびライトドライバ回路がそれぞれプ
リチャージ回路を含んでいる。この図４９に示す構成に
おいては、プリチャージ回路ＰＧが、ライトドライバＷ
ＤＶおよびプリアンプＰＡに共通に設けられる。したが
ってこのライトドライバＷＤＶおよびプリアンプＰＡと
データ入出力回路の接続を、データマスク指示信号／Ｄ
Ｍｉの制御するＩＯデータ線対単位で実現することによ
り、先の実施の形態５と同様、データビット幅に応じ
て、データ入出力回路の構成を変更することができる。
【０２９５】また、プリアンプＰＡの非選択状態時にお
いては、プリチャージ回路ＰＧが活性状態にあり、一方
書込マスクゲートＴＧＭが非導通状態となるため、この
データ読出時においても、センスアンプ回路Ｓ．Ａに格
納されたラッチデータが反転するのを防止することがで
きる。
【０２９６】図５０は、図４９に示すライトドライバ、
プリアンプおよびプリチャージの回路の具体的構成を示
す図である。図５０において、ライトドライバＷＤＶ
は、内部書込データＷＤＤを反転するインバータ６０
と、内部書込データＷＤＤとライトドライバイネーブル
信号ＷＤＥｉを受けるＮＡＮＤ回路６１と、ライトドラ
イバイネーブル信号ＷＤＥｉとインバータ６０の出力信
号を受けるＡＮＤ回路６２と、ＮＡＮＤ回路６１の出力
信号に従ってＩＯデータ線ＩＯＬを電源電圧Ｖｃｃ（周
辺電源電圧Ｖｃｃｐ）レベルに駆動するＰチャネルＭＯ
Ｓトランジスタ６５と、ＡＮＤゲート６２の出力信号に
従ってＩＯデータ線ＩＯＬを接地電圧レベルに駆動する
ＮチャネルＭＯＳトランジスタ６６と、ライトドライバ
イネーブル信号ＷＤＥｉとインバータ６０の出力信号を
受けるＮＡＮＤ回路６３と、ライトドライバイネーブル
信号ＷＤＥｉと内部書込データＷＤＤを受けるＡＮＤ回
路６４と、ＮＡＮＤ回路６３の出力信号に従って補のＩ
Ｏデータ線／ＩＯＬを電源電圧Ｖｃｃ（周辺電源電圧Ｖ
ｃｃｐ）レベルへ駆動するＰチャネルＭＯＳトランジス
タ６７と、ＡＮＤゲート６４の出力信号に従って補のＩ
Ｏデータ線／ＩＯＬを接地電圧レベルに駆動するＮチャ
ネルＭＯＳトランジスタ６８を含む。
【０２９７】ライトドライバイネーブル信号ＷＤＥｉが
非活性状態のＬレベルのときには、ＮＡＮＤゲート６１
および６３の出力信号がＨレベル、ＡＮＤ回路６２およ
び６４の出力信号がＬレベルとなり、ＭＯＳトランジス
タ６５−６８がすべてオフ状態となり、このライトドラ
イバＷＤＶは、出力ハイインピーダンス状態となる。
【０２９８】ライトドライバイネーブル信号ＷＤＥｉが
Ｈレベルの活性状態へ駆動されると、ライトドライバＷ
ＤＶにおいて、ＮＡＮＤゲート６１および６３がインバ
ータバッファとして動作し、ＡＮＤゲート６２および６
４がバッファとして動作する。したがって、内部書込デ
ータＷＤＤがたとえばＨレベルのときには、ＭＯＳトラ
ンジスタ６５および６８がオン状態、ＭＯＳトランジス
タ６６および６７がオフ状態となり、ＩＯデータ線ＩＯ
Ｌおよび／ＩＯＬは、それぞれＨレベルおよびＬレベル
に設定される。
【０２９９】プリチャージ回路ＰＧは、プリチャージ指
示信号ＺＰＲＣｉの活性化時導通し、ＩＯデータ線ＩＯ
Ｌおよび／ＩＯＬを短絡するＰチャネルＭＯＳトランジ
スタと、プリチャージ指示信号ＺＰＲＣｉの活性化時導
通し、ＩＯデータ線ＩＯＬおよび／ＩＯＬへ電源電圧Ｖ
ｃｃ（Ｖｃｃｐ）を伝達するＰチャネルＭＯＳトランジ
スタ８６および８７を含む。このプリチャージ指示信号
ＺＰＲＣｉがＬレベルの活性状態となると、ＩＯデータ
線ＩＯＬおよび／ＩＯＬは、電源電圧Ｖｃｃ（Ｖｃｃ
ｐ）レベルにプリチャージされる。プリチャージ指示信
号ＺＰＲＣｉがＨレベルとなると、このプリチャージ回
路ＰＧにおいてＭＯＳトランジスタ８５−８７はすべて
オフ状態となり、ＩＯデータ線ＩＯＬおよび／ＩＯＬ
は、フローティング状態となる。
【０３００】プリアンプＰＡは、プリアンプイネーブル
信号ＰＡＥｉの非活性化時導通し、ノード７０を電源電
圧Ｖｃｃ（Ｖｃｃｐ）レベルにプリチャージするＰチャ
ネルＭＯＳトランジスタ７２と、プリチャージ指示信号
ＰＡＥｉの非活性化時導通しノード７１を電源電圧Ｖｃ
ｃレベルにプリチャージするＰチャネルＭＯＳトランジ
スタ７５と、ノード７１の電圧レベルがＬレベルのとき
に導通しノード７０を充電するＰチャネルＭＯＳトラン
ジスタ７３と、ノード７０の電圧がＬレベルのときに導
通し、ノード７１を充電するＰチャネルＭＯＳトランジ
スタ７４と、ＭＯＳトランジスタ７２および７３と直列
に接続され、かつノード７１の電圧レベルに応じて導通
するＮチャネルＭＯＳトランジスタ７６と、ＭＯＳトラ
ンジスタ７４および７５と直列に接続され、ノード７０
の電圧レベルに応じて導通するＮチャネルＭＯＳトラン
ジスタ７７と、ＭＯＳトランジスタ７６と直列に接続さ
れ、ＩＯデータ線ＩＯＬの電圧レベルに応じて導通する
ＮチャネルＭＯＳトランジスタ７８と、ＭＯＳトランジ
スタ７７と直列に接続され、補のＩＯデータ線／ＩＯＬ
の電圧レベルに応じて導通するＮチャネルＭＯＳトラン
ジスタ７９と、これらのＭＯＳトランジスタ７８および
７９に共通に結合され、プリアンプイネーブル信号ＰＡ
Ｅｉが活性化時導通し、ＭＯＳトランジスタ７８および
７９の共通ソースノードを接地電圧レベルへ駆動するＮ
チャネルＭＯＳトランジスタ８０を含む。
【０３０１】ＭＯＳトランジスタ７３、７４、７６およ
び７７は、いわゆる交差結合型のセンスアンプ回路を構
成しており、またＭＯＳトランジスタ７８および７９
が、差動的にＩＯデータ線ＩＯＬおよび／ＩＯＬの電圧
を増幅する差動段を構成する。
【０３０２】プリアンプＰＡは、さらに、ノード７０お
よび７１の電圧レベルをラッチするフリップフロップを
構成するＮＡＮＤ回路８１および８２と、プリアンプイ
ネーブル信号ＰＡＥｊに応答して、ＮＡＮＤ回路８２の
出力信号を通過させて読出データＲＤを するトラ
ンスファーゲート８３を含む。ＮＡＮＤ回路８１は、ノ
ード７０上の信号とＮＡＮＤ回路８２の出力信号とを受
ける。ＮＡＮＤ回路８２は、ＮＡＮＤ回路８１の出力信
号とノード７１上の信号とを受けて、内部読出データＲ
Ｄを生成しかつラッチする。
【０３０３】このプリアンプＰＡにおいては、プリアン
プイネーブル信号ＰＡＥｉが非活性状態のＬレベルのと
きには、ＭＯＳトランジスタ８０がオフ状態にある。ま
た、ＭＯＳトランジスタ７２および７５がオン状態とな
り、ノード７０および７１が電源電圧Ｖｃｃ（Ｖｃｃ
Ｓ）レベルにプリチャージされる。また、ＭＯＳトラン
ジスタ８３がオフ状態となり、出力ハイインピーダンス
状態となる。
【０３０４】プリアンプイネーブル信号ＰＡＥｉが活性
状態のＨレベルとなると、ＭＯＳトランジスタ７２およ
び７５がオフ状態、ＭＯＳトランジスタ８０がオン状態
となり、ＩＯデータ線ＩＯＬおよび／ＩＯＬ上の電圧を
増幅する。この増幅動作の開始時においては、ノード７
０および７１は電源電圧レベルにプリチャージされてお
り、ＭＯＳトランジスタ７６および７７は、オン状態に
ある。したがって、ＭＯＳトランジスタ７８および７９
のコンダクタンスがＩＯデータ線ＩＯＬおよび／ＩＯＬ
の電圧に応じて変化した場合、ノード７０および７１の
一方の電圧レベルが低下する。今、ＩＯデータ線／ＩＯ
Ｌの電圧レベルがＬレベルの場合を考える。この場合、
ＭＯＳトランジスタ７８のコンダクタンスがＭＯＳトラ
ンジスタ７９のコンダクタンスよりも大きく、ノード７
０は、高速で放電される。このノード７０の電圧レベル
低下により、ＭＯＳトランジスタ７４のコンダクタンス
が大きくなり、ノード７１は、プリチャージされた電源
電圧Ｖｃｃレベルとなり、ＭＯＳトランジスタ７３はオ
フ状態、ＭＯＳトランジスタ７６がオン状態となり、ノ
ード７０は、最終的に、接地電圧レベルまで放電され
る。このノード７０および７１の電圧レベルは、ＮＡＮ
Ｄ回路８１および８２の入力論理しきい値を超えると、
このフリップフロップからの読出データＲＤが、内部読
出データに応じた状態に設定される。今、ノード７０の
電圧レベルがＬレベルであり、ノード７１の電圧レベル
がＨレベルであるため、ＮＡＮＤ回路８２がＭＯＳトラ
ンジスタ８３を介して出力する内部読出データＲＤはＨ
レベルの信号となる。
【０３０５】なお、プリチャージ指示信号ＺＰＲＣｉ、
ライトドライバイネーブル信号ＷＤＥｉおよびプリアン
プイネーブル信号ＰＡＥｉは、すべて内部データ線選択
信号ＹＤｉに従って生成される。したがって、この図５
０に示す構成の場合においても、非選択ＩＯデータ線対
のグループは、プリチャージ状態を維持する。この状態
において、ライトマスク指示信号が非選択ＩＯ線対グル
ープに対しては、強制的に活性状態とされ、ライトマス
クゲートＴＧＭが非導通状態となり、データの読出は禁
止される。したがって、安定に、ＩＯデータ線ＩＯＬお
よび／ＩＯＬは、プリチャージ電圧レベルを維持するこ
とができる。また、プリアンプを並列に結合しても、非
選択プリアンプは出力ハイインピーダンス状態であり、
データの衝突は生じない。
【０３０６】［実施の形態７］先の実施の形態１等にお
いて説明したように、内部データ線対を書込データを伝
達する書込データ線対ＩＯＷと読出データを伝達するＩ
ＯＲとに分離することにより、データ書込動作完了後必
要となるＩＯデータ線対のプリチャージ期間を考慮する
ことなく、即座にデータの読出を行なうことができる。
この読出データ線対と書込データ線対とを別々に設ける
構成に対し、書込マスクゲートを設ける構成は、先の図
２０において示されている。先の図２０に示す構成にお
いて、書込データマスク指示信号／ＤＭを、内部データ
線選択信号ＹＤと組合せる。すなわち、図５１に示すよ
うに、内部データ線選択信号ＹＤｉを受けるインバータ
ＶＧｉと、インバータＶＧｉの出力信号と内部書込マス
ク指示信号ＷＭｉを受けるマスクゲート回路ＭＧｉとを
用いて、ライトマスク指示信号／ＤＭｉを生成する。な
お、図５１に示す構成は、図２０に示す構成とビット線
周辺回路の構成は同じであり、対応する部分には同一参
照番号を付しその詳細説明は省略する。ただし、選択列
指定信号として、書込用の選択列指定信号ＣＳＬＷ＜ｊ
＞および読出専用の列指定選択信号ＣＳＬＲ＜ｊ＞が用
いられている点が異なる。このような書込データ線対Ｉ
ＯＷおよび読出データ線対ＩＯＲを別々に設ける構成に
おいても、書込列選択ゲートと直列に書込マスクゲート
を接続することにより、またこの書込マスクゲートを、
内部データ線選択信号ＹＤｉで制御することにより、ラ
イトマスク機能を持ち、かつ柔軟にデータビット数の変
更に対応することのできる半導体記憶装置を実現するこ
とができる。
【０３０７】図５２は、この発明の実施の形態７におけ
る１つのセンスブロックに関連する部分の構成を概略的
に示す図である。センスブロックＳＢ♯は、８Ｉ／Ｏに
対応し、８個の書込データ線対ＩＯＷおよび８個の読出
データ線対ＩＯＲが対応して設けられる。
【０３０８】このセンスブロックＳＢ♯と書込データ線
対ＩＯＷｊ−ＩＯＷｊ＋７に対し、書込列選択信号ＣＳ
ＬＷＧに応答してセンスブロックＳＢ♯内のセンスアン
プ回路を選択する書込列選択ブロック９１と、ライトマ
スク指示信号／ＤＭｊに従ってセンスブロックＳＢ♯と
書込列選択ブロック９１との接続を禁止するライトマス
ク回路９０が設けられる。
【０３０９】読出データ線対ＩＯＲｊ−ＩＯＲｊ＋７と
センスブロックＳＢ♯の間に、読出列選択信号ＣＳＬＲ
Ｇに従ってセンスブロックＳＢ♯に含まれるセンス回路
と読出データ線対ＩＯＲｊ−ＩＯＲｊ＋７とを結合する
読出列選択ブロック９２が設けられる。この読出列選択
ブロック９２は、その具体的構成は、図５１に示すよう
に、選択列指定信号ＣＳＬＲ＜ｊ＞に応答して活性化さ
れ、センスアンプのラッチデータに応じて読出データ対
を差動的に駆動する読出ゲートＲＧを，各センスアンプ
回路に対応して含む。
【０３１０】書込列選択ブロック９１に対応して、ライ
トドライバイネーブル信号ＷＤＥｊに応答して活性化さ
れる書込回路ブロック９３が設けられ、読出データ線対
ＩＯＲｊ−ＩＯＲｊ＋７に対して、プリアンプイネーブ
ル信号ＰＡＥｊおよびプリチャージ指示信号ＺＰＲＣに
従ってこの読出データ線対ＩＯＲｊ−ＩＯＲｊ＋７のプ
リチャージおよびデータ読出を行なう読出回路ブロック
９４が設けられる。
【０３１１】書込回路ブロック９３に対応して書込デー
タビットＤｋ−Ｄｋ＋７をそれぞれ受けるデータ入力回
路ＤＩｋ−ＤＩｋ＋７が設けられ、読出回路ブロック９
４に対応して、読出データＱｋ−Ｑｋ＋７をそれぞれ生
成する出力回路ＤＯＫｋ−ＤＯＫｋ＋７が設けられる。
書込回路ブロック９３は、８ビットのライトドライバを
含み、読出回路ブロック９４は、８ビットのプリアンプ
を含む。
【０３１２】さらに、このライトマスク回路９０に対
し、データマスク指示信号／ＤＭｊを生成するための外
部からのマスク指示信号Ｍｊを受けるマスク入力回路Ｍ
ＩＫｊが設けられる。このマスク入力回路ＭＩＫｊの出
力信号は、インバータＶＧｊの出力する反転内部データ
線選択信号を第１の入力に受けるマスクゲート回路ＭＧ
ｊの第２の入力へ与えられる。このＮＯＲ回路で構成さ
れるマスクゲート回路ＭＧｊから、データマスク指示信
号／ＤＭｊが生成される。
【０３１３】この図５２に示すように、データマスクの
単位となるセンスブロックを単位として、データ入出力
回路の接続を制御する。この書込回路ブロック９３およ
び読出回路ブロック９４は、データビット幅に応じて、
その接続されるデータ入力回路およびデータ出力回路が
異なる。非選択時においては、データ書込時ライトマス
ク回路９０により、センスアンプ回路の保持データの反
転を防止する。読出回路ブロック９４は、プリアンプイ
ネーブル信号ＰＡＥｊが活性状態とされたときに、対応
の読出データ線対ＩＯＲｊ−ＩＯＲｊ＋７上のデータの
増幅を実行する。プリチャージ指示信号ＺＰＲＣは、選
択読出データ線対にかかわらず、共通に与えられる。
【０３１４】データ読出モード時には、この読出回路ブ
ロック９４の選択／非選択にかかわらず、プリチャージ
動作が停止される。読出動作時においては、読出列選択
ブロック９２に含まれる読出ゲートが選択列指定信号に
従って活性化され、センスアンプのラッチ回路のラッチ
データに応じて、読出データ線対を放電するため、この
プリチャージ回路からの充電電流が流れるのを防止し、
消費電流が増大するのを防止する。
【０３１５】図５３は、１つのセンスアンプユニットＳ
Ｕ♯に関連する部分の構成を概略的に示す図である。こ
のセンスアンプユニットＳＵ♯に対し１つの書込データ
線対ＩＯＷと１つの読出データ線対ＩＯＲが設けられ
る。したがって、図５２に示すセンスブロックＳＢ♯に
おいては、８個のセンスアンプユニットＳＵ♯が設けら
れる。
【０３１６】センスアンプユニットＳＵ♯と書込データ
線対ＩＯＷの間に、書込データマスク指示信号／ＤＭｊ
に応答して選択的に導通／非導通状態となるライトマス
クユニット９０ａと、書込列選択信号ＣＳＬＷＧに応答
して、センスアンプユニットＳＵ♯に含まれるセンスア
ンプ回路を選択する書込列選択ユニット９１ａが直列に
接続される。ライトマスクユニット９０ａは、センスア
ンプユニットＳＵ♯に含まれるセンスアンプ回路それぞ
れに対応して設けられる書込マスクゲートを含み、また
書込列選択ユニット９１ａは、センスアンプユニットＳ
Ｕ♯それぞれに対応して設けられる書込列選択ゲートを
含む。
【０３１７】センスアンプユニットＳＵ♯と読出デデー
タ線対ＩＯＲの間に、読出列選択信号ＣＳＬＲＧに応答
して選択されたセンスアンプ回路のラッチデータに従っ
てこの読出データ線対ＩＯＲを駆動する読出列選択ユニ
ット９２ａが設けられる。この読出列選択ユニット９２
ａは、センスアンプユニットＳＵ♯に含まれるセンスア
ンプ回路それぞれに対応して設けられる読出ゲートを含
む。
【０３１８】書込データ線対ＩＯＷに対応して、ライト
ドライバ９３ａが設けられ、読出データ線対ＩＯＲに対
して、補のプリチャージ指示信号ＺＰＲＣに応答して読
出データ線対ＩＯＲを電源電圧レベルにプリチャージす
るプリチャージ回路９４ａと、プリアンプイネーブル信
号ＰＡＥｊの活性化時読出データ線対ＩＯＲ上のデータ
を増幅するプリアンプ９４ｂが設けられる。
【０３１９】ライトドライバ９３ａが非活性状態のとき
には、ライトデータマスク指示信号／ＤＭｊが図示しな
いデータ線選択信号ＹＤｊに従って活性状態となり、ラ
イトマスクユニット９０ａが非導通状態となる。したが
ってセンスアンプユニットＳＵ♯においていずれのセン
スアンプ回路が選択されても、このセンスアンプユニッ
トＳＵ♯に含まれるセンスアンプ回路はすべて、書込列
選択ユニット９１ａから分離される。
【０３２０】読出列選択ユニット９２ａは、データ読出
時、読出列選択信号ＣＳＬＲＧに従って、ライトマスク
ユニット９０ａの存在にかかわらず、選択センスアンプ
回路の保持するデータを増幅して読出データ線対ＩＯＲ
に伝達する。
【０３２１】図５４は、プリアンプイネーブル信号発生
部の構成の一例を示す図である。図５４において、プリ
アンプイネーブル信号ＰＡＥｊは、メインプリアンプイ
ネーブル信号ＰＡＥと内部データ線選択信号ＹＤｊを受
けるＡＮＤ回路９５から生成される。プリアンプ活性化
信号ＰＡＥｊが非活性状態のときには、プリアンプ９４
ｂは、図５０に示すプリアンプＰＡと同様出力ハイイン
ピーダンス状態となる。図５３に示すように、ライトド
ライバ９３ａには、プリチャージ回路は設けられていな
い。プリチャージ回路９４ａおよびプリアンプ９４ｂ
は、先の図５０に示す構成と同じである。非選択の書込
データ線対に対しては、ライトマスクゲートにより、セ
ンスアンプ回路と書込データ線対とが分離される。した
がって、この書込データ線対は、先の図２４以降におい
て説明したライトドライバと同様、電源電圧Ｖｃｃレベ
ルにプリチャージする必要がなく、２値駆動する２ステ
ートバッファでライトドライバ９３ａを構成することが
できる。
【０３２２】図５５は、図５３に示すライトドライバ９
３ａの構成の一例を示す図である。図５５において、ラ
イトドライバ９３ａは、ライトドライバイネーブル信号
ＷＤＥｊを反転するインバータ９３ａｂと、内部書込デ
ータＷＤＤを反転するインバータ９３ａａと、ライトド
ライバイネーブル信号ＷＤＥｊおよびインバータ９３ａ
ｂの出力信号に従って、インバータ９３ａａの出力信号
を通過させるトランスミッションゲート９３ａｃと、ト
ランスミッションゲート９３ａｃを介して与えられたデ
ータを反転して書込データ線ＩＯＷＬへ伝達するインバ
ータ９３ａｄと、インバータ９３ａｄの出力信号を反転
してインバータ９３ａｄの入力へ伝達するインバータ９
３ａｅと、インバータ９３ａｄの出力信号を反転して書
込データ線／ＩＯＷＬへ伝達するインバータ９３ａｆを
含む。
【０３２３】インバータ９３ａｄおよび９３ａｅが、ラ
ッチ回路を構成する。この図５５に示すライトドライバ
９３ａの構成において、ライトドライバイネーブル信号
ＷＤＥｊが活性状態のＨレベルとなると、トランスミッ
ションゲート９３ａｃが導通し、インバータ９３ａａか
らの補の内部書込データがインバータ９３ａｄに伝達さ
れて、内部書込データ先ＩＯＷＬおよび／ＩＯＷＬが書
込データに応じて駆動される。ライトドライバイネーブ
ル信号ＷＤＥｊが非活性状態となると、トランスミッシ
ョンゲート９３ａｃが非導通状態となり、このライトド
ライバ９３ａはラッチ状態となる。したがって、この書
込データ線ＩＯＷＬおよび／ＩＯＷＬに対しては、書込
データが、次の新たなデータが与えられるまでラッチさ
れており、プリチャージ動作が不要となり、このプリチ
ャージに必要な消費電力を低減することができる。ま
た、ライトドライバ９３ａはラッチ型のドライブ回路で
あり、ライトドライバイネーブル信号ＷＤＥｊの活性期
間と書込列選択信号の活性化期間とのタイミングマージ
ンを大きくすることができ、データ書込のタイミング設
計が容易となる。
【０３２４】さらに、同一データを連続して書込む場
合、このライトドライバ９３ａの出力信号の電圧レベル
は変化しないため、同一データを連続して書込むときの
消費電流を低減することができる。
【０３２５】図５６は、３２ビットデータを８ビットデ
ータに低減したときの書込／読出回路とデータ入力／出
力回路の接続を概略的に示す図である。
【０３２６】図５６において、４つの書込／読出回路ブ
ロックＷＢＫ０−ＷＢＫ３が設けられる。書込／読出回
路ブロックＷＢＫ０に対しては、読出データ線対Ｒ０−
Ｒ７および書込データ線対Ｗ０−Ｗ７が設けられる。書
込／読出回路ブロックＷＢＫ１に対しては、読出データ
線対Ｒ８−Ｒ１５と書込データ線対Ｗ８−Ｗ１５が設け
られる。書込／読出回路ブロックＷＢＫ２に対しては、
読出データ線対Ｒ１６−Ｒ２３および書込データ線対Ｗ
１６−Ｗ２３が設けられる。書込／読出回路ブロックＷ
ＢＫ３に対しては、読出データ線対Ｒ２３−Ｒ３１およ
び書込データ線対Ｗ２４−Ｗ３１が設けられる。
【０３２７】これらの書込／読出回路ブロックＷＢＫ０
−ＷＢＫ３それぞれに対応して、マスク入力回路ＭＩＫ
からの内部書込マスク指示信号ＷＭに従ってライトデー
タマスク指示信号／ＤＭ０−／ＤＭ３を生成するマスク
ゲート回路ＭＧ０−ＭＧ３が設けられる。
【０３２８】書込／読出回路ブロックＷＢＫ０の８ビッ
トのライトドライバおよびプリアンプが、入力／出力回
路ＤＩＯＫ０−ＤＩＯＫ７に並列に結合される。書込／
読出回路ブロックＷＢＫ１の８ビットのライトドライバ
およびプリアンプが、入力／出力回路ＤＩＯＫ０−ＤＩ
ＯＫ７にそれぞれ結合される。書込／読出回路ブロック
ＷＢＫ２および書込および読出回路ブロックＷＢＫ３そ
れぞれにおいても、８ビットのライトドライバおよびプ
リアンプが、入力／出力回路ＤＩＯＫ０−ＤＩＯＫ７に
それぞれ結合される。
【０３２９】書込／読出回路ブロックＷＢＫ０−ＷＢＫ
３の１つが、内部データ線選択信号ＹＤｊに従って活性
化され、入力／出力回路ＤＩＯＫ０−ＤＩＯＫ７とデー
タの授受を行なう。非選択回路ブロックに対しては、デ
ータ書込時ライトマスクデータ指示信号／ＤＭが活性状
態となり、書込マスク回路が非導通状態となり、センス
アンプブロックが、対応の書込データ線対と分離する。
データ読出時においては、マスクがかけられず、非選択
回路ブロックに対し、読出データ線対を介してデータが
伝達される。しかしながら、対応のプリアンプが非活性
状態の出力ハイインピーダンス状態であり、データの読
出は行なわれず、またリードゲートは差動増幅回路であ
り、ＭＯＳトランジスタのゲートがビット線（センスノ
ード）に接続されており、何らセンスアンプのラッチデ
ータに影響を及ぼすことはない。したがって、この書込
マスクをかけるライトデータマスク単位で、書込／読出
回路ブロックとデータ入力／出力回路との接続を変更す
ることにより、正確に、ライトマスク機能を持ったデー
タ入力ビット幅を変更することのできる半導体記憶装置
を実現できる。
【０３３０】図５７は、３２ビットデータを１６ビット
データに低減したときの書込／読出回路の接続を概略的
に示す図である。図５７において、１６ビットのデータ
入力／出力回路ＤＩＯＫ０−ＤＩＯＫ１５が設けられ
る。データ入力／出力回路ＤＩＯＫ０−ＤＩＯＫ１５の
各々は、データ入力回路およびデータ出力回路を含む。
書込／読出回路ブロックＷＢＫ０に含まれる８ビットの
ライトドライバおよび８ビットのプリアンプは、データ
入力／出力回路ＤＩＯＫ０−ＤＩＯＫ７に結合され、書
込／読出回路ブロックＷＢＫ１の８ビットのライトドラ
イバおよび８ビットのプリアンプが、データ入力／出力
回路ＤＩＯＫ０−ＤＩＯＫ７にそれぞれ結合される。
【０３３１】書込／書込読出回路ブロックＷＢＫ２に含
まれる８ビットのライトドライバおよび８ビットのプリ
アンプが、データ入力／出力回路ＤＩＯＫ８−ＤＩＯＫ
１５にそれぞれ結合され、また、書込／書込読出回路ブ
ロックＷＢＫ３に含まれる８ビットのライトドライバお
よび８ビットのプリアンプが、データ入力／出力回路Ｄ
ＩＯＫ８−ＤＩＯＫ１５に並列結合される。
【０３３２】書込データＤ０−Ｄ７に対応してマスクデ
ータ指示信号を受けるマスク入力回路ＭＩＫ０が設けら
れ、またデータ入力ビットＤ８−Ｄ１５に対し、ライト
マスク指示信号Ｍ１を受けるマスク入力回路ＭＩＫ１が
設けられる。このマスク入力回路ＭＩＫ０からのライト
マスク指示信号は、マスクゲート回路ＭＧ０およびＭＧ
１へ与えられ、マスク入力回路ＭＩＫ１からのライトマ
スク指示信号は、マスクゲート回路ＭＧ２およびＭＧ３
へ与えられる。
【０３３３】この図５７において、８ビットの内部書込
／読出データＲＤ０−ＲＤ７は、書込／読出回路ブロッ
クＷＢＫ０およびＷＢＫ１の一方により送受され、また
内部書込／読出データＲＤ８−ＲＤ１５は、書込／読出
回路ブロックＷＢＫ２およびＷＢＫ３の一方と送受され
る。
【０３３４】したがって、この図５７に示す構成におい
ても、データ入力／出力回路とデータおよびプリアンプ
の接続は、ライトデータマスク単位となる書込／読出回
路ブロックで接続が切換えられている。この接続の切換
は内部データ線選択信号ＹＤ０−ＹＤ３で実行される。
内部データ線選択信号ＹＤ０およびＹＤ１により、書込
／読出回路ブロックＷＢＫ０およびＷＢＫ１がそれぞれ
活性／非活性化され、内部データ線接続信号ＹＤ２およ
びＹＤ３により、書込／読出回路ブロックＷＢＫ２およ
びＷＢＫ３の活性／非活性が制御される。したがって、
この１６ビット構成においても、確実に非選択回路ブロ
ックにおいてライトマスクと、内部のライトマスク指示
信号／ＤＭ０−／ＤＭ３により非導通状態とでき、書込
時における非選択センスアンプ回路のラッチデータの反
転が生じるのを防止することができる。
【０３３５】なお、この実施の形態７の構成において
も、スペア判定回路の構成は、先の実施の形態５と同様
の構成を利用することができる。ライトマスクの変更構
成は、実施の形態５と同じためである。
【０３３６】以上のように、この発明の実施の形態７に
従えば、内部読出データ線対および内部書込データ線対
が別々に設けられる構成においても、ライトマスク単位
で、データ入力／出力回路とライトドライバ／プリアン
プの接続切換を行なっているため、正確にライトマスク
機能を有しかつデータビット幅の変更可能な半導体記憶
装置を実現することができる。また、書込データ線と読
出データ線とが別々に設けられており、書込データ線の
プリチャージが不要となり、書込動作完了後の読出動作
を高速化することができ、応じて高速道さする半導体記
憶装置を実現することができる。またプリチャージ動作
が不要となり、消費電流を低減することができる。ライ
トドライバをラッチ回路を有する２値ドライバで構成し
ており、同一データが書込時においては、内部書込デー
タ線対の充放電は生じないため、消費電流を低減するこ
とができる。
【０３３７】
【発明の効果】以上のように、この発明に従えば、低消
費電力で高速で正確にデータ書込を行なうことのできる
動作周波数の高いロジック混載に適した半導体記憶装置
を得ることができる。
【０３３８】すなわち、請求項１に係る発明に従えば、
データ書込モード時とデータ読出モード時とでスペア判
定結果出力タイミングを異ならせるように構成している
ため、データ書込および読出タイミングに合わせてスペ
ア判定結果を出力することができ、データ書込および読
出タイミングを、共通のスペア判定結果にあわせて調節
する必要がなく、最適タイミングでデータの書込および
読出を行なうことができ、高速アクセスが実現される。
【０３３９】請求項２に係る発明に従えば、データ書込
モード時のスペア判定結果出力タイミングをデータ読出
モード時のそれよりも速くしているため、データ書込を
速くすることができ、データ書込動作周波数を高くする
ことができる。
【０３４０】請求項３に係る発明に従えば、データ書込
データ線対とデータ読出線対をメモリセルアレイにわた
って列方向に延在して配置し、同様、スペアリードデー
タ線対およびスペアライトデータ線対もメモリセルアレ
イ上にわたって延在して配置して、不良ビットの救済
を、データ線対の置換により行なう構成において、デー
タ書込時にスペアライトデータ線対の使用の有無を早い
タイミングで決定することができ、応じてデータ書込タ
イミングを早くできる。
【０３４１】請求項４に係る発明に従えば、ライトデー
タバスとリードデータバスと別々に設けているため、デ
ータ書込に続いてデータ読出を行なっても、このライト
データバス上の信号電位がリードデータバスの信号電位
に影響を及ぼすことはないため、早いタイミングでデー
タの読出を行なうことができ、サイクル時間を短縮する
ことができる。
【０３４２】請求項５に係る発明に従えば、不良アドレ
スが、複数のリードデータ線対およびライトデータ線対
のうちの１つを特定しており、容易に、データ線対単位
での不良ビット救済を行なうことができる。
【０３４３】請求項６に係る発明に従えば、メモリセル
アレイは複数の行ブロックに分割され、各行ブロックご
とに置換すべきデータ線対のアドレスを記憶しているた
め、各行ブロック単位で不良ビットの救済を行なうこと
ができ、救済効率を高くすることができる。
【０３４４】請求項７に係る発明に従えば、データ書込
時アクセス列を選択する書込ゲートとデータ読出時の列
選択用読出ゲートとを別々に設け、かつこれら書込ゲー
トおよび読出ゲートを選択する書込および読出列選択線
をセンスアンプ帯に行方向に延在して配置しているた
め、データ線対をローカルデータ線対およびメインデー
タ線対の階層構造とする必要がなく、アレイ構造が簡略
化され、またローカルデータ線とメインデータ線とを接
続するスイッチが不要となり、アレイ面積の増加を抑制
することができる。
【０３４５】請求項８に係る発明に従えば、書込ゲート
を、データ書込マスク指示信号を受けるマスクゲートと
マスクゲートに直列に接続されて列選択信号に応答して
導通する列選択ゲートとで構成しており、正確に、デー
タ書込にマスクをかけることができ、またマスクライト
時選択列のメモリセルに対し、データ線から電荷が流入
するのを防止することができ、正確にデータ書込にマス
クをかけることができる。また、続いて読出動作を行な
う場合においても、センスアンプ回路のセンスノードの
電位は正確に、メモリセルデータに応じた電圧レベルに
保持されているため、高速かつ正確にメモリセルデータ
の読出を行なうことができる。
【０３４６】請求項９に係る発明に従えば、書込ゲート
において、マスクゲートをセンスアンプ回路に接続しか
つ列選択ゲートをデータ線対に結合しているため、デー
タ書込時、ライトドライバの負荷の増大を抑制すること
ができ、低消費電流でかつ高速でデータの書込を行なう
ことができる。
【０３４７】請求項１０に係る発明に従えば、メモリセ
ルアレイが複数の行ブロックに分割され、各行ブロック
の列に対して書込列選択ゲート回路が設けられており、
書込ゲートをマスクゲートと列選択ゲートのシリアルゲ
ートで構成する場合においても、ライトドライバの負荷
の増大を抑制することができる。
【０３４８】請求項１１に係る発明に従えば、列ブロッ
クのメモリセルブロックに対し共通にデータマスク信号
を伝達しており、容易に行ブロック分割構成において
も、データ書込にマスクをかけることができる。
【０３４９】請求項１２に係る発明に従えば、データマ
スク信号を伝達する信号線をサブワード線ドライバ配置
領域に配置しているため、メモリセルアレイ領域に余裕
をもってリードデータ線対およびライトデータ線対を配
置することができる。また、空き領域が存在する場合、
センスアンプ電源線を配設することにより、センスアン
プ電源の強化を行なうことができる。
【０３５０】請求項１３に係る発明に従えば、データマ
スク信号を伝達するメインデータマスク線上の信号と対
応のセンスアンプ活性化信号とからローカルデータマス
ク信号を生成して、各行ブロックのセンスアンプ帯の書
込ゲートへ伝達するように構成しているため、書込デー
タマスク線の充放電電流を低減することができ、消費電
力を低減できる。
【０３５１】また、この論理ゲートの電源電圧を、セン
スアンプ電源電圧レベルとすることにより、センスアン
プ電源電圧レベルの振幅のライトマスク信号を生成する
場合のセンスアンプ電源の消費電力を低減することがで
き、センスアンプ電源ノイズの発生を抑制することがで
きる。
【０３５２】請求項１４に係る発明に従えば、データ書
込用ライトドライバを、２値信号を出力する２ステート
バッファで構成し、ライトデータバスを２ステートバッ
ファで常時駆動するように構成していてるため、ライト
データ線をプリチャージ／イコライズする期間が不要と
なり、書込サイクル時間を短縮することができる。
【０３５３】請求項１５に係る発明に従えば、データ書
込をマスクを指示するマスク指示信号の振幅をセンス電
源電圧レベルに設定しているため、ライトドライバを外
部電源電圧で駆動しても、データ書込完了後、ライトド
ライバからセンスノードへの貫通電流は生じないため、
センスアンプ電源をライトドライバに使用する必要がな
く、センス電源ノイズが生じるのを防止することがで
き、低消費電力で正確かつ高速にデータの書込を行なう
ことができる。
【０３５４】請求項１６に係る発明に従えば、データ書
込を行なう書込回路を、センス電源と別の電源で駆動し
ているために、消費電力を低減することができる。
【０３５５】請求項１７に係る発明に従えば、ローカル
データマスク信号を生成するための、サブワード線ドラ
イバ配置領域とセンスアンプ帯との交差領域に配置され
る論理ゲートの動作電源電圧を、センス電源電圧レベル
にしているため、データマスク信号の振幅をセンス電源
電圧レベルとすることができ、ライトドライバに外部電
源電圧を動作電源電圧として印加することができ、セン
ス電源の消費電流の低減およびデータ書込時の消費電力
の低減をともに実現することができる。
【０３５６】請求項１８に係る発明に従えば、メモリセ
ルアレイを複数の行ブロックに分割し、かつ行方向に沿
って列選択線を配設し、データ書込線とデータ読出線と
を別々に設けているため、データ書込後早いタイミング
でデータを読出を行なってもデータの衝突は生じず、ラ
イトリカバリの問題は生じず、高速でデータの読出を行
なうことができ、サイクル時間を短くすることができ
る。
【０３５７】請求項１９に係る発明に従えば、ライトド
ライバに、外部電源電圧を与えているため、ロジック回
路との混載時において電源分布を簡略化することがで
き、またデータ書込時の消費電力をも低減することがで
きる。
【０３５８】請求項２０に係る発明に従えば、書込列選
択信号を、センスアンプ回路の動作電源電圧と同じレベ
ルに設定しているため、外部電源電圧をセンス電源電圧
よりも低い電圧レベルに設定しても、正確にデータの書
込を行なうことができ、データ書込時の消費電力を低減
することができる。
【０３５９】請求項２１に係る発明に従えば、書込マス
ク回路単位で書込ドライブ回路を分割し、この対応の書
込ドライブブロックの非選択時、書込マスク回路非導通
状態とするように構成しているため、入力データビット
幅変更時においても、センスアンプ回路の保持データ
が、内部データ線のプリチャージ電圧により書替えられ
るのを防止することができ、ライトマスク機能を備え、
かつ入力データビット幅を変更することのできる半導体
記憶装置を容易に実現することができる。
【０３６０】請求項２２に係る発明に従えば、書込マス
ク回路が、センスユニットセンスアンプ回路各々に対応
して設けられ、かつ列選択ゲートと直列に接続される書
込マスクゲートを備えており、正確に、書込データに、
マスクをかけることができ、また非選択時においては列
選択ゲートを等価的にオフ状態とすることができ、確実
に、センスアンプ回路と内部データ線対とを分離するこ
とができる。また、書込マスクゲートを列選択ゲートに
直列に接続しているだけであり、簡易な回路構成で確実
に、書込データのマスクをかけることができる。
【０３６１】請求項２３に係る発明に従えば、書込ドラ
イバ制御回路により、書込ドライバブロック単位で活性
／非活性化の制御を行ない、この同時に活性化される書
込ドライバブロックの数が、入力データビット幅におい
て決定されており、正確に、ライトマスク機能を損なう
ことなく、入力データビット幅の変更に対応することの
できる半導体記憶装置を確実に容易に実現することがで
きる。
【０３６２】請求項２４に係る発明に従えば、データ線
選択信号は、書込ドライバ活性化信号と少なくとも１ビ
ットの列アドレス信号との組合せで与えられ、このデー
タマスク指示信号を外部からのデータマスク指示と所定
の少なくとも１ビットの列アドレス信号との組合せで生
成しており、正確に、入力データビット幅に応じて、書
込マスク回路の導通／非導通を制御することができる。
【０３６３】請求項２５に係る発明に従えば、内部デー
タ線を、書込データを伝達する書込データ線と読出デー
タを伝達する読出データ線と別々に設けており、ライト
ドライバをこの書込データ線を２値駆動する２ステート
バッファで構成しており、ラッチ機能をこのライトドラ
イバに持たせており、書込データ線のプリチャージが不
要となり、低消費電流で、高速動作する半導体記憶装置
を実現することができる。
【図面の簡単な説明】
【図１】 この発明に従うＤＲＡＭ内蔵システムＬＳＩ
の全体の構成を概略的に示す図である。
【図２】 図１に示すＤＲＡＭマクロのバンク構成を概
略的に示す図である。
【図３】 図１に示すＤＲＡＭマクロの１つの行ブロッ
クに関連する部分の構成を概略的に示す図である。
【図４】 図１に示すＤＲＡＭマクロのアレイ部の構成
を概略的に示す図である。
【図５】 図１に示すＤＲＡＭマクロの列選択回路の構
成を概略的に示す図である。
【図６】 図１に示したＤＲＡＭマクロの１つのセンス
アンプ回路に関連する部分の構成を概略的に示す図であ
る。
【図７】 図１に示すデータパスの構成を概略的に示す
図である。
【図８】 この発明の実施の形態１における半導体記憶
装置の動作を示すタイミングチャート図である。
【図９】 図７に示すライトドライバの構成を示す図で
ある。
【図１０】 図７に示すライトドライバの変更例を概略
的に示す図である。
【図１１】 図９に示す制御信号を発生する部分の構成
を概略的に示す図である。
【図１２】 図７に示すデータマスク信号を発生する部
分の構成を概略的に示す図である。
【図１３】 （Ａ）は、書込データ線対とデータマスク
信号との対応関係を示し、（Ｂ）は、スペアデータマス
ク選択信号発生部の構成を概略的に示す図である。
【図１４】 図７に示す行ブロックアドレス信号発生部
の構成を概略的に示す図である。
【図１５】 図７に示すコラム冗長制御回路の構成を概
略的に示す図である。
【図１６】 図１５に示すスペアブロックデコードイネ
ーブル信号発生部の構成を概略的に示す図である。
【図１７】 図１５に示すコラム冗長制御回路の変更例
の構成を概略的に示す図である。
【図１８】 図１５から図１７に示す構成の動作を示す
タイミングチャート図である。
【図１９】 この発明の実施の形態２におけるメモリア
レイ部の構成を概略的に示す図である。
【図２０】 この発明の実施の形態２におけるセンスア
ンプ回路に関連する部分の構成を示す図である。
【図２１】 この発明の実施の形態２における１ビット
のデータの書込経路を概略的に示す図である。
【図２２】 （Ａ）および（Ｂ）は、図２０に示す書込
ゲートの効果を説明するための信号波形図である。
【図２３】 この発明の実施の形態２の変更例１の構成
を概略的に示す図である。
【図２４】 この発明の実施の形態２の変更例２のライ
トドライバの構成を示す図である。
【図２５】 図２４に示すライトドライバ使用時のデー
タ書込経路を概略的に示す図である。
【図２６】 図２５に示すライトドライバ使用時の動作
を示す信号波形図である。
【図２７】 この発明の実施の形態２の変更例３の構成
を概略的に示す図である。
【図２８】 この発明の実施の形態２の変更例３の構成
を概略的に示す図である。
【図２９】 この発明の実施の形態２における電源配置
を概略的に示す図である。
【図３０】 この発明の実施の形態２における電源配置
の第２の例を示す図である。
【図３１】 図３０に示す電圧分布時におけるプリアン
プの構成を概略的に示す図である。
【図３２】 この発明の実施の形態３の構成を概略的に
示す図である。
【図３３】 この発明の実施の形態３の変更例の構成を
概略的に示す図である。
【図３４】 この発明の実施の形態４の構成を概略的に
示す図である。
【図３５】 この発明の実施の形態４におけるデータマ
スク信号の伝達経路の構成を概略的に示す図である。
【図３６】 この発明の実施の形態５に従う半導体記憶
装置の要部の構成を概略的に示す図である。
【図３７】 図３６に示すセンスブロック、ライトマス
ク回路および列選択ブロックの構成を概略的に示す図で
ある。
【図３８】 この発明の実施の形態５におけるデータ書
込部の構成を概略的に示す図である。
【図３９】 図３８に示すライトドライバイネーブル信
号発生部の構成を概略的に示す図である。
【図４０】 この発明の実施の形態５におけるデータ書
込部の他の構成を概略的に示す図である。
【図４１】 図４０に示す半導体記憶装置のデータ書込
時の動作を示すタイミングチャート図である。
【図４２】 図４０に示すライトドライバイネーブル信
号発生部の構成を概略的に示す図である。
【図４３】 図４０に示す構成に対するスペアマルチプ
レクサの構成を概略的に示す図である。
【図４４】 図４０に示す構成に対するスペアデータマ
スクの発生部構成を概略的に示す図である。
【図４５】 この発明の実施の形態５のデータ書込回路
部の他の構成を概略的に示す図である。
【図４６】 図４５に示すライトドライバイネーブル信
号発生部の構成を概略的に示す図である。
【図４７】 図４５に示す書込回路に対するスペア切換
回路の構成を概略的に示す図である。
【図４８】 図４５に示す構成に対するスペアデータマ
スク指示信号発生部の構成を概略的に示す図である。
【図４９】 この発明の実施の形態６に従う半導体記憶
装置の要部の構成を概略的に示す図である。
【図５０】 図４９に示すプリチャージ回路、ライトド
ライバ、およびプリアンプの構成の一例を示す図であ
る。
【図５１】 この発明の実施の形態７における半導体記
憶装置のセンスアンプ回路および周辺部の構成を示す図
である。
【図５２】 図５１に示す半導体記憶装置の１つのセン
スブロックに関連する部分の構成を概略的に示す図であ
る。
【図５３】 図５２に示すセンスブロックに含まれるセ
ンスアンプユニットに関連する部分の構成を概略的に示
す図である。
【図５４】 図５３に示すプリアンプイネーブル信号を
発生する部分の構成の一例を示す図である。
【図５５】 この発明の実施の形態７におけるライトド
ライバの一例を示す図である。
【図５６】 この発明の実施の形態７の書込／読出回路
部の接続を概略的に示す図である。
【図５７】 この発明の実施の形態７のデータ書込／読
出回路部の他の構成を概略的に示す図である。
【図５８】 従来のＤＲＡＭ内蔵システムＬＳＩの全体
の構成を概略的に示す図である。
【図５９】 従来のＤＲＡＭマクロのアレイ部の構成を
概略的に示す図である。
【図６０】 従来のＤＲＡＭ内蔵システムＬＳＩの他の
構成を概略的に示す図である。
【図６１】 図６０に示すＤＲＡＭマクロのアレイ部の
配置を概略的に示す図である。
【図６２】 図６１に示すメモリアレイ部のセンスアン
プ帯の構成を概略的に示す図である。
【図６３】 図６０に示すデータパスの構成を概略的に
示す図である。
【図６４】 図６０から図６３に示す構成の動作を示す
タイミングチャート図である。
【図６５】 従来のデータビット可変半導体記憶装置の
要部の構成を示す図である。
【符号の説明】
ＩＯＲ リードデータ線対、ＩＯＷ ライトデータ線
対、ＭＡ０，ＭＡ１ メモリセルアレイ、Ｒ♯０〜Ｒ♯
３１ 行ブロック、ＤＰ０，ＤＰ１ データパス、ＸＩ
Ｄ０，ＸＩＤ１ デコーダ配置領域、ＬＧ ロジック回
路、ＲＹＤａ，ＲＹＤｂ リードコラムデコーダ、ＷＹ
Ｄａ，ＷＹＤｂ ライトコラムデコーダ、ＳＢ♯ａ，Ｓ
Ｂ♯ｂ センスアンプ帯、ＲＣＳＬｓ 読出列選択線
群、ＷＣＳＬｓ 書込列選択線群、ＳＢ♯０〜ＳＢ♯１
９ センスアンプ帯、ＩＯＷ０−ＩＯＷ１２７ ライト
データ線対、ＩＯＲ０−ＩＯＲ１２７ リードデータ線
対、ＳＩＯＷ０−ＳＩＯＷ３ スペアライトデータ線
対、ＳＩＯＲ０−ＳＩＯＲ３ スペアリードデータ線
対、ＭＣＢ メモリセルブロック、ＣＳＬＲＡ０−ＣＳ
ＬＲＡ７１，ＣＳＬＲＢ０−ＣＳＬＲＢ７１ 読出列選
択線、ＣＳＬＷＡ０−ＣＳＬＷＡ７１，ＣＳＬＷＢ０−
ＣＳＬＷＢ７１ 書込列選択線、ＲＧ リードゲート、
ＷＧ ライトゲート、ＳＡ センスアンプ回路、ＲＣＳ
Ｌａｓ−ＲＣＳＬｂｓ読出列選択線群、ＷＣＳＬａｓ，
ＷＣＳＬｂｓ 書込列選択線群、ＰＡ０−ＰＡ３１ プ
リアンプ、ＷＤＶ０−ＷＤＶ３１ ライトドライバ、Ｓ
ＰＡ スペアプリアンプ、ＳＷＤＶ スペアライトドラ
イバ、ＭＵＸ０−ＭＵＸ３１，ＳＭＵＸ マルチプレク
サ、ＷＤＬ０−ＷＤＬ３１ ライトデータラッチ、ＳＷ
ＤＬスペアライトデータラッチ、ＲＤＬ０−ＲＤＬ３１
リードデータラッチ、ＣＲＣ コラム冗長制御回路、
３ ドライブ回路、４ データ線イコライズ／プリチャ
ージ回路、８，８ａ−８ｄ，８ｓ ＤＭラッチ、１２
ブロックデコーダ、１３ａ−１３ｅ，１５ ヒューズプ
ログラム回路、１４ａ−１４ｅ，１６ マルチプレク
サ、１７ デコードラッチ回路、１８ コマンドデコー
ダ、１９ 遅延回路、２０ ＯＲ回路、２１ デコード
制御回路、２２ 遅延回路、ＷＧ 書込ゲート、ＴＭ
ａ，ＴＭｂ，ＴＧａ，ＴＧｂ トランスファゲート、Ｓ
ＡＧ センスアンプ回路群、ＳＷＤＲ サブワード線ド
ライバ配置領域、ＳＷＤ サブワード線ドライバ、２６
ａ，２６ｂ ＣＭＯＳインバータ回路、ＩＯＷＬ，／Ｉ
ＯＷＬライトデータ線、４０ａ−４０ｆ，４０−０〜４
０−１９ ＡＮＤ回路、ＳＢ♯０−ＳＢ♯３ センスブ
ロック、ＳＵ♯０−ＳＵ♯７ センスアンプユニット、
ＷＭ♯０−ＷＭ♯３ ライトマスク回路、ＣＳＢ♯０−
ＣＳＢ♯３ 列選択部ブロック、ＭＧ０−ＭＧ３ ＮＯ
Ｒゲート、ＣＳＵ♯０−ＣＳＵ♯７ 列選択ユニット、
ＴＧＭ マスクゲート、ＣＧ０−ＣＧ（ｎ−１） 列選
択ゲート、ＤＩＫ０−ＤＩＫ３１ データ入力回路、Ｍ
ＩＫ０−ＭＩＫ３ マスク入力回路、ＰＧ プリチャー
ジ回路、９０ ライトマスク回路、９１ 書込列選択ブ
ロック、９２ 読出列選択ブロック、９３ 書込回路ブ
ロック、９４ 読出回路ブロック、ＤＯＫｋ−ＤＯＫｋ
＋７ データ出力回路、９３ａ ライトドライバ、９４
ａプリチャージ回路、９０ｂ プリアンプ、９０ａ ラ
イトマスクユニット、９１ａ 書込列選択ユニット、９
４ａ 読出列選択ユニット、９３ａａ，９３ａｂ，９３
ａｄ，９３ａｅ，９３ａｆ インバータ。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 21/8242 Ｈ０１Ｌ 27/10 ６８１Ｇ ６８１Ｅ (72)発明者 有本 和民 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 (72)発明者 藤野 毅 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 (72)発明者 林 勇 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 (72)発明者 野田 英行 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 Ｆターム(参考） 5B024 AA01 AA15 BA09 BA15 BA18 BA21 BA23 BA25 BA29 CA07 CA16 CA17 CA27 5F083 AD00 GA05 LA03 LA04 ZA10 ZA12 5L106 AA01 AA15 CC04 CC17 GG03

Claims (25)

    【特許請求の範囲】
  1. 【請求項１】 行列状に配列されるノーマルメモリセル
    と、前記ノーマルメモリセルのうちの不良ノーマルメモ
    リセルを置換するためのスペアメモリセルとを有するメ
    モリセルアレイを備え、前記スペアメモリセルの行は、
    前記ノーマルメモリセルの行に対応して配置され、さら
    に前記不良ノーマルメモリセルのアドレスを記憶するた
    めの不良アドレスプログラム回路、および与えられたア
    ドレス信号と前記不良アドレスプログラム回路の不良ア
    ドレスとの一致／不一致を判定するためのスペア判定回
    路を備え、前記スペア判定回路は、データ書込モード時
    とデータ読出モード時とでスペア判定結果出力タイミン
    グが異なる、半導体記憶装置。
  2. 【請求項２】 前記スペア判定回路は、前記データ書込
    モード時の判定結果出力タイミングを前記データ読出モ
    ード時の判定結果出力タイミングよりも早くするための
    回路を含む、請求項１記載の半導体記憶装置。
  3. 【請求項３】 前記メモリセルアレイ上にわたって延在
    して配設され、選択メモリセルへの書込データを伝達す
    るための書込データバスを備え、前記書込データバス
    は、複数のノーマルメモリセルへ書込データを並列に伝
    達するための複数のノーマルライトデータ線と、スペア
    メモリセルへ書込データを伝達するためのスペアライト
    データ線とを含み、 前記メモリセルアレイ上にわたって延在して配設され、
    前記選択メモリセルからの読出データを伝達するための
    読出データバスをさらに備え、前記読出データバスは、
    前記選択メモリセルからの読出データを並列に伝達する
    ための複数のノーマルリードデータ線と、前記スペアメ
    モリセルからの読出データを伝達するためのスペアリー
    ドデータ線とを含み、 データ書込指示に応答してイネーブルされ、与えられた
    アドレス信号に従って、前記与えられたアドレス信号が
    指定する選択メモリセル列を前記書込データバスの各ラ
    イトデータ線に接続する書込列選択回路を備え、前記書
    込列選択回路は、スペアメモリセルの列を同時に選択し
    て前記スペアライトデータ線に接続し、さらにデータ読
    出指示に応答してイネーブルされ、前記与えられたアド
    レス信号に従って、前記与えられたアドレス信号が指定
    する選択メモリセル列のデータを前記読出データバスに
    並列に読出すための読出列選択回路を備え、前記読出列
    選択回路は、ノーマルメモリセル列およびスペアメモリ
    セル列のデータを同時に読出し、さらに前記複数のノー
    マルリードデータ線それぞれに対応して設けられ、前記
    スペア判定回路からのスペア判定結果出力に従って、対
    応のノーマルリードデータ線からの読出データと前記ス
    ペアリードデータ線からの読出データの一方を選択する
    複数のリード救済選択回路と、 前記複数のリード救済選択回路各々からのデータを並列
    に受けて出力する読出回路と、 前記ノーマルライトデータ線それぞれに対応して設けら
    れ、活性化時対応のライトデータ線へ書込データを伝達
    するための複数のノーマル書込回路と、 前記スペアライトデータ線に対応して設けられ、活性化
    時前記スペアライトデータ線へ書込データを伝達するた
    めのスペア書込回路と、 前記スペア判定回路からのスペア判定結果に従って、前
    記複数のノーマル書込回路に与えられる書込データのう
    ちの１つを選択して前記スペア書込回路へ与える書込救
    済選択回路をさらに含み、 前記スペア判定回路は、 前記不良アドレスを記憶するための回路と、 前記与えられたアドレス信号と該記憶した不良アドレス
    とに従って、置換すべきノーマルリードデータ線または
    ノーマルライトデータ線を指示する置換指示信号とスペ
    アメモリセルを使用するか否かを示す信号とを前記スペ
    ア判定結果として出力する回路を含む、請求項２記載の
    半導体記憶装置。
  4. 【請求項４】 前記書込データバスと前記読出データバ
    スとは、別々に設けられる、請求項３記載の半導体記憶
    装置。
  5. 【請求項５】 前記読出列選択回路の列選択タイミング
    は、前記書込列選択回路の列選択タイミングよりも早く
    される、請求項３記載の半導体記憶装置。
  6. 【請求項６】 前記メモリセルアレイは列方向に沿って
    複数の行ブロックに分割され、 前記スペア判定回路の不良アドレス記憶回路は、１また
    は複数の所定数の行ブロックごとに置換すべきノーマル
    リードデータ線およびノーマルライトデータ線のアドレ
    スを記憶する、請求項３記載の半導体記憶装置。
  7. 【請求項７】 前記メモリセルアレイは列方向に沿って
    複数の行ブロックに分割され、さらに、前記半導体記憶
    装置は、 前記複数の行ブロックに対応して配置され、各々が対応
    の行ブロックの列に対応して設けられる複数のセンスア
    ンプ回路を含む複数のセンスアンプ帯を備え、前記書込
    列選択回路は、 各前記行ブロックの各列に対応して配置される書込ゲー
    トと、 前記センスアンプ帯において前記列の方向に延在して前
    記ノーマルメモリセルの列および前記スペアメモリセル
    の列に共通に配設される複数の書込列選択信号線とを含
    み、 前記読出列選択回路は、 各前記行ブロックの各列に対応して配置される読出ゲー
    トと、 前記センスアンプ帯において前記列方向に沿って延在し
    て前記ノーマルメモリセルの列および前記スペアメモリ
    セルの列に共通に配設される複数の読出列選択信号線を
    含む、請求項３記載の半導体記憶装置。
  8. 【請求項８】 前記ノーマルメモリセル列および前記ス
    ペアメモリセル列各々に対応して設けられ、導通時対応
    のメモリセル列を書込データ線に電気的に接続するため
    の複数の書込列選択回路をさらに備え、 前記複数の書込列選択回路の各々は、 データ書込マスク指示信号を受ける書込マスクゲート
    と、 前記書込マスクゲートと直列に接続され、列選択信号に
    応答して導通する書込列選択ゲートを含む、請求項１記
    載の半導体記憶装置。
  9. 【請求項９】 各前記ノーマルメモリセルの列およびス
    ペアメモリセルの列に対応して配置され、活性化時対応
    の列のデータを検知し増幅するための複数のセンスアン
    プ回路をさらに備え、 前記書込列選択回路は、対応のセンスアンプ回路と前記
    書込データ線との間に配置され、前記書込マスクゲート
    は対応のセンスアンプ回路に接続しかつ前記書込列選択
    ゲートは前記書込データ線に接続するように配置され
    る、請求項８記載の半導体記憶装置。
  10. 【請求項１０】 前記書込データ線は複数本前記メモリ
    セルアレイ上に列方向に延在して配設され、 前記メモリセルアレイは前記列の延在方向に沿って複数
    の行ブロックに分割され、 各前記書込列選択回路は、各前記行ブロックの列に対応
    して配置され、 前記列選択信号は、行ブロック指定信号と列アドレス信
    号とから生成される、請求項９記載の半導体記憶装置。
  11. 【請求項１１】 前記データ書込マスク指示信号を伝達
    するためのライトマスクデータ線をさらに備え、前記ラ
    イトマスクデータ線は前記メモリセルアレイ上にわたっ
    て列方向に延在して配置される第１の部分と、前記行の
    延在方向に沿って延在して配置され、かつ前記第１の部
    分に接続する第２の部分とを有し、前記第２の部分が前
    記書込マスクゲートに結合される、請求項１０記載の半
    導体記憶装置。
  12. 【請求項１２】 前記行ブロックは前記行方向に沿って
    複数のメモリセルブロックに分割され、 前記メモリセルブロックの各々は、メモリセル行各々に
    対応して配置され、各々に対応の行のメモリセルが接続
    する複数のサブワード線を含み、 前記行ブロックは、対応の前記メモリセルブロックに共
    通に設けられるメインワード線と、前記対応のメモリセ
    ルブロックのサブワード線に対応して配置され、対応の
    メインワード線上の信号に少なくとも従って対応のサブ
    ワード線を選択状態へ駆動するための複数のサブワード
    線ドライバとを含み、 前記第１の部分は、前記サブワード線ドライバ配置領域
    に配設される、請求項１１記載の半導体記憶装置。
  13. 【請求項１３】 前記センスアンプ回路は、前記行ブロ
    ックの列に対応して配置され、かつセンスアンプ活性化
    信号に応答して活性化され、 前記半導体記憶装置は、 前記第１の部分上の信号と対応のセンスアンプ回路のセ
    ンスアンプ活性化信号とに従って前記第２の部分へ書込
    マスク指示信号を伝達する論理ゲートをさらに備える、
    請求項１２記載の半導体記憶装置。
  14. 【請求項１４】 前記ノーマル書込回路およびスペア書
    込回路の各々は、対応のライトデータ線に結合され、活
    性化時対応のライトデータ線を書込データに従って２値
    駆動するライトドライバを含み、前記ライトドライバは
    ２値信号を出力する２ステートバッファを備え、前記ラ
    イトデータバスは、常時前記２ステートバッファにより
    駆動される、請求項３記載の半導体記憶装置。
  15. 【請求項１５】 前記メモリセルの列に対応して配置さ
    れ、活性化時対応の列のメモリセルデータを検知し増幅
    するための複数のセンスアンプ回路をさらに備え、前記
    複数のセンスアンプ回路は、活性化時センス電源からの
    電圧を動作電源電圧として受け、 前記書込マスク指示信号の振幅は、前記センス電源の電
    圧値に実質的に等しい、請求項８記載の半導体記憶装
    置。
  16. 【請求項１６】 前記書込データ線は前記メモリセルア
    レイ上にわたって列方向に延在して配置される複数のグ
    ローバルライトデータ線対を含み、 前記半導体記憶装置は、前記データ書込モード時前記複
    数のグローバルライトデータ線対を書込データに従って
    駆動するための書込回路をさらに備え、前記書込回路
    は、前記センス電源とは別の電源からの電圧を動作電源
    電圧として受けて動作する、請求項１５記載の半導体記
    憶装置。
  17. 【請求項１７】 前記論理ゲートは、前記センスアンプ
    回路の動作電源電圧と同じレベルの電圧を動作電源電圧
    として受けて、前記センスアンプ回路の動作電源電圧と
    同じ振幅の書込マスク指示信号を生成する、請求項１３
    記載の半導体記憶装置。
  18. 【請求項１８】 前記メモリセルアレイは列延在方向に
    沿って複数の行ブロックに分割され、 前記半導体記憶装置はさらに、 前記メモリセルアレイ上にわたって列方向に沿って延在
    して配置され、並列に書込データを伝達するための複数
    のグローバルライトデータ線対と、 前記メモリセルアレイ上にわたって前記列方向に沿って
    延在して前記グローバルライトデータ線対とは別に設け
    られ、前記選択メモリセルから読出されたデータを並列
    に伝達するための複数のグローバルリードデータ線対
    と、 前記複数の行ブロックに対応して配置され、各々が対応
    の行ブロックの列に対応して配置され、かつ対応の列の
    データを検知し増幅するための複数のセンスアンプ回路
    を含む複数のセンスアンプ帯と、 前記複数のセンスアンプ帯各々において前記行方向に延
    在して配置され、各々が対応の行ブロックの列を選択す
    る列選択信号を伝達する複数の列選択線と、 前記複数の行ブロックの行方向について一方方向に配置
    され、行ブロック指定信号と列アドレス信号とに従って
    前記複数の列選択線のうちアドレス指定された列の列選
    択線を選択状態へ駆動するための列選択信号発生回路を
    さらに備える、請求項１記載の半導体記憶装置。
  19. 【請求項１９】 前記別の電源からの電圧は、前記半導
    体記憶装置外部から与えられる電圧である、請求項１６
    記載の半導体記憶装置。
  20. 【請求項２０】 前記書込列選択ゲートへ与えられる書
    込列選択信号は、前記センスアンプ回路の動作電源電圧
    の値と実質的に同じ振幅を有する、請求項７記載の半導
    体記憶装置。
  21. 【請求項２１】 行列状に配列される複数のメモリセ
    ル、および前記メモリセルの列に対応して配され、各々
    が対応の列のメモリセルのデータの検知および増幅を行
    なうための複数のセンスアンプ回路を備え、前記複数の
    センスアンプ回路は、各々が所定数のセンスアンプ回路
    を含む複数のセンスアンプユニットに分割され、 前記複数のセンスアンプユニット各々に対応して設けら
    れる複数の内部データ線、 前記複数のセンスアンプユニットに対応して設けられ、
    各々が列選択信号に応答して対応のセンスアンプユニッ
    トから１つのセンスアンプ回路を選択する複数の列選択
    ユニット、 各々が予め定められた数のセンスアンプユニットを含む
    センスブロックに対応して設けられ、各々が対応のデー
    タマスク指示信号に応答して対応のセンスブロックのセ
    ンスアンプ回路と対応の内部データ線との接続を禁止す
    るための複数の書込マスク回路、および前記複数の内部
    書込データ線各々に対応して設けられ、活性化時対応の
    内部データ線へ内部書込データを伝達する複数の書込ド
    ライバを備え、前記複数の書込ドライバは、前記書込マ
    スク回路に対応して複数の書込ドライバブロックに分割
    され、さらに前記複数の書込マスク回路各々に対応して
    設けられ、データマスク指示に応答して対応の書込マス
    ク回路へデータマスク指示信号を与える複数のマスクゲ
    ート回路を備え、各前記マスクゲート回路は、対応の書
    込ドライバブロックが非活性状態のとき対応のデータマ
    スク指示信号を活性状態として対応の書込マスク回路を
    接続禁止状態とするためのゲート回路を含む、半導体記
    憶装置。
  22. 【請求項２２】 各前記列選択ユニットは、対応のセン
    スアンプユニットのセンスアンプ回路各々に対応して設
    けられ、各々が対応の選択列指定信号に応答して導通す
    る列選択ゲートを含み、各列選択ユニットおいて列選択
    ゲートに対し互いに異なる選択列指定信号が与えられ、
    前記列選択信号は、前記互いに異なる選択列指定信号を
    備え、 各前記書込マスク回路は、対応のセンスブロックのセン
    スアンプユニット各々のセンスアンプ回路各々に対応し
    て設けられかつ対応の列選択ゲートと直列に接続されか
    つ対応のデータマスク指示信号の書込データマスク指示
    時に導通する書込マスクゲートを備える、請求項２１記
    載の半導体記憶装置。
  23. 【請求項２３】 前記書込ドライバブロック各々に対応
    して設けられ、データ線選択信号に応答して対応の書込
    ドライバブロックの書込ドライバを活性化してデータ入
    力回路からのデータを対応の内部データ線へ伝達するた
    めの書込ドライバ制御回路をさらに含み、前記データ線
    選択信号は前記書込ドライバブロック単位で活性化さ
    れ、活性化される書込ドライバブロックの数は、入力デ
    ータビット幅に応じて決定される、請求項２１記載の半
    導体記憶装置。
  24. 【請求項２４】 前記データ線選択信号は、書込ドライ
    バ活性化信号と所定の少なくとも１ビットの列アドレス
    信号との組合せで与えられ、 前記データマスク指示信号は、前記データマスク指示と
    前記所定の少なくとも１ビットの列アドレス信号との組
    合せで生成される、請求項２３記載の半導体記憶装置。
  25. 【請求項２５】 前記複数の内部データ線は、メモリセ
    ルからの読出データを伝達する内部読出データバスと別
    に設けられ、書込データを伝達するための内部書込デー
    タ線を備え、 各前記書込ドライバは、対応の内部書込データ線を２値
    駆動する２ステートバッファを備え、前記２ステートバ
    ッファは、与えられたデータをラッチしかつラッチデー
    タに応じて対応の内部書込データ線を２値駆動するラッ
    チ回路を含む、請求項２１記載の半導体記憶装置。
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