KR100915821B1 - 뱅크의 로우 방향의 길이를 줄일 수 있는 반도체 메모리장치 - Google Patents

뱅크의 로우 방향의 길이를 줄일 수 있는 반도체 메모리장치 Download PDF

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Abstract

뱅크의 로우 방향의 길이를 줄일 수 있는 반도체 메모리 장치를 개시한다. 개시된 본 발명의 반도체 메모리 장치는, 매트, 상기 매트 상부에 상기 매트의 로우 방향으로 연장되었으며 각각 금속 배선에 의해 스트래핑된 복수의 서브 워드라인, 및 상기 매트 상부에 상기 매트의 컬럼 방향으로 연장된 복수의 상위 데이터 입출력 라인을 포함한다.
데이터 입출력 라인, 워드라인, 스트래핑

Description

뱅크의 로우 방향의 길이를 줄일 수 있는 반도체 메모리 장치{Semiconductor Memory Apparatus reducible length of row direction in Bank}
본 발명은 반도체 메모리 장치에 관한 것으로, 보다 구체적으로는, 뱅크의 로우 길이를 줄일 수 있는 반도체 메모리 장치에 관한 것이다.
일반적으로 반도체 메모리 장치는 복수의 메모리 셀들 및 이들을 제어하기 위한 회로로 구성된다. 현재 반도체 메모리 장치는 수십만 개에 이르는 메모리 셀들을 그룹으로 분류하여 제어하기 위해, 뱅크(bank) 개념을 도입하였다. 뱅크는 메모리 셀들을 모아둔 영역으로, 복수의 메모리 셀들을 뱅크로 구분지어 제어하므로써, 반도체 메모리 장치의 신호 전달 특성을 개선케한다.
이와 같은 뱅크는 도 1에 도시된 바와 같이 복수의 매트(MAT)들로 구분된다. 각각의 매트(MAT)는 복수의 메모리 셀들로 구성될 수 있으며 이들 메모리 셀들은 로우(row) 방향으로 연장된 복수의 서브 워드라인(도시되지 않음) 및 그들과 직교하는 비트 라인들을 포함한다.
복수의 서브 워드라인과 직교하는 매트(MAT)의 가장자리에 서브 워드라인 드라이버 영역(SWL)이 배치되고, 서브 워드라인과 평행하는 매트(MAT)의 가장자리에 센스 앰프 어레이 영역(S/A)이 배치된다.
알려진 바와 같이, 서브 워드라인 드라이버 영역(SWL)에는 상기 복수의 서브 워드라인을 메인 워드라인 구동에 맞추어 선택적으로 구동시키는 복수의 서브 워드라인 드라이버가 배치될 수 있다. 예컨대, 하나의 메인 워드라인의 제어를 받는 서브 워드라인의 수가 8개의 경우, 서브 워드라인 드라이버는 전체 서브 워드라인 수의 1/8개 만큼 서브 워드라인 드라이버 영역(SWL)에 배치된다. 이러한 서브 워드라인 드라이버는 CMOS 트랜지스터로 구성되어, 메인 워드 라인의 구동에 따라 그와 관련된 서브 워드라인을 선택 구동시킨다.
센스 앰프 어레이 영역(S/A)은 복수의 센스 앰프들로 구성되며, 상기 센스 앰프는 매트의 비트라인쌍에 대응되는 수가 요구된다. 이러한 센스 앰프는 해당 메모리 셀의 비트라인쌍의 전압을 센싱하여, 데이터 입출력 라인에 상기 센싱 전압을 전달한다.
여기서, 센싱 전압을 전달하는 데이터 입출력 라인은 공지된 바와 같이, 하위 데이터 입출력 라인(SIO, SIO/) 및 상위 데이터 입출력 라인(LIO, LIO/)이 있으며, 그중 하위 데이터 입출력 라인(SIO, SIO/)은 비트 라인(도시되지 않음)과 직교하도록 매트의 로우 방향으로 연장될 수 있고, 상위 데이터 입출력 라인(LIO,LIO/)은 상기 하위 데이터 입출력 라인과 직교하도록 매트의 컬럼 방향 즉, 서브 워드 라인 드라이버 영역과 평행하게, 서브 워드라인 드라이버 영역(SWL)에 배치되고 있다. 이와 같은 구성에 대해 대한민국 공개특허공보 10-2007-0031601호에 자세히 개시되어 있다. 그러므로, 서브 워드라인 드라이버(SWL)의 면적은 데이터 입출력 라인의 수 및 피치(pitch)에 의해 결정된다고 할 수 있다.
그런데, 반도체 메모리 장치의 집적도가 증대됨에 따라, 데이터 입출력 라인의 수가 기하급수적으로 증대되는 추세이다. 예컨대, DDR2 장치의 경우, 2 내지 8개의 데이터 입출력 라인이 필요한 반면, DDR3 장치의 경우, 8 내지 16개의 데이터 입출력 라인이 필요하다. 이와 같이 데이터 입출력 라인이 수가 증대되면, 데이터 입출력 라인이 배치되는 영역의 면적 역시 그 수에 비례하여 증대된다. 이에 의해 데이터 입출력 라인 수에 의해 그 면적이 결정되는 서브 워드라인 드라이버 영역의 면적 역시 증대된다.
하기의 표는 반도체 메모리 집적도에 따른 서브 워드라인 드라이버 영역의 면적을 퍼센트 비율로 보여주는 표이다. 본 표에서는 매트의 면적을 100%라 하였을때의 서브 워드라인 드라이버의 면적 비율을 표시하는 것이다.
<표 1>
디바이스 종류(집적도) 서브 워드라인 드라이버
DDR2 10 - 15
DDR3 20 - 30
상기와 같이, 서브 워드라인 드라이버 영역의 면적이 증대됨으로 인해, 한정된 면적을 갖는 뱅크내 정해진 수의 매트를 배치시키는 데 제약이 따른다. 그러므로, 뱅크의 로우 방향측 길이를 감소시키는 방안이 시급히 요구되고 있다.
따라서, 본 발명이 기술적 과제는 뱅크의 배치 여유도를 확보할 수 있는 반도체 메모리 장치를 제공하는 것이다.
또한, 본 발명의 다른 기술적 과제는 뱅크의 로우 방향의 길이를 줄일 수 있는 반도체 메모리 장치를 제공하는 것이다.
상기한 본 발명의 기술적 과제를 달성하기 위하여, 본 발명의 반도체 메모리 장치는, 매트, 상기 매트 상부에 상기 매트의 로우 방향으로 연장되었으며 각각 금속 배선에 의해 스트래핑된 복수의 서브 워드라인, 및 상기 매트 상부에 상기 매트의 컬럼 방향으로 연장된 복수의 상위 데이터 입출력 라인을 포함한다.
또한, 본 발명의 다른 실시예에 따른 반도체 메모리 장치는 로우 방향으로 배열된 복수의 서브 워드라인 및 컬럼 방향으로 배열된 복수의 상위 데이터 입출력 라인이 상부에 배치된 매트, 상기 복수의 상위 데이터 입출력 라인과 만나도록 매트의 가장자리에 배치되는 센스 앰프 어레이 영역, 및 상기 복수의 데이터 입출력 라인을 추출하는 회로부를 포함하며, 상기 서브 워드라인은 금속 라인으로 스트래핑되어 선택된다.
또한, 본 발명의 또 다른 실시예에 따른 반도체 메모리 장치는 복수의 매트, 상기 매트 상부에 상기 매트의 로우 방향으로 연장되며, 각각 금속 배선에 의해 스트래핑된 복수의 서브 워드라인, 상기 매트 상부에 상기 매트의 컬럼 방향으로 연장된 복수의 상위 데이터 입출력 라인, 상기 복수의 데이터 입출력 라인과 연결되어, 상기 데이터 입출력 라인을 추출하는 회로부, 상기 매트의 로우 방향과 평행한 가장자리에 배치되는 센스 앰프 어레이 영역, 상기 매트의 컬럼 방향과 평행한 가장자리에 배치되는 서브 워드라인 제어 영역, 상기 센스 앰프 어레이 영역, 및 상기 서브 워드라인 제어 영역의 교차점에 위치하는 크로스 영역을 포함한다.
상기 데이터 입출력 라인을 추출하는 회로부는 상기 센스 앰프 어레이 영역 또는 상기 크로스 영역에 배치될 수 있다. 또한, 상기 서브 워드라인과 스트래핑된 금속 배선은 상기 서브 워드라인과 동일한 선폭을 가질 수 있다.
본 발명에 의하면, 매트 외곽의 서브 워드라인 드라이버가 형성되었던 영역에 배치되던 데이터 입출력 라인을 매트 상부에 배치시킨다. 일반적인 매트 상부에는 파워 라인만 존재하므로, 비교적 집적 여유도가 있다. 그러므로, 데이터 입출력 라인을 매트 상부에 배치시킨다 하더라도, 배선간의 크로스토크등의 문제는 발생되지 않는다. 이와 같이, 데이터 입출력 라인을 매트 상부에 배치시킴에 따라, 기존의 서브 워드라인 드라이버가 형성되었던 영역의 면적을 최소화할 수 있다.
덧붙여, 본 실시예에서는 서브 워드라인의 선택을 서브 워드라인 드라이버가 아닌 워드라인 스트래핑 방식을 채용한다. 워드 라인 스트래핑 방식에 의해 서브 워드라인을 선택하므로써, 서브 워드라인 드라이버가 사실상 필요치 않게 된다. 그러므로, 서브 워드라인 드라이버가 형성되었던 영역은 매트간의 간격 유지를 위한 정도만 확보되면 되고, 혹은 타이밍 조절이 필요한 경우 소수개의 서브 워드라인 드라이버가 형성될 면적 정도만 확보되면 되므로, 서브 워드라인 드라이버가 형성되었던 영역의 면적을 대폭 줄일 수 있다. 나아가, 뱅크는 복수개의 서브 워드라인 드라이버 형성영역을 포함하고 있으므로, 뱅크의 로우 방향 길이는 대폭 감소된다.
이하, 첨부한 도면에 의거하여 본 발명의 바람직한 실시예를 설명하도록 한다.
본 실시예는 서브 워드라인 드라이버가 형성되는 영역에 배치되는 복수의 데이터 입출력 라인을 매트 상부에 배치시키므로써, 집적도가 증대되어 데이터 입출력 라인의 수가 증대되더라도 뱅크의 로우 방향 길이의 증대를 방지할 수 있을 것이다.
나아가, 서브 워드라인 드라이버 대신 워드라인 스트래핑 방식을 이용하므로써, 서브 워드라인 드라이버를 사실상 사용하지 않음에 의해 서브 워드라인 드라이버가 형성되었던 면적을 보다 감축시킬 수 있을 것이다.
이와 같은 특징을 갖는 반도체 메모리 장치에 대해 도면을 통해 보다 자세히 설명하도록 한다.
도 2 및 도 3을 참조하면, 뱅크(100)는 매트릭스 형태로 배열된 복수의 매트(110,MAT)들을 포함한다. 각각의 매트(110)는 알려진 바와 같이 복수의 메모리 셀들(도시되지 않음)로 구성될 수 있으며, 복수의 메모리 셀들을 선택하기 위한 복수의 서브 워드라인(220)이 일정 간격을 가지고 매트의 로우 방향으로 연장된다.
각 매트(110)의 가장자리에는 각각의 메모리 셀들을 구동시키기 위한 제어 블록(150)이 위치된다. 제어 블록(150)은 매트(110)의 컬럼 방향과 평행하게 배열되는 서브 워드라인 제어 영역(SWC), 매트(110)의 로우 방향과 평행하게 배열되는 센스 앰프 어레이 영역(S/A) 및 서브 워드라인 제어 영역(SWC)과 센스 앰프 어레이 영역(S/A)의 교차부분에 위치하는 크로스 영역(CA)으로 구성될 수 있다.
본 실시예에서 서브 워드라인(220)은 종래와 같이 서브 워드라인 드라이버에 의해 선택되지 않고, 워드라인 스트래핑(strapping) 방식에 의해 선택된다. 워드라인 스트래핑 방식은 서브 워드라인의 배치 공간을 줄이기 위하여 금속 배선시, 서브 워드라인 상부에 금속 배선을 형성하여 연결하는 방식이다. 즉, 도 4에 도시된 바와 같이, 반도체 기판(200) 상부에 서브 워드 라인(220)을 형성하고, 서브 워드라인(220)과 콘택되도록 금속 배선(250)을 형성하여, 서브 워드라인(220)을 스트래핑한다. 이때 상기 금속 배선(250)은 상기 서브 워드라인(220)과 동일한 선폭을 가질 수 있으며, 상기 금속 배선(250) 각각에 직접적인 전압 공급에 의해 그와 연결된 서브 워드라인(220)에 전압이 제공된다. 도 4에서 도면 부호 205는 게이트 절연막, 210은 게이트 도전층, 215는 하드 마스크막, 218은 절연 스페이서를 나타낸다. 또한, 230은 접합 영역을 나타내며, 240은 층간 절연막, 243은 콘택 플러그 및 247은 금속층을 나타낸다.
이와같이 서브 워드라인(220)이 워드라인 스트래핑 방식으로 선택됨에 따라, 서브 워드라인 제어 영역(SWC)에는 사실상 서브 워드라인 드라이버를 배치시킬 필요가 없다. 다만, 서브 워드라인 구동시, 정확한 타이밍이 요구되는 경우에 한해서 서브 워드라인 드라이버가 필요할 수 있기 때문에, 본 실시예의 서브 워드라인 콘택영역(SWC)에 소수개(1개에서 10개)의 서브 워드라인 드라이버를 배치할 수 있다. 이때, 서브 워드라인 제어 영역(SWC)에 해당 매트의 금속 배선(250)과 인접하는 매트의 금속 배선(250)을 전기적으로 연결하기 위한 배선 콘택(C)이 마련된다. 이 콘택(C)은 금속 배선(250)이 단선없이 지속적으로 연장되었을 때 그 길이로 인해 발생되는 저항을 줄이기 위해 마련되는 것이다. 이에, 본 실시예의 서브 워드라인 제어 영역(SWC)은 데이터 입출력 라인, 예컨대, 상위 데이터 입출력 라인(LIO,LIO/)의 수를 고려하지 않는다면, 매트(110) 사이에 절연을 확보할 수 있는 거리수준에서 소수개의 서브 워드라인 드라이버 및 상기 배선 콘택(C)이 마련될 수 있는 면적 정도이면 충분하다.
또한, 본 실시예에서는 서브 워드 라인 드라이버 영역에 형성되었던 데이터 입출력 라인(160), 예컨대, 상위 데이터 입출력 라인(LIO, LIO/)을 매트(110) 상부에 배치시키면서, 상기 데이터 입출력 라인(160)을 추출하기 위한 데이터 추출 회로부(180)를 센스 앰프 어레이 영역(S/A)에 배치시킨다. 종래 기술에서 언급한 바와 같이, 상위 데이터 입출력 라인(160)은 매트 외곽인 서브 워드라인 드라이버 영역(SWD)에 배치되었으며, 그 수에 의해 서브 워드라인 드라이버 영역(SWD)의 면적이 결정되었다. 하지만, 본 실시예에서는 상위 데이터 입출력 라인(160)을 매트(110) 상에 배치시킴으로써, 서브 워드라인 제어 영역(SWC)의 면적을 독립적으로 제어할 수 있게 된다. 이때, 알려진 바와 같이, 매트(110) 상부에는 복수 개, 예컨대 수십 개의 파워 라인(170)이 위치하고 있기는 하나, 매트(110)의 면적에 대비하여 볼 때, 상기 파워 라인(170)은 비교적 여유있게 배치되고 있으므로, 매트 상(110)에 상위 데이터 입출력 라인(160)을 배치시킨다고 하여도, 배선간에 충분한 피치를 가지고 배치시킬 수 있다. 본 도면에서는 표시의 편의를 위하여, 파워 라인(170) 및 상위 데이터 입출력 라인(160)을 다발 형태로 표현하였지만, 이들 파워 라인(170) 및 데이터 입출력 라인(160)는 서로 교대로 배치될 수도 있음은 물론이다.
데이터 추출 회로부(180)는 도 5에 도시된 바와 같이, 입출력 스위칭 신호(IOSW)에 응답해서, 하위 데이터 입출력 라인(예컨대, SIO,/SIO)의 신호를 상위 데이터 입출력 라인(예컨대, LIO,/LIO)에 전달하기 위한 스위칭 소자(185)로 구성될 수 있다. 스위칭 소자(185)는 제 1 및 제 2 NMOS 트랜지스터(N1,N2)로 구성될 수 있다. 제 1 및 제 2 NMOS 트랜지스터(N1,N2) 각각은 입출력 스위칭 신호(IOSW)를 입력받는 게이트, 하위 데이터 입출력 라인(SIO,/SIO)과 연결된 드레인, 및 상위 데이터 입출력 라인(LIO,/LIO)과 연결된 소오스로 구성될 수 있다.
한편, 본 실시예의 데이터 추출 회로부(180)는 센스 앰프 어레이(S/A)에 배치되었으나, 도 6에 도시된 바와 같이, 크로스 영역(CA)에 배치될 수도 있다. 상기 크로스 영역(CA)은 센스 앰프 드라이버(도시되지 않음), 센스 앰프 드라이버 콘트롤러(도시되지 않음), 및 입출력 추출 회로부(도시되지 않음)가 구비될 수 있다.
이때, 데이터 추출 회로부(180)를 센스 앰프 어레이(S/A) 또는 크로스 영역(CA)에 배치시킴으로 인해, 매트의 컬럼 길이는 종래의 경우보다 증대될 수도 있다. 하지만, 일반적인 반도체 메모리 장치의 뱅크는 로우 길이가 컬럼의 길이보다 상대적으로 길다. 이에, 뱅크의 컬럼의 길이의 상승은 로우 길이의 상승 배치 효율 측면에서 지배적인 영향을 미치는 팩터(factor)가 아니다. 즉, 뱅크의 경우, 컬럼 방향은 로우 방향에 비해 상대적으로 집적 여유도가 있다고 볼 수 있다. 그러므로, 컬럼 길이는 약간 증가되었지만, 이는 뱅크 사이즈를 결정하는 로우 길이를 감소시켰으므로, 전체적으로 배치 여유도를 개선할 수 있다.
본 발명에 의하면, 매트 외곽의 서브 워드라인 드라이버가 형성되었던 영역에 배치되던 데이터 입출력 라인을 매트 상부에 배치시킨다. 그러므로, 데이터 입출력 라인을 매트 상부에 배치시킨다 하더라도, 배선간의 크로스토크등의 문제는 발생되지 않는다. 이와 같이, 데이터 입출력 라인을 매트 상부에 배치시킴에 따라, 기존의 서브 워드라인 드라이버가 형성되었던 영역의 면적을 최소화할 수 있다.
나아가, 본 실시예에서는 서브 워드라인의 선택을 서브 워드라인 드라이버가 아닌 워드라인 스트래핑 방식을 채용한다. 워드 라인 스트래핑 방식에 의해 서브 워드라인을 선택하므로써, 서브 워드라인 드라이버가 사실상 필요치 않게 된다. 그러므로, 서브 워드라인 드라이버가 형성되었던 영역은 매트간의 간격 유지를 위한 정도만 확보되면 되고, 혹은 타이밍 조절이 필요한 경우 소수개의 서브 워드라인 드라이버가 형성될 면적 정도만 확보되면 되므로, 서브 워드라인 드라이버가 형성되었던 영역의 면적을 대폭 줄일 수 있다.
<실험예>
다음의 표 2는 종래와 같이 서브 워드라인 드라이버를 사용하고 서브 워드라인 드라이버 상에 상위 데이터 입출력 라인을 배치하는 경우와, 본 실시예와 같이 서브 워드라인을 스트래핑 방식으로 연결하면서 상위 데이터 입출력 라인을 매트 상에 배치하는 경우 각각에 대한 512M DDR2 메모리 장치의 뱅크의 로우 길이를 나타내는 표이다. 여기서, 본 표에서는 매트의 면적을 임의로 100으로 정한 후, 이에 환산한 값을 나타낼 것이다.
<표 2>
매트 사이즈 서브 워드라인 드라이버 영역 사이즈 뱅크의 로우 길이
종래기술 100×32개 15×33개 7390
실시예 100×32개 3×33개 6598
표 3은 종래와 같이 서브 워드라인 드라이버를 사용하고 서브 워드라인 드라이버 상에 상위 데이터 입출력 라인을 배치하는 경우와, 본 실시예와 같이 서브 워드라인을 스트래핑 방식으로 연결하면서 데이터 입출력 라인을 매트 상에 배치한 경우 각각에 대해 512M DDR3 메모리 장치의 뱅크의 로우 길이를 나타내는 표이다.
<표 3>
매트 사이즈 서브 워드라인 드라이버 영역 사이즈 뱅크의 로우 길이
종래기술 100×32개 30×33개 8380
실시예 100×32개 3×33개 6598
표 4는 종래와 같이 서브 워드라인 드라이버를 사용하고 서브 워드라인 드라이버 상에 데이터 입출력 라인을 배치하는 경우와, 본 실시예와 같이 서브 워드라인을 스트래핑 방식으로 연결하면서 데이터 입출력 라인을 매트 상에 배치한 경우 각각에 대한 1G DDR2 메모리 장치의 뱅크의 로우 길이를 나타내는 표이다.
<표 4>
매트 사이즈 서브 워드라인 드라이버 영역 사이즈 뱅크의 로우 길이
종래기술 100×32개 15×33개 14780
실시예 100×32개 3×33개 13196
표 5는 종래와 같이 서브 워드라인 드라이버를 사용하고 서브 워드라인 드라이버 상에 데이터 입출력 라인을 배치하는 경우와, 본 실시예와 같이 서브 워드라인을 스트래핑 방식으로 연결하면서 데이터 입출력 라인을 매트 상에 배치한 경우 각각에 대해 1G DDR3 메모리 장치의 뱅크의 로우 길이를 나타내는 표이다.
<표 5>
매트 사이즈 서브 워드라인 드라이버 영역 사이즈 뱅크의 로우 길이
종래기술 100×32개 30×33개 16760
실시예 100×32개 3×33개 13196
상기 표들에 의하면, 같은 집적도에서, 본 발명의 실시예와 종래기술은 서브 워드라인 드라이버를 사용하지 않음에 의해, 뱅크 로우 길이를 현격히 줄일 수 있다.
또한, 상기 표에 의하면, 집적도가 증가되어 데이터 입출력 라인의 수가 증대되더라도, 데이터 입출력 라인들이 모두 매트 상에 위치됨에 따라, 동일 집적도를 갖는 뱅크는 동일한 로우 길이를 갖는다.
이상 본 발명은 상기 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상의 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능하다.
도 1은 일반적인 반도체 메모리 장치의 뱅크를 개략적으로 보여주는 평면도,
도 2는 본 발명의 실시예에 따른 반도체 메모리 장치의 뱅크를 보여주는 평면도,
도 3은 도 2의 매트를 확대하여 보여주는 평면도,
도 4는 본 발명의 실시예에 따른 서브 워드라인 스트래핑을 보여주는 반도체 메모리 장치의 단면도,
도 5는 본 발명의 실시예에 따른 데이터 입출력 라인의 추출 회로부를 보여주는 회로도, 및
도 6은 본 발명의 다른 실시예에 따른 반도체 메모리 장치의 매트를 보여주는 평면도이다.
<도면의 주요 부분에 대한 부호의 설명>
100 : 뱅크 110 : 매트
150 : 제어 블록 180 : 데이터 입출력 라인 추출 회로부
220 : 서브 워드라인 250 : 금속 배선

Claims (12)

  1. 매트;
    상기 매트 상부에 상기 매트의 로우 방향으로 연장되었으며 각각 금속 배선에 의해 스트래핑된 복수의 서브 워드라인; 및
    상기 매트 상부에 상기 매트의 컬럼 방향으로 연장된 복수의 상위 데이터 입출력 라인을 포함하는 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    상기 매트의 로우 방향 가장자리 외측에 위치되는 센스 앰프 어레이 영역을 더 포함하는 반도체 메모리 장치.
  3. 제 2 항에 있어서,
    상기 센스 앰프 어레이 영역에 상기 복수의 상위 데이터 입출력 라인을 추출하는 회로부를 더 배치하는 반도체 메모리 장치.
  4. 제 2 항에 있어서,
    상기 매트의 컬럼 방향 가장자리 외측에 위치되는 서브 워드라인 제어 영역을 더 포함하는 반도체 메모리 장치.
  5. 제 4 항에 있어서,
    상기 센스 앰프 어레이 영역과 상기 서브 워드라인 제어 영역의 교차점에 크로스 영역이 더 구비되고,
    상기 크로스 영역에 상기 복수의 상위 데이터 입출력 라인을 추출하기 위한 회로가 배치되는 반도체 메모리 장치.
  6. 로우 방향으로 배열된 복수의 서브 워드라인 및 컬럼 방향으로 배열된 복수의 상위 데이터 입출력 라인이 상부에 배치된 매트; 및
    상기 복수의 상위 데이터 입출력 라인과 만나도록 매트의 가장자리에 배치되는 센스 앰프 어레이 영역; 및
    상기 복수의 상위 데이터 입출력 라인을 추출하는 회로부를 포함하며,
    상기 서브 워드라인은 금속 라인으로 스트래핑되어 선택되는 반도체 메모리 장치.
  7. 제 6 항에 있어서,
    상기 상위 데이터 입출력 라인의 추출 회로부는 상기 센스 앰프 어레이 영역에 배치되는 반도체 메모리 장치.
  8. 제 6 항에 있어서,
    상기 상위 데이터 입출력 라인의 추출 회로는 상기 센스 앰프 어레이 양측 외곽에 배치되는 반도체 메모리 장치.
  9. 복수의 매트;
    상기 매트 상부에 상기 매트의 로우 방향으로 연장되며, 각각 금속 배선에 의해 스트래핑된 복수의 서브 워드라인;
    상기 매트 상부에 상기 매트의 컬럼 방향으로 연장된 복수의 상위 데이터 입출력 라인;
    상기 복수의 상위 데이터 입출력 라인과 연결되어, 상기 상위 데이터 입출력 라인을 추출하는 회로부;
    상기 매트의 로우 방향과 평행한 가장자리에 배치되는 센스 앰프 어레이 영역;
    상기 매트의 컬럼 방향과 평행한 가장자리에 배치되는 서브 워드라인 제어 영역;
    상기 센스 앰프 어레이 영역 및 상기 서브 워드라인 제어 영역의 교차점에 위치하는 크로스 영역을 포함하는 반도체 메모리 장치.
  10. 제 9 항에 있어서,
    상기 상위 데이터 입출력 라인을 추출하는 회로부는 상기 센스 앰프 어레이 영역에 배치되는 반도체 메모리 장치.
  11. 제 9 항에 있어서,
    상기 상위 데이터 입출력 라인을 추출하는 회로부는 상기 크로스 영역에 배치되는 반도체 메모리 장치.
  12. 제 10 항에 있어서,
    상기 서브 워드라인과 스트래핑된 금속 배선은 상기 서브 워드라인과 동일한 선폭을 갖는 반도체 메모리 장치.
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* Cited by examiner, † Cited by third party
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