KR20100112490A - 데이터 라인 레이아웃 - Google Patents

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KR20100112490A
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양향자
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유학수
안영수
김중현
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Abstract

본 발명은 생산성을 증대 또는 극대화할 수 있는 데이터 라인 레이아웃을 개시한다. 그의 레이아웃은, 메모리 셀 어레이 영역 상부를 지나는 컬럼 선택 라인을 제 1 방향으로 배치하고, 입출력 센스엠프와 입출력 패드간에 연결되는 데이터 라인을 상기 컬럼 선택 라인과 동일 층에서 상기 제1 방향으로 평행하게 배치하여 칩 사이즈를 감소시킬 수 있으며 금속 라인을 추가적으로 형성하는 별도의 공정을 생략함에 따라 생산성을 향상시킬 수 있다.
데이터 버스 라인(data bus line), 컬럼 선택 라인(column selection line), 셀(cell), 칩(chip)

Description

데이터 라인 레이아웃{data line layout}
본 발명은 반도체 메모리에 관한 것으로, 구체적으로 반도체 메모리 소자의 입출력 센스엠프 및 입출력 패드간에 연결되는 데이터 라인 레이아웃에 관한 것이다.
반도체 메모리의 메모리 셀들은 데이터 전송률을 향상시키기 위해 뱅크(bank)라는 개념의 단위로 구성되며, 하나의 뱅크는 각각이 복수개의 메모리 셀을 포함하는 어레이 디램 셀 블록(array DRAM cell block)으로 다시 세분화된다. 여기서, 각 셀 블록으로의 데이터 입출력을 제어하는 비트라인 센스 앰프는 로컬 입출력 라인을 통해 글로벌 입출력 라인에 연결된다. 글로벌 입출력 라인은 해당 뱅크에 포함된 모든 블록들에 의해 공유된다. 글로벌 입출력 라인(GIO Line)은 글로벌 입출력 센스엠프를 통해 모든 뱅크를 공유하는 데이터 버스 라인에 연결된다. 또한, 데이터 버스 라인들은 해당 데이터 입출력 패드에 연결된다.
종래에 데이터 버스 라인이 셀 어레이 영역 외곽의 페리 영역으로 우회하여 배치됨에 따라 칩 사이즈의 축소가 난이하고, 그만큼 도전 경로가 길어져 전기적인 특성이 저하되는 문제점이 있었다.
상기와 같은 문제점을 해결하기 위한 본 발명의 목적은, 데이터 버스 라인의 도전 경로를 짧게 하여 칩 사이즈의 축소를 용이하게 하고, 전기적인 특성을 증대 또는 극대화할 수 있는 데이터 라인 레이아웃을 제공하는 데 있다.
본 발명에 따른 데이터 라인 레이아웃은, 컬럼 선택 라인을 제 1 방향으로 배치하고; 입출력 센스엠프와 입출력 패드간에 연결되는 데이터 라인을 상기 컬럼 선택 라인과 동일 층에서 상기 제 1 방향으로 평행하게 배치하는 것을 특징으로 한다.
여기서, 상기 데이터 라인은 셀 어레이 영역 상에 배치한다.
또한, 상기 입출력 센스엠프는 로컬 입출력 센스엠프와 글로벌 센스엠프를 포함하고, 상기 데이터 라인은 상기 글로벌 센스 엠프와 상기 입출력 패드간에 배치한다.
상기 로컬 입출력 센스엠프와 상기 글로벌 센스 엠프간에 연결되는 글로벌 입출력 라인을 상기 데이터 라인과 동일한 층에서 상기 제 1 방향으로 동일하게 평 행 배치한다.
그리고, 상기 컬럼 선택 라인으로 인가되는 컬럼 선택 라인 신호에 의해 스위칭되고, 셀 어레이영역을 가로지르는 비트라인에 연결된 비트라인 센스엠프와 상기 로컬 입출력 센스엠프간에 연결되는, 로컬 입출력 라인을 상기 제 1 방향에 교차되는 제 2 방향으로 배치한다.
상기 로컬 입출력 라인은 상기 데이터 라인 및 상기 글로벌 입출력 라인의 하부에 형성되는 것이 바람직하다.
상기한 바와 같은 본 발명의 실시 예적 구성에 따르면, 메모리 셀 어레이 영역상에 형성되는 컬럼 선택 라인과 동일 층에서 평행한 방향으로 데이터 버스 라인을 배치하여 칩 사이즈의 축소를 용이하게 하고, 도전 경로를 단축시켜 전기적인 특성을 증대 또는 극대화할 수 있는 효과가 있다.
이하, 도면을 참조하여 본 발명의 실시 예에 따른 데이터 라인 레이아웃을 자세하게 설명하기로 한다. 이하의 실시예에서 많은 특정 상세 내용들이 도면을 따라 예를 들어 설명되고 있지만, 이는 본 분야의 통상의 지식을 가진 자에게 본 발명의 보다 철저한 이해를 돕기 위한 의도 이외에는 다른 의도 없이 설명되었음을 주목(note)하여야 한다. 그렇지만, 본 발명이 이들 특정한 상세 내용들 없이도 실 시될 수 있을 것임은 본 분야의 숙련된 자들에 의해 이해될 수 있을 것이다.
도 1은 본 발명의 실시예에 따른 데이터 라인 레이아웃을 설명하기 위해 나타낸 회로도이다.
도 1에 도시된 바와 같이, 트랜지스터(12)와 커패시터(14)로 이루어진 메모리 셀(10)에서부터 데이터 패드(110)까지 데이터 신호를 입출력시키기 위해서는 각종 센스 앰프(40, 60, 80, 100)들과 함께 다양한 도전성 배선들(20, 30, 50, 70, 90, 120)이 유기적으로 연결되어 있다.
메모리 셀(10)은 워드 라인(30)과 비트 라인이 교차되는 부분에서 하나의 단위 소자로 형성되어 있다. 워드 라인(30)과 비트 라인(20)은 메모리 셀(10)의 트랜지스터(12)를 스위칭하고, 데이터를 입출력하는 기본적인 배선으로서, 기판(도 3의 13)의 표면에 형성되는 상기 트랜지스터(12)와 함께 형성되거나 근접하는 적층 구조로 형성될 수 있다. 여기서, 비트 라인(20)은 비트 라인바(B/LB)까지도 포함하여 복수개가 하나의 페어(pair)로서 형성되어 있다.
반면, 각종 센스 앰프(40, 60, 80)들과 입출력 버퍼(100) 및 데이터 패드(110)간에 연결되는 로컬 입출력 라인(50)과, 글로벌 입출력 라인(70)과, 컬럼 선택 라인(120)과, 데이터 버스 라인(90)은 메모리 셀(10)의 상부에서 금속 배선(metal line)으로 형성될 수 있다. 여기서, 로컬 입출력 라인(50)은 비트 라인 센스 앰프(40)와, 로컬 입출력 센스 앰프(60)를 연결한다. 글로벌 입출력 라인(70)은 로컬 입출력 센스 앰프(60)와, 글로벌 입출력 센스 엠프(80)를 연결한다. 그리고, 데이터 버스 라인(90)은 글로벌 입출력 센스 엠프(80)와, 입출력 버퍼(100) 또 는 데이터 패드(110)를 연결한다. 이러한 금속 배선들은 각각 복수개가 하나의 페어로서 형성되어 있으며, 하부의 메모리 셀(10) 또는 각종 센스 앰프(40, 60, 80)들의 트랜지스터와 콘택 플러그에 의해 전기적으로 연결될 수 있다. 따라서, 메모리 셀(10) 상에 금속 배선을 형성하는 공정은 일명 백엔드 공정(back end process)이라 칭하여 진다.
본 발명의 실시예에서는 메모리 셀(10) 상부에 대부분의 금속 배선들을 적층 구조로 형성할 수 있다. 이때, 금속 배선들은 메모리 셀(10) 상부에 순차적으로 적층될 수 있다. 예컨대, 로컬 입출력 라인(50)은 메모리 셀(10) 상에 제 1 금속 배선으로 형성되고, 컬럼 선택 라인(120)과, 글로벌 입출력 라인(70)과, 데이터 버스 라인(90)은 상기 제 1 금속 배선의 상부에서 제 4 층간 절연막(도 3의 39)에 의해 절연되는 제 2 금속 배선으로 형성될 수 있다.
도 2는 도 1에서 개시된 배선들의 배치 방향을 나타낸 평면도로서, 로컬 입출력 라인(50)은 메모리 셀(10) 상부에서 워드 라인(30) 방향으로 형성되고, 컬럼 선택 라인(120)과, 글로벌 입출력 라인(70)과, 데이터 버스 라인(90)은 비트 라인(20) 방향으로 형성될 수 있다.
컬럼 선택 라인(120), 글로벌 입출력 라인(70), 데이터 버스 라인(90)은 동일 층에 형성되는 제 2 금속 배선들로서, 설계 공간의 효율을 높이기 위해 서로 평행하게 배치되고 있다. 또한, 컬럼 선택 라인(120), 글로벌 입출력 라인(70), 및 데이터 버스 라인(90)은 서로 교번하여 배치되거나, 각각이 하나로 각각이 밀집되게 군집하여 배치되어도 무방하다. 이때, 컬럼 선택 라인(120), 글로벌 입출력 라 인(70), 및 데이터 버스 라인(90)은 동일한 메모리 셀(10) 또는 뱅크(도 4의 210)에서 연결되거나, 서로 다른 메모리 셀(10) 또는 뱅크(210)에 연결될 수 있다.
도시되지는 않았지만, 로컬 입출력 라인(50)과 동일한 방향으로 복수개의 워드 라인(30) 중 어느 하나를 선택하기 위해 워드라인 선택 신호가 입력되는 워드라인 선택 라인(Word line Selection Line : WSL이라 칭함)이 형성될 수 있다.
도 3은 도 2의 A영역을 절개하여 나타낸 사시도이다.
도 3에 의하면, 기판(13) 상부에 소스(S), 드레인(D), 및 게이트(D)로 이루어진 트랜지스터(12)가 형성되어 있고, 상기 트랜지스터(12)의 드레인(D)에 전기적으로 연결되면서 제 1 층간 절연막(34) 상에 비트 라인(20)이 제 1 방향으로 형성되어 있다. 상기 트랜지스터(12)는 기판(13) 내에 형성되는 소자 분리막(11)에 의해 독립적으로 형성될 수 있다. 또한, 게이트(D)에 전기적으로 접촉되는 워드 라인(30)이 제 2 방향으로 형성되어 있다. 따라서, 비트 라인(20)과 워드 라인(30)은 게이트 상부 절연막(32)과 제 1 층간 절연막(34)에 의해 전기적으로 절연되어 있다.
또한, 비트 라인(20) 상의 제 2 층간 절연막(36)과 제 3 층간 절연막(38)의 상부에서 로컬 입출력 라인(50)이 제 2 방향으로 형성되어 있고, 상기 로컬 입출력 라인(50) 상부의 제 4 층간 절연막(39) 상에 컬럼 선택 라인(120), 글로벌 입출력 라인(70), 및 데이터 버스 라인(90)이 제 1 방향으로 형성되어 있다. 컬럼 선택 라인(120), 글로벌 입출력 라인(70), 및 데이터 버스 라인(90)은 동일한 층에서 동일한 재질로 형성된다.
도시되지는 않았지만, 제 2 층간 절연막(36)과 제 3 층간 절연막(38) 사이에는 커패시터(14)가 형성되어 있다. 커패시터(14)는 트랜지스터(12)의 소스(S)에 형성되는 DC 콘택 플러그에 전기적으로 연결되어 있다.
본 발명의 실시예에 따른 데이터 버스 라인(90) 레이아웃은 메모리 셀 어레이 영역의 상부에서 컬럼 선택 라인(120), 글로벌 입출력 라인(70), 및 데이터 버스 라인(90)이 동일 층에서 동일한 방향으로 형성될 수 있다. 종래에는 워드 라인(30) 및 비트 라인(20)이 형성된 메모리 셀 어레이 영역의 상부에 컬럼 선택 라인(120)과 글로벌 입출력 라인(70)이 형성되고, 메모리 셀 어레이 영역 외곽에 정의되는 주변 영역(220)의 상부에 데이터 버스 라인(90)이 형성되었다. 덧붙여, 컬럼 선택 라인(120) 및 글로벌 입출력 라인(70)이 형성된 메모리 셀 어레이 영역의 상부에서 제 3 금속 배선으로 별도의 포토리소그래피 공정을 통해 데이터 버스 라인(90)을 형성할 수 있으나, 이는 공정 단가를 높이기 때문에 생산성이 떨어질 수 있다.
이와 같이, 컬럼 선택 라인(120) 및 글로벌 입출력 라인(70)과 동일 층에서 주변 영역(220)(도 4의 220)의 상부에 배치되는 데이터 버스 라인(90)을 메모리 셀 어레이 영역의 상부에 배치하는 방법은 다음과 같다.
본 발명의 실시예에서는 메모리 셀(10) 어레이 상부에서 형성되는 컬럼 선택 라인(120)의 개수를 줄임으로서, 데이터 버스 라인(90)을 메모리 셀(10) 어레이 상부에 형성할 수 있다. 예컨대, 컬럼 선택 라인(120)은 기존에 2개의 로컬 입출력 라인(50)을 공유하는 것을 4개 또는 8개의 로컬 입출력 라인(50)을 공유하도록 배 치됨에 따라 그 개수가 줄어들 수 있다. 따라서, 컬럼 선택 라인(120)이 기존에 비해 줄어든 개수만큼의 데이터 버스 라인(90)이 메모리 셀(10) 어레이 상부에 형성되도록 설계될 수 있다.
도 4는 메모리 셀 어레이 영역을 통과하여 배치되는 데이터 버스 라인(90)을 나타낸 평면도로서, 본 발명의 실시예에 따른 데이터 버스 라인(90)은 메모리 셀 어레이 영역의 상부를 통과함에 따라 종래(90a)에 비해 칩(200) 사이즈가 줄어들게 하고, 배선의 길이가 줄어들어 전기적인 특성 또한 우수하게 나타날 수 있다.
반도체 메모리 소자의 칩(200)은 크게 4개의 뱅크(210)로 구분되며 각 상기 뱅크(210)의 외곽에 주변(peripheral) 영역이 형성되어 있다. 뱅크(210)는 다수개의 메모리 셀(10)이 군집된 것으로, 메모리 셀 어레이 영역과 일맥상통할 수 있다. 하나의 뱅크(210)는 복수개의 셀 블록(cell block, 212)으로 다시 세분화될 수 있다. 셀 블록(212)의 둘레(214)에는 도 1에서의 비트 라인 센스 앰프(40)와, 로컬 입출력 센스 앰프(60)가 형성되어 있고, 주변 영역(220)에는 글로벌 입출력 센스 엠프(80) 및 데이터 패드(110)가 형성되어 있다. 따라서, 이들을 연결하는 배선들(50, 60, 90, 120)은 메모리 셀 어레이 영역과 주변 영역(220)에 모두 배치될 수 있다.
특히, 칩(200) 중심에 형성된 글로벌 입출력 센스 엠프(80)로부터 칩(200) 외곽의 입출력 버퍼(100) 또는 데이터 패드(110)까지 연결되는 본 발명의 실시예의 데이터 버스 라인(90)은 메모리 셀 어레이 영역 상부로 배치함으로서 종래(90a)보다 배선의 길이를 줄일 수 있다. 따라서, 데이터 버스 라인(90)의 길이가 줄어듦으 로서 이로 인한 칩(200) 사이즈 축소의 제한을 줄일 수 있다. 또한, 데이터 버스 라인(90)이 최 단축거리로 형성될 수 있기 때문에 전기적인 특성을 향상시킬 수 있다.
예컨대, 본 발명의 실시예에 따른 데이터 버스 라인(90)은 칩(200) 중앙의 주변 영역(220)에서 메모리 셀 어레이 영역 상부를 거쳐 칩(200) 외곽의 주변 영역(220)까지 약 5900㎛의 길이로 짧게 형성될 수 있으나, 주변 영역(220)만을 통해 우회하여 연결되는 종래의 데이터 버스 라인(90a)은 14500㎛의 길이로 원거리로 형성될 수 있다.
덧붙여, 칩(200) 중앙의 주변 영역(220)에 형성된 글로벌 입출력 센스 앰프(80)와 칩(200) 외곽의 주변 영역(220)에 형성된 입출력 버퍼(100)가 서로 평행한 위치에 있지 못할 경우, 일부 데이터 버스 라인(90)은 불가피하게 주변 영역(220)을 따라 형성될 수도 있다. 따라서, 데이터 버스 라인(90)은 뱅크(210) 내부의 메모리 셀 어레이 영역의 상부를 통과하면서 최단 거리로 형성됨을 알 수 있다.
결국, 본 발명의 실시예에 따른 데이터 라인 레이아웃은 컬럼 선택 라인(120)과, 글로벌 입출력 라인(70)과 함께 데이터 버스 라인(90)을 메모리 셀 어레이 영역의 상부에서 동일 층 및 동일한 방향으로 배치함으로서 칩(200) 사이즈 축소의 제한을 줄이고, 전기적인 특성을 향상시킬 수 있다.
상기한 설명에서는 본 발명의 실시예를 위주로 도면을 따라 예를 들어 설명하였지만, 본 발명의 기술적 사상의 범위 내에서 본 발명을 다양하게 변형 또는 변 경할 수 있음은 본 발명이 속하는 분야의 당업자에게는 명백한 것이다. 본 발명의 실시 예에 따른 데이터 라인 레이아웃은 디램(DRAM)에 대해 설명되어 있으나 반도체 메모리의 어느 설계에도 적용될 수 있다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
도 1은 본 발명의 실시예에 따른 데이터 라인 레이아웃을 설명하기 위해 나타낸 회로도.
도 2는 도 1에서 개시된 배선들의 배치 방향을 나타낸 평면도.
도 3은 도 2의 A영역을 절개하여 나타낸 사시도.
도 4는 메모리 셀 어레이 영역을 통과하여 배치되는 데이터 버스 라인을 나타낸 평면도,
※도면에 나타난 주요 부호에 대한 설명※
10 : 메모리 셀 20 : 비트 라인
30 : 워드 라인 40 : 비트 라인 센스 앰프
50 : 로컬 입출력 라인 60 : 로컬 입출력 센스 앰프
70 ; 글로벌 입출력 라인 80 : 글로벌 입출력 센스 앰프
90 : 데이터 버스 라인 100 : 입출력 버퍼
110 : 데이터 패드 120 : 컬럼 선택 라인
200 : 칩

Claims (7)

  1. 데이터 라인 레이아웃에 있어서:
    컬럼 선택 라인을 제 1 방향으로 배치하고;
    입출력 센스엠프와 입출력 패드간에 연결되는 데이터 라인을 상기 컬럼 선택 라인과 동일 층에서 상기 제 1 방향으로 평행하게 배치하는 것을 특징으로 하는 데이터 라인 레이아웃.
  2. 제 1 항에 있어서,
    상기 데이터 라인은 셀 어레이 영역 상에 배치하는 것을 특징으로 하는 데이터 라인 레이아웃.
  3. 제 1 항에 있어서,
    상기 입출력 센스엠프는 로컬 입출력 센스엠프와 글로벌 센스엠프를 포함함을 특징으로 하는 데이터 라인 레이아웃.
  4. 제 3 항에 있어서,
    상기 데이터 라인은 상기 글로벌 센스 엠프와 상기 입출력 패드간에 배치하는 것을 특징으로 하는 데이터 라인 레이아웃.
  5. 제 3 항에 있어서,
    상기 로컬 입출력 센스엠프와 상기 글로벌 센스 엠프간에 연결되는 글로벌 입출력 라인을 상기 데이터 라인과 동일한 층에서 상기 제 1 방향으로 동일하게 평행 배치하는 것을 특징으로 데이터 라인 레이아웃.
  6. 제 3 항에 있어서,
    상기 컬럼 선택 라인으로 인가되는 컬럼 선택 라인 신호에 의해 스위칭되고, 셀 어레이영역을 가로지르는 비트라인에 연결된 비트라인 센스엠프와 상기 로컬 입출력 센스엠프간에 연결되는, 로컬 입출력 라인을 상기 제 1 방향에 교차되는 제 2 방향으로 배치하는 것을 특징으로 하는 데이터 라인 레이아웃.
  7. 제 6 항에 있어서,
    상기 로컬 입출력 라인은 상기 데이터 라인 및 상기 글로벌 입출력 라인의 하부에 형성되는 것을 특징으로 하는 데이터 라인 레이아웃.
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