CN111033616B - 半导体存储器装置中的电力供应布线 - Google Patents

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Abstract

本发明大体上涉及半导体装置中的电力供应布线的领域。在一个实施例中，揭示一种半导体装置，其包含：最上部金属层，其包含电力供应增强布线；电力供应布线，其通过所述最上部金属层与所述最上部金属层下方的金属层之间的通孔耦合到所述电力供应增强布线；以及至少一个存储器装置组件，其经安置为与在所述最上部金属层和所述最上部金属层下方的所述金属层之间的所述通孔竖直对准。

Description

半导体存储器装置中的电力供应布线
技术领域
本发明大体上涉及半导体装置中的电力供应布线的领域。更具体地，本发明涉及用于电力供应增强布线的通孔的布设。
背景技术
存储器装置广泛地用于将信息存储在例如计算机、无线通信装置、相机、数字显示器等各种电子装置中。通过对存储器装置的不同状态进行编程来存储信息。举例来说，二进制装置具有两个状态，通常标示为逻辑“1”或逻辑“0”。在其它系统中，可存储多于两个的状态。为了存取所存储的信息，电子装置可读取或感测存储器装置中的所存储信息。为了存储信息，电子装置可写入或编程存储器装置中的状态。
存在各种类型的存储器装置，包含随机存取存储器(RAM)、只读存储器(ROM)、动态RAM(DRAM)、同步动态RAM(SDRAM)、铁电RAM(FeRAM)、磁性RAM(MRAM)、电阻性RAM(RRAM)、快闪存储器等。存储器装置可以是易失性或非易失性的。非易失性存储器(例如，快闪存储器)即使在没有外部电源的情况下仍可将数据存储很长一段时间。易失性存储器装置(例如，DRAM)除非被外部电源周期性地刷新，否则可随时间推移而丢失其存储的状态。二进制存储器装置可例如包含带电或放电电容器。
存储器装置通常包含贯穿装置的电力供应线，其从电力供应器提供电力到存储器中包含的各种晶体管和其它组件。电力供应线通常布置于与装置相关联的不同金属层中。在从电力供应器传输电力时，这些电力供应线的电阻率可耗散电力且生成热量。电力沿着电力供应线行进越远，此电力耗散和发热会越大。另外，一些金属层具有比其它金属层大的电阻率。在一些情况下，下部金属层具有比上部金属层高的电阻率。因此，在位于下部金属层中的电力供应线上传输的电力可比在位于上部金属层中的电力供应线上传输的电力对耗散更敏感。
为了减少这些电力耗散和发热问题，一些存储器装置包含再分布层，所述再分布层包含对装置内的某些位置提供电力的低电阻率线。此层可称为“iRDL层”且可在组装工艺之前发生的半导体工艺中形成。iRDL层可为装置的最上部层，其可为装置中的最低电阻率层。在一些情况下，iRDL层是金属3层(M3)上方的金属4层(M4)。
为了将电力从iRDL层传送到存储器装置的下部层，存储器装置可包含一或多个通孔，也被称为接触插塞。存储器装置可包含一或多个“iRDL通孔”，其提供iRDL层(“iRDL线”)中的配电线到位于底层金属层中的布线之间的导电路径。在一个实例中，iRDL通孔提供金属4层与金属3层之间的导电路径。存储器装置还可包含提供其它层之间的导电路径的额外通孔，例如M3-M2通孔。
常规地，存储器装置包含用于iRDL通孔的布设的专用区域。这些专用区域用以避免干扰控制信号或在再分布层下方的区域中可存在的其它布线。这些专用区域导致芯片大小、功率消耗的不希望的增加以及其它缺点。因此，此项技术中需要改进的iRDL通孔布设。
发明内容
在本发明的一方面中，一种半导体装置包含多层级布线结构，所述多层级布线结构包含第一层级布线层、第二层级布线层和在第一层级布线层与第二层级布线层之间的绝缘膜。所述半导体装置进一步包含第一和第二存储器片块。第一存储器片块包含多个第一存储器单元、各自形成为所述第一层级布线层的多个第一电力供应线、各自形成为所述第二层级布线层的多个第二电力供应线以及各自形成为所述第二层级布线层的多个信号线。第二存储器片块包含多个第二存储器单元、各自形成为所述第一层级布线层的多个第三电力供应线以及各自形成为所述第二层级布线层的多个第四电力供应线，其中所述多个信号线不到达所述第二存储器片块。所述半导体装置进一步包含在所述多层级布线结构上方的再分布布线层以及经形成为所述再分布布线层的电力供应增强线。所述电力供应增强线超出所述第一存储器片块且到达所述第二存储器片块上方以电耦合到所述多个第四电力供应线中的至少一个。
在本发明的一方面中，一种半导体装置包含第一和第二存储器片块，所述第一和第二存储器片块中的每一者包含多个存储器单元，并且进一步包含所述第一存储器片块上方的多个第一电力布线和所述第二存储器片块上方的多个第二电力布线。所述半导体装置进一步包含在第一和第二存储器片块之间的感测放大器以及数据放大器，所述数据放大器经布置以使得第二存储器片块包夹在所述数据放大器与所述感测放大器之间。所述半导体装置进一步包含主输入/输出线、绝缘层、电力供应增强布线和接触插塞。主输入/输出线以与所述数据放大器的电连接从所述数据放大器延伸，且经过所述第二存储器片块上方且以与所述感测放大器的电连接终止于所述感测放大器上方。所述绝缘层覆盖所述多个第一电力布线、所述多个第二电力布线和所述主输入/输出线。电力供应增强布线在所述绝缘层上方，且所述接触插塞在所述绝缘层中以将电力供应增强布线电连接到第一存储器片块上方的所述多个第一电力供应布线中的至少一个。
在本发明的一方面中，一种半导体装置包含：最上部金属层，其包含电力供应增强布线；以及电力供应布线，其通过所述最上部金属层与所述最上部金属层下方的金属层之间的通孔耦合到所述电力供应增强布线。至少一个存储器装置组件经安置为与所述最上部金属层和所述最上部金属层下方的所述金属层之间的所述通孔竖直对准。
附图说明
图1是根据本发明的存储器的一部分的示意性说明。
图2是说明根据本发明的用于半导体存储器装置的实例布局的示意图。
图3是说明用于图2的半导体存储器装置的实例存储器排组的配置的示意图。
图4是说明用于图2的半导体存储器装置的数据路径的示意图。
图5是说明根据本发明的用于存储器装置的实例布局的示意图。
图6是图5中示出的通孔布设区域的平面图示意图。
图7是图6所示的通孔布设区域的横截面图。
图8是图5中示出的另一通孔布设区域的平面图示意图。
图9是说明根据本发明的用于存储器装置的另一实例布局的示意图。
图10是图9中示出的通孔布设区域的平面图示意图。
图11是图9中示出的另一通孔布设区域的平面图示意图。
图12是说明根据本发明的用于存储器装置的另一实例布局的示意图。
图13是图12中示出的通孔布设区域的平面图示意图。
具体实施方式
本发明的实施例避免了包含专用iRDL布局区的常规布置。并非使用专用区，本发明实施例在缺乏某些金属层布线但含有其它装置组件的装置位置中布设iRDL通孔，使得iRDL通孔布设区域并不专门专用于iRDL通孔。在一些实施例中，iRDL通孔布设在位于存储器排组的边缘处的存储器MAT上方。如本文所使用，“存储器MAT”大体上指代具有多个存储器单元的存储器排组的子单元。在其它实施例中，iRDL通孔可布设在边缘MAT和邻近列解码器两者上方。在其它实施例中，iRDL通孔可布设在邻近存储器MAT上方。
存储器架构的概述
图1是根据本发明的实施例的存储器100的一部分的示意性说明。存储器100包含存储器单元的阵列104，所述存储器单元可为例如DRAM存储器单元、SRAM存储器单元、快闪存储器单元或某一其它类型的存储器单元。存储器100可大体上经配置以与较大数字系统协作来操作，所述较大数字系统至少包含经配置以与存储器100通信的处理器。在本说明中，“外部”指代在存储器100外部的信号和操作，且“内部”指代在存储器100内的信号和操作。作为说明性实例，存储器100可耦合到向存储器100提供外部命令和时钟信号的微处理器。虽然本说明中的实例是针对同步存储器装置，但本文所描述的原理相等地适用于其它类型的同步集成电路。
存储器100可大体上经配置以执行从外部装置接收的读取和/或写入命令。读取命令将存储于阵列104中的数据在数据总线108上提供到外部装置。写入命令在数据总线108上从外部装置接收数据且将所述数据存储于存储器阵列104中。以下讨论大体上借助于实例而非限制来提及读取命令。在处理读取命令时，存储器100接收输入时钟信号CLK且生成内部时钟，所述内部时钟使内部信号同步以便以适当时序在数据总线108上提供输出数据。此处，存储器装置100使用延迟锁定环路112使内部信号同步，包含生成数据选通信号114。数据选通信号114作为输出提供到外部控制器，且在被请求的读取数据在数据总线108上可供外部控制器捕获时被断言。
存储器系统100包含通过命令总线120接收存储器命令的命令解码器116。命令解码器116通过生成对应控制信号来响应施加于命令总线120的存储器命令以在存储器阵列104上执行各种操作。举例来说，命令解码器116可生成内部控制信号以从存储器阵列104读取数据和/或将数据写入到所述存储器阵列。与特定命令相关联的行和列地址信号通过地址总线124施加于存储器100。地址总线124将行和列地址信号提供到地址寄存器128。地址寄存器128随后将单独列地址和单独行地址输出到存储器阵列104。
如在图1中可见，行和列地址可由地址寄存器128分别提供到行地址解码器132和列地址解码器136。列地址解码器128选择延伸通过阵列104的对应于相应列地址的位线。行地址解码器132包含或耦合到字线驱动器或相似组件，所述字线驱动器或相似组件激活阵列104中的对应于所接收行地址的相应存储器单元行。对应于所接收列地址的所选数据线(例如，一或多个位线)耦合到读取/写入电路140以经由输入输出数据总线108将读取数据提供到数据输出缓冲器或相似组件。写入数据通过数据输入缓冲器或相似组件和存储器阵列读取/写入电路140施加于存储器阵列104。
存储器100外部的信号的时序可通过外部时钟信号CLK确定。存储器100内的操作通常经同步于外部操作。延迟锁定环路112大体上经配置以接收外部时钟信号CLK且生成经同步内部时钟信号。由延迟锁定环路112生成的经同步内部时钟信号可提供到各种内部存储器组件以便根据外部时钟CLK促进命令、地址和数据信号的锁存。举例来说，数据输出可与外部时钟信号CLK同步地置于存储器100的数据总线104上，使得存储器装置100以允许外部控制器捕获数据的方式输出数据。为了以恰当时序输出数据，延迟锁定环路112响应于外部时钟信号而产生内部时钟信号且将内部时钟信号施加到存储器装置100中含有的锁存器以对数据计时。内部时钟信号和外部时钟CLK经同步以确保内部时钟信号在恰当时间对锁存器计时以成功地捕获命令。
图2是说明根据本发明的用于半导体存储器装置200的实例布局的示意图。图2的半导体装置200可对应于图1的存储器装置。图1中说明的某些组件从图2省略以便简化附图。图2包含存储器区域204和外围电路区域208。存储器区域204可包含多个存储器排组，所述多个存储器排组可对应于图1中说明的存储器排组104。借助于实例而非限制，图2的存储器区域204包含八个存储器排组B0-B7。在与存储器区域204相关联的存储器排组B0到B7当中，占存储器排组的一半的偶数存储器排组(B0、B2、B4、B6)按此次序沿着X方向布置于半导体芯片的在Y方向上的左半部分中。占存储器排组的剩余一半的奇数存储器排组(B1、B3、B5、B7)按此次序沿着X方向布置于半导体芯片的在Y方向上的右半部分中。
存储器区域204可以操作方式耦合到提供于外围电路区域208内的各种电路组件。外围电路区域208可在Y方向上经定位到存储器区域204的一侧。外围电路区域208可为沿着半导体芯片的边缘布置的第一衬垫区域。虽然图2未具体展示，但存储器阵列200也可与第二外围电路区域相关联，所述第二外围电路区域包含沿着半导体芯片的另一边缘布置的另一衬垫区域。第二外围电路区域可经布置在与第一外围电路区域208相对的侧上。应了解，借助于实例而非限制，在本文展示和描述具有位于芯片边缘处的衬垫区域的半导体装置。与本发明一致的实施方案可使用替代配置。举例来说，在一些实施方案中，衬垫区域可提供于半导体芯片的中心或中线处或附近。
外围电路区域208可包含一或多个电力生成器块212、一或多个DQ衬垫块216、一或多个列地址块220，和/或图2中未具体展示的其它组件。DQ衬垫块216可包含经由地址引脚接收地址输入的输入接收器，和锁存地址的地址锁存器电路。DQ衬垫块216还可包含将读取数据输出到数据I/O引脚的输出缓冲器和/或接收经由数据I/O引脚供应的写入数据的输入接收器。列地址块220可包含列地址解码器，其选择延伸通过存储器区域204的对应于相应列地址的位线。列地址块220的列地址解码器可对应于图1的列地址解码器128。电力生成器块212可包含将电力供应到与存储器200相关联的各种电路和组件的电力源。电力生成器块220可与从配电块208供应电力到各种组件的一或多个传输线或其它配电线相关联地提供。
在存储器区域204中提供的存储器排组B0-B7中的每一者包含经组织成多个存储器MAT的多个存储器单元。“存储器MAT”大体上指代存储器排组的子单元。存储器区域204另外包含一或多个支持组件，例如在X方向上邻近于存储器排组B0到B7中的每一者的一侧提供的行解码器(XDEC)224。可在Y方向上邻近于存储器区域204的一侧提供列解码器(YDEC)228和主放大器(DSA)232。
行解码器224是驱动多个字线以基于行地址选择存储器区域204内的特定存储器单元的电路。行解码器224可经配置以驱动行解码器224可直接耦合到的一或多个主字线(MWL)236。出于说明的目的，图2中展示一个主字线236。虽然图2中未图示，但各种主字线236可耦合到布置在与存储器排组B0-B7相关联的各种存储器MAT内的子字线(SWL)。如下文更详细地描述，此耦合可通过将主字线236连接到布置在各种存储器MAT内的子字线的各种组件发生。
列解码器228是基于列地址选择存储器单元区域204中含有的多个感测放大器的电路。列解码器228耦合到列地址解码器220，其可对应于图1的列地址解码器136。列解码器228经配置以通过驱动列选择(CS)240线来选择给定多个感测放大器。借助于实例而非限制，图2包含一个列选择线240。所选的感测放大器经由全局输入/输出线(GIO)244连接到主放大器232。主放大器232经配置以在DQ衬垫216与邻近存储器排组B0-B7之间传送数据。主放大器232通过全局输入/输出线244耦合到邻近存储器排组。主放大器232通过全局总线(GBUS)248耦合到DQ衬垫216。借助于实例而非限制，图2包含两个全局输入/输出线244和一个全局总线248。
图3是说明实例存储器排组300的配置的示意图。图3的实例存储器排组可对应于图2中所说明的存储器排组B0-B7中的一个。存储器排组300可包含列解码器(YDEC)304和主放大器(DSA)308。列解码器304可对应于图2的列解码器228。主放大器308可对应于图2的主放大器232。存储器排组300可包含沿着Y方向布置的多个存储器片块MAT 312a-n(统称为存储器MAT 312)。邻近电路区域316可在X方向上邻近于存储器片块MAT 312提供。邻近电路区域316可包含结合图4更详细地描述的若干支持组件。感测放大器区域(SAA)320可提供于在Y方向上彼此邻近的两个存储器MAT 312之间。
感测放大器区域320可包含多个感测放大器324。借助于实例而非限制，图3展示一个感测放大器324。在如图3所示的一些实施例中，感测放大器324可耦合到一对位线BLT和BLB。根据本发明的具有此配置的存储器装置可理解为具有开放位线结构或架构。此处，连接到感测放大器324的位线对中包含的位线BLT和BLB可分别布置于不同存储器片块MAT(即，在Y方向上彼此邻近的两个存储器片块MAT)中。
定位于Y方向末端部分中的存储器MAT 312a和存储器MAT 312n是所谓的末端片块。存储器片块MAT 312a和MAT 312n仅具有其它存储器片块MATb到MATm的位线数目的一半。因此，即使在Y方向上布置N个存储器片块，容量值也是N-1个片块的容量值。对于末端片块MAT 312a和MAT 312n两者，感测放大器区域320仅提供在一个Y方向侧上。因此，提供的位线BL的数目是其中在两侧上提供感测放大器区域320的正常存储器片块(例如，MAT 312b)的位线数目的一半。
感测放大器324放大在位线BLT和BLB的对中生成的电位差。由感测放大器324放大的读取数据传送到局部输入/输出线LIO(下文结合图4描述)，且接着进一步传送到全局输入/输出线(GIO)328。主放大器308可经由全局输入输出线328和耦合到全局输入/输出线328的组件耦合到感测放大器区域320中的感测放大器324。如图2所示，主放大器232可将全局输入/输出线244耦合到全局总线248，所述全局总线又耦合到DQ衬垫216。
图3展示全局输入/输出线328可在Y方向上布置于存储器MAT 312中的一或多个上方和感测放大器区域320中的一或多个上方。在Y方向上延伸的若干全局输入/输出线328可彼此平行设置且可连接到主放大器308。虽然图3中未具体展示，但局部输入/输出线可垂直于在Y方向上延伸的全局输入/输出线328而在X方向上延伸。局部输入/输出线、感测放大器324和全局输入/输出线328之间和当中的耦合可参考图4来理解。
图4是说明提供个别存储器单元(MC)404与DQ衬垫408之间的数据传送的数据路径400的示意图。存储器单元404可为在存储器MAT 412内以网格图案布置的多个存储器单元中的一个。存储器MAT 412可对应于图3中说明的存储器MAT 312中的一个。如图4中所示出，存储器片块412是子字线(SWL)416和位线(BT)420在其中延伸的区域。在存储器MAT 412中，存储器单元404布置于在X方向上延伸的子字线416和在Y方向上延伸的位线420的相应相交点。存储器单元404可具有其中单元晶体管和单元电容器串联连接于位线420中的对应一个与板布线(例如预充电线)之间的配置。单元晶体管可包含n沟道MOS晶体管，且其栅极电极可连接到子字线416中的对应一个。
与存储器片块412相关联的子字线416可由子字驱动器(SWD)424驱动。借助于实例而非限制，图4包含一个子字驱动器424。子字驱动器424中的每一者根据行地址驱动子字线416中的对应一者。如上文结合图2和图3所描述，行地址由行解码器XDEC提供，所述行解码器将行地址驱动到主字线(MWL)上。子字驱动器424提供主字线(MWL)与子字线(SWL)之间的耦合且在如此操作时以响应于由行解码器(XDEC)提供的行地址的适当信号驱动子字线416。一或多个子字驱动器424可位于图3中说明的邻近电路区域316中。图2展示实例主字线236，其对一或多个子字驱动器424提供输入。
图4中示出的数据路径400另外包含实例局部输入/输出线(LIO)428和实例全局输入/输出线(GIO)432。局部输入/输出线428和全局输入/输出线432是阶层式结构的输入/输出线。局部输入/输出线428用于传送从存储器单元404读出的数据和/或对存储器单元404的写入数据。局部输入/输出线428可为用于通过使用一对线来传送读取数据和写入数据的差动数据输入/输出线。全局输入/输出线432用于在主放大器(DSA)436与特定存储器排组的各种存储器MAT之间传送数据，所述存储器排组包含图4中示出的存储器MAT 412。因此，全局输入/输出线432用于将数据从存储器排组传送到主放大器436且将写入数据从主放大器436传送到存储器排组。全局输入/输出线432也可为用于通过使用一对线来传送读取数据和写入数据的差动数据输入/输出线。
图4中示出的数据路径400说明接近于存储器MAT 412且促进存储器单元404与局部输入/输出线428之间的数据传送的各种组件。感测放大器440经由位线420耦合到存储器单元404。感测放大器440经配置以经由列开关(YSW)444在位线420与局部输入/输出线428之间传送数据。列开关444可由列选择CS线(图2)驱动，所述列选择CS线使特定感测放大器440能够将其数据传送到局部输入输出线428上。局部输入线428作为输入在子放大器(SubAmp)448处接收。子放大器448大体上经配置以在局部输入/输出线428与全局输入/输出线432之间传送数据。一或多个列开关444可位于图3中说明的感测放大器区域320中。一或多个子放大器448可位于图3中说明的邻近电路区域316中。
再分布层
再次参看图2，根据本发明的存储器装置200可包含电力生成器块220，其将电力提供到位于存储器装置200的存储器区域204中的各种组件。在此方面，电力生成器块220可与向各种存储器装置200组件供应电力的一或多个传输线或其它配电线相关联地提供。此配电线的一个实例是iRDL线。如本文所使用，“iRDL”是指在组装工艺之前在半导体工艺中形成的再分布层。在一些情况下，iRDL线在金属3层(M3)上方的金属4层(M4)中。iRDL线可提供于最上部层中，所述最上部层可为装置中的最低电阻率层。图5中说明此iRDL线的实例。
图5是说明根据本发明的用于存储器装置500的实例布局的示意图。图5的存储器装置500可对应于图2的存储器装置。因此，存储器装置500包含存储器区域504和外围电路508区域。存储器区域504可包含多个存储器排组B0-B7，其中存储器区域504的左侧包含偶数存储器排组(B0、B2、B4、B6)且存储器区域504的右侧包含奇数(B1、B3、B5、B7)存储器排组。外围电路508区域可包含各种电路组件，例如一或多个电力生成器512、一或多个DQ衬垫516，和/或一或多个列地址块520。在内存储器区域504，存储器装置另外包含驱动主字线(MWL)536的行解码器(XDEC)524、驱动列选择(CS)线540的列解码器(YDEC)528，和提供全局输入/输出线(GIO)544与全局总线(GBUS)548之间的耦合的主放大器(DSA)532。
为了减少与配电相关联的功率耗散和发热问题，存储器装置可包含再分布层，所述再分布层包含对装置内的某些位置提供电力的低电阻率线。此层可称为“iRDL层”且可含有“iRDL线”。iRDL层在组装工艺之前发生的半导体工艺中形成。iRDL层可为装置的最上部层，其可为装置中的最低电阻率层。在一些情况下，iRDL层是金属3层(M3)上方的金属4层(M4)。图5的存储器装置500包含耦合到电力生成器块520的实例iRDL线502。借助于实例而非限制，图5展示两个iRDL线502。应了解，取决于实施方案，根据本发明的存储器装置500可包含更多或更少的iRDL线502。
为了将来自iRDL线502的电力提供给各种存储器装置500组件，存储器装置500可包含提供存储器装置500的各种层之间的导电路径的一或多个通孔。继续iRDL线布设于金属4层中的以上实例，存储器装置500可包含提供金属4层与金属3层之间的导电路径的一或多个M4-M3通孔。使用所述一或多个M4-M3通孔，电力可从iRDL线502提供到金属3层中的组件。在一些情况下，金属3层可含有将电力分布到存储器装置500中的各种点的配电线的网络。消耗由此配电网络提供的电力的组件可具有位于例如金属2层(M2)等下部装置层中的电力输入耦合件。因此，存储器装置500可另外包含提供金属3层与金属2层之间的导电路径的M3-M2通孔。
在确定用于存储器装置500的层之间的通孔的位置时，考虑位于各种装置层中的其它组件的位置。举例来说，金属3层可包含实施各种信号线的布线，例如输入/输出线(GIO)544、全局总线(GBUS)548和/或用于例如列解码器528、主放大器532等等组件的各种控制信号线。因此，提供金属4层与金属3层之间的导电路径的M4-M3通孔可放置于存储器装置500的原本在金属3层中不含信号布线的区域中。此M4-M3通孔可提供iRDL线502与将电力分布到存储器装置500中的各种点的配电线的网络之间的耦合。此配电网络还可位于金属2层中的电力线或耦合件。因此，存储器装置500还可包含可或可不接近于M4-M3通孔定位的M3-M2通孔。在确定用于M3-M2通孔的位置时，考虑金属2层中的其它布线和组件的位置。金属2层中可存在的布线的一个实例是由行解码器(XDEC)524驱动的主字线(MWL)536。
常规地，存储器装置包含用于iRDL通孔的布设的专用区域。这些专用区域用以避免干扰控制信号或在再分布层下方的区域中可存在的其它布线。这些专用区域导致芯片大小、功率消耗的不希望的增加以及其它缺点。本发明的实施例避免了包含专用iRDL布局区的常规布置。在此方面，本发明实施例可在缺乏某些金属层布线但含有其它装置组件的装置位置中布设iRDL通孔，使得iRDL通孔布设区域并不专门专用于iRDL通孔。继续iRDL层布设于金属4层中的以上实例，根据本发明实施例的存储器装置可包含提供iRDL线与至少部分地位于金属3层中的配电网络之间的导电路径的一或多个M4-M3通孔。存储器装置可另外包含进一步将电力分布到配电网络的下部层的一个或M3-M2通孔。
边缘MAT上方的iRDL通孔
图5提供根据本发明的存储器装置500的第一实例，其在缺乏某些金属层布线但含有其它装置组件的装置位置中布设iRDL通孔使得iRDL通孔布设区域未专门专用于iRDL通孔。更具体地，图5的存储器装置500在边缘MAT上方布设iRDL通孔。如结合图3所论述，定位于一列存储器MAT的一个末端处的存储器片块MAT称为“边缘MAT”。边缘MAT通常具有一半的存储器容量，因为其通常与仅一个感测放大器区域(SSA)相关联。图3示出多个存储器MAT312a-n，包含第一边缘MAT 312a和第二边缘MAT 312n。第一边缘MAT 312a是与主放大器308最接近的边缘MAT。第二边缘MAT 312n是距主放大器308最远的边缘MAT。图3还示出在Y方向上布置于存储器MAT 312中的一或多个上方和感测放大器区域320中的一或多个上方的全局输入/输出线328。如在图3中可见，全局输入/输出线328在所有存储器MAT上方延伸，除了最远离主放大器308的第二边缘MAT 312n。就是在最远离主放大器(DSA)的边缘MAT上方的区域这个区域可根据本公开的实施例布设iRDL通孔。
在图5中，位于偶数存储器排组(B0、B2、B4、B6)中的iRDL布设区域大体上以参考编号552指示。iRDL布设区域552大体上对应于边缘MAT(和与所述边缘MAT相关联的感测放大器区域(SAA))，所述边缘MAT最远离与所述边缘MAT属于的存储器排组相关联的主放大器532。如在图5中(且更具体地说图3中)可见，全局输入/输出线544未位于此iRDL布设区域552中。因为iRDL布设区域552至少在某些区域中缺乏全局输入/输出线544或其它金属3层布线，所以可在iRDL布设区域552中布设一或多个iRDL通孔。这些一或多个iRDL通孔的布设可参考包含iRDL布设区域552的放大视图的图6来理解。
图6是iRDL布设区域600的平面图示意图。iRDL布设区域600可对应于图5的iRDL布设区域552。iRDL布设区域600包含感测放大器区域604和边缘MAT 608。全局总线612在Y方向上延伸跨越感测放大器区域604和边缘MAT 608两者。例如用于列解码器(YDEC)和/或主放大器(DSA)的控制信号616在Y方向上延伸跨越感测放大器区域604和边缘MAT 608两者。全局输入/输出(GIO)线620在Y方向上延伸，但在感测放大器区域604处结束以使得它们并不延伸进入边缘MAT 608区域。主字线(MWL)624在X方向上延伸跨越边缘MAT 608。全局总线612、控制信号线616和全局输入/输出线620可布设于金属3层中。主字线624可布设于金属2层中。
图6另外包含在Y方向上延伸跨越感测放大器区域604和边缘MAT 608两者的iRDL线628a-d。借助于实例而非限制，图6包含四个iRDL线628a-d(统称为iRDL线628)。如结合图5所论述，iRDL线可耦合到电力生成器块且可经配置以将电力分布到存储器装置内的各种点。图6的iRDL线628包含两个外部iRDL线628a,d和两个内部iRDL线628b,c。iRDL线628可布设于金属4层中。
iRDL线628可将电力提供到安置于位于iRDL线的金属层(在一个实例中为M4)下方的金属层中的配电网络。为了将电力从iRDL线628提供到下部金属层，存储器装置可包含提供各种金属层之间的导电路径的通孔。iRDL通孔(M4-M3通孔)632可提供iRDL线628与位于金属3层中的配电网络的部分之间的耦合。在图6的实施例中，iRDL通孔632位于缺乏全局输入/输出线620或其它M3布线的区域中的边缘MAT 608上方。如图6所示，在边缘MAT 608上方和所述两个外部iRDL线628a,d下方的区域缺乏全局输入/输出线620或其它M3布线，而在边缘MAT 608上方和所述两个内部iRDL线628b,c下方的区域包含M3布线，例如全局总线612和控制信号线616。因此，在图6的实施例中，iRDL通孔632位于在边缘MAT 608上方和所述两个外部iRDL线628a,d下方的区域中。
如图6所示，iRDL通孔632可耦合到配电节点636，所述配电节点耦合到各种配电导线。第一配电导线640可位于金属3层中。第一配电导线640可在X方向上布置且可经配置以将电力分布到与存储器MAT 604相关联的存储器排组以及在X方向上邻近的存储器排组。第二配电导线644可位于金属2层中。第二配电导线644可大体上在Y方向上布置且经配置以将电力从第一配电导线640传输到在Y方向上邻近地定位的组件。举例来说，第二配电导线644可将电力从第一配电导线640传输到位于感测放大器区域604中的感测放大器。
图6的配电网络可另外包含提供金属3层和金属2层中的组件和导线之间的导电路径的M3-M2通孔。第一组M3-M2通孔648提供分布节点636与第一配电导线640之间的导电路径。借助于实例而非限制，图6示出分布节点636与特定第一配电导线640之间的M3-M2通孔648。在替代实施例中，M3-M2通孔648可提供于分布节点636与图6所示的第一配电导线640中的任一者之间。可能的M3-M2通孔648布设位置在图6中大体上由封闭区域652指示。第二组M3-M2通孔656提供第一配电导线640与第二分布导线644之间的导电路径。第三组M3-M2通孔660提供第二分布导线644与感测放大器区域604中的组件之间的导电路径。
图7是图6的iRDL布设区域600的横截面图。图6的横截面700是相对于图6所示的A-A线取得。给出图7以提供对图6中的论述的组件之间的关系的更好理解。图7包含感测放大器区域604和边缘MAT 608的横截面图。图7还示出位于感测放大器区域604的与边缘MAT608相对的侧上的完整存储器MAT 704的一部分。另外，图7包含外部iRDL线628a、配电节点636、第一配电导线640、第二配电导线644、全局总线612、全局输入/输出线620和主字线624的横截面部分。应注意，第二配电导线644和全局总线612大体上经配置以在Y方向上延伸，但图7的横截面图示出在X方向上延伸的那些线的小部分。如图7中示出，iRDL线628a布设于金属4层中。配电节点636、第二配电导线644、全局总线612和全局输入/输出线620布设于金属3层中。第一配电导线640和主字线624布设于金属2层中。图7还示出将iRDL线628a耦合到配电节点636的iRDL通孔632和将分布节点636耦合到第一配电导线640的第一M3-M2通孔648。第二和第三组M3-M2 656、660在A-A横截面外部且因此在图7中未图示。
再次参看图5，存储器装置500另外包含位于奇数存储器排组(B1、B3、B5、B7)中的iRDL布设区域。位于奇数存储器排组(B1、B3、B5、B7)中的iRDL布设区域大体上以参考编号556指示。iRDL布设区域556大体上对应于边缘MAT(和与所述边缘MAT相关联的感测放大器区域(SAA))，所述边缘MAT最远离与所述边缘MAT属于的存储器排组相关联的主放大器532。如在图5中(且更具体地说图3中)可见，全局输入/输出线544未位于此iRDL布设区域556中。另外，全局总线548未位于此iRDL布设区域556中。因为iRDL布设区域556至少在某些区域中缺乏全局输入/输出线544、全局总线548或其它金属3层线，所以在iRDL布设区域556中可布设一或多个iRDL通孔。这些一或多个iRDL通孔的布设可参考包含iRDL布设区域556的放大视图的图8来理解。
图8是iRDL布设区域800的平面图示意图。iRDL布设区域800可对应于图5的iRDL布设区域556。iRDL布设区域800包含感测放大器区域804和边缘MAT 808。例如用于列解码器(YDEC)和/或主放大器(DSA)的控制信号816在Y方向上延伸跨越感测放大器区域804和边缘MAT 808两者。全局输入/输出(GIO)线820在Y方向上延伸，但在感测放大器区域804处结束以使得它们并不延伸进入边缘MAT 808。主字线(MWL)824在X方向上延伸跨越边缘MAT 808。控制信号线816和全局输入/输出线820可布设于金属3层中。主字线824可布设于金属2层中。
图8另外包含在Y方向上延伸跨越感测放大器区域804和边缘MAT 808两者的iRDL线828a-d。借助于实例而非限制，图8包含四个iRDL线828a-d(统称为iRDL线828)。如结合图5所论述，iRDL线可耦合到电力生成器块且可经配置以将电力分布到存储器装置内的各种点。图8的iRDL线828包含两个外部iRDL线828a,d和两个内部iRDL线828b,c。iRDL线828可布设于金属4层中。
iRDL线828可将电力提供到安置于位于iRDL线的金属层(在一个实例中为M4)下方的金属层中的配电网络。为了将电力从iRDL线828提供到下部金属层，存储器装置可包含提供各种金属层之间的导电路径的通孔。iRDL通孔(M4-M3通孔)832可提供iRDL线828与位于金属3层中的配电网络的部分之间的耦合。在图8的实施例中，iRDL通孔832位于缺乏全局输入/输出线820或其它M3布线的区域中的边缘MAT 808上方。如图8所示，在边缘MAT 808上方和所述两个外部iRDL线828a,d下方的区域缺乏全局输入/输出线820或其它M3布线。另外，在边缘MAT 808上方和一个内部iRDL线828b下方的区域也缺乏全局输入/输出线820或其它M3布线，而在边缘MAT 808上方和其它内部iRDL线828c下方的区域包含M3布线，例如控制信号线816。因此，在图8的实施例中，iRDL通孔832位于在边缘MAT 808上方和所述两个外部iRDL线828a,d下方以及在边缘MAT 808上方和一个内部iRDL线828b下方的区域中。
如图8所示，iRDL通孔832可耦合到配电节点836，所述配电节点耦合到各种配电导线。第一配电导线840可位于金属3层中。第一配电导线840可在X方向上布置且可经配置以将电力分布到与存储器片块804相关联的存储器排组以及在X方向上邻近的存储器排组。第二配电导线844可位于金属2层中。第二配电导线844可大体上在Y方向上布置且经配置以将电力从第一配电导线840传输到在Y方向上邻近地定位的组件。举例来说，第二配电导线844可将电力从第一配电导线840传输到位于感测放大器区域804中的感测放大器。
图8的配电网络可另外包含提供金属3层和金属2层中的组件和导线之间的导电路径的M3-M2通孔。第一组M3-M2通孔848提供分布节点836与第一配电导线840之间的导电路径。借助于实例而非限制，图8示出分布节点836与特定第一配电导线840之间的M3-M2通孔848。在替代实施例中，M3-M2通孔848可提供于分布节点836与图8所示的第一配电导线840中的任一者之间。可能的M3-M2通孔848布设位置在图8中大体上由封闭区域852指示。第二组M3-M2通孔856提供第一配电导线840与第二分布导线844之间的导电路径。第三组M3-M2通孔860提供第二分布导线844与感测放大器区域804中的组件之间的导电路径。
在边缘MAT和列解码器上方的iRDL通孔
图9提供根据本发明的存储器装置900的第二实例，其在缺乏某些金属层布线但含有其它装置组件的装置位置中布设iRDL通孔使得iRDL通孔布设区域未专门专用于iRDL通孔。更具体地，图5的存储器装置900在边缘MAT和列解码器(YDEC)两者上方布设iRDL通孔。
图9是说明根据本发明的用于存储器装置900的实例布局的示意图。图9的存储器装置900可对应于图2的存储器装置。因此，存储器装置900包含存储器区域904和外围电路908区域。存储器区域904可包含多个存储器排组B0-B7，其中存储器区域904的左侧包含偶数存储器排组(B0、B2、B4、B6)且存储器区域904的右侧包含奇数(B1、B3、B5、B7)存储器排组。外围电路908区域可包含各种电路组件，例如一或多个电力生成器912、一或多个DQ衬垫916和/或一或多个列地址块920。在存储器区域904内，存储器装置另外包含驱动主字线(MWL)936的行解码器(XDEC)924、驱动列选择(CS)线940的列解码器(YDEC)928，和提供全局输入/输出线(GIO)944与全局总线(GBUS)948之间的耦合的主放大器(DSA)932。
图9的存储器装置900另外包含耦合到电力生成器块920的实例iRDL线902。借助于实例而非限制，图9示出两个iRDL线902。应了解，取决于实施方案，根据本发明的存储器装置900可包含更多或更少的iRDL线902。iRDL线902大体上经配置以将电力分布到存储器区域904内的各种点。存储器装置900包含位于偶数存储器排组(B0、B2、B4、B6)中的iRDL布设区域952。iRDL布设区域952大体上对应于边缘MAT(和与所述边缘MAT相关联的感测放大器区域(SAA))，所述边缘MAT最远离与所述边缘MAT属于的存储器排组相关联的主放大器932定位。iRDL布设区域952另外包含邻近于边缘MAT的列解码器928。如在图9中(且更具体地说图3中)可见，全局输入/输出线944未位于此iRDL布设区域952中。因为iRDL布设区域952至少在某些区域中缺乏全局输入/输出线944或其它金属3层，所以可在iRDL布设区域952中布设一或多个iRDL通孔。这些一或多个iRDL通孔的布设可参考包含iRDL布设区域952的放大视图的图10来理解。
图10是iRDL布设区域1000的平面图示意图。iRDL布设区域1000可对应于图9的iRDL布设区域952。iRDL布设区域1000包含感测放大器区域1004、边缘MAT 1008和列解码器1010。全局总线1012在Y方向上延伸跨越感测放大器区域1004、边缘MAT 1008和列解码器1010。例如用于列解码器1010和/或主放大器(DSA)的控制信号1016在Y方向上延伸跨越感测放大器区域1004、边缘MAT 1008和列解码器1010。全局输入/输出(GIO)线1020在Y方向上延伸，但在感测放大器区域1004处结束以使得它们并不延伸进入边缘MAT 1008或进入列解码器1010。主字线(MWL)1024在X方向上延伸跨越边缘MAT 1008。全局总线1012、控制信号线1016和全局输入/输出线1020可布设于金属3层中。主字线1024可布设于金属2层中。
图10另外包含在Y方向上延伸跨越感测放大器区域1004、边缘MAT 1008和列解码器1010的iRDL线1028a-d。借助于实例而非限制，图10包含四个iRDL线1028a-d(统称为iRDL线1028)。如结合图9所论述，iRDL线可耦合到电力生成器块且可经配置以将电力分布到存储器装置内的各种点。图10的iRDL线1028包含两个外部iRDL线1028a,d和两个内部iRDL线1028b,c。iRDL线1028可布设于金属4层中。
iRDL线1028可将电力提供到安置于位于iRDL线的金属层(在一个实例中为M4)下方的金属层中的配电网络。为了将电力从iRDL线1028提供到下部金属层，存储器装置可包含提供各种金属层之间的导电路径的通孔。iRDL通孔(M4-M3通孔)1032可提供iRDL线1028与位于金属3层中的配电网络的部分之间的耦合。在图10的实施例中，iRDL通孔1032位于在缺乏全局输入/输出线1020或其它M3布线的区域中的边缘MAT 1008和列解码器1010上方。如图10所示，在边缘MAT 1008和列解码器1010上方以及所述两个外部iRDL线1028a,d下方的区域缺乏全局输入/输出线1020或其它M3布线，而在边缘MAT 1008和列解码器1010上方以及所述两个内部iRDL线1028b,c下方的区域包含M3布线，例如全局总线1012和控制信号线1016。因此，在图10的实施例中，iRDL通孔1032位于在边缘MAT 1008和列解码器1010上方以及所述两个外部iRDL线1028a,d下方的区域中。
如图10所示，iRDL通孔1032可耦合到配电节点1036，所述配电节点耦合到各种配电导线。第一配电导线1040可位于金属3层中。第一配电导线1040可在X方向上布置且可经配置以将电力分布到与存储器片块1004相关联的存储器排组以及在X方向上邻近的存储器排组。第二配电导线1044可位于金属2层中。第二配电导线1044可大体上在Y方向上布置且经配置以将电力从第一配电导线1040传输到在Y方向上邻近地定位的组件。举例来说，第二配电导线1044可将电力从第一配电导线1040传输到位于感测放大器区域1004中的感测放大器。
图10的配电网络可另外包含提供金属3层和金属2层中的组件和导线之间的导电路径的M3-M2通孔。第一组M3-M2通孔1048提供配电节点1036与第一配电导线1040之间的导电路径。借助于实例而非限制，图10示出分布节点1036与特定第一配电导线1040之间的M3-M2通孔1048。在替代实施例中，M3-M2通孔1048可提供于分布节点1036与图10所示的第一配电导线1040中的任一者之间。可能的M3-M2通孔1048布设位置在图10中大体上由封闭区域1052指示。第二组M3-M2通孔1056提供第一配电导线1040与第二分布导线1044之间的导电路径。第三组M3-M2通孔1060提供第二分布导线1044与感测放大器区域1004中的组件之间的导电路径。
再次参看图9，存储器装置900另外包含位于奇数存储器排组(B1、B3、B5、B7)中的iRDL布设区域。位于奇数存储器排组(B1、B3、B5、B7)中的iRDL布设区域大体上以参考编号956指示。iRDL布设区域956大体上对应于边缘MAT(和与所述边缘MAT相关联的感测放大器区域(SAA))，所述边缘MAT最远离与所述边缘MAT属于的存储器排组相关联的主放大器932。iRDL布设区域956另外包含邻近于边缘MAT的列解码器928。如在图9中(且更具体地说图3中)可见，全局输入/输出线944未位于此iRDL布设区域952中。另外，全局总线948未位于此iRDL布设区域956中。因为iRDL布设区域956至少在某些区域中缺乏全局输入/输出线944、全局总线948或其它金属3层线，所以在iRDL布设区域956中可布设一或多个iRDL通孔。这些一或多个iRDL通孔的布设可参考包含iRDL布设区域956的放大视图的图11来理解。
图11是iRDL布设区域1100的平面图示意图。iRDL布设区域1100可对应于图9的iRDL布设区域956。iRDL布设区域1100包含感测放大器区域1104、边缘MAT 1108和列解码器1110。例如用于列解码器1110和/或主放大器(DSA)的控制信号1116在Y方向上延伸跨越感测放大器区域1104、边缘MAT 1108和列解码器1110。全局输入/输出(GIO)线1120在Y方向上延伸，但在感测放大器区域1104处结束以使得它们并不延伸进入边缘MAT 1108或进入列解码器1110。主字线(MWL)1124在X方向上延伸跨越边缘MAT 1108。控制信号线1116和全局输入/输出线1120可布设于金属3层中。主字线1124可布设于金属2层中。
图11另外包含在Y方向上延伸跨越感测放大器区域1104、边缘MAT 1108和列解码器1110的iRDL线1128a-d。借助于实例而非限制，图11包含四个iRDL线1128a-d(统称为iRDL线1128)。如结合图9所论述，iRDL线可耦合到电力生成器块且可经配置以将电力分布到存储器装置内的各种点。图11的iRDL线1128包含两个外部iRDL线1128a,d和两个内部iRDL线1128b,c。iRDL线1128可布设于金属4层中。
iRDL线1128可将电力提供到安置于位于iRDL线的金属层(在一个实例中为M4)下方的金属层中的配电网络。为了将电力从iRDL线1128提供到下部金属层，存储器装置可包含提供各种金属层之间的导电路径的通孔。iRDL通孔(M4-M3通孔)1132可提供iRDL线1128与位于金属3层中的配电网络的部分之间的耦合。在图10的实施例中，iRDL通孔1132位于在缺乏全局输入/输出线1120或其它M3布线的区域中的边缘MAT 1108和列解码器1110上方。如图11所示，在边缘MAT 1108和列解码器1110上方以及所述两个外部iRDL线1128a,d下方的区域缺乏全局输入/输出线1120或其它M3布线。另外，在边缘MAT 1108和列解码器1110上方以及一个内部iRDL线1128b下方的区域也缺乏全局输入/输出线1120或其它M3布线，而在边缘MAT 1108和列解码器1110上方以及其它内部iRDL线1128c下方的区域包含M3布线，例如控制信号线1116。因此，在图11的实施例中，iRDL通孔1132位于在边缘MAT 1108和列解码器1110上方和所述两个外部iRDL线1128a,d下方以及在边缘MAT 1108和列解码器1110上方和所述一个内部iRDL线1128b下方的区域中。
如图11所示，iRDL通孔1132可耦合到配电节点1136，所述配电节点耦合到各种配电导线。第一配电导线1140可位于金属3层中。第一配电导线1140可在X方向上布置且可经配置以将电力分布到与存储器片块1104相关联的存储器排组以及在X方向上邻近的存储器排组。第二配电导线1144可位于金属2层中。第二配电导线1144可大体上在Y方向上布置且经配置以将电力从第一配电导线1140传输到在Y方向上邻近地定位的组件。举例来说，第二配电导线1144可将电力从第一配电导线1140传输到位于感测放大器区域1104中的感测放大器。
图11的配电网络可另外包含提供金属3层和金属2层中的组件和导线之间的导电路径的M3-M2通孔。第一组M3-M2通孔1148提供配电节点1136与第一配电导线1140之间的导电路径。借助于实例而非限制，图11示出分布节点1136与特定第一配电导线1140之间的M3-M2通孔1148。在替代实施例中，M3-M2通孔1148可提供于分布节点1136与图11所示的第一配电导线1140中的任一者之间。可能的M3-M2通孔1148布设位置在图11中大体上由封闭区域1152指示。第二组M3-M2通孔1156提供第一配电导线1140与第二分布导线1144之间的导电路径。第三组M3-M2通孔1160提供第二分布导线1144与感测放大器区域1104中的组件之间的导电路径。
邻近的边缘MAT上方的iRDL通孔
图12提供根据本发明的存储器装置1200的第三实例，其在缺乏某些金属层布线但含有其它装置组件的装置位置中布设iRDL通孔使得iRDL通孔布设区域未专门专用于iRDL通孔。更具体地，图12的存储器装置1200在彼此面对的两个邻近边缘MAT上方布设iRDL通孔。
图12是说明根据本发明的用于存储器装置1200的实例布局的示意图。图12的存储器装置1200是与图2的存储器装置200具有一些相似性的替代性配置。因此，存储器装置1200包含存储器区域1204和外围电路1208区域。存储器区域1204可包含多个存储器排组，其中三个借助于实例而非限制在图中示出。外围电路1208区域可包含各种电路组件，例如一或多个电力生成器、一或多个DQ衬垫和/或一或多个列地址块。可包含于外围电路1208区域中的各种组件从图中省略以便简化图式。在存储器区域1204内，存储器装置另外包含行解码器(XDEC)1224、列解码器(YDEC)1228，和提供全局输入/输出线(GIO)1244与全局总线(GBUS)之间的耦合的主放大器(DSA)1232。全局总线也从图中省略以便简化图式。
存储器装置1200包含位于彼此面对的两个邻近边缘MAT上方的iRDL布设区域1252。iRDL布设区域1252大体上对应于两个边缘MAT，所述两个边缘MAT彼此面对且定位于与所述边缘MAT属于的存储器排组相关联的两个主放大器1232之间的半途。如在图12中可见，全局输入/输出线1244未位于此iRDL布设区域1252中。因为iRDL布设区域1252至少在某些区域中缺乏全局输入/输出线1244或其它金属3层，所以可在iRDL布设区域1252中布设一或多个iRDL通孔。这些一或多个iRDL通孔的布设可参考包含iRDL布设区域1252的放大视图的图13来理解。
图13是iRDL布设区域1300的平面图示意图。iRDL布设区域1300可对应于图12的iRDL布设区域1252。iRDL布设区域1300包含感测放大器区域1304和彼此面对的两个边缘MAT 1308。全局总线1312在Y方向上延伸跨越感测放大器区域1304和边缘MAT 1308。例如用于列解码器(YDEC)和/或主放大器(DSA)的控制信号也可在Y方向上延伸跨越感测放大器区域1304和边缘MAT 1308。全局输入/输出(GIO)线1320在Y方向上延伸，但在感测放大器区域1304处结束以使得它们并不延伸进入边缘MAT 1308。主字线(MWL)1324在X方向上延伸跨越边缘MAT 1308。全局总线1312和全局输入/输出线1320可布设于金属3层中。主字线1324可布设于金属2层中。
图13另外包含在Y方向上延伸跨越感测放大器区域1304和边缘MAT 1308的iRDL线1328a-d。借助于实例而非限制，图13包含四个iRDL线1328a-d(统称为iRDL线1328)。iRDL线可耦合到电力生成器块且可经配置以将电力分布到存储器装置内的各种点。图13的iRDL线1328包含两个外部iRDL线1328a,d和两个内部iRDL线1028b,c。iRDL线1328可布设于金属4层中。
iRDL线1328可将电力提供到安置于位于iRDL线的金属层(在一个实例中为M4)下方的金属层中的配电网络。为了将电力从iRDL线1328提供到下部金属层，存储器装置可包含提供各种金属层之间的导电路径的通孔。iRDL通孔(M4-M3通孔)1332可提供iRDL线1328与位于金属3层中的配电网络的部分之间的耦合。在图13的实施例中，iRDL通孔1332位于缺乏全局输入/输出线1320或其它M3布线的区域中的边缘MAT 1308上方。如图13中所展示，在边缘MAT 1308上方和所述两个外部iRDL线1328a,d下方的区域缺乏全局输入/输出线1320或其它M3布线，而在边缘MAT 1308上方和所述两个内部iRDL线1328b,c下方的区域包含M3布线，例如全局总线1312。因此，在图13的实施例中，iRDL通孔1332位于在边缘MAT 1308上方和所述两个外部iRDL线1328a,d下方的区域中。
如图13中所展示，iRDL通孔1332可耦合到配电节点1336，所述配电节点可耦合到各种配电导线。配电节点1336、配电导线和相关组件可对应于上文结合图6、8、10和11描述的相似组件。
上述说明书、实例和数据提供对如在权利要求书中定义的本发明的示范性实施例的结构和使用的完整描述。虽然上文已经以特定精确度或参考一或多个个别实施例描述所主张的发明的各种实施例，但所属领域的技术人员可在不脱离所要求的发明的精神或范围的情况下对所揭示的实施例做出众多更改。因而预期其它实施例。希望含于以上描述中并在附图中示出的所有主题应仅解释为对特定实施例的说明而非限制。在不脱离如在所附权利要求书中定义的本发明的基础元件的情况下可做出细节或结构改变。
前述描述具有宽广应用。对任何实施例的论述仅意味着解释性的且并不意图暗示本发明的范围(包含权利要求书)限于这些实例。换句话说，虽然已经在本文中详细地描述了本发明的说明性实施例，但是应理解本发明概念可以其它方式不同地实施和采用，并且除了现有技术所限制的之外，所附权利要求书意图解释为包含此类变化。

Claims (12)

1.一种半导体装置，其包括：
最上部金属层，其包含电力供应增强布线；
电力供应布线，其通过所述最上部金属层与所述最上部金属层下方的金属层之间的通孔耦合到所述电力供应增强布线，
至少一个存储器装置组件，其经安置为与所述最上部金属层和所述最上部金属层下方的所述金属层之间的所述通孔竖直对准,
存储器排组，其包含：
多个感测放大器；
多个存储器片块，其耦合到所述多个感测放大器，所述多个存储器片块包含第一边缘片块和第二边缘片块；以及
全局输入/输出线，其耦合到所述多个感测放大器且安置于所述第一边缘片块上方且未安置于所述第二边缘片块上方；
其中经安置为与所述通孔竖直对准的所述至少一个存储器装置组件包含所述第二边缘片块。
2.根据权利要求1所述的半导体装置，其中在所述最上部金属层与所述最上部金属层下方的所述金属层之间的所述通孔是第一通孔，所述半导体装置进一步包括：
列解码器，其邻近于所述第二边缘片块；以及
第二通孔，其在所述最上部金属层与所述最上部金属层下方的所述金属层之间，其中所述第二通孔经安置为与所述列解码器竖直对准。
3.根据权利要求2所述的半导体装置，其进一步包括：
第三通孔，其在所述最上部金属层与所述最上部金属层下方的所述金属层之间，其中所述第三通孔经安置为与所述第二边缘片块竖直对准；以及
第四通孔，其在所述最上部金属层与所述最上部金属层下方的所述金属层之间，其中所述第四通孔经安置为与所述列解码器竖直对准。
4.根据权利要求1所述的半导体装置，其中所述存储器排组是第一存储器排组，在所述最上部金属层与所述最上部金属层下方的所述金属层之间的所述通孔是第一通孔，且所述全局输入/输出线是第一全局输入/输出线，所述半导体装置进一步包括：
第二存储器排组，其邻近于所述第一存储器排组，所述第二存储器排组包含：
多个感测放大器；
多个存储器片块，其耦合到所述多个感测放大器，所述多个存储器片块包含第一边缘片块和第二边缘片块；以及
第二全局输入/输出线，其耦合到所述第二存储器排组的所述多个感测放大器且安置于所述第二存储器排组的所述第一边缘片块上方且未安置于所述第二存储器排组的所述第二边缘片块上方；
第二通孔，其在所述最上部金属层与所述最上部金属层下方的所述金属层之间，其中所述第二通孔经安置为与所述第二存储器排组的所述第二边缘片块竖直对准。
5.根据权利要求4所述的半导体装置，其进一步包括：
全局总线，其安置于所述第一存储器排组上方且不安置于所述第二存储器排组上方；以及
第三通孔，其在所述最上部金属层与所述最上部金属层下方的所述金属层之间，其中所述第三通孔经安置为与所述第二存储器排组的所述第二边缘片块竖直对准且与所述全局总线水平对准。
6.根据权利要求5所述的半导体装置，其进一步包括：
第四通孔，其在所述最上部金属层与所述最上部金属层下方的所述金属层之间，其中所述第四通孔经安置为与所述第一存储器排组的所述第二边缘片块竖直对准；以及
第五通孔，其在所述最上部金属层与所述最上部金属层下方的所述金属层之间，其中所述第五通孔经安置为与所述第二存储器排组的所述第二边缘片块竖直对准。
7.根据权利要求6所述的半导体装置，其进一步包括：
列解码器，其邻近于所述第一存储器排组的所述第二边缘片块；以及
第六通孔，其在所述最上部金属层与所述最上部金属层下方的所述金属层之间，其中所述第六通孔经安置为与所述列解码器竖直对准；以及
第七通孔，其在所述最上部金属层与所述最上部金属层下方的所述金属层之间，其中所述第七通孔经安置为与所述列解码器竖直对准。
8.根据权利要求7所述的半导体装置，其中所述列解码器是第一列解码器，所述半导体装置进一步包括：
第二列解码器，其邻近于所述第二存储器排组的所述第二边缘片块；
第八通孔，其在所述最上部金属层与所述最上部金属层下方的所述金属层之间，其中所述第八通孔经安置为与所述第二列解码器竖直对准；以及
第九通孔，其在所述最上部金属层与所述最上部金属层下方的所述金属层之间，其中所述第九通孔经安置为与所述第二列解码器竖直对准。
9.根据权利要求1所述的半导体装置，其进一步包括：
第二通孔，其在所述最上部金属层与所述最上部金属层下方的所述金属层之间；及
第二存储器装置组件，其经安置与所述第二通孔竖直对准，其中所述多个感测放大器的至少一些经布置于所述多个存储器片块中的至少一些之间；
其中所述多个存储器片块进一步包含第三存储器片块和第四存储器片块，所述第三存储器片块和第四存储器片块直接邻近以使得所述多个感测放大器中并无感测放大器安置于所述第三存储器片块和所述第四存储器片块之间；以及
其中经安置与所述第二通孔竖直对准的所述第二存储器装置组件包含所述第三存储器片块。
10.根据权利要求1所述的半导体装置，其中所述电力供应增强布线的电阻率低于所述电力供应线。
11.根据权利要求1所述的半导体装置，其中所述第一边缘片块和所述第二边缘片块包括所述多个存储器片块中的其它存储器片块的一半数量的位线。
12.根据权利要求1所述的半导体装置，其中所述第一边缘片块与所述多个感测放大器中的第一者相邻，且所述第二边缘片块与所述多个感测放大器中的第二者相邻。
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