CN100383968C - 层迭式半导体存储器件 - Google Patents

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Abstract

一种三维半导体存储器件，用于降低在数据传送过程中充电和放电不可避免的互连电容以及降低功耗，它包括：多个存储器单元阵列芯片，其中的存储体存储器被分成子存储体，子存储体的组织和设置是根据输入/输出比特进行的，芯片层迭在第一半导体芯片上；以及芯片间互连线，用于连接所述存储器单元阵列，使得子存储体的相应的输入/输出比特是一样的，芯片间互连线的数目是根据输入/输出比特的数目，芯片间互连线沿层迭的方向穿过存储单元器阵列芯片。

Description

层迭式半导体存储器件
技术领域
本发明涉及半导体集成电路器件，尤其是多个半导体芯片层迭设置的半导体存储器件，其中的多个半导体芯片包括一个存储器单元阵列芯片。
背景技术
半导体集成电路的小型化提高了集成度，促进了高容量DRAM(Dynamic Random Access Memory，动态随机存取存储器)和SRAM(Static Random Access Memory，静态随机存取存储器)的发展。然而，半导体的小型化是有限制的，人们正探索新技术以进一步提高集成度。
半导体芯片被层迭设置的三维半导体就是提高存储器集成度的技术之一。日本专利未审公开No.H04-196263描述了一种装置，为实现大规模集成电路，不改变芯片面积而是把半导体芯片层迭起来，并且公开了存储器电路集成在一个单独的芯片上，该芯片层迭在半导体集成电路的主体上。此外，日本专利未审公开No.2002-026283描述了一种多层存储器设置方案，其中的存储器单元阵列是多层的，以获得更大的容量。
半导体芯片的多层化除了要求在半导体芯片面积内的互连以外，还必须要求各半导体芯片间的互连。作为半导体芯片之间的互连，人们提出了穿过半导体芯片的穿透线(via)方案，来提高互连密度。在名为Japanese Journal of Applied Physics的期刊中，卷号为40，3032，(2001)K.Takahashi等作者提出了一种技术，其中的硅芯片薄至50微米，在硅片的每侧开方形孔，尺度为10微米，以金属填充这些孔，形成穿透线(via)以用于半导体芯片之间的互连。以这些穿透线实现的半导体芯片间的互连可以在半导体芯片的表面内以二维方式设置，于是允许到几百个芯片间(interchip)的互连。
因为半导体芯片的一处边的尺度可以大于10毫米，平面内的互连线连可能较长，然而，由于半导体芯片的厚度处于50微米的量级，半导体芯片间的互连可能极短。因此，当在多个层迭的半导体芯片间传送数据的时候，把以两维方式布置的半导体芯片面积内的多个互连线用于半导体芯片间的互连，就象穿透线那样，就可以减小三维互连的总互连长度。
图1是表示存储器单元阵列的互连的平面示意图，其中，多个存储器单元阵列设置在平面上，没有采用芯片间的互连；图2的平面示意图给出了具有n个存储体(bank)20的一个存储器单元阵列芯片。
如图1所示，现有技术中的一个存储器单元阵列芯片具有多个存储器单元阵列10，这些阵列被设置成存储体，其目的是实现交叉进行存储器存取操作。每个存储器单元阵列10具有行解码器12和列解码器13，用来执行读和写操作。此外，每个存储器单元阵列10具有DQ11(它们是用来输入/输出一个比特的数据线，有时这些线是成对的)，用于所有的输入/输出比特(DQ0，DQ1，DQ2，和DQ3)，当一个芯片间互连线被用于每个比特，以在芯片间传送数据时，需要多个互连线，这些互连线的长度是芯片尺度的量级，处于芯片面积内，用于汇集每个比特的DQ线，这些DQ线来自设置在整个芯片面积上的所有存储体。
如图2所示，每个存储体具有用于所有输入/输出比特的存储区域，所以平面内互连是必须的，用DQ线把分布在芯片整个表面上的存储体连接起来。
由于用了许多层迭的存储单元阵列芯片，该平面内互连线也是必要的。相反，当在每个存储器单元阵列10中为输入/输出比特提供芯片间互连的时候，对平面内存储体间的长互连的需要就被消除了，并且三维互连的长度的增加也被限制了，尽管层迭的芯片的数目增加了。
如前所述，在半导体芯片被层迭的半导体存储器件中应用芯片间互连，可以有效地抑制互连长度的增大。然而，穿透线在三维芯片间互连中的应用有一个问题，它的电容大于一般的平面内互连时的电容。与厚度只有1微米或更小的平面内芯片互连相比，穿透线必须厚10微米或更大，这是由于工艺限制，而且，这些穿透线是被硅衬底包围，因而周长大，所以，穿透线表现出与衬底间可观的寄生电容。
例如，具有圆形横截面、直径为20微米的穿透线穿过硅衬底，硅衬底插置于厚度为250纳米的绝缘膜之间，衬底的厚度为50微米，也就是说，穿透线的长度将是50微米，电容将达0.45pF。通常使用的平面内互连具有的电容是每1毫米0.2pF，所以该穿透线的电容相当于约2毫米的平面内互连。所以，当多个芯片间互连线被用于在芯片间传送数据时，尽管总互连线长度减小了，而互连电容不会减小。尤其是，如果存储器单元阵列芯片的设置是一个芯片有多个存储体，芯片间互连线的数目必须对应于存储体的数目以及每个一比特DQ线的数目。这就提高了互连电容，因而加剧了存储器件功耗增加的问题。
发明内容
本发明是针对上述的现有技术中的问题而提出的，其目的是提供一种三维半导体存储器件，能够减小在芯片间传送数据时充电和放电不可避免的互连线电容，从而减小存储器件的功率消耗。
本发明提供的层迭式半导体存储器件包括：
存储器单元阵列芯片，层迭在第一半导体芯片上，其中的存储体存储器被分成子存储体，所述子存储体的组织和设置是根据输入/输出比特进行的；和
芯片间互连线，用于把存储器单元阵列芯片连接于第一半导体芯片，所述芯片间互连线的数目对应于输入/输出比特的数目，所述芯片间互连线沿层迭的方向穿过存储单元阵列芯片。
根据本发明的另一方面提供的层迭式半导体存储器件包括：
层迭在第一半导体芯片上的多个存储器单元阵列芯片，其中的存储体存储器被分成子存储体，所述子存储体的组织和设置是根据输入/输出比特进行的；和
芯片间互连线，其数目是根据输入/输出比特的数目，用于连接子存储体，使得对应的输入/输出比特是一样的，所述芯片间互连线沿存储器单元阵列芯片层迭的方向穿过存储单元阵列芯片。
在此情形下，子存储体可以是由多个存储体存储器分成的，每个存储器单元阵列芯片的存储体存储器设置可以是一样的。
作为另一种方案，子存储体可以是由多个存储体存储器分成的，每个存储器单元阵列芯片的存储体存储器设置可以是不一样的。
子存储体可以是由单个存储体存储器分成的，每个存储器单元阵列芯片的存储体存储器设置可以是一样的。
作为另一种方案，子存储体可以是由单个存储体存储器分成的，每个存储器单元阵列芯片的存储体存储器设置可以是不一样的。
此外，每个存储器单元阵列芯片还可以具有绝缘装置，用来把存储器单元阵列芯片在电连接方面与芯片间互连线隔离开来。
此外，芯片间互连线可以用来传送数据，根据本发明的层迭式半导体存储器件还可以进一步包括控制装置，用来控制绝缘装置，使得在任何存储器单元阵列芯片中传送数据的过程中，其它的存储单元阵列芯片在电连接方面与芯片间互连线隔离开来。
在上述的任一个设置中，第一半导体芯片可以是一个界面芯片，具有与外部连接的界面电路。
此外，第一半导体芯片可以是处理器芯片，具有微处理器电路。
此外，存储器单元阵列可以是DRAM。
根据本发明，在一个三维半导体存储器件中，其中存储器单元阵列芯片是层迭的，存储器单元阵列的存储体分成子存储体，子存储体的数目等于输入/输出比特的数目，为每个输入/输出比特组织和设置子存储体。为每个输入/输出比特把DQ线从子存储体到芯片间互连线进行连接，使得芯片的平面内DQ线的长度和芯片间互连线的数目都最小化，从而，互连电容被降低，三维半导体存储器件的功耗也减小。
附图说明
图1是现有技术的一个示例的存储器单元阵列芯片的示意图；
图2是现有技术的一个示例的存储器单元阵列的示意图；
图3是本发明的存储器单元阵列的示意图；
图4是本发明第一实施例的示意图；
图5所示的是，当图4所示的实施例应用于512-Mb DRAM时，对应于比特数目和存储体数目的设置的子存储体(图的上半部)和子存储体电容(图的下半部)；
图6是本发明第二实施例的示意图；
图7是本发明第三实施例的示意图；
图8是本发明第四实施例的示意图；
具体实施方式
下面结合附图对本发明的实施例加以详细说明。
首先参照图3所给出的平面图说明本发明的组成部件。
在本发明中，存储体被分成数目等于输入/输出比特数目j的子存储体，得出子存储体21的总数j×n，为每个输入/输入比特均设置有这些子存储体。在存储区域22中，子存储体21被汇集起来，存储每个比特，来自存储区域22内的子存储体的DQ线被汇集起来，并连接于芯片间的互连线，进行每个比特的数据传送。
在以上述方式设置的本发明中，平面内互连可以用于连接存储区域内的子存储体，其中子存储体21为每个比特而设置，因而能够减小芯片的平面内互连线长度并减小芯片的平面内互连线电容。此外，芯片间的互连线的数目需要仅仅等于输入/输出比特的数目j，而不需要等于存储体的数目n，由此也可以减小芯片间互连线的互连电容。这样，存储器单元阵列芯片被层迭的三维存储器件能够减小在一个存储单元和另一个芯片间传送数据时互连线的充电和放电所需要的功率。
实施例1
图4是本发明的第一实施例的层迭式半导体存储器件的设置示意图。
在该实施例中，存储器单元阵列芯片31是一个存储容量为512Mb的DRAM，层迭在界面芯片30上，在界面芯片30上提供了用于与外部连接的集成电路。存储器单元阵列芯片31具有4个输入/输出比特DQ0、DQ1、DQ2、和DQ3，以及4个存储体BK0、BK1、BK2和BK3。
每个存储体被分别4部分，对应于输入/输出比特数。例如，BK0被分成4个子存储体：BK0(DQ0)，由DQ0的存储单元组成；BK0(DQ1)，由DQ1的存储单元组成；BK0(DQ2)，由DQ2的存储单元组成；BK0(DQ3)，由DQ3的存储单元组成。存储体BK1、BK2、和BK3也类似地分别被分成子存储体BK1(DQ0)-BK1(DQ3)、BK2(DQ0)-BK2(DQ3)、和BK3(DQ0)-BK3(DQ3)，得到总计16个子存储体。每个子存储体具有地址信号的行解码器和列解码器(图中未示出任何解码器)。
在存储器单元阵列芯片31中，子存储体均是为每个比特设置。在该实施例中，输入/输出比特的数目是4，所以存储器单元阵列芯片31的表面被分成4个DQ区域，存储体的全部子存储体被设置在每个DQ区域。每个DQ区域由4个子存储体和一个芯片间互连线32组成，所述互连线是穿透线，设置在4个子存储体中的每4个子存储体的中央，4个子存储体的DQ线连接于该穿透线。在此设置中，芯片间互连线32被设置在所有子存储体的周边，在存储器单元阵列芯片31的表面内几乎不需要为来自存储体的DQ线设置平面内互连线。
存储器单元阵列芯片31和界面芯片30由位于4个DQ区域内的4个芯片间互连线相连，它们用作两个芯片间的数据总线。如果考虑到用一个芯片间互连线传送不同的DQ数据的难度，4个芯片间互连线是4输入/输出比特设置中所需要的最小数目的互连线。所以，芯片间互连线的互连电容和平面内互连线的互连电容都小，因而DRAM功耗的增加被减小。
在图4所示的实施例中，存储器设置包括4个输入/输出比特和4个存储体，即使这些数目的每一个都增大了，通过把存储体分成子存储体，子存储体的数目等于输入/输出比特的数目，并为每个输入/输出比特设置这些子存储体，互连电容仍可以被抑制，功耗也可以降低。
图5所示的是，针对容量为512-Mb的DRAM的与子存储体的数目和子存储体电容相关的输入/输入比特数目和存储体数目间的关系。
实施例2
下面参照图6对本发明的第二实施例加以说明。图6给出了一个三维半导体DRAM器件的设置示意图。在该实施例中，存储容量为512Mb的DRAM的存储器单元阵列芯片51被层迭在界面芯片50上，在界面芯片50上集成了与外部连接的电路。
所有的存储器单元阵列芯片51都有同样的设置，具有4个输入/输出比特DQ0、DQ1、DQ2、和DQ3，以及4个存储体BK0、BK1、BK2和BK3。每个存储体被分别4部分，对应于输入/输出比特数。例如，BK0被分成4个子存储体：BK0(DQ0)，由DQ0的存储单元组成；BK0(DQ1)，由DQ1的存储单元组成；BK0(DQ2)，由DQ2的存储单元组成；BK0(DQ3)，由DQ3的存储单元组成。存储体BK1、BK2、和BK3也类似地分别被分成子存储体BK1(DQ0)-BK1(DQ3)、BK2(DQ0)-BK2(DQ3)、和BK3(DQ0)-BK3(DQ3)，得到总计16个子存储体。每个子存储体具有地址信号的行解码器和列解码器(图中未示出任何解码器)。
所有的存储器单元阵列芯片51的子存储体的设置都是一样的，所以所有的存储器单元阵列芯片51可以共用芯片间互连线52，芯片间互连线52作为DQ线穿过这些芯片。芯片间互连线52与设置在界面芯片50的表面上的输入/输出缓冲器53相连，存储器的读和写操作利用输入/输出缓冲器53和芯片间互连线52进行。即使4个存储器单元阵列芯片51被层迭起来，所有这些芯片间的数据传送可以由4个芯片间互连线来进行，即使在芯片平面内，从子存储体到芯片间互连线几乎不需要平面内互连线。结果，因互连线而导致的功耗可以被抑制在低水平。
此外，当一个特定的存储器单元阵列芯片被访问，其它芯片可以在电连接上与正在被用作DQ线的芯片间互连线隔离开来。通过在存储单元阵列芯片表面上，在芯片间互连线与存储单元阵列的DQ线的数据放大器之间提供作为隔离装置的部件，如三态缓冲器和传输门开关，通过在器件的某个地方提供控制装置，以实现控制使得一个存储器单元阵列芯片被唯一地选择，然后，通过在电接连方面隔离互连线，由此，与那个芯片的DQ线连接的所有电路的电容负载被阻止而不能到达芯片间互连线，这种情况下，可以获得降低功率更显著的效果，。
在该实施例中，图6所示的所有子存储体的设置与层迭于其上和其下的芯片相同，但是出于共用DQ线的缘故，在DQ区域内汇集的子存储体的实际设置可以是自由的方式，前提是同样DQ的子存储体被汇集的区域在垂直方向处于同样的位置。此外，层迭的存储器单元阵列芯片的数目可以进一步增大，以增大存储器件的容量。
实施例3
下面结合图7对本发明的第三实施例加以说明。图7所示的三维半导体DRAM器件的设置是本发明的第三实施例。在该实施例中，4个具有存储容量为512Mb的DRAM的存储器单元阵列芯片61层迭于界面芯片60之上，在界面芯片60上集成了与外部连接的电路。具有4个输入/输出比特和4个存储体的存储器单元阵列组成存储器单元阵列芯片61。
尽管第二实施例中的所有存储器单元阵列芯片51具有同样的存储器设置，在该实施例中，每个芯片具有4个不同的存储体。换言之，4个层迭的DRAM器件的存储器设置包括4个输入/输出比特DQ0、DQ1、DQ2和DQ3，以及16个存储体BK0-BK15。每个存储体又被分成4个部分，也就是输入/输出比特的数目，由此得到64个子存储体。每个子存储体具有地址信号的行解码器和列解码器(图中未示出任何解码器)。
所有的存储器单元阵列芯片61共用一个沿层迭方向的芯片间互连线62，作为DQ线，在每个存储器单元阵列芯片61中为每个DQ设置子存储体，而且，每个存储器单元阵列芯片61的DQ区域被设置在沿层迭的方向上的同样的位置。芯片间互连线62连接于设置在界面芯片60上的输入/输出缓冲器63，存储器的读和写操作的执行是使用输入/输出缓冲器63和芯片间互连线62完成的。
同样的DQ区域的存储体设置在上部的芯片和下部的芯片上是彼此不同的，为了在存储体之间交叉进行存储器存取，当数据被传送给特定的存储器单元阵列芯片61的存储器时，其它芯片的子存储体被设置成在电连接上与用作DQ线的芯片间互连线62隔离开来。通过在存储器单元阵列芯片61表面上，在芯片间互连线62与存储器单元阵列的DQ线的数据放大器之间提供作为隔离装置的部件，如三态缓冲器和传输门开关，通过在器件的某个地方提供控制装置，以实现控制使得一个存储器单元阵列芯片被唯一地选择，然后，通过在电接连方面隔离互连线，由此，与存储器单元阵列61芯片的DQ线连接的所有电路的电容负载被阻止而不能到达芯片间互连线62，结果，可以获得降低功率更显著的效果。
如前所述，在该实施例中通过为每个DQ设置子存储体，所有的芯片间数据传送可以由DQ类型的芯片间互连线实现，不管存储器单元阵列芯片的数目是多少。例如，即使8个层迭的存储器单元阵列芯片具有不同的存储体设置，所有的芯片间的数据传送可以由4个芯片间互连线来实现，在芯片平面内，从子存储体到芯片间互连线几乎不需要平面内互连线。由此，因互连线而导致的功耗可以被抑制在低水平。
实施列4
下面结合图8对本发明的第四实施例加以说明。图8所示的三维半导体DRAM器件的设置是本发明的第四实施例。
在该实施例中，每个具有存储容量为128Mb的8个DARM存储器单元阵列芯片71层迭于界面芯片70之上，在界面芯片70上集成了与外部连接的电路。组成存储器单元阵列芯片71的存储器单元阵列的每个都具有4个输入/输出比特。
在第一到第三实施例中，存储器单元阵列的设置是在一个存储器单元阵列芯片内具有多个存储体，但在该实施例中，存储器单元阵列具有单存储体的设置。换言之，8个DRAM器件有4个输入/输出比特DQ0、DQ1、DQ2和DQ3的4比特存储器设置，以及8个存储体BK0-BK7。多个存储器单元阵列芯片也可以具有单存储体设置。每个存储体具有地址信号的行解码器和列解码器(图中未示出任何解码器)。所有的存储单元阵列芯片71共用芯片间互连线72，作为每个输入/输出比特沿层迭方向的DQ线。芯片间互连线72连接于设置在界面芯片70上的输入/输出缓冲器73，存储器的读和写操作的执行是使用输入/输出缓冲器73和芯片间互连线72完成的。
与第一到第三实施例中在一个存储器单元阵列芯片的平面内具有多个存储体的设置情形相比，本实施例中的通过层迭芯片实现多存储体的情况的优点在于，如图3所示的那样在存储体之间为DQ线而设的平面内互连线不必要了，而且，通过层迭芯片可以增加存储体数目，而无需增加芯片间互连线的数目，也即输入/输出比特的数目。然而，为了在存储体之间交叉进行存储器存取，当数据被传送给特定的存储器单元阵列芯片的存储体的存储器，其它存储器单元阵列芯片的存储体的存储器必须在电连接上与用作DQ线的芯片间互连线隔离开来。
通过在存储单元阵列芯片71表面上，在芯片间互连线72与存储单元阵列的DQ线的数据放大器之间提供作为隔离装置的部件，如三态缓冲器和传输门开关，通过在器件的某个地方提供控制装置，以实现控制使得一个存储器单元阵列芯片被唯一地选择，然后，通过在电接连方面隔离互连线，由此，与每个存储器单元阵列芯片71的DQ线连接的所有电路的电容负载被阻止而不能到达芯片间互连线，可以获得降低功率更显著的效果。
虽然在上述的每个实施例中所描述的存储器都是DRAM，但可以用SRAM实施类似的设置。此外，虽然在每个实施例中，存储器单元阵列芯片被层迭在一个界面芯片上，数据传送在芯片间进行，具有与所述每个实施例同样的子存储体设置的存储器单元阵列芯片可以层迭在其中集成了微处理器的半导体体芯片上，相应地，数据传送是在子存储体的存储器和每个DQ的处理器之间进行的。进一步，存储器单元阵列可以集成在半导体芯片上，所述半导体芯片上集成了界面电路或微处理器电路，那么，数据传送是在芯片之间的存储器单元阵列之间进行的。

Claims (11)

1.一种层迭式半导体存储器件，其特征在于，包括：
存储器单元阵列芯片，层迭在第一半导体芯片上，存储器单元阵列芯片中的存储体存储器被分成子存储体，所述子存储体的组织和设置是根据输入/输出比特进行的；和
芯片间互连线，用于把所述存储器单元阵列芯片连接于所述第一半导体芯片，所述芯片间互连线的数目是按照所述输入/输出比特的数目，所述芯片间互连线沿层迭的方向穿过所述存储器单元阵列芯片。
2.一种层迭式半导体存储器件，其特征在于，包括：
层迭在第一半导体芯片上的多个存储器单元阵列芯片，存储器单元阵列芯片中的存储体存储器被分成子存储体，所述子存储体的组织和设置是根据输入/输出比特进行的；和
芯片间互连线，其数目是根据输入/输出比特的数目，用于连接所述存储器单元阵列芯片，使得所述子存储体的相应的输入/输出比特是一样的，所述芯片间互连线沿所述存储器单元阵列芯片层迭的方向穿过存储器单元阵列芯片。
3.如权利要求2所述的层迭式半导体存储器件，其特征在于，所述子存储体是由多个存储体存储器分成的，每个存储器单元阵列芯片的存储体存储器设置是一样的。
4.如权利要求2所述的层迭式半导体存储器件，其特征在于，所述子存储体是由多个存储体存储器分成的，每个存储器单元阵列芯片的存储体存储器设置是不一样的。
5.如权利要求2所述的层迭式半导体存储器件，其特征在于，所述子存储体是由单个存储体存储器分成的，每个存储器单元阵列芯片的存储体存储器设置是一样的。
6.如权利要求2所述的层迭式半导体存储器件，其特征在于，所述子存储体是由单个存储体存储器分成的，每个存储器单元阵列芯片的存储体存储器设置是不一样的。
7.如权利要求2至6中任何一个所述的层迭式半导体存储器件，其特征在于，每个存储器单元阵列芯片具有绝缘装置，用来把所述存储器单元阵列芯片在电连接方面与所述芯片间互连线隔离开来。
8.如权利要求7所述的层迭式半导体存储器件，其特征在于，
所述芯片间互连线用来传送数据，
所述层迭式半导体存储器件还进一步包括控制装置，用来控制所述绝缘装置，使得在任何存储器单元阵列芯片中传送数据的过程中，其它的存储器单元阵列芯片在电连接方面与所述芯片间互连线隔离开来。
9.如权利要求1或2所述的层迭式半导体存储器件，其特征在于，所述第一半导体芯片是一个界面芯片，具有与外部连接的界面电路。
10.如权利要求1或2所述的层迭式半导体存储器件，其特征在于，所述第一半导体芯片是处理器芯片，具有微处理器电路。
11.如权利要求1或2所述的层迭式半导体存储器件，其特征在于，所述存储器单元阵列是DRAM。
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