JP2009295740A - メモリチップ及び半導体装置 - Google Patents

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Abstract

【課題】ロジックチップとメモリチップとをインタポーザを介して積層した半導体装置におけるインタポーザ上での接続配線構造の複雑化を緩和できるメモリチップの提供。
【解決手段】ロジックチップとメモリチップ５００とをインタポーザを介して積層した構造の半導体装置であって、前記ロジックチップは、その中央部に前記メモリチップ５００と電気的に接続される信号及びデータ用内部端子を有し、前記メモリチップ５００は、中央部に配置された信号及びデータ用内部端子と、前記内部端子を取り囲むようにその周囲に配置され前記内部端子と電気的に接続されたメモリアレイを含み、前記ロジックチップの内部端子が前記メモリチップの内部端子に前記インタポーザのスルーホール（貫通電極）を介して接続されている。
【選択図】図１Ａ

Description

本発明は半導体装置に係り、特に、メモリチップのレイアウト及びそのメモリチップとロジックチップとをインタポーザを介して積層した半導体装置に関する。
近年、メモリチップとロジックチップとを接続することで多種多様な半導体装置の開発が増加している。これらの装置では、加えて、大容量化、パッケージの小型化、高速化が要求されている。この要求に対応するために、１枚又は複数のメモリチップと、ロジックチップとを積層する技術が提案されている（例えば、特許文献１）。
特許文献1によれば、複数のチップを積層する技術は、チップを貫通する貫通電極によって、各チップ間を電気的に導通させることによって行われる。
図１３は、メモリチップとロジックチップを備えた一般的な積層型半導体装置の構成を模式的に示したもので、上段にメモリチップ２００、下段にロジックチップ３００が配置される状態がイメージされている。
ここで使用されるメモリチップ２００には、主にメモリセルと、メモリセルを選択するための回路、メモリセルのデータを保持するための回路、メモリチップの動作を制御するコマンドデコーダ、及びメモリチップのウエハ試験において良品判定に必要な最低限の回路が形成されている。
一方、ロジックチップには、メモリチップに必要な入力信号、データ信号を外部端子から受け取る初段回路３１０、メモリセルへの書き込みデータやメモリセルから読み出されたデータの入出力のタイミング、周波数などを制御するインターフェース回路（ラッチ回路３１２、ＤＬＬ（Delayed Locked Loop）３１３、入出力バッファ３１４）などが形成されている。
ロジックチップで使用されるロジックプロセスで製造されたトランジスタは、メモリプロセスで製造されたトランジスタに比べて高速動作が可能なので、インターフェース回路をロジックチップに配置することにより、高速化の要求に応えることが可能になる。
また、ロジックチップは、前述の回路に加えて、画像処理用回路やＰＣ等のコントローラを制御するための回路など、メモリチップの入出力データをシステム上で処理する回路が形成されたチップを用いてもよい。この場合には、高速化のみならず、システム全体としての小型化を実現することができる。
図１３のメモリチップ搭載回路は最低限の回路例であり、メモリチップとロジックチップの回路形成の切り分けは図のように限定されるものではなく、多様な構成が考えられる。
このようなメモリチップ搭載回路で使用されるロジックチップでは、外部端子と接続するためのチップ内パッドは、図２に示すようにチップ外周に配置されることが多い。また、メモリチップとロジックチップ間で接続されるべき信号の内部端子は、動作性能やレイアウトの容易さの視点から、ロジックチップの中央部に配置される。
一方、従来のメモリチップの内部端子は、メモリチップ上で、メモリチップの左右に亙って、或いは上下に亙って配置されている。すなわち、図１４Ａに示すように、メモリアレイが縦に３個、横に３個配置された構成、図１４Ｂに示すような、メモリアレイが上段に４個、下段に４個配置された構成がその例である。リードデータアンプ及びライトデータアンプ（両者を合わせてデータアンプ称する）は、通常、メモリアレイ同士の間に配置され、メモリチップの端から端まで位置している。内部端子は、データアンプの隣接部に配置する構成としているので、図１４Ａ、図１４Ｂで表示した場所に配置される。
このような構成のメモリチップと、図２に示したロジックチップをインタポーザを介して積層すると、図１５のような構造になる。メモリチップ２００とロジックチップ３００間で接続されるべき信号はインターポーザチップ４００に設けられた再配線とスルーホール（貫通電極）により接続される。ここで問題となるのは、メモリチップの外周の近くに位置する内部信号端子を接続するためのインタポーザ４００における再配線と、ロジックチップの中央部に配置されている内部端子に接続されるインタポーザにおける再配線とが重なり、再配線が複雑な構造になることである。
特に、メモリチップとロジックチップ間で接続されるべき信号が２５６本もしくは５１２本というように本数の多いデータ線が要求される場合はできる限り簡潔な再配線構造とする必要がある。
特開２００６−１２３５８号公報
上述のように、従来のメモリチップは、その内部端子が、メモリチップ上で、メモリチップの左右に亙って、或いは上下に亙って配置されているため、インタポーザを介してメモリチップと接続すると、その接続配線構造が複雑化する。
したがって、本発明は、上記問題を解決できる新しいレイアウトのメモリチップを提供する。
本発明は、また、新しいレイアウト構造を有するメモリチップとロジックチップを積層した半導体装置を提供する。
本発明によれば、メモリチップであって、前記メモリチップの中央部に配置された信号及びデータ用内部端子と、前記内部端子を取り囲むようにその周囲に配置され、前記内部端子と電気的に接続されたメモリセルアレイを含むメモリチップが得られる。
本発明の別の視点によれば、ロジックチップとメモリセルアレイを有するメモリチップとをインタポーザを介して積層した構造の半導体装置であって、前記ロジックチップは、その中央部に前記メモリチップと電気的に接続される信号及びデータ用内部端子を有し、前記メモリチップは、そのメモリチップの中央部に配置された信号及びデータ用内部端子と、前記内部端子を取り囲むようにその周囲に配置され前記内部端子と接続されたメモリアレイを含み、前記ロジックチップの内部端子が前記メモリチップの内部端子に前記インタポーザのスルーホール（貫通電極）を介して接続されたことを特徴とする半導体装置が得られる。
本発明では、メモリチップのロジックチップと電気的に接続するための内部端子をメモリチップの中央部に配置する構造であるため、ロジックチップとの接続の複雑化を回避することができる。
本発明の実施形態によれば、メモリチップの中央部に配置された信号及びデータ用内部端子と、前記内部端子を取り囲むようにその周囲に配置され、前記内部端子と電気的に接続されたメモリセルアレイを含むメモリチップにおいて、内部端子の配列は、メモリチップの中央部で略矩形の４辺を形作るように配置されている。
好ましい形態では、内部端子の配列は、前記内部端子の配列の第１の方向(行方向)に延在する一辺からなる第１の内部端子列と、前記第１の内部端子列と隣接し、前記第１の方向に直行する第２の方向(列方向)に延在する前記内部端子の配列の一辺からなる第２の内部端子列とを含む。
前記メモリセルアレイは、前記第１の内部端子列に前記第２の方向で隣接する第１のメモリセルアレイと、前記第１のメモリセルアレイに第１の方向で隣接する第２のメモリセルアレイからなる第１のメモリセルアレイ対と、前記第２の内部端子列に前記第１の方向で隣接する第３のメモリセルアレイと、前記第３のメモリセルアレイに前記第２の方向で隣接する第４のメモリセルアレイからなる第２のメモリセルアレイ対とを含む。前記第２のメモリセルアレイと前記第３のメモリセルアレイとは、前記第２の方向で隣接し、前記第１のメモリセルアレイ対は、前記第１のメモリセルアレイ対と前記第１の内部端子列との間にデータアンプを有し、前記第２のメモリセルアレイ対は、前記第２のメモリセルアレイ対と前記第２の内部端子列との間にデータアンプを有する。
前記第１のメモリセルアレイ対及び前記第２のメモリセルアレイ対は、前記第１の内部端子及び前記第２の内部端子が、メモリチップの中央部で略矩形の互いに隣接する辺を形作るように配置される。
メモリチップは、前記メモリチップレイアウトの中心に対して記第１のメモリセルアレイ対と点対称に配置され、前記第１のメモリセルアレイと同じ構造の第３のメモリセルアレイ対を含む。
メモリチップは、前記メモリチップのレイアウトの中心に対して前記第２のメモリセルアレイ対と点対称に配置され、前記第２のメモリセルアレイ対と同じ構造の第４のメモリセルアレイ対を含む。
より具体的には、前記第１のメモリセルアレイ及び前記第２のメモリセルアレイは、列選択線によって選択されたデジット線が第１の伝達手段を介して接続されるローカルＩＯ線と、前記ローカルＩＯ線が第２の伝達手段を介して接続され前記列方向（第２の方向）に配線されたメインＩＯ線と有する。
望ましい形態では、前記第１のメモリセルアレイのメインＩＯ線と前記第２のメモリセルアレイのメインＩＯ線を第３の伝達手段を介して接続する第２のメインＩＯ線を含み、前記第１のメモリセルアレイの前記メインＩＯ線が前記第１のメモリセルアレイ及び前記第２のメモリセルアレイで共用されてデータ入出力が行われる。
前記第３のメモリセルアレイ及び前記第４のメモリセルアレイは、列選択線によって選択されるデジット線が第１の伝達手段を介して接続されるローカルＩＯ線と、前記ローカルＩＯ線が第２の伝達手段を介して接続される前記列方向（第１の方向）に配線されたメインＩＯ線と、前記メインＩＯ線と接続され前記行方向（第２の方向）に配線された第２のメインＩＯ線を有する。
前記第３のメモリセルアレイのメインＩＯ線と前記第４のメモリセルアレイのメインＩＯ線とが第３の伝達手段を介して接続され、前記第３のメモリセルアレイの前記メインＩＯ線が前記第３のメモリセルアレイ及び前記第４のメモリセルアレイで共用されてデータ入出力が行われる。
内部端子は、メモリチップの中央部で略矩形に配置されてもよい。
その場合、望ましくは、前記内部端子の配列は、マトリックス状に配置された第１〜第４の内部端子列を含む。また、前記メモリセルアレイは、前記第１の内部端子列に第１の方向で隣接する第１のメモリセルアレイと、前記第１のメモリセルアレイに前記第１の方向に直行する第２の方向で隣接する第２のメモリセルアレイからなる第１のメモリセルアレイ対と、前記メモリセルのレイアウトの中心に対して前記第１のメモリセルアレイ対と点対称に配置され、前記第１のメモリセルアレイ対と同じ構造の第２のメモリセルアレイ対と、前記レイアウトの中心を通り第１の方向の中心線に対して前記第１のメモリアレイ対と対称に配置され前記第１のメモリセルアレイ対と同じ構造の第３のメモリセルアレイ対と、前記メモリセルの中心を通る第２の方向の中心線に対して前記第１のメモリアレイ対と対称に配置され前記第１のメモリセルアレイ対と同じ構造の第４のメモリセルアレイ対とを含む。前記第１〜４のメモリセルアレイ対は、前記第１〜４のメモリセルアレイ対と前記第内部端子の配列との間にデータアンプを有する。
本発明の実施形態について図面を参照して説明する。
（実施例１）
図１Ａは、本発明の一実施例のメモリチップのレイアウトの平面図を示すもので、メモリチップの中央部に信号及びデータ用内部端子が配置されている。同図では、中央部の矩形状の領域の４辺の各々が内部端子領域である。この内部端子領域を囲うように複数のバンクが配置されている。この実施例では、二つのバンクがバンク対を構成している。そしてバンク対の内部端子が中央部の内部端子領域に位置するように配置されている。一方、電源用端子はメモリチップの中央部から周辺部へ延びるように配置している。メモリチップの内部端子領域は、ロジックチップに設けられる外部端子と接続される端子よりも内側に配置することが望ましい。これは、互いのチップを積層して接続する場合にインタポーザの再配線の複雑化を避けるためである。
より具体的に説明すると、バンクＡ及びバンクＢは、それぞれ第２のメモリセルアレイ及び第１のメモリセルアレイを含み、バンクＡ及びバンクＢの対の内部端子は、中央部の上部の内部端子領域に位置する。バンクＣ及びバンクＤは、それぞれ第３のメモリセルアレイ及び第４のメモリセルアレイを含み、バンクＣ及びバンクＤの対の内部端子は、中央部の左の内部端子領域に相当する。同様に、バンクＡ’とバンクＢ’対及びバンクＣ’とバンクＤ’対の内部端子は、それぞれ、中央部の下部の内部端子領域及び右の内部端子領域に配置される。後に説明するように、各バンク対において、行選択線及び列選択線の配線方向を共通にするために、その配置方向に工夫をしてある。
次に、このメモリチップを実現するためのバンク対のレイアウトについて図4及び図５を参照して、説明する。
図４において、バンク対は、バンクＡ及びバンクＢからなる。バンクＡは、第２のメモリアレイ（バンクＡメモリアレイ）１００Ａ、複数の行選択線１１２Ａ、複数のビット線１５８Ａ、複数の列選択線１２２Ａを含む。バンクＢは、第１のメモリアレイ（バンクＢメモリアレイ）１００Ｂ、複数の行選択線１１２Ｂ、複数のビット線１５８Ｂ、複数の列選択線１２２Ｂを含む。バンクＢについて説明を続けると、バンクＢアレイ１００Ｂの右側には、行デコーダ１１０Ｂが、下方には列デコーダ１２０Ｂが配置されている。列デコーダからは、各ビット線に対応して列選択線１２２Ｂが配置され、伝達手段１５３Ｂに列選択信号を与える。伝達手段１５３Ｂは各ビット線に対応して設けられ、各伝達手段１５３Ｂは、各ビット線の信号の増幅とローカルＩＯ線１５２Ｂの結合とその開放を行う。ローカルＩＯ線１５２Ｂにはさらに伝達手段１５４Ｂが設けられ、ローカルＩＯ線１５２ＢとメインＩＯ線１６４Ｂとの結合を開閉する。伝達手段１５３Ｂ，１５４Ｂは、トランスファーゲート或いは増幅回路で構成することができる。メインＩＯ線１６４Ｂは列デコーダ１２０Ｂの下部に配置されたデータアンプ１３０Ｂに接続される。データアンプは、データ入力を増幅するバッファ回路とデータ出力の増幅を行うバッファ回路からなる。データアンプ１３０Ｂの入出力はバンクＢの下方の内部端子１４０ＡＢに接続される。
バンクＡもバンクＢと同じ構成を有するので、バンクＢの構成要素の参照符号の末尾の符号Ｂの代わりにＡを付した参照符号をバンクＡの構成要素の参照符号に用いて示し、その詳細な説明を省略する。
バンクＢとは次の点で異なる。バンクＡの下方には内部信号端子がなく、データアンプ１３０Ａの外側をアンプの並びと平行に走るデータバスで、バンクＢの下の内部端子１４０ＡＢに接続されている。このため、このバンク対は、ＩＯ線の数が比較的少ない場合には、適切な構成である。
各バンクのメモリアレイは、複数のセルブロック１５０Ａ（１５０Ｂ）からなっている。バンクＡのメモリアレイについてみると、図４の破線内の領域が1つのセルブロック１５０Ａである。したがって、図には、複数のセルブロックが互いに隣接して配置されている。そして１番上のセルブロックと同じように、他のセルブロックも同じ構成を有する。
図１０を参照して、セルブロックの詳細を説明する。
セルブロック１５０Ａは、マトリックス状に配置されたメモリセルと、メモリセルの行を選択する行選択線１１２Ａ、メモリセルの列方向に配置されるビット線１５８Ａ、ビット線と平行に配線される列選択線１２２Ａとアレイ回路領域１５９Ａを含む。セルブロックの上部に位置するアレイ回路領域１５９Ａは、複数のローカルＩＯ線１５２Ａ（ＤＱ１−ＤＱｎ）を含む。各ローカルＩＯ線には、複数のビット線に対応して配置される複数の列選択線に対応して複数の伝達手段１５３Ａが接続されている。各ローカルＩＯ線に対して、セルブロック内の各セルサブブロックがデータの入出力を行う。各セルサブブロックは同じ構成を有する。各ローカルＩＯ線１５２Ａ（ＤＱ１−ＤＱｎ）に対するデータの結合は伝達手段１５４Ａを介してメインＩＯ線１６４Ａ（ＩＯ１−ＩＯｎ）との間で行われる。各メインＩＯ線はセルブロックを横切って列選択線と平行に配置され列デコーダ方向に伸び、データアンプに電気的に接続される。
再び図４を参照すると、バンクＡは、図１０で説明したセルブロックが縦方向に複数隣接して配置されているから、図４で縦方向に走る列選択線には、各セルブロック内の伝達手段１５３Ａと接続されている。また、メインＩＯ線は、各セルブロック内のローカルＩＯ線と伝達手段１５４Ａを介して接続されている。
バンクＢについても、バンクＡと同じ構成である。すなわち、バンクＢは、複数のセルブロックを有すること、各セルブロックは、複数のセルサブブロックからなること、セルサブブロックごとに複数のメモリセルがマトリックス状に配置されていること、セルサブグループ毎に複数のローカルＩＯ線が配置されていること、各セルサブブロックのビット線とローカルＩＯ線でデータの伝達を行う複数の伝達手段１５３Ｂを有すること、ローカルＩＯ線と直行する方向に走るメインＩＯ線へデータを伝達する伝達手段１５４Ｂを有すること、行選択線がセルブロックを横切って配置されていること、ビット線と平行に列選択線が配置されていること、列選択線は、伝達手段１５３Ｂを制御して、ビット線とローカルＩＯ線とのデータの転送を制御することなどである。その他の詳細は省略する。
図４では、バンクＡと、その右側に隣接して配置された行デコーダ１１０Ａ、下側に隣接して配置された列デコーダ１２０Ａなどはバンク回路Ａを構成している。同様に、バンクＢとその右側に配置された行デコーダ１１０Ｂ，下側に配置された列デコーダ１２０Ｂなどはバンク回路Ｂを構成している。バンクＡ及びバンクＢは横方向に配置され、それらの列デコーダ１３０Ａ及び列デコーダ１３０Ｂは隣り合うように横方向に配置されている。図４において、バンク対についてみると、バンクＢのデータアンプの配列に隣接してバンクＡ及びバンクＢの内部端子が配置されている。したがって、このバンク対では、共通に使用される内部端子がメモリチップの中央部側に配置されることになる。
図５は、図１において互いに隣接するバンクＣ及びバンクＤからなるバンク対のレイアウトである。
バンクＡ及びバンクＢの組み合わせとバンクＣ及びバンクＤの組み合わせとでは、メインＩＯ線の配線レイアウト構成を異ならせている。これは、メモリチップでは、行選択線、列選択線を含むメモリセルの形成に微細加工が必要になることから、すべてのバンクにおいてメモリセルの形成方向を同じにする必要がある。方向の異なる箇所が存在するとプロセスの制御が困難となるためである。
図１Ａにおいて、バンクＡ及びバンクＢは横方向の関係で配置されており、バンクＣ及びバンクＤは縦方向の関係で配置されている。このため、同一のレイアウト構成にしてしまうと、夫々に配置されたメモリセルの形成方向、行選択線及び列選択線の配線方向は異なってしまう。
したがって、図４と図５におけるレイアウトの相違は、メモリセルの形成方向、行選択線及び列選択線の配線方向を各バンクで同じにするために必要な関係である。データアンプ、信号及びデータ用内部端子を配置する箇所を行デコーダ隣接部、または、列デコーダ隣接部と夫々の構成で異ならせる。
バンク対１０ＡＢでは、バンクＡ及びバンクＢの列デコーダ１２０Ａ及び列デコーダ１２０Ｂが隣り合うように横方向に配置されているのに対し、図５では、バンク対１０ＣＤは、バンクＣ及びバンクＤが行デコーダ１１０Ｃ及び行デコーダ１１０Ｄが隣り合うように縦方向に配置されている。これは、各バンク対において、メモリセルの形成方向、行選択線及び列選択線の配線方向を共通にするためである。そして、バンクＣの行デコーダＣ及びバンクＤの行デコーダＤに隣接してそれぞれ一組のデータアンプ１３０Ｃ、１３０Ｄが配置されている。バンクＣ用のデータアンプ１３０Ｃには、隣接して信号及びデータ用の内部端子１４０ＣＤが配置されている。一方、バンクＤについては、データアンプ１３０Ｄは、バンクＣのデータアンプ１３０Ｃに隣接する位置に配置される内部端子にバスを介して接続される。
このようにして、データアンプ１３０Ｃ（Ｄ）が、行デコーダに隣接して配置されることから、メインＩＯ線１６４Ｃ（Ｄ）（第１のメインＩＯ線という）をデータアンプ１３０（Ｄ）に接続するための第２のメインＩＯ線１６５Ｃ（Ｄ）が、メインＩＯ線と直交する方向に、メインＩＯ線の数に対応して配置されている。バンクＣ及びＤのその他の構成は、バンクＡ及びＢのそれらと同じであるからこれらの説明は省略する。
図５のバンク対１０ＣＤでは、バンクＣの位置する場所に配置されている内部端子が、図１のメモリチップの矩形の内部端子領域のうち、左側の辺の領域に対応する。
再び、図１を参照すると、バンクＡ’及びバンクＢ’の対は、図１において、バンクＡ及びバンクＢの対をメモリチップの中心に対して点対称となるように配置したものである。別の表現をすると、図４のレイアウトをチップレイアウトの中心に対して１８０度回転させたレイアウトのものをメモリバンク対Ａ’Ｂ’として使用するということである。 同様に、バンクＣ’及びバンクＤ’の対は、図１において、バンクＣ及びバンクＤの対をメモリチップのレイアウト中心に対して点対称となるように配置したものである。言い換えると、図４をチップレイアウトの中心に対して１８０度回転させたレイアウトのものをメモリバンクＣ’Ｄ’対として使用するということである。
（実施例２）
第２の実施例のメモリチップのレイアウトは、図1に示したものと同じである。このレイアウトを実現するためのバンク対の構成が第2の実施例では異なる。
図６及び図７は、図１のメモリチップのレイアウトを実現するための第２の実施例で使用されるバンク対のレイアウトである。
図６は、バンクＡ及びバンクＢの対のレイアウトであるが、第１の実施例と異なる点は、第１にバンクＡに隣接してその下側に配置されていたデータアンプがなく、バンクＢの下部に隣接して配置されているデータアンプ１３０ＡＢがバンクＡ及びＢの両方に使用されることである。第２にこのデータアンプ１３０ＡＢとメインＩＯ線１６４Ａを接続するＩＯバスが列レコーダ１３０Ａの外側を列デコーダの並びに平行に配置されていることである。そして、第３に、共用されるデータアンプ１３０ＡＢに対してその下側に信号及びデータ用内部端子１４０ＡＢを設けている点である。このように、データアンプを共用することによって、アンプの数を半分にすることができ、その分面積を削減できる。この例では、列デコーダの外側を通過するようにＩＯバスを配置するので、ＩＯ線の集中が問題とならない程度のＩＯ線の数が比較的少ない場合に有効である。その他の構成については、図４と同様であるので、その説明を省略する。
図７は、第２の実施例におけるバンクＣとバンクＤの対のレイアウトである。
図６と図７におけるレイアウトの相違は、メモリセルの形成方向、行選択線及び列選択線の配線方向をバンク間で同じにするために必要となる相違である。
図５に示す第１の実施例と異なる点は、第１にバンクＣに隣接してその右側に配置されていたデータアンプがなく、バンクＤの右側に隣接して配置されているデータアンプ１３０ＣＤがバンク回路Ｃ及びＤの両方の増幅に使用されることである。第２にこのデータアンプとメインＩＯ線１６５Ｄを接続するＩＯバスが行レコーダ１１０Ｄの外側を行デコーダの並びに平行に配置されていることである。そして、第３に、共用データアンプ１３０ＣＤに対してその右側に信号及びデータ用内部端子１４０ＣＤを設けている点である。このように、アンプを共用することによって、アンプの数を半分にすることができ、その分面積を削減できる。この例では、行デコーダの外側を通過するようにＩＯバスを配置するので、ＩＯ線の集中が問題とならない程度のＩＯ線の数が比較的少ない場合に有効である。
図１を参照すると、バンクＡ’及びバンクＢ’の対は、図１において、バンクＡ及びバンクＢの対をメモリチップの中心に対して点対称となるように配置したものである。言い換えると、図６のレイアウトをメモリチップの中心に対して１８０度回転させたレイアウトのものをメモリバンク対Ａ’Ｂ’として使用する。
同様に、バンクＣ’及びバンクＤ’の対は、図６のバンクＣ及びバンクＤの対のレイアウトをメモリチップの中心に対して点対称となるように配置したものである。言い換えると、図６において、そのレイアウトのメモリチップの中心に対して１８０度回転させたレイアウトのものをメモリバンクＣ’Ｄ’対として配置する。
（実施例３）
第３の実施例のメモリチップのレイアウトは、図1に示したものと同じである。図１に示すメモリチップのレイアウトを実現するバンク対がこれまで説明してきた実施例のそれらと異なる。第３の実施例は、ＩＯ線の数が比較的多い場合に有効なレイアウトである。図８及び図９を参照して説明する。
図８は、バンクＡ及びバンクＢの対とデータアンプ（リード・ライトアンプ）を共用している点、内部端子１４０ＡＢがデータアンプ１０ＡＢの下側にだけ配置されている点で第２の実施例のバンク対と共通である。相違点は、第１に、バンクＡの列デコーダ１２０Ａの下側にデータアンプ１３０ＡＢと接続されるバスが配置されていない点である。第２の相違点は、バンクＡのメインＩＯ線１６４ＡとバンクＢのメインＩＯ線１６４ＢがバンクＡの上部に配置される第２のメインＩＯ線１６５Ａで接続され、バンクＡとのデータの入出力をバンクＢのメインＩＯ線１６４Ｂを経由して行うレイアウトになっていることである。つまり、バンクＢのメインＩＯ線が共用される。これにより、メインＩＯ線とデータ用内部端子との接続箇所に多数のＩＯ線（例えば、２５６本もしくは５１２本）を集中させなくて済む。
第２の相違点について少し詳しく説明する。図８において、バンクＡ及びバンクＢの互いに平行に配置されているメインＩＯ線１６４Ａ，１６４Ｂと直交する方向にこれらを接続するように配置された第２のメインＩＯ線１６５Ａが形成されている。バンクＢのメインＩＯ線と第２のメインＩＯ線とは伝達手段１５５Ａを介して接続されている。この伝達手段１５５Ａは信号２（Ａ）によって制御される。すなわち、バンクＢのメインＩＯ線１６４Ｂが、バンクＢとの入出力のために使用される時には、伝達手段１５５ＡはバンクＡのメインＩＯ線１６５Ａ，１６４Ａへの転送を阻止する。一方、バンクＢのメインＩＯ線１６４ＢがバンクＡのメインＩＯ線として使用される時には、伝達手段１５５Ａは、データの転送を行うよう制御される。伝達手段１５５Ａは、伝達手段１５３Ａ（Ｂ），１５４Ａ（Ｂ）と同様にトランスファーゲート或いは増幅回路で構成することができる。そのほかの点では、第２の実施例の場合の図６と同様であるのでその説明を省略する。
図９は、第３の実施例で使用するバンクＣ及びバンクＤの対のレイアウトである。
図８と図９におけるレイアウトの相違は、メモリセルの形成方向、行選択線及び列選択線の配線方向をバンク間で同じにするために必要な関係の相違である。
図９は、バンクＣ及びバンクＤの対がデータアンプ１３０ＣＤを共用している点、内部端子１４０ＣＤがデータアンプの右側にだけ配置されている点で第２の実施例のバンク対ＣＤと共通である。
相違点は、第１に、バンクＤの行デコーダ１１０Ｄの右側からデータアンプ１３０ＣＤと接続されるバスが配置されていない点である。第２の相違点は、バンクＤの第２のメインＩＯ線が配線されていない代わりに、バンクＣのメインＩＯ線１６４ＣとバンクＤのメインＩＯ線１６４Ｄを伝達手段１５５Ｄを介して接続し、バンクＤへのデータの入出力をバンクＣのメインＩＯ線１６４Ｃ及びバンクＣの第２のＩＯ線１６５Ｃを経由して行うレイアウトになっていることである。つまり、バンクＣのメインＩＯ線１６４Ｃ及び第２のメインＩＯ線１６５Ｃが共用される。これにより、ＩＯ線とデータ用内部端子との接続箇所に多数のＩＯ線（例えば、２５６本もしくは５１２本）を集中させなくて済む。
第２の相違点について少し詳しく説明する。図９において、バンクＣ及びバンクＤの互いに同方向に配置されているメインＩＯ線１６４Ｃ，１６４Ｄが、伝達手段１５５Ｄを介して接続されている。この伝達手段１５５Ｄは信号２Ｄによって制御される。すなわち、バンクＣのメインＩＯ線１６４及び第２のメインＩＯ線１６５Ｃが、バンクＣとの入出力のために使用される時には、伝達手段１５５Ｄは非導通状態にされ、バンクＤのメインＩＯ線１６４Ｄへの転送は行われない。一方、バンクＣのメインＩＯ線１６４Ｃ及び第２のメインＩＯ線１６５ＣがバンクＤのメインＩＯ線１６４Ｄとデータの入出力を行うときには、伝達手段１５５Ｄは、データの転送を行うよう制御される。伝達手段１５５Ｄは、伝達手段１５３Ｃ，１５４Ｃと同様にトランスファーゲート或いは増幅回路で構成することができる。そのほかの点では、第２の実施例の場合の図７と同様であるのでその説明を省略する。
図１を参照すると、バンクＡ’及びバンクＢ’の対は、図１において、バンクＡ及びバンクＢの対をメモリチップの中心に対して点対称となるように配置したものである。言い換えると、図８のレイアウトをメモリチップのレイアウトの中心に対して１８０度回転させたレイアウトのものをメモリバンク対Ａ’Ｂ’として配置する。
同様に、バンクＣ’及びバンクＤ’の対は、図９のバンクＣ及びバンクＤの対のレイアウトをメモリチップの中心に対して点対称となるように配置したものである。言い換えると、図９のレイアウトをメモリチップの中心に対して１８０度回転させたレイアウトのものをメモリバンクＣ’Ｄ’対として配置する。
本実施例におけるチップ断面の配線の位置関係を図１１に示す。列選択線、行選択線、ローカルＩＯ線、メインＩＯ線、第2のメインＩＯ線は、図１１の配線１、２、３を用いて形成される。メモリアレイの具体的構成に応じてどの層の配線をどの用途の配線に使用するかを決めてよい。
次に、第３の実施例のバンク対を用いたメモリチップからなる半導体装置の動作を説明する。説明の便宜上、メモリチップの全体ではなく、バンクＡ及びバンクＢの部分におけるメモリセルからのデータの読み出し動作について説明する。
図１２は、半導体装置におけるメモリセルデータ読み出し動作波形を示す。
図８及び図１２を参照すると、動作例は、バンクＡの行選択線とバンクＢの行選択線を連続して行選択動作コマンドにより選択し、活性化させた後、バンクＡのメモリセルとバンクＢのメモリセルを連続して読み出す動作の例である。信号１Ａは、伝達手段１５４Ａを動作させる信号であり、信号２Ａは、伝達手段１５５Ａを動作させるための信号である。
まず、行選択線を活性化させる。バンクＡの行選択動作コマンド入力及びバンクＢの行選択動作コマンド入力を受けて、コマンド入力と同時に入力される行選択アドレスに該当する行選択線１１２Ａ、１１２Ｂが選択される。行選択線がＨレベルになると、同時にメモリセル１５６Ａ、１５６Ｂの情報がビット線１５６Ａ、１５６Ｂに読み出される。
最初にバンクＡの読み出し動作を行った時の動作波形を説明する。バンクＡの読み出し動作コマンドが入力されると、コマンド入力と同時に入力された列選択アドレスに該当する列選択線１２２Ａが選択される。列選択線１２２ＡがＨレベルになると同時に、伝達手段１５３Ａを介してビット線１５８Ａの情報がローカルＩＯ線１５２Ａに伝達される。信号１Ａは、列選択線１２２Ａとほぼ同タイミングの１ショット信号であり、ローカルＩＯ線１５２Ａの情報が伝達手段１５４Ａを介してメインＩＯ線１６４Ａに伝達され、さらにメインＩＯ線１６４Ａと接続された第２のメインＩＯ１６５Ａに伝達される。
これまではバンクＡのメモリアレイ上での動作であったが、次にはバンクＢのメモリアレイ上にある伝達手段１５５Ａを使用する。信号２Ａは、信号１Ａとほぼ同タイミングの１ショット信号であり、メインＩＯ線１６５Ａの情報が、伝達手段１５５Ａを介して共用されるメインＩＯ線１６４Ｂに伝達されデータアンプに出力される。
続いてバンクＢの読み出し動作を行った場合を説明する。バンクＢの読み出し動作コマンドが入力されると、コマンド入力と同時に入力された列選択アドレスに該当する列選択線１２２Ｂが選択される。列選択線１２２ＢがＨレベルになると同時に、ビット線１５８Ｂの情報が、伝達手段１５３Ｂを介してローカルＩＯ線１５２Ｂに伝達される。信号１Ｂは、列選択線１２２Ｂとほぼ同タイミングの１ショット信号であり、ローカルＩＯ線１５２Ｂの情報が、伝達手段１５４Ｂを介してメインＩＯ線１６４Ｂに伝達される。ここで、信号２Ａは、バンクＢが動作しているためＨレベルとならずＬレベルのままであり、すなわちメインＩＯ線１６５Ａとは非導通状態である。よって、メインＩＯ線１６４Ｂの情報は、そのままデータアンプに出力される。
（実施例４）
次に、本発明の第４の実施例について説明する。
図１Ｂは、本発明の第４の実施例のメモリチップの平面図を示すもので、メモリチップの中央部に信号及びデータ用内部端子が配置されている。同図では、中央部の矩形状の領域が内部端子領域である。この内部端子領域の上側の左部分にバンクＡ及びバンクＢの対が配置されている。上段の右半分には、バンクＢ”及びバンクＡ”の対が配置されている。内部端子領域の下側左部分及び右部分にはそれぞれ、バンクＡ”’とバンクＢ”’及びバンクＢ’とバンクＡ’がこの順に配置されている。
第４の実施例でも、信号及びデータ用内部端子を中央部に配置し、電源用端子をメモリチップの中央部から周辺部へ延びるように配置している。
バンクＡ及びバンクＢ対については、第１、第２及び第３の実施例で使用した図４、図６、図８の構成、又は、図５、図７、図９の構成を具体的な配線構成に応じて用いることができる。
バンクＡ’ とバンクＢ’の対は、図１Ｂのチップレイアウトの中心に対してバンクＡ及びバンクＢの対が点対称となるように配置される。バンクＡ”と バンクＢ”の対は、バンクＡ及びバンクＢに対してメモリチップを縦方向に走る中心線に対して線対称となるように配置される。バンクＡ”’とバンクＢ”’の対は、バンクＡ及びバンクＢに対してメモリチップを横方向に走る中心線に対して線対称となるように配置される。このような配置の仕方は、各バンク対についてメモリセルの形成方向及び、行選択線と、列選択線とをそれぞれのバンクについて同一方向に配置するために必要である。上述のように、各バンク対の一方に内部端子を設けることにし、これらを中央の内部端子領域に集めることによって、メモリセルの内部端子を中央に配置することができる。
（実施例５）
次に、本発明の積層型半導体装置について、図３を参照して説明する。
図３は、積層型半導体装置の模式的な断面図である。図３において、インターポーザチップ４００の下部にロジックチップ３００が配置され、上部に本発明のメモリチップ５００が配置されている。ロジックチップ３００は、図２で示したロジックチップが使用される。したがって、ロジックチップの中央部にメモリチップと接続される信号及びデータ内部端子が配置されている。そして、ロジックチップの外周の近くのチップ上に外部端子と接続するための外部端子接続用端子が配置されている。一方、メモリチップ５００は、図１Ａ又は、図１Ｂに示したものが使用される。すなわち、メモリチップの内部端子はその中央部に配置され、電源端子は、メモリチップの周辺の近くのチップ上に配置されている。インタポーザ４００は、そのスルーホール（貫通電極）によって、ロジックチップの内部端子とメモリチップの内部端子を接続する。ロジックチップの外部端子接続用端子は、インタポーザ上の再配線を経由して外部端子に接続されている。また、メモリチップの電源端子は、インタポーザのスルーホール（貫通電極）によって外部端子に接続される。
本発明のメモリチップは、データ用内部端子がメモリチップの中央部のみに設けられているので、積層半導体装置におけるインターポーザチップ上の再配線を容易な構造にすることができる。また、隣り合うバンク同士でデータアンプ及び一部のメインＩＯ線を共用することで、ＩＯ線の数が多い場合にもチップサイズの増大を抑えた半導体メモリを提供することができる。
以上本発明の実施例について説明してきたが、本発明は、これら実施例に限定されることはなく、発明の本旨を逸脱しない限り種々の変形が可能であることは勿論である。
本発明のメモリチップレイアウトの平面図である。 本発明のメモリチップの別なレイアウトの平面図である。 本発明に使用されるロジックチップのレイアウトの平面図である。 本発明第５の実施例である積層半導体装置の模式的断面図である。 本発明の第1の実施例で使用されるバンク対ＡＢのレイアウトである。 本発明の第1の実施例で使用されるバンク対ＣＤのレイアウトである。 本発明の第２の実施例で使用されるバンク対ＡＢのレイアウトである。 本発明の第２の実施例で使用されるバンク対ＣＤのレイアウトである。 本発明の第３の実施例で使用されるバンク対ＡＢのレイアウトである。 本発明の第３の実施例で使用されるバンク対ＣＤのレイアウトである。 本発明で使用されるバンクのセルブロックのレイアウトを示す平面図である。 本発明の実施例のメモリチップの配線を示す模式的断面図である。 本発明の第３の実施例の動作を説明するタイミングチャートである。 一般的な積層半導体構造の機能ブロック図である。 従来のメモリチップのレイアウトを示す平面図である。 従来のメモリチップの別のレイアウトを示す平面図である。 従来の積層半導体装置の模式的断面図である。
符号の説明
１０ＡＢ，１０ＣＤ バンク対
１００Ａ バンクＡメモリアレイ
１００Ｂ バンクＢメモリアレイ
１１０Ａ、１１０Ｂ、１１０Ｃ、１１０Ｄ 行デコーダ
１１２Ａ、１１２Ｂ、１１２Ｃ、１１２Ｄ 行選択線
１２０Ａ、１２０Ｂ、１２０Ｃ、１２０Ｄ 列デコーダ
１２２Ａ、１２２Ｂ、１２２Ｃ、１２２Ｄ 列選択線
１３０Ａ、１３０Ｂ、１３０ＡＢ、１３０Ｃ、１３０Ｄ，１３０ＣＤ データアンプ
１４０ＡＢ、１４０ＣＤ 信号及びデータ用内部端子
１５０Ａ、１５０Ｂ、１５０Ｃ セルブロック
１５２Ａ、１５２Ｂ、１５２Ｃ、１５２Ｄ ローカルＩＯ線
１５３Ａ、１５３Ｂ、１５３Ｃ、１５３Ｄ 伝達手段
１５４Ａ、１５４Ｂ、１５４Ｃ、１５４Ｄ 伝達手段
１５５Ａ、１５５Ｄ 伝達手段
１５６Ａ、１５６Ｂ、１５６Ｃ、１５６Ｄ メモリセル
１５８Ａ、１５８Ｂ、１５８Ｃ、１５８Ｄ ビット線
１６４Ａ、１６４Ｂ、１６４Ｃ、１６４Ｄ メインＩＯ線
１６５Ａ、１６５Ｃ 第２のメインＩＯ線
２００、５００、５１０ メモリチップ
３００ ロジックチップ
４００ インターポーザチップ
９００ 半導体装置

Claims (26)

  1. メモリチップであって、前記メモリチップの中央部に配置された信号及びデータ用内部端子と、前記内部端子を取り囲むようにその周囲に配置され、前記内部端子と電気的に接続されたメモリセルアレイとを含むメモリチップ。
  2. 前記内部端子の配列は、メモリチップの中央部で略矩形の４辺を形作るように配置されていることを特徴とする請求項１記載のメモリチップ。
  3. 前記内部端子の配列は、前記内部端子の配列の第１の方向に延在する一辺からなる第１の内部端子列と、前記第１の内部端子列と隣接し、前記第１の方向に直行する第２の方向に延在する前記内部端子の配列の一辺からなる第２の内部端子列とを含み、
    前記メモリセルアレイは、前記第１の内部端子列に前記第２の方向で隣接する第１のメモリセルアレイと、前記第１のメモリセルアレイに第１の方向で隣接する第２のメモリセルアレイからなる第１のメモリセルアレイ対と、前記第２の内部端子列に前記第１の方向で隣接する第３のメモリセルアレイと、前記第３のメモリセルアレイに前記第２の方向で隣接する第４のメモリセルアレイからなる第２のメモリセルアレイ対とを含み、
    前記第２のメモリセルアレイと前記第３のメモリセルアレイとは、前記第２の方向で隣接し、
    前記第１のメモリセルアレイ対は、前記第１のメモリセルアレイ対と前記第１の内部端子列との間にデータアンプを有し、前記第２のメモリセルアレイ対は、前記第２のメモリセルアレイ対と前記第２の内部端子列との間にデータアンプを有することを特徴とする請求項２記載のメモリチップ。
  4. 前記第１のメモリセルアレイ対と前記第１の内部端子列との間のデータアンプは、前記第１及び第２のメモリセルアレイ用として共用され、前記第２のメモリセルアレイ対と前記第２の内部端子列との間のデータアンプは、前記第３及び第４のメモリセルアレイ用として共用されることを特徴とする請求項３記載のメモリチップ。
  5. 前記第１のメモリセルアレイ対及び前記第２のメモリセルアレイ対は、前記第１の内部端子列及び前記第２の内部端子列が、メモリチップの中央部で略矩形の互いに隣接する辺を形作るように配置されていることを特徴とする請求項３記載のメモリチップ。
  6. 前記メモリチップのレイアウトの中心に対して前記第１のメモリセルアレイ対と点対称に配置され、前記第１のメモリセルアレイと同じ構造の第３のメモリセルアレイ対を含む請求項３記載のメモリチップ。
  7. 前記メモリチップのレイアウトの中心に対して前記第２のメモリセルアレイ対と点対称に配置され、前記第２のメモリセルアレイ対と同じ構造の第４のメモリセルアレイ対を含む請求項６記載のメモリチップ。
  8. 前記第１のメモリセルアレイ及び前記第２のメモリセルアレイは、列選択線によって選択されたデジット線が第１の伝達手段を介して接続されるローカルＩＯ線と、前記ローカルＩＯ線が第２の伝達手段を介して接続され前記第２の方向に配線されたメインＩＯ線とを有することを特徴とする請求項３記載のメモリチップ。
  9. 前記第１のメモリセルアレイのメインＩＯ線と前記第２のメモリセルアレイのメインＩＯ線を第３の伝達手段を介して接続する、前記第１の方向に配線された第２のメインＩＯ線を含み、前記第１のメモリセルアレイの前記メインＩＯ線が前記第１のメモリセルアレイ及び前記第２のメモリセルアレイで共用されてデータ入出力が行われることを特徴とする請求項８記載のメモリチップ。
  10. 前記第３のメモリセルアレイ及び前記第４のメモリセルアレイは、列選択線によって選択されるデジット線が第１の伝達手段を介して接続されるローカルＩＯ線と、前記ローカルＩＯ線が第２の伝達手段を介して接続される前記第２の方向に配線されたメインＩＯ線と、前記メインＩＯ線と接続され前記第１の方向に配線された第２のメインＩＯ線とを有することを特徴とする請求項３、４、８又は９記載のメモリチップ。
  11. 前記第３のメモリセルアレイのメインＩＯ線と前記第４のメモリセルアレイのメインＩＯ線とが第３の伝達手段を介して接続され、前記第３のメモリセルアレイの前記メインＩＯ線が前記第３のメモリセルアレイ及び前記第４のメモリセルアレイで共用されてデータ入出力が行われることを特徴とする請求項１０記載のメモリチップ。
  12. 前記内部端子の配列は、メモリチップの中央部で略矩形に配置されていることを特徴とする請求項１記載のメモリチップ。
  13. 前記内部端子の配列は、マトリックス状に配置された第１〜第４の内部端子列を含み、
    前記メモリセルアレイは、前記第１の内部端子列に第１の方向で隣接する第１のメモリセルアレイと、前記第１のメモリセルアレイに前記第１の方向に直行する第２の方向で隣接する第２のメモリセルアレイからなる第１のメモリセルアレイ対と、前記メモリセルのレイアウトの中心に対して前記第１のメモリセルアレイ対と点対称に配置され、前記第１のメモリセルアレイ対と同じ構造の第２のメモリセルアレイ対と、前記レイアウトの中心を通り第１の方向の中心線に対して前記第１のメモリアレイ対と対称に配置され前記第１のメモリセルアレイ対と同じ構造の第３のメモリセルアレイ対と、前記メモリセルの中心を通る第２の方向の中心線に対して前記第１のメモリアレイ対と対称に配置され前記第１のメモリセルアレイ対と同じ構造の第４のメモリセルアレイ対とを含み、
    前記第１〜４のメモリセルアレイ対は、前記第１〜４のメモリセルアレイ対と前記内部端子の配列との間にデータアンプを有する請求項１２記載のメモリチップ。
  14. 前記第１のメモリセルアレイ対の第２のメモリセルアレイのデータアンプは前記第１のメモリセルアレイ用のデータアンプを共用することを特徴とする請求項１３記載のメモリチップ。
  15. メモリセルアレイを有するメモリチップと、ロジックチップとをインタポーザを介して積層した構造の半導体装置であって、前記ロジックチップは、その中央部に前記メモリチップと電気的に接続される信号及びデータ用内部端子を有し、前記メモリチップは、そのメモリチップの中央部に配置された信号及びデータ用内部端子と、前記内部端子を取り囲むようにその周囲に配置され前記内部端子と接続されたメモリアレイとを含み、前記ロジックチップの内部端子が前記メモリチップの内部端子に前記インタポーザのスルーホールを介して接続されたことを特徴とする半導体装置。
  16. 前記内部端子の配列は、メモリチップの中央部で略矩形の４辺を形作るように配置されていることを特徴とする請求項１５記載の半導体装置。
  17. 前記内部端子の配列は、前記内部端子の配列の第１の方向に延在する一辺からなる第１の内部端子列と、前記第１の内部端子列と隣接し、前記第１の方向に直行する第２の方向に延在する前記内部端子の配列の一辺からなる第２の内部端子列とを含み、
    前記メモリセルアレイは、前記第１の内部端子列に前記第２の方向で隣接する第１のメモリセルアレイと、前記第１のメモリセルアレイに第１の方向で隣接する第２のメモリセルアレイからなる第１のメモリセルアレイ対と、前記第２の内部端子に前記第１の方向で隣接する第３のメモリセルアレイと、前記第３のメモリセルアレイに前記第２の方向で隣接する第４のメモリセルアレイからなる第２のメモリセルアレイ対とを含み、
    前記第２のメモリセルアレイと前記第３のメモリセルアレイとは、前記第２の方向で隣接し、
    前記第１のメモリセルアレイ対は、前記第１のメモリセルアレイ対と前記第１の内部端子列との間にデータアンプを有し、前記第２のメモリセルアレイ対は、前記第２のメモリセルアレイ対と前記第２の内部端子列との間にデータアンプを有することを特徴とする請求項１６記載の半導体装置。
  18. 前記第１のメモリセルアレイ対と前記第１の内部端子列との間のデータアンプは、前記第１及び第２のメモリセルアレイ用として共用され、前記第２のメモリセルアレイ対と前記第２の内部端子列との間のデータアンプは、前記第３及び第４のメモリセルアレイ用として共用されることを特徴とする請求項１７記載の半導体装置。
  19. 前記第１のメモリセルアレイ対及び前記第２のメモリセルアレイ対は、前記第１の内部端子列及び前記第２の内部端子列が、メモリチップの中央部で略矩形の互いに隣接する辺を形作るように配置されていることを特徴とする請求項１７記載の半導体装置。
  20. 前記メモリチップのレイアウトの中心に対して前記第１のメモリセルアレイ対と点対称に配置され、前記第１のメモリセルアレイと同じ構造の第３のメモリセルアレイ対を含む請求項１７記載の半導体装置。
  21. 前記メモリチップのレイアウトの中心に対して前記第２のメモリセルアレイ対と点対称に配置され、前記第２のメモリセルアレイ対と同じ構造の第４のメモリセルアレイ対を含む請求項２０記載の半導体装置。
  22. 前記第１のメモリセルアレイ及び前記第２のメモリセルアレイは、列選択線によって選択されたデジット線が第１の伝達手段を介して接続されるローカルＩＯ線と、前記ローカルＩＯ線が第２の伝達手段を介して接続され前記第２の方向に配線されたメインＩＯ線とを有することを特徴とする請求項１７記載の半導体装置。
  23. 前記第１のメモリセルアレイのメインＩＯ線と前記第２のメモリセルアレイのメインＩＯ線を第３の伝達手段を介して接続する、前記第１の方向に配線された第２のメインＩＯ線を含み、前記第１のメモリセルアレイの前記メインＩＯ線が前記第１のメモリセルアレイ及び前記第２のメモリセルアレイで共用されてデータ入出力が行われることを特徴とする請求項２２記載の半導体装置。
  24. 前記第３のメモリセルアレイ及び前記第４のメモリセルアレイは、列選択線によって選択されるデジット線が第１の伝達手段を介して接続されるローカルＩＯ線と、前記ローカルＩＯ線が第２の伝達手段を介して接続される前記第２の方向に配線されたメインＩＯ線と、前記メインＩＯ線と接続され前記第１の方向に配線された第２のメインＩＯ線とを有することを特徴とする請求項２３記載の半導体装置。
  25. 前記第３のメモリセルアレイのメインＩＯ線と前記第４のメモリセルアレイのメインＩＯ線とが第３の伝達手段を介して接続され、前記第３のメモリセルアレイの前記メインＩＯ線が前記第３のメモリセルアレイ及び前記第４のメモリセルアレイで共用されてデータ入出力が行われることを特徴とする請求項２４記載の半導体装置。
  26. 前記内部端子の配列は、メモリチップの中央部で略矩形に配置されていることを特徴とする請求項１５記載の半導体装置。
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