JP2008251666A - 三次元構造半導体装置 - Google Patents
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Abstract
【解決手段】第1の半導体層に形成された複数の領域と該第1の半導体層の上に形成された第1の配線層とを含んで構成された第1の集積回路と、前記第1の配線層に積層された第1の絶縁層と、前記第1の絶縁層に積層された第2の半導体層に形成された複数の領域と該第2の半導体層の上に形成された第2の配線層とを含んで構成された第2の集積回路とを含む3次元構造半導体装置をなす。前記第1の集積回路及び前記第2の集積回路は積層方向に貫通した配線により電気的に接続され、前記第1の集積回路及び前記第2の集積回路間のデータ双方向通信、制御信号供給、およびクロック信号供給の少なくとも一つが前記貫通した配線を介して行われる。
【選択図】図1
Description
102,301〜304,502 特定回路
103,305〜309,503 データバスインターフェース
104 データバス接続用多層配線領域
105,506 多層配線領域
110,401,510,601 第1の半導体層
111,402,511,602 第2の半導体層
112,403,512,603 第3の半導体層
Claims (18)
- 第1の半導体層に形成された複数の領域と該第1の半導体層の上に形成された第1の配線層とを含んで構成された第1の集積回路と、前記第1の配線層に積層された第1の絶縁層と、前記第1の絶縁層に積層された第2の半導体層に形成された複数の領域と該第2の半導体層の上に形成された第2の配線層とを含んで構成された第2の集積回路とを含む3次元構造半導体装置において、前記第1の集積回路及び前記第2の集積回路が積層方向に貫通した配線により電気的に接続され、前記第1の集積回路及び前記第2の集積回路間のデータ双方向通信、制御信号供給およびクロック信号供給の少なくとも一つが前記貫通した配線を介して行われることを特徴とする3次元構造半導体装置。
- 前記第2の配線層上に、絶縁層と半導体層と配線層とがこの順序で積層された積層構造が1つまたはそれ以上形成され、前記積層構造の半導体層に形成された複数の領域と前記積層構造の配線層とを含む集積回路が構成され、前記貫通配線が前記積層構造の半導体層と配線層とを積層方向に貫通して前記各組の集積回路に電気的に接続され、前記第1の集積回路、前記第2の集積回路、及び前記積層構造の集積回路同士のデータ双方向通信、制御信号通信、およびクロック信号供給の少なくとも一つが前記貫通配線を介して行われることを特徴とする請求項1記載の3次元構造半導体装置。
- 前記第1の配線層および前記第2の配線層が多層配線層となっていることを特徴とする請求項1または2記載の3次元構造半導体装置。
- 前記半導体層に形成された領域が、絶縁ゲートトランジスタのソース領域、ドレイン領域、およびチャンネル領域を含むことを特徴とする請求項1乃至3のいずれか一つに記載の3次元構造半導体装置。
- データ双方向通信、制御信号通信、およびクロック信号供給のいずれもが前記貫通配線を介して行われるように構成されていることを特徴とする前記請求項第1項乃至第4項の一つに記載の3次元構造半導体装置。
- 前記貫通配線は、前記第1の半導体層の中央部上に配置されていることを特徴とする請求項1乃至5のいずれか一つに記載の3次元構造半導体装置。
- 前記貫通配線の途中にバッファ回路が挿入されていることを特徴とする請求項1乃至5のいずれか一つに記載の3次元構造半導体装置。
- 前記第1の集積回路及び前記第2の集積回路が、それぞれ1つまたはそれ以上の特定回路を含むことを特徴とする請求項1乃至7のいずれか一つに記載の3次元構造半導体装置。
- 前記第1の集積回路、前記第2の集積回路、及び前記積層構造の集積回路が、それぞれ複数の特定回路を含むことを特徴とする請求項2記載の3次元構造半導体装置。
- 前記貫通配線は、前記特定回路の各々にバスインターフェースを介して電気的に接続されていることを特徴とする請求項8又は9記載の3次元構造半導体装置。
- 前記特定回路は、CPU、メモリ、専用ハードロジック、および外部インターフェースのいずれか一つから構成されていることを特徴とする請求項8乃至10のいずれか一つに記載の3次元構造半導体装置。
- 前記第1の集積回路及び前記第2の集積回路が、それぞれデジタル回路、アナログ回路、及びデジタルアナログ混載回路の少なくとも一つから構成されていることを特徴とする請求項1乃至11のいずれか一つに記載の3次元構造半導体装置。
- 前記貫通配線のほかに、前記第1の配線層及び前記第2の配線層が前記第1の集積回路及び前記第2の集積回路同士でのローカルデータ双方向通信を行うためのローカルバス配線で接続されていることを特徴とする請求項1乃至12のいずれか一つに記載の3次元構造半導体装置。
- 前記貫通配線が、金属材料及び炭素から構成される材料の少なくとも一つから形成されていることを特徴とする請求項1乃至13のいずれか一つに記載の3次元構造半導体装置。
- 前記第1の絶縁層が、誘電率が5未満の酸素化合物及び窒素化合物及び炭素化合物の少なくとも一つから形成されていることを特徴とする請求項1乃至14のいずれか一つに記載の3次元構造半導体装置。
- 前記第1の絶縁層が、誘電率が2.5以下のCFx(x<4)及びCHx及びポーラス材料の少なくとも一つから形成されていることを特徴とする請求項1乃至15のいずれか一つに記載の3次元構造半導体装置。
- 第1の半導体層に形成された複数の領域と該第1の半導体層の上に形成された第1の配線層とを含んで構成された第1の集積回路と、前記第1の配線層に積層された第1の絶縁層と、前記第1の絶縁層に積層された第2の半導体層に形成された複数の領域と該第2の半導体層の上に形成された第2の配線層とを含んで構成された第2の集積回路と、前記第1の半導体層および前記第2の半導体層の積層方向に貫通し前記第1の集積回路及び前記第2の集積回路を電気的に接続する貫通バス配線とを含むことを特徴とする3次元構造半導体装置。
- 第1の半導体層に形成された複数の領域と該第1の半導体層の上に形成された第1の配線層とを含んで構成された第1の集積回路を形成し、前記第1の配線層に積層された第1の絶縁層に積層された第2の半導体層に形成された複数の領域と該第2の半導体層の上に形成された第2の配線層とを含んで構成された第2の集積回路とを形成し、前記第1の半導体層および前記第2の半導体層の積層方向に貫通する貫通配線を形成し、前記第1の集積回路及び前記第2の集積回路を前記貫通配線により電気的に接続することを特徴とする3次元構造半導体装置の製造方法。
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