JPH0467674A - 半導体集積回路の配線構造 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は、ゲートアレイ方式による半導体集積回路に
関し、特に複数のマクロセル上にファンアウトの大きい
複数の信号を供給するための金属配線層を積層する半導
体集積回路の配線構造に関するものである。

［従来の技術］ 従来、ゲートアレイ方式による半導体集積回路は、マク
ロセルを用いてクロック信号などのファンアウトの大き
い信号を供給分配し、フリップフロップ回路などで構成
される同期回路を駆動している。

第６図は、ゲートアレイ方式による半導体集積回路を示
すブロック図である。

同図を参照して、この半導体集積回路は、クロック信号
入力端子２０、データＩの入力端子２１、データ■の入
力端子２２、データ入力やクロック信号を増幅などする
入力バッファ１８、入力バッファ１８からのクロック信
号を所定レベルに変換するクロックバッファ２３、およ
びフリップフロップ１９とを含む。上記クロック信号は
クロック信号配線Ｘを通して各クロックバッファ２３に
供給される。

上記構成の半導体集積回路の動作を説明する。

クロック信号入力端子２０に与えられたクロック信号は
大力バッファ１８により増幅された後、クロック信号配
線Ｘにより分配され、クロックバッファ２３を通してフ
リップフロップ１９のクロック信号入力端子ｃｋに与え
られる。各フリップフロップ１９のデータ入力端子りに
は入力バッファ１８により増幅などされたデータＩまた
はデータ■が与えられており、クロック信号の入力タイ
ミングによりデータＩまたはデータ■が出力される。

しかしながら、上記クロックバッファ１８の負荷をドラ
イブする能力（ファンアウト数）には、制限があるため
、１つの入力バッファ（ドライバ）からは、あまり多く
の回路に信号を供給することができない。このため、１
つのクロック信号に同期した信号で動作する回路、たと
えばフリップフロップ回路が多数ある場合には、クロッ
ク信号を供給する大力バッファを縦列に多段接続した構
成にしなければならない。

この縦列に多段接続した構成では、入力バッファ１８の
特性のばらつき、および各々の入力バッファに接続され
た負荷（クロックバッファ２３やフリップフロップ１９
など）に至るまでの配線Ｘの長さに依存して、各ゲート
を伝搬するときの信号遅延時間を生じやすい。信号遅延
時間が生じた場合にはフリップフロップ回路１９などに
供給されるクロック信号が、場所によってタイミング的
に異なることになる。このタイミングのずれによりクロ
ックスキューという問題が発生する。

また、現在の半導体集積回路は、複数種のクロック信号
で動作する回路が多く、上記のゲートアレイ方式による
半導体集積回路よりも複雑な配線構造が要求される。

第７図は複数種のクロック信号で動作する従来の半導体
集積回路の配線構造を示す図である。この配線構造図は
、電子技術１９８８年９月号　Ｐ２３〜２７に示された
ものである。

この配線構造によれば、クロック信号の主幹線２８．２
９をＶＤ　ｏ電源ライン２７．ｖｓＳ電源ライン３０や
クロック信号供給線３１などよりも太くして、抵抗成分
を主とする分布容量を小さくし、信号線の配線長さに起
因するクロックスキューを抑制している。

また、第８図は特開昭６４−５７７３６号に開示された
配線構造の概略を示す図である。同図を参照して、基板
３６の上に信号線層３７．３８を積み上げて形成される
マクロセル２５上に絶縁層３２を形成し、この絶縁層３
２のうち、クロック信号を供給すべき信号線３４の上に
金属を全面被着させた金属配線層３３を形成し、最上層
の金属配線層３３とクロック信号を供給すべき信号線３
４とをスルーホール配線３５により接続している。

上記第８図の配線構造であれば、最上層の金属配線層３
３は、ベタ配線であり、分布容量は非常に小さく、この
金属配線層３３にシステムクロック信号を割当てること
により、各ゲートを伝搬する信号の遅延時間に差が生じ
にくいため、クロックスキューの問題を抑制することが
できる。

［発明が解決しようとする課題］ しかしながら、上記第７図の配線構造においては、クロ
ック配線と他の信号線の配線を二層構造としているため
、クロック信号配線と他の信号配線とが同一層に混在し
、配線が非常に複雑となり配線のレイアウトに、長時間
を要することになる。

また、クロック信号の主幹線を太くするためには、自動
配置配線において、特殊な処理を必要とし、処理時間が
かかるという欠点もある。

また、第８図の配線構造では、１種類のクロック信号し
か供給できず、多数のクロック信号を必要とする半導体
集積回路（たとえばマスタースレーブフリップフロップ
回路）などには適用することができないという問題があ
る。

この発明は、上記問題点に鑑みてなされたものであり、
配線を多層化する上において配線構造を簡略化し、かつ
クロックスキューを完全に抑制することを可能にする半
導体集積回路を提供することを目的とする。

［課題を解決するための手段および作用］上記目的を達
成するための本発明は、基板の主面上に拡散形成された
基本セルに所望の配線パターンを付加して、複数のマク
ロセルを形成し、複数のマクロセル上にファンアウトの
大きい複数の信号線を伝達するための金属配線層を形成
した半導体集積回路であって、 上記金属配線層は全面が金属で被着され、ファンアウト
の大きい複数の信号がそれぞれ独立に割当てられ、それ
ぞれの金属配線層とマクロセルとが、それぞれの金属配
線層とマクロセルとを直線的に結ぶスルーホール配線に
より接続される。

上記構成の本発明では、ファンアウトの大きい複数の信
号は複数の金属配線層にそれぞれ割当てられ、他の信号
線とは独立にされる。そして、金属配線層に割当てられ
たファンアウトの大きい信号は、それぞれの金属配線層
とマクロセルとの間を直線的に接続するスルーホール配
線を通してマクロセルに供給される。

したがって、ファンアウトの大きい信号線は同一層に混
在することがない。この結果、金属配線層を積層化する
上において、配線構造を簡単にすることができる。また
、金属配線層とマクロセルとが最短距離で接続されるか
ら、クロックスキューの問題は完全に解消できる。

また、もう一つの発明は基板の主面上に拡散形成された
基本セルに所望の配線パターンを付加して、複数のマク
ロセルを形成し、複数のマクロセル上にファンアウトの
大きい複数の信号線を伝達するための金属配線層を形成
した半導体集積回路であって、 上記金属配線層は、複数の領域に分割されたそれぞれの
領域にファンアウトの大きい信号が割当てられ、それぞ
れの金属配線層とマクロセルとは、それぞれの金属配線
層とマクロセルとを直線的に結ぶスルーホール配線によ
り接続される。

この発明であれば、複数のファンアウトの大きい信号が
分割された領域に割当てられるため、金属配線層の暦数
を削減することができる。

［実施例］ 第１図は、本発明の半導体集積回路の配線構造の一実施
例を示す斜視図である。

上記第１図を参照して、基板１上には、信号配線層２、
信号配線層３、第１のタロツク信号配線層４、第２のク
ロック信号配線層５がそれぞれ絶縁層１０，１１，１２
．１３を介在させて積層されている。

上記基板１には、拡散形成により、基本セル列１ａが複
数行形成されている。信号配線層２には、横方向の信号
線２ａが複数条形成され、信号配線層３には、縦方向の
信号線３ａが複数条形成されている。これらの信号線２
ａおよび３ａと基板１とをコンタクトホール７および８
により接続することにより、基板１に所望の配線を施す
ことができる。このようにして、複数個の基本セル１ａ
に配線パターンを施して複数個のマクロセル８１゜Ｓ２
（第４図参照）を形成する。

上記第１図のクロック信号配線層４および第２のクロッ
ク信号配線層５は、アルミニウム、銅、アルミシリコン
、アルミシリコンカッパなどでベタ配線される。そして
、上記第２層の信号配線層３の信号線３ａと第３層のク
ロック信号配線層４とは、第１のスルーホール配線７に
より接続され、信号配線層３の信号線３ａと第４層のク
ロック信号配線層５とは、第２のスルーホール配線６お
よび第１のスルーホール配線７を積層した配線６により
接続される。これにより、最上層のクロック信号配線層
５とマクロセルの信号線３ａとが直線的に接続される。

但し、第１のスルーホール配線７の周囲Ｃは絶縁され、
第３層のクロック信号配線層４と第４層のクロック信号
配線層５とは短絡しないようにされている。

第２図は、第１のスルーホール配線７と第２のスルーホ
ール配線６とを積層する行程を説明するための図である
。同図（１）の行程において、第３層のクロック信号配
線層４にエツチングを施して、第２のスルーホール配線
６を積層するための面７ａの周囲Ｃを取り除く。この面
７ａは、コントタクトホール８，９のオーバハング８ａ
の面積よりも大きくされている。

次に、同図（２）の行程において、第３層のクロック信
号配線層４の上に絶縁層１３を形成し、上記面７ａ上の
絶縁層１３をエツチングにより取り除いて、第２のスル
ーホール配線６を形成するための孔６ａを設ける。

次いで、同図（３）の行程において、アルミニウムなど
を全面被着させてクロック信号配線層５を形成する。こ
のクロック信号配線層５を形成するときに、同時に第２
のスルーホール配線６が形成される。上記第１のスルー
ホールの面７ａは、コンタクトホール８のオーバハング
８ａの面積よりも広くされており、フラットな領域が太
きいため、孔６ａの中心位置に生じる凹部７ｂによって
スルーホール配線６とスルーホール配線７との間に断線
が生じることはない。また、孔６ａの中心位置とスルー
ホール配線７の中心位置とを若干ずらすことによっても
、断線の問題を解消することができる。

第３図は、第２のスルーホール配線６の変更例を示す図
である。上記第２図においては、スルーホール配線は第
１のスルーホール配線７と第２のスルーホール配線６と
の積み重ねによって形成しているが、第３図では、マク
ロセルに貫通するスルーホール配線６′を形成する。

すなわち、第３図（１）の行程においては、第３層のク
ロック信号配線層４のうちスルーホール配線６′を形成
すべき位置の金属を全部除去し、第３図（２）の行程に
おいて第３層のクロック信号配線層４の上に絶縁層１３
を形成した後、絶縁層１３および絶縁層１２の両方をエ
ツチングして孔６ｂを形成する。次に、第３図（３）の
行程において、絶縁層１３の上に金属を全面被着させて
第４層のクロック信号配線層５を形成すると同時に、マ
クロセルに貫通するスルーホール配線６′を形成する。

但し、孔６ｂの位置では、重点的に金属を蒸着すること
により、マクロセルとの導通を確保する。

このようにして形成されたスルーホール配線６′によっ
ても、前記第２図のスルーホール配線の積重ねによるも
のと同様の効果が得られる。

上記第１図から第３図に示すごとく、クロック信号配線
層４およびクロック信号配線層５はスルーホール配線を
通してマクロセル領域中に直線的に接続されるため、配
線構造は簡単なものとなり、しかも、クロック信号配線
層４および５は最短距離でマクロセルと接続されるため
、抵抗が非常に小さく、クロックスキューを完全に抑え
ることができる。

第４図は複数のクロック信号を必要とするマクロセルを
使用した半導体集積回路のレイアウトを示す図である。

第４図において、入力バッファ１５は、クロック信号Ａ
を、第１のスルーホール配線７を通して第３層のクロッ
ク信号配線層４に供給し、さらにクロック信号配線層４
から第１のスルーホール７を通してマクロセルＳ２に供
給する。また、入力バッファ１６はクロック信号Ｂを第
２のスルーホール配線６を通して第４層のクロック信号
配線層５に供給し、さらにクロック信号配線層５から第
２のスルーホール６を通してマクロセルＳ２に供給する
。

第４図のようなレイアウトであれば、マクロセルＳｌ、
Ｓ２へのタロツク信号Ａ、　　Ｂの供給は、第１のスル
ーホール配線７および第２のスルーホール配線６を通し
て行なうことができる。これにより、スルーホール配線
６および７は、マクロセルのクロック信号を必要とす、
る位置に対応させた位置に設ければよく、スルーホール
配線の位置決めに要する時間を大幅に短縮することがで
きる。

従来においては、クロック信号の配線とマクロセルＳｌ
、Ｓ２との接続は、複数の信号線を組合わせて行なわな
ければならないために、配線のレイアウトに要する時間
が長かった。

第５図は、この発明の第２の実施例を示す斜視図である
。

第１図の実施例との相違は、クロック信号配線層を２つ
の領域に分割して、第１のクロック信号配線１７ａ、第
２のクロック信号配線１７ｂを形成している点である。

すなわち、第１の実施例のごとく１つの配線層にすべて
同一のクロック信号を割当てるのと相違して、同一層に
設けられたクロック配線層を分割したそれぞれのクロッ
ク信号配線１７ａ、１７ｂに２つのクロック信号を割当
て、内部ゲート領域１４の半分ずつをカバーしている。

この実施例によれば、同一層で２つのクロック信号を供
給することができ、タロツク信号配線層の層数を少なく
することかできる。

［発明の効果］ 以上のように、この発明によれば半導体集積回路は、金
属配線層とマクロセルとの間に直線的に設けられたスル
ーホール配線により接続することができるので、配線の
レイアウト設計に要する時間を大幅に短縮することがで
き、しかも配線構造を簡略化することが可能になる。ま
た、金属配線層とマクロセルとの間は最短距離で接続さ
れるため、クロックスキューの発生を完全に防止するこ
とができる。

【図面の簡単な説明】

第１図はこの発明の一実施例を示す半導体集積回路の配
線構造の斜視図、第２図は、スルーホール配線の積重ね
の行程を説明する図、第３図はスルーホール配線の変更
例を示す図、第４図はクロック信号を必要とするマクロ
セルを使用した半導体集積回路のレイアウト例を示す図
、第５図はこの発明の第２の実施例を示す図、第６図は
ゲートアレイ方式による半導体集積回路のブロック図、
第７図および第８図は従来の半導体集積回路の配線構造
を示す図である。 図において、１は基板、２および３は信号配線層、４は
第１のクロック信号配線層、５は第２のクロック信号配
線層、６，６′および７はスルーホール配線、８および
９はコンタクトホール、１０〜１３は絶縁層、１４は内
部領域、１５および１６は入力バッファ、ＳＬ、Ｓ２は
マクロセルである。 なお、各図中同一番号は同一または相当部分を示す。 ８１図 ８２図 第４図 Ｓｌ、　Ｓｚ　：　マ’）ＵＬｔｌｙ 第３図 （１う （′″″′ ＄Ｓ図

Claims (2)

【特許請求の範囲】
1. （１）基板の主面上に拡散形成された基本セルに所望の
   配線パターンを付加して、複数のマクロセルを形成し、
   複数のマクロセル上にファンアウトの大きい複数の信号
   線を伝達するための金属配線層を形成した半導体集積回
   路であって、上記金属配線層は全面が金属で被着され、
   ファンアウトの大きい複数の信号がそれぞれ独立に割当
   てられ、それぞれの金属配線層とマクロセルとは、それ
   ぞれの金属配線層とマクロセルとを直線的に結ぶスルー
   ホール配線により接続されることを特徴とする半導体集
   積回路の配線構造。
2. （２）基板の主面上に拡散形成された基本セルに所望の
   配線パターンを付加して、複数のマクロセルを形成し、
   複数のマクロセル上にファンアウトの大きい複数の信号
   線を伝達するための金属配線層を形成した半導体集積回
   路であって、上記金属配線層は、複数の領域に分割され
   、分割されたそれぞれの領域にファンアウトの大きい信
   号が割当てられ、前記分割されたそれぞれの配線領域と
   マクロセルとは、それぞれの配線領域とマクロセルとを
   直線的に結ぶスルホール配線により接続されることを特
   徴とする半導体集積回路の配線構造。